KR101738738B1 - Mosfet 디바이스를 위한 구조 및 방법 - Google Patents

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    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
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Abstract

본 개시는 기판에 형성되어 제1 방향을 따라 연장되는 하나 이상의 핀; 하나 이상의 핀에 형성되어 제1 방향에 실질적으로 수직인 제2 방향을 따라 연장되는 하나 이상의 게이트 - 하나 이상의 게이트는 제1 아이솔레이션 게이트 및 적어도 하나의 기능성 게이트를 포함함 -; 하나 이상의 게이트 각각의 2개의 측부 상에 형성된 소스/드레인 피쳐들; 소스/드레인 피쳐들에 형성되어 제1 아이솔레이션 게이트와 공면인(coplanar) 상단면을 형성하는 층간 유전층(ILD) 층을 포함하는 반도체 구조를 제공한다. 제1 아이솔레이션 게이트의 제1 높이는 적어도 하나의 기능성 게이트의 각각의 제2 높이보다 크다.

Description

MOSFET 디바이스를 위한 구조 및 방법{STRUCTURE AND METHOD FOR MOSFET DEVICE}
본 발명은 MOSFET 디바이스를 위한 구조 및 방법에 관한 것이다.
반도체 집적 회로(IC) 산업은 급격한 성장을 경험하고 있다. IC 물질 및 설계에서의 기술적 진보들은 IC 세대를 양산했는데, 각각의 세대는 이전 세대에 비해 더 작고 더 복잡한 회로들을 갖는다. IC 진화의 과정에서, 기능성 밀도(functional density)(즉, 칩 면적당 상호 연결된 디바이스들의 개수)는 일반적으로 증가하지만, 기하학적 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하였다. 이러한 규모 축소 프로세스는 일반적으로 생산 효율을 증가시키고 관련 비용을 줄임으로써 이점들을 제공한다.
이러한 규모 축소는 또한 IC들을 프로세싱하고 제조하는 복잡성을 증가시켰고, 이들 진보의 실현을 위해 IC 프로세싱 및 제조에 유사한 개발이 필요하다. 예를 들어, 평면 트랜지스터를 대체하기 위해 3차원 트랜지스터가 도입되었다. 일반적으로 기존의 반도체 디바이스들 및 반도체 디바이스들을 제조하는 방법이 이들의 의도한 목적에 적당함에도 불구하고, 모든 관점에서 전적으로 만족스러운 것은 아니다. 예를 들어, 3차원 나노 구조(three dimensional nanostructure)를 게이트 채널에 도입하는 것은 반도체 디바이스 프로세스 개발에 도전 과제를 야기한다. 이 영역에서의 개선이 요구된다.
본 발명에 의한 반도체 디바이스는, 기판 상에 형성되어 제1 방향을 따라 연장되는 하나 이상의 핀; 상기 하나 이상의 핀 상에 형성되고, 상기 제1 방향에 수직인 제2 방향을 따라 연장되며, 제1 아이솔레이션 게이트 및 적어도 하나의 기능성 게이트를 포함하는, 하나 이상의 게이트; 상기 하나 이상의 게이트 각각의 2개의 측부에 형성된 소스/드레인 피쳐들; 및 상기 소스/드레인 피쳐들 상에 형성되어 상기 제1 아이솔레이션 게이트와 공면인(coplanar) 상단면을 형성하는 층간 유전체(ILD: interlayer dielectric) 층을 포함하고, 상기 제1 아이솔레이션 게이트의 제1 높이는 상기 적어도 하나의 기능성 게이트 각각의 제2 높이보다 크다.
본 발명에 의한 핀형 전계 효과 트랜지스터(fin-like field-effect transistor)(FinFET) 디바이스는, 제1 방향으로 서로 이격된 제1 활성 영역과 제2 활성 영역을 포함하는 기판; 상기 제1 활성 영역에 구성된 제1 그룹의 핀들 및 상기 제2 활성 영역에 구성된 제2 그룹의 핀들 - 상기 제1 그룹의 핀들 및 상기 제2 그룹의 핀들 각각은 상기 제1 방향에 수직인 제2 방향을 따라 연장됨 -; 상기 제1 방향을 따라 상기 제1 활성 영역 및 상기 제2 활성 영역 위로 연장되도록 구성되고, 제1 아이솔레이션 게이트 및 적어도 하나의 기능성 게이트를 포함하는, 하나 이상의 게이트; 상기 하나 이상의 게이트의 측부들 상에 형성된 측벽 스페이서들; 상기 측벽 스페이서들의 측부들 상에 형성된 소스/드레인 피쳐들; 및 상기 소스/드레인 피쳐들 상에 형성되고 상기 하나 이상의 게이트와 공면인(coplanar) 상단면을 형성하는 층간 유전체(ILD: interlayer dielectric) 층을 포함하고, 상기 제1 아이솔레이션 게이트의 제1 높이는 상기 제1 아이솔레이션 게이트의 측부들 상에 형성된 측벽 스페이서들의 제2 높이보다 크다.
본 발명에 의한 반도체 디바이스를 형성하는 방법은, 디바이스 프리커서(device precusor)를 제공하는 단계로서, 상기 디바이스 프리커서는, 제1 방향으로 서로 이격된 제1 활성 영역과 제2 활성 영역을 포함하는 기판과, 상기 제1 활성 영역에 구성된 제1 그룹의 핀들 및 상기 제2 활성 영역에 구성된 제2 그룹의 핀들 - 상기 제1 그룹의 핀들 및 상기 제2 그룹의 핀들 각각은 상기 제1 방향에 수직인 제2 방향을 따라 연장됨 - 과, 폴리게이트를 포함하고 각각 상기 제1 방향을 따라 연장되는 하나 이상의 게이트로서, 상기 폴리게이트는 상기 제1 활성 영역 및 상기 제2 활성 영역 위로 연장되도록 그리고 제1 회로와 제2 회로를 분리시키도록 구성되는 것인, 상기 하나 이상의 게이트를 포함하는, 상기 디바이스 프리커서를 제공하는 단계; 상기 기판 위에 층간 유전체(ILD: interlayer dielectric) 층을 퇴적하는 단계; 트렌치를 형성하기 위해 상기 폴리게이트를 제거하는 단계; 식각 마스크 요소들로서 상기 ILD 층을 사용하여 상기 트렌치를 상기 기판으로 리세싱(recessing)하는 단계; 및 상기 제1 회로와 상기 제2 회로 사이에 아이솔레이션 게이트를 형성하기 위해 상기 리세싱된 트렌치에 하나 이상의 물질층들을 퇴적하는 단계를 포함한다.
본 개시의 양태들은 첨부 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업에서의 표준 관행에 따라 다양한 특징들이 스케일에 따라 그려지지 않는다는 점에 유의한다. 실제로, 다양한 특징들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a, 도 3a, 도 4a, 및 도 5a는 본 개시의 일부 실시예에 따라 다양한 제조 스테이지에서 구성된 FinFET 디바이스의 설계 레이아웃의 상면도이다.
도 1b, 도 5b, 및 도 6b는 본 개시의 일부 실시예에 따라 각각 도 1a, 도 5a, 및 도 6의 라인(A-A)을 따라 절취된 FinFET 디바이스의 단면도이다.
도 1c, 도 2a, 도 3b, 도 4b, 및 도 5c는 본 개시의 일부 실시예에 따라 각각 도 1a, 도 3a, 도 4a, 및 도 5a에서 FinFET 디바이스의 강조된 구조의 확대 상면도이다.
도 1d, 도 2b, 도 3c, 도 4c, 및 도 5d는 본 개시의 일부 실시예에 따라 각각 도 1c, 도 2a, 도 3b, 도 4b, 및 도 5c의 라인(A-A)을 따라 절취된 FinFET 디바이스의 강조된 구조의 단면도이다.
도 1e, 도 2c, 도 3d, 도 4d, 및 도 5e는 본 개시의 일부 실시예에 따라 각각 도 1c, 도 2a, 도 3b, 도 4b, 및 도 5c의 선(B-B)을 따라 절취된 FinFET 디바이스의 강조된 구조의 단면도이다.
도 6a는 본 개시의 일부 실시예들에 따라 구성된 FinFET 디바이스의 설계 레이아웃의 상면도이다.
도 6b는 본 개시의 일부 실시예에 따라 각각 도 6a의 라인(A-A)을 따라 FinFET 디바이스의 단면도이다.
도 7은 본 개시의 다양한 구현예에 따른 FinFET 디바이스를 제조하는 예시적인 방법의 흐름도이다.
다음의 개시는 제공된 요점의 상이한 특징들을 구현하기 위한 여러 상이한 실시예 또는 예시들을 제공한다. 이하, 본 개시를 간략화하기 위해 컴포넌트 및 배열의 특정 예시들이 설명된다. 당연히, 이들은 단순히 예시적인 것으로서 제한하려는 것이 아니다. 예를 들어, 다음과 같은 설명에서 제2 특징 위에 제1 특징의 형성은, 제1 특징 및 제2 특징이 직접 접촉에서 형성되는 실시예들을 포함할 수 있고, 또한 추가적인 특징들이 제1 특징과 제2 특징 사이에 형성되어 제1 특징 및 제2 특징이 직접 접촉하지 않을 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간소화 및 명료화를 위한 것으로서, 그것 자체가 설명된 다양한 실시예들 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 설명의 용이성을 위해, 아래(beneath), 아래쪽에(below), 보다 낮은(lower), 위에(above), 위쪽(upper)에 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시된 바와 같이 하나의 구성요소(들) 또는 피쳐의 다른 구성요소(들) 또는 피쳐(들)에 대한 관계를 설명하는데 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 설명된 배향뿐 아니라 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하기 위한 것이다. 장치는 달리 배향될 수 있고(90도 또는 다른 배향으로 회전될 수 있음), 여기에 설명된 공간적으로 상대적인 기술어(descriptor)들은 마찬가지로 해석될 수 있다.
본 개시는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET), 예를 들어, 핀 전계 효과 트랜지스터(fin-like field-effect transistor)(FinFET)에 관한 것이지만, 이로 제한되는 것은 아니다. FinFET 디바이스는, 예를 들어, P형 금속 산화막 반도체(PMOS) FinFET 디바이스 및 N형 금속 산화막 반도체(NMOS) FinFET 디바이스를 포함하는 상보성 금속 산화막 반도체(CMOS) 디바이스일 수 있다. 다음의 개시는 본 발명의 다양한 실시예를 예시하기 위해 FinFET를 예로 들어 계속될 것이다. 그러나, 본 출원은 특별히 요구되는 경우를 제외하고 특정한 타입의 디바이스로 제한되지 않아야 한다는 점이 이해된다.
도 1a는 본 개시의 일부 실시예들에 따라 구성된 FinFET 디바이스의 설계 레이아웃(100)의 상면도이다. 도 1에 도시된 바와 같이, 설계 레이아웃(100)은 PMOS(102) 및 NMOS(104)를 포함한다. PMOS(102)는 n-웰(n-well) 영역에 형성되고, NMOS(104)는 p-웰(p-well) 영역에 형성된다. PMOS(102)는 제1 활성 영역(106)에 구성될 수 있고, NMOS(104)는 제2 활성 영역(108)에 구성될 수 있다. 도 1a에 도시된 바와 같이, 제1 활성 영역(106)은 하나 이상의 핀 라인(fin line), 예를 들어, 핀 라인(106-1, 106-2, 및 106-3)을 포함할 수 있다. 이와 유사하게, 제2 활성 영역(108)은 또한 하나 이상의 핀 라인, 예를 들어, 핀 라인(108-1, 108-2, 및 108-3)을 포함할 수 있다. 하나 이상의 핀 라인은 제1 방향(192)을 따라 연장되도록 구성된다.
도 1a를 참조하면, 하나 이상의 게이트(110 내지 115)가 제2 방향(194)을 따라 연장되도록 구성되어 제1 활성 영역(106) 및 제2 활성 영역(108)에 형성된다. 하나 이상의 게이트(110 내지 115)는 서로 평행하도록 구성될 수 있다. 제2 방향(194)은 제1 방향(192)에 실질적으로 수직일 수 있다. 일부 실시예에서, 하나 이상의 게이트는 활성 영역들로 구성되어 셀 내에 하나 이상의 대응 풀-업(PU) 디바이스, 풀-다운(PD) 디바이스, 및 통과-게이트(PG) 디바이스를 형성할 수 있다. 도 1a에 도시된 바와 같이, 각각의 게이트의 도핑 영역들, 예를 들어, 소스들과 드레인들은 인접 게이트의 도핑 영역들에 전기 물리적으로 연결될 수 있다. 예를 들어, 게이트(111)의 소스들은 활성 영역들에 정의된 공통 소스 영역을 공유함으로써 게이트(112)의 소스들에 전기 물리적으로 연결되고, 게이트(111)와 게이트(112) 사이에 위치할 수 있다.
도 1a를 계속 참조하면, 다양한 컨택들(120 내지 127)은 도핑 영역을 전기적으로 연결하기 위한 도핑 영역들에 형성될 수 있다. 예를 들어, 제1 활성 영역(106)에서 게이트(111)의 도핑 드레인 영역에 게이트(110)의 도핑 드레인 영역을 전기적으로 연결시키기 위해 컨택(120)이 사용될 수 있다. 제2 활성 영역(108)에서 게이트(111)의 도핑 드레인 영역에 게이트(110)의 도핑 드레인 영역을 전기적으로 연결시키기 위해 컨택(121)이 사용될 수 있다. 제1 활성 영역(106)에서 게이트(113)의 도핑 드레인 영역에 게이트(112)의 도핑 드레인 영역을 전기적으로 연결시키기 위해 컨택(123)이 사용될 수 있다. 제2 활성 영역(106)에서 게이트(113)의 도핑 드레인 영역에 게이트(112)의 도핑 드레인 영역을 전기적으로 연결시키기 위해 컨택(124)이 사용될 수 있다. 제1 활성 영역(104)에서 게이트(115)의 도핑 드레인 영역에 게이트(114)의 도핑 드레인 영역을 전기적으로 연결시키기 위해 컨택(126)이 사용될 수 있다. 제2 활성 영역(106)에서 게이트(115)의 도핑 드레인 영역에 게이트(114)의 도핑 드레인 영역을 전기적으로 연결시키기 위해 컨택(127)이 사용될 수 있다.
하나 이상의 롱 컨택(long contact)은 제2 방향(194)을 따라 연장되고, 제1 활성 영역(106) 및 제2 활성 영역(108)에 걸쳐 연장되도록 구성될 수 있다. 롱 컨택들은 제1 방향(192)을 따라 연장되는 제1 치수 및 제2 방향(194)을 따라 연장되는 제2 치수를 갖고, 제1 치수는 제2 치수보다 실질적으로 짧다. 하나 이상의 롱 컨택은 제1 활성 영역(106)과 제2 활성 영역(108) 모두에 2개의 인접 게이트들의 도핑 영역들을 전기적으로 연결시키는데 사용될 수 있다. 예를 들어, 제1 활성 영역(106) 및 제2 활성 영역(108)을 통해 연장되는 게이트(111) 및 게이트(112)의 도핑 소스 영역들을 전기적으로 연결시키기 위해 롱 컨택(122)이 사용될 수 있다. 제1 활성 영역(106) 및 제2 활성 영역(108)을 통해 연장되는 게이트(113) 및 게이트(114)의 도핑 소스 영역들을 전기적으로 연결시키기 위해 롱 컨택(125)이 사용될 수 있다.
대응적으로 게이트를 금속 라우팅 라인들(미도시)에 라우팅하기 위한 대응 게이트들에 하나 이상의 게이트 컨택(128 내지 130)이 형성될 수 있다. 금속 라우팅 라인들은 게이트들 상의 하나 이상의 금속층(미도시)에 형성될 수 있다.
도 1a를 계속 참조하면, 설계 레이아웃(100)은 2이상의 회로, 예를 들어, 제1 회로(131) 및 제2 회로(132)를 포함할 수 있다. 일부 실시예에서, 제1 회로(131)와 제2 회로(132) 사이에 더미 게이트(113)와 같은 아이솔레이션 피쳐(isolation feature)가 형성될 수 있다.
도 1b는 본 개시의 일부 실시예에 따라 도 1a의 라인(A-A)을 따라 절취된 FinFET 디바이스(200)의 단면도이다. 도 1b에 도시된 바와 같이, FinFET 디바이스(200)는 기판(202)을 포함한다. 기판(202)은 벌크 실리콘(Si)을 포함할 수 있다. 다른 방법으로, 기판(202)에는 또한 결정 조직에서의 실리콘(Si) 또는 게르마늄(Ge)과 같은 기본 반도체가 포함될 수 있다. 기판(202)은 또한 실리콘 게르마늄(SiGe), 탄화 실리콘(SiC), 비화 갈륨(GaAs), 인화 갈륨(GaP), 인화 인듐(InP), 비화 인듐(InAs), 및/또는 안티몬화 인듐(InSb) 또는 이들의 조합을 포함할 수 있다. 가능한 기판(202)은 또한 SOI(Si-온-인슐레이터) 기판, SGOI(SiGe-온-인슐레이터) 기판, GOI(Ge-온-인슐레이터) 기판과 같은 반도체-온-인슐레이터 기판을 포함할 수 있다. 예를 들어, SOI 기판들은 산소 주입 분리(separation by implantation of oxygen)(SIMOX), 웨이퍼 본딩(wafer bonding), 및/또는 다른 적절한 방법들을 사용하여 제조될 수 있다.
도 1b를 참조하면, 설계 요구사항에 따라 다양한 도핑 영역(204)이 기판(202)에 포함될 수도 있다. 도핑 영역들은 붕소(B) 또는 불화 붕소(BF3)와 같은 p-타입 도펀트(dopant)들로 도핑될 수 있다. 도핑 영역들은 또한 인(P) 또는 비소(As)와 같은 n-타입 도펀트(dopant)들로 도핑될 수 있다. 도핑 영역들은 또한 p-타입 도펀트 및 n-타입 도펀트의 조합들로 도핑될 수 있다. 도핑 영역들은 기판(202) 위, p-웰(p-well) 구조, n-웰(n-well) 구조, 듀얼-웰(dual-well) 구조에 직접 형성되거나, 레이즈드 구조(raised structure)를 이용하여 형성될 수 있다.
도 1b을 계속 참조하면, FinFET 디바이스(200)는 하나 이상의 아이솔레이션 영역(206)을 포함할 수 있다. 하나 이상의 아이솔레이션 영역(206)은 기판(202)에 형성되어 활성 영역을 격리시킨다. 예를 들어, 각각의 아이솔레이션 영역(206)은 기판(202)의 인접 도핑 영역들(204)을 서로 분리시킨다. 하나 이상의 아이솔레이션 영역(206)은 STI(shallow trench isolation)와 같은 전통적인 격리 기술을 사용하여 형성되어 하나 이상의 활성 핀 라인들을 정의하고 전기적으로 격리시킨다. 일부 예시에서, 아이솔레이션 영역들(206)은 산화 실리콘, 질화 실리콘, 산질화 실리콘, 공극(air gap), 다른 적절한 물질 또는 이들의 조합을 포함할 수 있다. 아이솔레이션 영역들(206)은 임의의 절절한 프로세스에 의해 형성될 수 있다. 일부 예시에서, STI의 형성은 포토리소그래피 프로세스, (예를 들어, 건식 식각 및/또는 습식 식각을 사용함으로써) 기판(202)에 트렌치를 식각하는 단계, (예를 들어, 화학 증기 증착 프로세스를 사용함으로써) 트렌치를 하나 이상의 유전 물질로 채워서 아이솔레이션 영역(206)을 형성하는 것을 포함한다. 가득 찬 트렌치는 질화 실리콘 또는 산화 실리콘으로 채워진 열산화 라이너 층(thermal oxide liner layer)으로서 다층 구조를 가질 수 있다. 화학적 기계 연마(CMP) 프로세스는 과도한 유전 물질을 제거하고 아이솔레이션 영역(206)의 상면을 평탄화하기 위해 수행될 수 있다.
도 1b를 참조하면, 제1 활성 영역(106), 제2 활성 영역(108), 및 도핑 영역(204) 위에 하나 이상의 게이트(110 내지 115)가 형성될 수 있다. 하나 이상의 게이트(110 내지 115)는 기능성 게이트들(functional gates) 및/또는 더미 폴리게이트들(dummy polygates)을 포함할 수 있다. 예를 들어, 게이트(113)는 회로(131)과 회로(312)를 격리하도록 구성된 더미 폴리게이트일 수 있다. 더미 폴리게이트(113)는 폴리실리콘(polysilicon)을 포함할 수 있다. 게이트(110 내지 112와 114 및 115)는 기능성 게이트일 수 있다. 하나 이상의 게이트(110 내지 115)는 퇴적, 리소그래피 패턴화, 및/또는 식각 프로세스에 의해 형성될 수 있다. 퇴적 프로세스들은 화학적 증착법(CVD), 물리적 증착법(PVD), 원자층 증착법(atomic layer deposition)(ALD), 그 밖의 적절한 방법들, 및/또는 그 조합들을 포함할 수 있다.
도 1b을 계속 참조하면, 측벽 스페이서들(sidewall spacers; 216)은 게이트(110 내지 115) 각각을 따라 형성될 수 있다. 측벽 스페이서들(216)은 산화 실리콘, 질화 실리콘, 탄화 실리콘, 산질화 실리콘, 또는 이들의 조합과 같은 유전 물질을 포함할 수 있다. 측벽 스페이서들(216)은 다수의 층을 포함할 수 있다. 측벽 스페이서들(216)을 위한 통상적인 형성 방법들은 게이트들(110 내지 115) 각각에 유전 물질을 퇴적하는 단계를 포함한다. 그 후 유전 물질은 이방성 재식각될 수 있다. 재식각 프로세스(etching back process)는 식각 선택성(etch selectivity), 유연성(flexibility), 및 원하는 과식각 제어(over-etch control)를 획득하기 위한 다중 단계 식각을 포함할 수 있다. 일부 실시예에서, 게이트와 대응하는 측벽 스페이서들 사이에는 하나 이상의 물질층(미도시), 예를 들어 계면층(interfacial layer)이 형성될 수 있다. 하나 이상의 물질층은 계면층 및/또는 하이-k 유전층을 포함할 수 있다.
도 1b를 계속 참조하면, 기판(202)에 하나 이상의 소스/드레인 피쳐(208)가 형성될 수 있다. 일부 실시예에서, 하나 이상의 소스/드레인 피쳐(208)의 형성 프로세스들은 소스/드레인 트렌치들을 형성하기 위한 리세싱 단계(recessing) 및 소스/드레인 트렌치들에서 하나 이상의 소스/드레인 피쳐(208)를 형성하기 위한 퇴적 단계(depositing)를 포함할 수 있다. 일부 실시예에서, 하나 이상의 소스/드레인 피쳐(208)는 소스/드레인 리세싱 트렌치들에서 반도체 물질층을 에피택셜 성장시킴(epitaxially growing)으로써 형성될 수 있다. 하나 이상의 소스/드레인 피쳐(208)는 에피택셜 프로세스 동안 인-시츄(in-situ) 도핑될 수 있다. 예를 들어, 에피택셜 성장된 SiGe 소스/드레인 피쳐들은 붕소로 도핑될 수 있고; 에피택셜 성장된 Si 에피택셜 소스/드레인 피쳐들은 탄소로 도핑되어 실리콘:탄소(Si:C) 소스/드레인 피쳐들을 형성하고, 인으로 도핑되어 실리콘:인(Si:P) 소스/드레인 피쳐들을 형성하고, 또는 탄소와 인 모두로 도핑되어 실리콘 탄소 인(SiCP) 소스/드레인 피쳐들을 형성할 수 있다. 몇몇 실시예에서, 소스/드레인 피쳐들을 도핑하기 위해 주입 공정(implantation process)(즉, 접합 이식 프로세스(junction implant process))이 수행될 수 있다. 소스/드레인 에피택셜 피쳐를 활성화하기 위해 하나 이상의 열처리 프로세스(annealing process)가 수행될 수 있다. 어닐링 프로세스들은 급속 열처리(RTA) 프로세스 및/또는 레이저 열처리 프로세스를 포함할 수 있다. 일부 실시예에서, 소스/드레인 피쳐는 소스 영역이고, 다른 소스/드레인 피쳐는 드레인 영역이다. 인접한 소스/드레인 피쳐들(208)은 도 1a 및 도 1b에 도시된 바와 같이 게이트들(110 내지 115)의 대응 게이트 등의 게이트에 의해 분리된다. 도 1b에 도시된 바와 같이, 하나 이상의 컨택(120 내지 126)은 하나 이상의 소스/드레인 피쳐(208)에 형성된다.
추가 설명을 위해, 도 1c는 본 개시의 일부 실시예에 따라 도 1a 및 도 1b의 FinFET 디바이스의 강조된(highlighted) 구조(300)의 확대 상면도를 도시한다. 도 1c에 도시된 바와 같이, 활성 핀 라인(106-3)에 게이트 더미 폴리게이트(113)가 형성된다. 도 1d는 본 개시의 일부 실시예에 따라 각각 도 1c의 라인(A-A)을 따라 절취된 구조(300)의 단면도이다. 도 1e는 본 개시의 일부 실시예에 따라 각각 도 1c의 라인(B-B)을 따라 절취된 구조(300)의 단면도이다.
본 개시의 일부 실시예에 따르면, 층간 유전체(interlayer dielectric)(ILD) 층(218)은 도 2a 내지 도 2c에 도시된 바와 같이 소스/드레인 피쳐(208)에 형성될 수 있다. ILD 층(218)은 산화 실리콘, 산질화 실리콘, 또는 다른 적절한 유전 물질을 포함할 수 있다. ILD 층(218)은 단일 층 또는 다수의 층을 포함할 수 있다. ILD 층(218)은 CVD, ALD, 및 스핀-온 글라스(SOG)와 같은 스핀-온 유전체와 같은 적절한 기법에 의해 형성될 수 있다. ILD 층(218)을 형성한 후, 과도한 ILD 층(218)을 제거하고 ILD 층(218)의 상면을 평탄화하기 위해 화학적 기계 연마(CMP) 프로세스가 수행될 수 있다.
도 3a 내지 도 3d를 참조하면, 트렌치(220)를 형성하기 위해 제1 회로(131)와 제2 회로(132)를 격리하기 위한 더미 폴리게이트(113)가 제거된다. 더미 폴리게이트(113)는 임의의 적절한 리소그래피 및 식각 프로세스들을 사용하여 제거될 수 있다. 식각 프로세스들은 더미 폴리게이트(113)가 도핑 영역(204)에 대한 적당한 식각 선택성을 갖도록 선택적 습식 식각 또는 선택적 건식 식각을 포함할 수 있다. 더미 폴리게이트(113)를 제거한 후, 제1 활성 영역(106) 및 제2 활성 영역(108)에서의 하나 이상의 활성 핀 라인들이 드러난다. 일부 실시예에서, 리소그래피 공정은 포토레지스트 층(레지스트)을 형성하는 단계, 레지스트를 패턴에 노광시키는 단계, 노광 후 굽기(post-exposure bake) 프로세스를 수행하는 단계, 및 레지스트를 현상하여 레지스트를 포함하는 마스킹 요소를 형성하는 단계를 포함할 수 있다. 도 3a에 도시된 바와 같이, 마스킹 요소는 임의의 적절한 건식 식각 및/또는 습식 식각 방법에 의해 더미 폴리게이트(113)를 포함하는 영역(302)을 노광시키기 위해 사용될 수 있다.
도 4a 내지 도 4d를 참조하면, IDL 층(218)은 마스크 요소들로서 영역(302) 내의 트렌치(220)를 더 리세싱하여 트렌치(222)를 형성하기 위해 사용될 수 있다. 일부 실시예에서, 남아 있는 스페이서 측벽들(216)은 또한 마스크 요소들로서 트렌치(220)를 리세싱하기 위해 사용될 수 있다. 이는 자체 정렬 식각 프로세스로서 간주될 수 있다. 일부 실시예에서, 자체 정렬 프로세스를 사용하여 형성된 트렌치는 도 4c에 도시된 바와 같이 V 형상 트렌치(222)이다. 트렌치(220)에 노광된 활성 핀 라인(106-3)의 일부는 도 4a 및 도 4b에 도시된 바와 같이 제거된다. 도 4c에 도시된 바와 같이, 소스/드레인 피쳐(208)의 상단면과 리세싱된 V 형상의 트렌치(222)의 하단면 사이의 깊이(d1)는 약 50nm부터 약 200nm 범위에 있을 수 있다. 본 실시예에서, 더미 폴리게이트의 영역보다 실질적으로 큰 노광 면적을 갖는 마스크 요소가 기판을 식각하여 트렌치를 형성하는데 사용될 수 있다. 예를 들어, 도 1a, 도 3a, 및/또는 도 4a의 노광 영역(302)의 면적은 더미 폴리게이트(113) 및/또는 트렌치(220)의 면적보다 실질적으로 크다. 이는 리소그래피 친화 프로세스를 제공할 수 있다.
도 5a 내지 도 5d를 참조하면, 하나 이상의 물질층(224)은 트렌치(222)에 퇴적되어 아이솔레이션 게이트(224)를 형성할 수 있다. 아이솔레이션 게이트(224)는 도 5b 및 도 5d에 도시된 바와 같이 V 형상 트렌치(222)에 따른 V 형상 하단면을 포함할 수 있다. 도 5b에 도시된 바와 같이, 소스/드레인 피쳐(208)의 상단면과 아이솔레이션 게이트(224)의 하단면 사이의 깊이(d2)는 약 50nm 내지 약 200nm의 범위에 있을 수 있다. 또한, 아이솔레이션 게이트(224)의 높이. 도 5b 및 도 5d에 도시된 일부 실시예에서, 트렌치(222)에 퇴적된 하나 이상의 물질층은 유전층(212) 및 물질층(224)을 포함할 수 있다. 일부 실시예에서, 유전층(212)은 트렌치(222)에서 트렌치(222)의 표면들을 따라 형성된 하이-k(HK) 유전층 및/또는 계면층(IL)을 포함할 수 있다. IL 층은 ALD, CVD, 및/또는 PVD 등의 임의의 적절한 방법에 의해 퇴적될 수 있다. IL 층은 산화 실리콘(SiO2) 또는 산질화 실리콘(SiON)을 포함할 수 있다. HK 유전층은 ALD, CVD, 금속 유기 CVD, PVD, 또는 이들의 조합 등의 임의의 적절한 기법들에 의해 IL 층에 퇴적될 수 있다. HK 유전층은 HfO2, Ta2O5, 및 Al2O3, 및/또는 다른 적절한 물질로 구성된 그룹으로부터 선택된 하나 이상의 물질을 포함할 수 있다.
도 5a 내지 도 5e를 다시 참조하면, 물질층(224)은 일함수 금속층(work function metal layer), 저저항 금속층(low resistance metal layer), 라이너 층(liner layer), 웨팅층(wetting layer), 및/또는 접착층과 같은 하나 이상의 금속 게이트(MG) 층을 포함할 수 있다. 일부 실시예에서, 일함수 금속층은 Tin, TaN, TiAl, TaAl, Ti 포함 물질, Ta 포함 물질, Al 포함 물질, W 포함 물질, TiSi, NiSi, 및 PtSi로 구성된 그룹으로부터 선택된 하나 이상의 물질을 포함할 수 있다. 일부 실시예에서, 저저항 금속층은 실리사이드(silicide)를 구비한 폴리 Si, Al 포함 물질, Cu 포함 물질, W 포함 물질, Ti 포함 물질, Ta 포함 물질, Tin, TaN, TiW, 및 TiAl로 구성된 그룹으로부터 선택된 하나 이상의 물질을 포함할 수 있다. MG 층은 ALD, PVD, CVD, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 과도 MG 층을 제거하고 ILD 층(218) 및 물질층(224)에 실질적으로 평면인 상면을 제공하도록 CMP 프로세스가 수행될 수 있다. 일함수 금속층에 의해 판단된 디바이스 일함수(device work function)는 약 4eV 내지 약 5eV 범위에 있을 수 있다. 유전층(212)은 트렌치(222)에 채워진 금속층(224)에 충분한 절연 특성을 제공하기 위해 형성된다. 트렌치(222)에 유전층(212) 및 물질층(224)을 형성한 후, 회로(131) 및 회로(132)는 서로로부터 충분히 격리될 수 있다.
일부 실시예에서, 회로(131)와 회로(132) 사이의 효과적인 아이솔레이션을 위해 아이솔레이션 게이트(224)에 제어된 바이어스 전압이 인가될 수 있도록 유전층(212) 및 물질층(224)의 물질, 형성, 및 레이아웃이 설계될 수도 있다.
일부 실시예에서, 트렌치(222)는 또한 유전층에 의해 채워질 수 있다. 유전층은 전술된 바와 같이 유전층(212)을 위한 것과 유사한 방법(들) 및/또는 유사한 물질(들)을 사용하여 형성될 수 있다. 예를 들어, 유전층은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), HfO2, BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 및 산질화 실리콘(SiON)으로 구성된 그룹으로부터 선택된 하나 이상의 물질을 포함할 수 있다. 트렌치(222)를 채우는데 사용된 유전층은 산화 실리콘, 질화 실리콘, 탄화 실리콘, 및/또는 산질화 실리콘과 같은 임의의 적절한 물질을 포함할 수 있다. 일부 예시에서, 유전층은 트렌치(222)를 완전히 채워서 충분한 전기적 아이솔레이션 특성을 제공하기 위해 퇴적될 수 있다. 일부 실시예에서, 아이솔레이션 게이트(224)가 트렌치(222)에 채워진 유전 물질을 포함하는 경우, 트렌치(222)를 채우는데 사용된 유전 물질은 아이솔레이션 게이트(224)를 따라 형성된 측벽 스페이서들(216)을 형성하는데 사용되는 물질들과 상이하다. 일부 예시에서, 유전층은 트렌치(222)를 부분적으로 채울 수 있다. 예를 들어, 트렌치(222)의 하부는 유전층에 의해 채워질 수 있고, 트렌치(222)의 상부는 유전층(212) 및 물질층(224)에 의해 채워질 수 있다. 트렌치(222)의 하부에 채워진 유전층은 회로(131)와 회로(132)를 분리시키기 위한 아이솔레이션 영역의 유전층(STI)과 유사한 기능(들)을 가질 수 있다. 유전층은 ALD, PVD, CVD, 또는 다른 적절한 프로세스에 의해 형성될 수 있다.
도 5a를 참조하면, 아이솔레이션 게이트(224)를 형성한 후, FinFET 디바이스(200)는 회로(131)와 회로(132)를 분리시키도록 구성된 아이솔레이션 게이트(224)를 포함한다. 게이트(110, 111, 112, 114, 및 115)는 기능성 금속 게이트들을 포함하는 기능성 게이트들이다. 일부 실시예에서, 기능성 게이트들은 아이솔레이션 게이트의 물질들과 상이한 물질들을 포함할 수 있다. 도 5b 및 도 5d에 도시된 바와 같이, 아이솔레이션 게이트(224)의 높이(h1)는 아이솔레이션 게이트(224)를 따라 형성된 측벽 스페이서(216) 각각의 높이(h2)보다 실질적으로 크다. 아이솔레이션 게이트(224)의 높이(h1)는 또한 기능성 게이트의 높이(hf)보다 실질적으로 크다. 또한, 아이솔레이션 게이트(224)는 도핑 영역(204)으로 연장되어 기능성 게이트(110, 111, 112, 114, 및 115)의 하단면보다 낮은 하부를 갖는다. 아이솔레이션 게이트(224)의 물질은 기능성 게이트와 동일한 물질이거나, 상이한 물질을 가질 수 있다. 예시적인 물질들은 아이솔레이션 게이트(224)에서 SiO2, SiON, Si3N4, 하이-K 유전체, 또는 이들의 조합과 같은 순수 유전 물질을 포함한다. 이 예시에서, 프로세스 플로우는 다음과 같을 것이다.
1. 아이솔레이션 게이트 폴리 제거 및 트렌치 식각
2. 유전체 퇴적(아이솔레이션 게이트 재충전), 및
3. (폴리 게이트, 하이-K 게이트 유전체, 일함수 금속의 제거, 및 저저항 금속 형성을 더 포함할 수 있는) 기능성 게이트 형성.
도 6a는 본 개시의 일부 실시예들에 따라 구성된 FinFET 디바이스의 설계 레이아웃(400)의 상면도이다. 도 6b는 본 개시의 일부 실시예에 따라 도 6a의 라인 A-A에 따라 절취된 FinFET 디바이스(650)의 단면도이다. 일부 실시예에서, 활성 핀 라인의 에지에 위치하는 하나 이상의 게이트, 예를 들어, 도 1a의 게이트(110) 및/또는 게이트(115) 또한 제거될 수 있고, 대응하는 하나 이상의 트렌치는 마스크 요소들로서 게이트들의 측부 상의 스페이서 측벽들 및/또는 ILD 층을 사용하여 형성될 수 있다. 하나 이상의 트렌치를 채워서 활성 핀 라인들의 에지에 위치한 게이트(226) 및/또는 게이트(228)와 같은 아이솔레이션 게이트들을 형성하기 위해 유전 물질들 또는 유전 물질들과 금속 물질들이 사용될 수 있다. 아이솔레이션 게이트(226 및/또는 228)의 형성 프로세스 및/또는 물질들 전술된 바와 같이 아이솔레이션 게이트(224)의 형성 프로세스 및/또는 물질들과 실질적으로 유사할 수 있다. 도 6a에 도시된 바와 같이, 활성 핀 라인들의 에지에서의 아이솔레이션 게이트(226)의 형성 프로세스는 게이트(110)의 면적보다 실질적으로 큰 노광 영역(203)의 면적을 갖는 마스크를 사용하는 것을 포함할 수 있다. 이와 유사하게, 활성 핀 라인들의 에지에서의 아이솔레이션 게이트(228)의 형성 프로세스는 게이트(115)의 면적보다 실질적으로 큰 노광 영역(306)의 면적을 갖는 마스크를 사용하는 것을 포함할 수 있다.
도 6a 및 도 6b에 도시된 바와 같이, FinFET 디바이스(650)는 회로(131) 및 회로(132)를 분리하도록 구성된 아이솔레이션 게이트(224) 및 활성 핀 라인들의 에지에 있도록 구성된 아이솔레이션 게이트들(226 및 228)을 포함한다. 게이트들(111, 112, 및 114)은 기능성 금속 게이트들을 포함한다. 일부 실시예에서, 도 6b에 도시된 바와 같이, 아이솔레이션 게이트(224)의 높이(h1)는 아이솔레이션 게이트(224)를 따라 형성된 측벽 스페이서(216) 각각의 높이(h2)보다 실질적으로 크다. 활성 핀 라인들의 에지들에 위치한 아이솔레이션 게이트들(226 및 228) 및 측벽 스페이서(216)는 도 6b에 도시된 바와 같이 비대칭 구조들을 가질 수 있다. 예를 들어, 아이솔레이션 게이트(226 또는 228)의 외측 상에 형성된 측벽 스페이서(216a) 및 아이솔레이션 게이트(226 또는 228)의 외측부는 높이(h3)를 가질 수 있고, 아이솔레이션 게이트(226 또는 228)의 내측 상에 형성된 측벽 스페이서(216b) 및 아이솔레이션 게이트(226 또는 228)의 내측부는 높이(h4)를 가질 수 있고, 높이(h3)는 높이(h4)보다 실질적으로 크다. 또한, 아이솔레이션 게이트(226 또는 228)는 기능성 게이트들(111 및 114)의 하단면보다 더 낮고, 아이솔레이션 게이트(224)의 하단면보다 높은 하단면을 가질 수 있다.
도 7은 본 개시의 다양한 양태들에 따른 FinFET 디바이스를 제조하는 예시적인 방법(500)의 흐름도다. 방법(500)은 MOSFET 디바이스 프리커서(device precursor)를 제공하기 위한 프로세스(502), 소스/드레인 피쳐들에 ILD 층을 퇴적하기 위한 프로세스(504), 인접 회로 사이에 더미 폴리게이트를 제거하여 트렌치를 형성하는 프로세스(506), 마스크 요소들로서 ILD 층을 사용하여 트렌치를 리세싱하기 위한 프로세스(508), 및 하나 이상의 물질층을 퇴적하여 아이솔레이션 게이트를 형성하는 프로세스(510)를 포함한다. 추가 프로세스들이 도 7의 방법(500) 이전, 도중, 및 이후에 제공될 수 있고, 일부 다른 프로세스들이 여기에 간략히 설명될 수 있다는 점이 이해되어야 한다.
프로세스(502)에서, MOSFET 디바이스 프리커서, 예를 들어, FinFET 디바이스 프리커서(200)가 제공된다. 일부 실시예에서, MOSFET 디바이스 프리커서는 기판, 및 기판 위에 제1 활성 영역 및 제2 활성 영역에 형성된 하나 이상의 핀을 포함한다. 하나 이상의 핀은 하나 이상의 아이솔레이션 영역에 의해 분리될 수 있다. 하나 이상의 게이트가 하나 이상의 핀 위에 형성되어 제1 활성 영역 및 제2 활성 영역을 넘어 연장될 수 있다. 하나 이상의 게이트는, 하나 이상의 핀이 연장되도록 형성될 수 있는 방향에 실질적으로 수직인 방향에 따라 연장되도록 형성될 수 있다. 소스/드레인 피쳐들이 MOSFET 디바이스 프리커서의 소스/드레인 영역들에 형성될 수 있다.
프로세스(504)에서, 핀들 각각의 표면에 ILD 층이 퇴적된다. ILD 층은 산화 실리콘, 산질화 실리콘, 또는 다른 적절한 유전 물질을 포함할 수 있다. ILD 층은 단일 층 또는 다수의 층을 포함할 수 있다. ILD 층은 CVD, ALD, 및 SOG 등의 스핀-온 유전체와 같은 기법에 의해 형성될 수 있다. ILD 층의 평면인 상면을 제공하기 위해 CMP 프로세스가 형성될 수 있다.
프로세스(506)에서, 더미 폴리게이트가 제거되어 2개의 인접 회로 사이에 배치된 트렌치를 형성할 수 있다. 더미 폴리게이트는 임의의 적절한 리소그래피 및 식각 프로세스들을 사용하여 제거될 수 있다. 식각 프로세스들은 선택적 습식 식각 또는 선택적 건식 식각을 포함할 수 있다. 더미 폴리게이트를 제거한 후, 활성 영역들에서의 하나 이상의 활성 핀 라인들이 드러난다. 일부 실시예에서, 리소그래피 공정은 포토레지스트 층(레지스트)을 형성하는 단계, 레지스트를 패턴에 노광시키는 단계, 노광 후 굽기(post-exposure bake) 프로세스를 수행하는 단계, 및 레지스트를 현상하여 레지스트를 포함하는 마스킹 요소를 형성하는 단계를 포함할 수 있다. 도 3a에 도시된 바와 같이, 임의의 적절한 건식 식각 및/또는 습식 식각 방법에 의해 더미 폴리게이트(113)를 포함하는 영역(302)을 노광시키기 위해 마스킹 요소가 사용될 수 있다. 마스크 요소는 더미 폴리게이트의 면적보다 실질적으로 큰 면적을 가질 수 있다.
프로세스(508)에서, 트렌치는 식각 마스크 요소들로서 ILD 층을 사용하여 더 리세싱될 수 있다. 남아 있는 스페이서 측벽들은 또한 마스크 요소들로서 트렌치를 리세싱하기 위해 사용될 수 있다. 예를 들어, 도 4a 및 도 4b에 도시된 바와 같이, 트렌치(220)에 노광된 활성 핀 라인(106-3)의 일부가 제거된다. 본 실시예에서, 더미 폴리게이트의 면적보다 실질적으로 큰 노광 면적을 갖는 마스크 요소는 기판을 식각하여 트렌치를 형성하는데 사용될 수 있다.
프로세스(510)에서, 리세싱된 트렌치에 하나 이상의 물질층이 퇴적되어 2개의 인접 회로 사이에 아이솔레이션 게이트를 형성할 수 있다. 일부 실시예에서, 아이솔레이션 게이트는 IL/HK/MG의 다층 구조를 포함할 수 있다. 일부 실시예에서, 아이솔레이션 게이트는 리세싱된 트렌치에 완전히 채워진 유전 물질을 포함할 수 있다. 일부 실시예에서, 아이솔레이션 게이트는 리세싱된 트렌치의 하부를 채우는 유전 물질을 포함할 수 있고, 리세싱된 트렌치의 상부를 채우는 IL/HK/MG 구조를 포함할 수 있다. 아이솔레이션 게이트는 2개의 인접 회로를 전기적으로 격리하기 위해 형성될 수 있다. 하나 이상의 물질 층은 ALD, PVD, CVD, 또는 다른 적절한 프로세스를 사용하여 형성될 수 있다.
그러나, 본 개시는 특별히 요구되는 경우를 제외하고 특정한 타입의 디바이스로 제한되지 않아야 한다는 점이 이해된다. 예를 들어, 본 개시는 또한 다른 MOSFET 디바이스에 적용 가능하다. 추가 단계들이 방법 이전, 도중, 및 이후에 제공될 수 있고, 설명된 단계들 중 일부는 이 방법의 다른 실시예들에 대해 대체 또는 제거될 수 있다.
본 실시예들은 자체 정렬 식각 프로세스를 사용하여 MOSFET 디바이스들을 형성하여 인접 트랜지스터 사이의 충분한 전기적 아이솔레이션을 위한 아이솔레이션 게이트를 형성하는 구조 및 방법들을 설명한다. 메커니즘들은 식각 마스크 요소들로서 남아 있는 ILD 층 및 스페이서 측벽들을 사용하여 MOSFET 디바이스에 트렌치를 형성하는 것을 포함한다. 하나 이상의 물질층은 트렌치를 채워서 인접 회로 사이에 충분한 전기적 아이솔레이션을 제공하기 위해 퇴적될 수 있다. 메커니즘들은 고급 리소그래피 도구들(advanced lithography tools)을 사용하지 않고, 개선된 오버레이 제어(overlay control)를 사용하여 리소그래피 친화 패턴화 프로세스를 제공한다. 이로 인해, 본 실시예에서는 여분의 비용 또는 면적 패널티(penalty)가 필요 없다. 메커니즘들은 또한 충분한 밸런스 소스/드레인 에피택셜 성장 환경을 제공할 수 있는데, 이는 디바이스 안정성, 칩 속도, 셀 매칭 성능을 개선하고, 대기 사양(standby specification)을 감소시킬 수 있다. 본 개시의 다양한 실시예는 소스/드레인 영역들에 개선된 균일성 제어를 달성할 수 있고, 신뢰성 및 프로세스 마진 개선을 위해 완전히 균일한 핀-엔드 할당을 달성할 수 있다.
본 개시는 기판에 형성되어 제1 방향을 따라 연장되는 하나 이상의 핀; 하나 이상의 핀에 형성되어 제1 방향에 실질적으로 수직인 제2 방향을 따라 연장되는 하나 이상의 게이트 - 하나 이상의 게이트는 제1 아이솔레이션 게이트 및 적어도 하나의 기능성 게이트를 포함함 -; 하나 이상의 게이트 각각의 2개의 측부 상에 형성된 소스/드레인 피쳐들; 소스/드레인 피쳐들에 형성되어 제1 아이솔레이션 게이트와 공면인 상단면을 형성하는 층간 유전체(ILD) 층을 포함하는 반도체 구조를 제공한다. 제1 아이솔레이션 게이트의 제1 높이는 적어도 하나의 기능성 게이트의 각각의 제2 높이보다 크다.
본 개시는 제1 방향으로 서로 이격된 제1 활성 영역 및 제2 활성 영역을 포함하는 기판; 제1 활성 영역에 구성된 제1 그룹의 핀들 및 제2 활성 영역에 구성된 제2 그룹의 핀들 - 제1 그룹의 핀들 및 제2 그룹의 핀들 각각은 제1 방향에 실질적으로 수직인 제2 방향을 따라 연장됨 -; 제1 방향을 따라 제1 활성 영역 및 제2 활성 영역을 넘어 연장되도록 구성된 하나 이상의 게이트 - 하나 이상의 게이트는 제1 아이솔레이션 게이트 및 적어도 하나의 기능성 게이트를 포함함 -; 하나 이상의 게이트의 측부 상에 형성된 측벽 스페이서들; 측벽 스페이서의 측부들 상에 형성된 소스/드레인 피쳐들; 및 소스/드레인 피쳐들에 형성되어 하나 이상의 게이트와 공면인 상단면을 형성하는 층간 유전체(ILD) 층을 포함하는 핀형 전계 효과 트랜지스터(fin-like field-effect transistor)(FinFET) 디바이스를 제공한다. 제1 아이솔레이션 게이트의 제1 높이는 제1 아이솔레이션 게이트의 측부 상에 형성된 측벽 스페이서들의 제2 높이보다 실질적으로 더 크다.
본 개시는 제1 방향으로 서로 이격된 제1 활성 영역 및 제2 활성 영역을 포함하는 기판; 제1 활성 영역에 구성된 제1 그룹의 핀들 및 제2 활성 영역에 구성된 제2 그룹의 핀들 - 제1 그룹의 핀들 및 제2 그룹의 핀들 각각은 제1 방향에 실질적으로 수직인 제2 방향을 따라 연장됨 -; 및 제1 활성 영역 및 제2 활성 영역을 넘어 연장되도록 구성된 폴리게이트를 포함하는 하나 이상의 게이트 - 하나 이상의 게이트 각각은 제1 방향을 따라 연장됨 -;를 포함하는 디바이스 프리커서를 제공하는 단계를 포함하는 반도체 디바이스 형성 방법을 제공한다. 폴리게이트는 제1 회로와 제2 회로를 분리하도록 구성된다. 방법은 기판 위에 층간 유전체(ILD) 층을 퇴적하는 단계; 폴리게이트를 제거하여 트렌치를 형성하는 단계; ILD 층을 식각 마스크 요소들로서 사용하여 트렌치를 기판으로 리세싱하는 단계; 및 리세싱된 트렌치에 하나 이상의 물질층을 퇴적하여 제1 회로와 제2 회로 사이에 아이솔레이션 게이트를 형성하는 단계를 더 포함한다.
본 개시는 기판 상의 n-웰 영역에 제1 그룹의 핀들을 형성하고 p-웰 영역에 제2 그룹의 핀들을 형성하는 단계; 제1 그룹의 핀들 및 제2 그룹의 핀들의 인접 핀들을 분리시키기 위해 하나 이상의 아이솔레이션 피쳐를 형성하는 단계; 제1 그룹의 핀들 및 제2 그룹의 핀들에 폴리게이트를 포함하는 하나 이상의 게이트를 형성하는 단계 - 폴리게이트는 제1 회로와 제2 회로를 분리시키도록 구성됨 -; 폴리게이트를 따라 측벽 스페이서들을 형성하는 단계; 기판 위 및 폴리게이트의 2개의 측부 위에 소스/드레인 피쳐들을 형성하는 단계; 소스/드레인 피쳐들 위에 층간 유전체(IDL) 층을 퇴적하는 단계; 폴리게이트를 제거하여 제1 회로와 제2 회로 사이의 트렌치를 형성하는 단계; 식각 마스크 요소들로서 ILD 층을 사용하여 트렌치를 소스/드레인 피쳐들의 하단면보다 낮은 깊이로 리세싱하여 V 형상의 트렌치를 형성하는 단계; 및 V 형상 트렌치에 하나 이상의 물질층을 퇴적하여 제1 회로와 제2 회로 사이의 아이솔레이션 게이트를 형성하는 단계를 포함하는, 반도체 디바이스 형성 방법을 제공한다.
일부 실시예에서, 트렌치를 리세싱하는 단계는 식각 마스크 요소들로서 폴리게이트를 따라 ILD 층들 및 측벽 스페이서들을 사용하는 단계를 더 포함한다.
일부 실시예에서, 하나 이상의 물질층을 퇴적하는 단계는 V 형상 트렌치에서 계면층(IL)/하이-K(HK) 유전층/물질 게이트(MG)를 퇴적하는 단계를 포함한다.
일부 실시예에서, 하나 이상의 물질층을 퇴적하는 단계는 V 형상 트렌치에서 유전층을 퇴적하는 단계를 포함한다.
당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 전술된 내용은 여러 실시예들의 특징을 약술한 것이다. 당업자는 여기에 제시된 실시예들과 동일한 목적을 성취하고/거나 동일한 이점을 달성하기 위해 다른 프로세스들 및 구조들을 지정 또는 변형하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 점을 이해해야 한다. 당업자는 균등한 구조들이 본 개시의 사상 및 범위에서 벗어나지 않는다는 것을 이해할 것이며, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양한 변경, 대체, 및 변형을 수행할 수 있다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판 상에 형성되어 제1 방향을 따라 연장되는 하나 이상의 핀;
    상기 하나 이상의 핀 상에 형성되고, 상기 제1 방향에 수직인 제2 방향을 따라 연장되며, 제1 아이솔레이션 게이트 및 적어도 하나의 기능성 게이트를 포함하는, 하나 이상의 게이트;
    상기 하나 이상의 게이트 각각의 2개의 측부에 형성된 소스/드레인 피쳐들;
    상기 소스/드레인 피쳐들 상에 형성되어 상기 제1 아이솔레이션 게이트와 공면인(coplanar) 상단면을 형성하는 층간 유전체(ILD: interlayer dielectric) 층;
    상기 하나 이상의 핀들의 에지에 형성된 제2 아이솔레이션 게이트;
    상기 제2 아이솔레이션 게이트의 외측 상에 형성된 제1 측벽 스페이서; 및
    상기 제2 아이솔레이션 게이트의 내측 상에 형성된 제2 측벽 스페이서를 포함하고,
    상기 제1 아이솔레이션 게이트의 제1 높이는 상기 적어도 하나의 기능성 게이트 각각의 제2 높이보다 크고,
    상기 제1 아이솔레이션 게이트는 메탈 게이트를 포함하며,
    상기 제1 측벽 스페이서의 제4 높이는 상기 제2 측벽 스페이서의 제5 높이보다 큰 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 기판 상에 형성된 하나 이상의 아이솔레이션 영역을 더 포함하고, 상기 하나 이상의 핀은 상기 하나 이상의 아이솔레이션 영역에 의해 분리되는 것인, 반도체 디바이스.
  3. 제1항에 있어서, 상기 하나 이상의 핀은 n-웰 영역에 형성된 제1 그룹의 핀들 및 p-웰 영역에 형성된 제2 그룹의 핀들을 포함하는 것인, 반도체 디바이스.
  4. 제1항에 있어서, 상기 하나 이상의 게이트 각각을 따라 형성된 측벽 스페이서들을 더 포함하고,
    상기 제1 아이솔레이션 게이트의 상기 제1 높이는 상기 제1 아이솔레이션 게이트를 따라 형성된 상기 측벽 스페이서들 각각의 제3 높이보다 큰 것인, 반도체 디바이스.
  5. 제4항에 있어서, 상기 제1 아이솔레이션 게이트를 따라 형성된 상기 측벽 스페이서들은 상기 제1 아이솔레이션 게이트에 포함된 제2 물질과 상이한 제1 물질을 포함하는 것인, 반도체 디바이스.
  6. 삭제
  7. 핀형 전계 효과 트랜지스터(fin-like field-effect transistor)(FinFET) 디바이스에 있어서,
    제1 방향으로 서로 이격된 제1 활성 영역과 제2 활성 영역을 포함하는 기판;
    상기 제1 활성 영역에 구성된 제1 그룹의 핀들 및 상기 제2 활성 영역에 구성된 제2 그룹의 핀들 - 상기 제1 그룹의 핀들 및 상기 제2 그룹의 핀들 각각은 상기 제1 방향에 수직인 제2 방향을 따라 연장됨 -;
    상기 제1 방향을 따라 상기 제1 활성 영역 및 상기 제2 활성 영역 위로 연장되도록 구성되고, 제1 아이솔레이션 게이트 및 적어도 하나의 기능성 게이트를 포함하는, 하나 이상의 게이트;
    상기 하나 이상의 게이트의 측부들 상에 형성된 측벽 스페이서들;
    상기 측벽 스페이서들의 측부들 상에 형성된 소스/드레인 피쳐들;
    상기 소스/드레인 피쳐들 상에 형성되고 상기 하나 이상의 게이트와 공면인(coplanar) 상단면을 형성하는 층간 유전체(ILD: interlayer dielectric) 층;
    상기 하나 이상의 핀의 에지에 형성된 제2 아이솔레이션 게이트;
    상기 제2 아이솔레이션 게이트의 외측 상에 형성된 제1 측벽 스페이서; 및
    상기 제2 아이솔레이션 게이트의 내측 상에 형성된 제2 측벽 스페이서를 포함하고,
    상기 제1 아이솔레이션 게이트의 제1 높이는 상기 제1 아이솔레이션 게이트의 측부들 상에 형성된 측벽 스페이서들의 제2 높이보다 크고,
    상기 제1 아이솔레이션 게이트는 메탈 게이트를 포함하며,
    상기 제1 측벽 스페이서 및 상기 제2 아이솔레이션 게이트의 외측부는 제4 높이를 갖고,
    상기 제2 측벽 스페이서 및 상기 제2 아이솔레이션 게이트의 내측부는 제5 높이를 갖고,
    상기 제4 높이는 상기 제5 높이보다 큰 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스.
  8. 제7항에 있어서, 상기 제1 아이솔레이션 게이트의 상기 제1 높이는 상기 적어도 하나의 기능성 게이트 각각의 제3 높이보다 큰 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스.
  9. 삭제
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    디바이스 프리커서(device precusor)를 제공하는 단계로서, 상기 디바이스 프리커서는,
    제1 방향으로 서로 이격된 제1 활성 영역과 제2 활성 영역을 포함하는 기판과,
    상기 제1 활성 영역에 구성된 제1 그룹의 핀들 및 상기 제2 활성 영역에 구성된 제2 그룹의 핀들 - 상기 제1 그룹의 핀들 및 상기 제2 그룹의 핀들 각각은 상기 제1 방향에 수직인 제2 방향을 따라 연장됨 - 과,
    제1 폴리게이트 및 제2 폴리게이트를 포함하고 각각 상기 제1 방향을 따라 연장되는 하나 이상의 게이트로서, 상기 제1 폴리게이트 및 상기 제2 폴리게이트는 상기 제1 활성 영역 및 상기 제2 활성 영역 위로 연장되도록 구성되고, 상기 제1 폴리게이트는 제1 회로와 제2 회로를 분리시키도록 구성되며, 상기 제2 폴리게이트는 상기 제1 그룹 및 상기 제2 그룹 내의 핀들 각각의 에지에 형성되는 것인, 상기 하나 이상의 게이트를 포함하는, 상기 디바이스 프리커서를 제공하는 단계;
    상기 기판 위에 층간 유전체(ILD: interlayer dielectric) 층을 퇴적하는 단계;
    트렌치들을 형성하기 위해 상기 제1 폴리게이트 및 상기 제2 폴리게이트를 제거하는 단계;
    식각 마스크 요소들로서 상기 ILD 층을 사용하여 상기 트렌치들을 상기 기판으로 리세싱(recessing)하는 단계; 및
    상기 제1 회로와 상기 제2 회로 사이에 제1 아이솔레이션 게이트를 형성하고 상기 제1 그룹 및 상기 제2 그룹 내의 핀들 각각의 에지에 제2 아이솔레이션 게이트를 형성하기 위해 상기 리세싱된 트렌치들에 하나 이상의 물질층들을 퇴적하는 단계를 포함하고,
    상기 제1 아이솔레이션 게이트는 메탈 게이트를 포함하며,
    상기 제2 아이솔레이션 게이트의 외측부는 상기 제2 아이솔레이션 게이트의 내측부보다 더 큰 높이를 갖는 것인, 반도체 디바이스 형성 방법.
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