KR102560368B1 - 확산 방지 영역을 구비하는 반도체 소자 - Google Patents

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Abstract

본 개시의 반도체 소자는 기판 상에 제1 방향을 따라 연장되는 제1 핀; 상기 제1 방향을 따라 연장되며, 상기 제1 핀과 상기 제1 방향으로 이격되는 제2 핀; 상기 제1 핀과 제2 핀보다 짧은 장변의 길이를 가지며, 상기 제1 핀과 상기 제2 핀 사이에 배치되는 제3 핀; 상기 제1 방향과 다른 제2 방향으로 연장되며, 상기 제1 핀과 교차되는 제1 게이트 구조체; 상기 제1 핀 내지 제3 핀 각각의 하부 측벽 상에 배치되며, 상기 제1 방향을 따라 연장되는 소자분리층; 및 상기 제1 핀과 상기 제3 핀 사이를 가로지르는 제1 부분, 상기 제2 핀과 상기 제3 핀 사이를 가로지르는 제2 부분, 및 제3 핀 상에서 상기 제1 부분(과 상기 제2 부분 사이에 배치되는 제3 부분을 포함하며, 상기 소자분리층 상에 상기 제2 방향을 따라 연장되는 확산 방지 영역을포함하고, 상기 제3 부분의 하면의 레벨은 상기 제1 부분과 상기 제2 부분 각각의 하단의 레벨보다 높고 상기 제1 게이트 구조체의 상면의 레벨보다 낮을 수 있다.

Description

확산 방지 영역을 구비하는 반도체 소자{Semiconductor device including diffusion break region}
확산 방지 영역을 구비하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라, 사용자가 요구하는 트랜지스터 성능을 구현하기 점점 어려워지고 있다. 이러한 기술적 어려움을 극복하기 위해, 다양한 전계 효과 트랜지스터 구조들이 제안되어 왔다. 예를 들면, 고유전막-금속 게이트 구조가, 실리콘 산화물 및 다결정 실리콘을 각각 게이트 절연층 및 게이트 전극 물질로 사용하는, 종래의 전계 효과 트랜지스터를 대체하기 위해 제안되었다.
본 개시의 실시예들에 따른 과제는 향상된 성능의 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 과제는 소자 특성에서의 변동이 감소된 반도체 소자를 제공하는데 있다.
본 개시의 실시예에 따른 반도체 소자는 기판 상에 제1 방향을 따라 연장되는 제1 핀; 상기 제1 방향을 따라 연장되며, 상기 제1 핀과 상기 제1 방향으로 이격되는 제2 핀; 상기 제1 핀과 제2 핀보다 짧은 장변의 길이를 가지며, 상기 제1 핀과 상기 제2 핀 사이에 배치되는 제3 핀; 상기 제1 방향과 다른 제2 방향으로 연장되며, 상기 제1 핀과 교차되는 제1 게이트 구조체; 상기 제1 핀 내지 제3 핀 각각의 하부 측벽 상에 배치되며, 상기 제1 방향을 따라 연장되는 소자분리층; 및 상기 제1 핀과 상기 제3 핀 사이를 가로지르는 제1 부분, 상기 제2 핀과 상기 제3 핀 사이를 가로지르는 제2 부분, 및 제3 핀 상에서 상기 제1 부분과 상기 제2 부분 사이에 배치되는 제3 부분을 포함하며, 상기 소자분리층 상에 상기 제2 방향을 따라 연장되는 확산 방지 영역을 포함하고, 상기 제3 부분의 하면의 레벨은 상기 제1 부분과 상기 제2 부분 각각의 하단의 레벨보다 높고 상기 제1 게이트 구조체의 상면의 레벨보다 낮을 수 있다.
본 개시의 다른 실시예에 따른 반도체 소자는 기판 상에 제1 방향을 따라 연장되는 제1 핀; 상기 제1 방향을 따라 연장되며, 상기 제1 핀과 상기 제1 방향으로 이격되는 제2 핀; 상기 제1 방향과 다른 제2 방향으로 연장되며, 상기 제1 핀과 교차되는 제1 게이트 구조체; 상기 제1 핀 및 제2 핀 각각의 하부 측벽 상에 배치되며, 상기 제1 방향을 따라 연장되는 소자분리층; 상기 제1 핀과 상기 제2 핀 사이를 가로질러 상기 제2 방향을 따라 연장되는 확산 방지 영역; 및 상기 확산 방지 영역의 양 측벽에 배치되는 스페이서를 포함하되, 상기 확산 방지 영역은 상기 스페이서 사이에 형성된 부분의 폭이 상기 제1 게이트 구조체의 폭의 2배 이상일 수 있다.
본 개시의 또 다른 실시예에 따른 반도체 소자는 기판 상에 제1 방향을 따라 연장되는 제1 핀; 상기 제1 방향을 따라 연장되며, 상기 제1 핀과 상기 제1 방향으로 이격되는 제2 핀; 상기 제1 핀과 상기 제2 핀 각각의 하부 측벽 상에 배치되며, 상기 제1 방향을 따라 연장되는 소자분리층; 상기 제1 핀과 상기 제2 핀 사이와 상기 소자분리층을 가로질러 상기 제1 방향과 교차되는 제2 방향으로 연장되는 제1 확산 방지 영역; 및 평면적 관점에서, 상기 제1 확산 방지 영역과 오버랩 되도록 배치되며, 상기 제1 확산 방지 영역 내로 연장되는 부분을 포함하는 제2 확산 방지 영역을 포함할 수 있다.
본 개시의 실시예에 따르면, 핀펫(fin-FET)을 구비하는 반도체 소자의 NMOS 트랜지스터의 전류 특성과 PMOS 트랜지스터의 전압 특성에 따라 확산 방지 영역(디퓨전 브레이크 영역, diffusion break region)을 제공한다. NMOS 및 PMOS 영역에서 구비하는 확산 방지 영역에 따라 성능이 향상되고 및 전기적 특성이 개선된 반도체 소자를 구현할 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 일부 영역에 대한 개략적인 레이아웃(layout)이다.
도 2는 도 1의 A-A'와 B-B'에 대한 수직 단면을 도시하는 사시도이다.
도 3은 도 1의 C-C', D-D', E-E' 및 F-F'에 대한 수직 단면도이다.
도 3b 및 도 4는 본 개시의 다른 실시예에 따른 반도체 소자에서 도 1의 C-C'에 대한 수직 단면도이다.
도 5는 본 개시의 또 다른 실시예에 따른 반도체 C-C', D-D' 및 E-E'에 대한 수직 단면도이다.
도 6은 본 개시의 또 다른 실시예에 따른 반도체 소자에서 C-C'에 대한 수직 단면도이다.
도 7은 본 개시의 실시예에 따른 반도체 소자에서 도 의 C-C'와 D-D'에 대한 수직 단면도이다.
도 8은 본 개시의 실시예에 따른 반도체 소자에서 C-C'에 대한 수직 단면도이다.
도 9는 본 개시의 실시예에 따른 반도체 소자에서 도 1의 C-C', D-D', E-E'에 수직 단면도이다.
도 10 은 본 개시의 다른 실시예에 따른 반도체 소자에서 도 1의 C-C'에 대한 수직 단면도이다.
도 11 내지 도 15는 본 개시의 실시예들에 따른 도 1의 G-G'에 대한 수직 단면도이다.
도 16은 본 개시의 실시예에 따른 도 1의 H-H'에 대한 수직 단면도이다.
도 17a 내지 도 20은 본 개시의 실시예에 따른 도 1의 제1 영역(Ⅰ)에 대한 반도체 소자를 제조하는 방법을 설명하기 위한 도면이다.
도 21 내지 도 27은 본 개시의 실시예에 따른 도 1의 제2 영역(Ⅱ)에 대한 반도체 소자를 제조하는 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참고로 하여 본 개시의 실시예에 반도체 소자 및 이의 제조 방법을 설명한다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 일부 영역에 대한 개략적인 레이아웃(layout)이다. 도 2는 도 1의 A-A'와 B-B'에 대한 수직 단면을 도시하는 사시도이다. 도 3a은 도 1의 C-C', D-D', E-E' 및 F-F'에 대한 수직 단면도이다. 도 3b는 본 개시의 다른 실시예에 따른 반도체 소자에서 도 1의 C-C'에 대한 수직 단면도이다. 도 4는 본 개시의 또 다른 실시예에 따른 반도체 소자에서 도 1의 C-C'에 대한 수직 단면도이다
도 1 내지 도 3a를 참조하면, 본 개시의 실시예에 따른 반도체 소자(100)는 기판(101), 핀들(F11~F16, F21~F24), 소자분리층(STI), 게이트 구조체들(G1, G2, G3, G4), 소스/드레인 영역(120), 층간 절연층(130), 마스크층(140), 확산 방지 영역(150) 및 스페이서(161~164)를 포함할 수 있다.
기판(101)은 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(101)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP 중에서 선택되는 하나 이상의 물질로 이루어질 수 있다. 그러나, 본 개시의 기판(101)이 전술한 예들에 한정되는 것은 아니다. 일 실시예에 있어서, 기판(101)은 SOI(silicon on insulator) 기판(101)일 수 있다.
기판(101)은 제1 영역(Ⅰ) 과 제2 영역(Ⅱ)을 포함할 수 있다. 예를 들어, 제1 영역(Ⅰ)은 PMOS 영역이고 제2 영역(Ⅱ)은 NMOS 영역일 수 있으나, 이에 한정되는 것은 아니다.
핀들(F11~F16, F21~F24)은 제1 핀(F11, F14), 제2 핀(F12, F15) 및 제3 핀(F13, F16)을 포함할 수 있다. 핀들(F11~F16, F21~F24)은 기판(101) 상에 기판(101)의 주면에 수직한 방향으로 돌출되어 형성될 수 있다. 핀들(F11~F16, F21~F24)은 제1 방향 및 제2 방향으로 서로 이격되어 배치될 수 있다. 핀들(F11~F16, F21~F24)은 제1 방향을 따라 길게 연장되어 형성될 수 있다. 제1 영역(Ⅰ)에서, 제1 내지 제3 핀(F11~F16)은 제1 영역(Ⅰ)에서 길이 방향으로 나란하게 형성될 수 있다. 즉, 제1 내지 제3 핀(F11~F16)은 동일 라인 상에 배치될 수 있다. 제2 영역에서, 제1 핀(F11, F14)과 제2 핀(F12, F15)은 길이 방향으로 나란하게 형성될 수 있다. 제3 핀(F13, F16)은 제2 영역(Ⅱ)에는 형성되지 않을 수 있다. 또한, 제3 핀(13, 16)은 제1 영역(Ⅰ)에서도 형성되지 않을 수 있다.
핀들(F11~F16, F21~F24)은 제1 방향을 따라서 형성되는 장변과, 제2 방향을 따라서 형성되는 단변을 포함할 수 있다. 제1 핀 내지 제3 핀(F11~F16)이 길이 방향으로 나란하다는 것은 제1 핀(F11, F14)과 제2 핀(F12, F15)의 단변이 서로 마주하고, 제2 핀(F12, F15)과 제3 핀(F13, F16)의 단변이 서로 마주하는 것을 의미한다.
제3 핀(F13, F16)은 제1 핀(F11, F14)과 제2 핀(F12, F15)에 비하여 짧은 장변의 길이를 가질 수 있다. 즉, 제3 핀(F13, F16)의 제1 방향의 길이는 제1 핀(F11, F14) 또는 제2 핀(F12, F15)의 제1 방향의 길이보다 짧을 수 있다.
핀들(F11~F16, F21~F24)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다. 일 실시예에 있어서, 핀들(F11~F16, F21~F24)은 반도체 물질을 포함할 수 있다. 예를 들어, 핀들(F11~F16, F21~F24)은 Si 또는 SiGe 등을 포함할 수 있다. 일 실시예에 있어서, 핀들(F11~F16, F21~F24)은 기판(101)과 동일한 물질을 포함할 수 있다. 예를 들어, 기판(101)이 Si를 포함하는 경우 핀들(F11~F16, F21~F24)도 Si를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 기판(101)과 핀들(F11~F16, F21~F24)은 서로 다른 물질을 포함할 수도 있다.
소자분리층(STI)은 기판(101) 상에 형성되어, 핀들(F11~F16, F21~F24)의 측벽 일부를 덮고 핀들(F11~F16, F21~F24)의 상부를 노출시킬 수 있다. 소자분리층(STI)은 핀들(F11~F16, F21~F24)의 장변을 따라 제1 방향으로 연장될 수 있다. 예를 들어, 소자분리층(STI)은 산화막, 산질화막 또는 질화막 중 어느 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 구조체들(G1, G2, G3, G4)은 제1 내지 제 4 게이트 구조체를 포함할 수 있다. 게이트 구조체들(G1, G2, G3, G4)은 핀들(F11~F16, F21~F24) 상에서 핀들(F11~F16, F21~F24)이 연장되는 제1 방향과 교차하는 제2 방향으로 연장될 수 있다. 게이트 구조체들(G1, G2, G3, G4)은 서로 제1 방향으로 이격되어 형성될 수 있다. 게이트 구조체들(G1, G2, G3, G4)은 소자분리층(STI) 상에 배치되도록 형성될 수 있다.
게이트 구조체들(G1, G2, G3, G4)은 각각 게이트 전극(113, 114), 게이트 절연층(112), 게이트 스페이서(111), 및 게이트 갭핑층(115)을 포함할 수 있다.
게이트 전극(113, 114)는 2층 이상으로 적층될 수 있다. 일 실시예에 있어서, 게이트 전극(113, 114)은 제1 게이트 금속층(113)과 제2 게이트 금속층(114)을 포함할 수 있다. 제1 게이트 금속층(113)은 일함수 조절을 하고, 제2 게이트 금속층(114)은 제1 게이트 금속층(113)에 의해 형성된 공간을 채우는 역할을 할 수 있다. 또한, 제1 게이트 금속층(113)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 한정되는 것은 아니다. 또한, 제2 게이트 금속층(114)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 한정되는 것은 아니다. 게이트 전극(113, 114)은 예를 들어, 리플레이스먼트 공정(replacement process) (또는 게이트 라스트 공정(gate last process)을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(112)은 게이트 전극(113, 114)과 핀들(F11~F16, F21~F24) 사이에 형성될 수 있다. 또한, 게이트 절연층(112)은 게이트 전극(113, 114)과 소자분리층(STI) 사이에 형성될 수 있다. 게이트 절연층(112)은 소자분리층(STI) 위로 돌출된 핀들(F11~F16, F21~F24)의 프로파일을 따라서 제2 방향으로 연장될 수 있다. 게이트 절연층(112)은 게이트 전극(113, 114)의 측면을 따라 제3 방향으로 연장된 형상으로 형성될 수 있다.
게이트 절연층(112)은 실리콘 산화막 보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연층(112)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 스페이서(111)는 제2 방향으로 연장되는 게이트 전극(113, 114)의 양측에 배치될 수 있다. 게이트 스페이서(111)는 질화막을 포함할 수 있다. 예를 들어, 게이트 스페이서(111)는 실리콘 질화물을 포함할 수 있다. 그러나, 이에 한정되는 것은 아니며, 게이트 스페이서(111)는 실리콘 산질화물, 실리콘 산화물, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(115)은 게이트 전극(113, 114) 상에 배치될 수 있다. 게이트 캡핑층(115)은 제2 방향으로 연장될 수 있다. 게이트 캡핑층(115)의 상면은 게이트 스페이서(111)의 상면과 실질적으로 동일 평면상에 배치될 수 있다. 다시 말해, 게이트 캡핑층의 상면 높이와 게이트 스페이서(111)의 상면 높이는 실질적으로 동일할 수 있다.
예를 들어, 게이트 캡핑층(115)은 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 일부 실시예에 있어서, 게이트 캡핑층(115)은 필요에 따라 생략될 수도 있다.
소스/드레인 영역(120)은 게이트 구조체(G1, G2, G3, G4)의 양측에 배치될 수 있다. 이러한 소스/드레인 영역(120)은 핀들(F11~F16, F21~F24) 내에 배치될 수 있다. 즉, 소스/드레인 영역(120)은 핀들(F11~F16, F21~F24)이 일부 식각된 영역에 형성될 수 있다. 도 3a에서는 소스/드레인 영역(120)이 제2 방향으로 서로 접하는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 소스/드레인 영역(120)은 제2 방향으로 서로 이격될 수 있다. 일 실시예에 있어서, 소스/드레인 영역(120)은 상승된(elevated) 소스/드레인 영역(120)일 수 있다. 이에 따라, 소스/드레인 영역(120)의 상면은 핀들(F11~F16, F21~F24)의 상면보다 높을 수 있다.
일 실시예에 있어서, 반도체 소자가 PMOS 트랜지스터인 경우, 소스/드레인 영역(120)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 게이트 하부의 핀들(F11~F16, F21~F24), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. 한편, 반도체 소자가 NMOS 트랜지스터인 경우, 소스/드레인 영역(120)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(101)이 Si일 때, 소스/드레인 영역(120)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)일 수 있다. 인장 스트레스 물질은 게이트들 하부의 핀들(F11~F16, F21~F24), 즉 채널 영역에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
일 실시예에 있어서, 이러한 소스/드레인 영역(120)은 에피택셜 성장(epitaxial growth)을 통해 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 도면에는 도시되지 않았지만, 소스/드레인 영역(120) 상에는 실리사이드막이 형성될 수 있다. 실리사이드막은 소스/드레인 영역(120)의 상면을 따라 형성될 수 있다. 실리사이드막은 소스/드레인 영역(120)이 컨택과 접할 때의 면저항, 접촉 저항 등을 감소시키는 역할을 할 수 있다. 실리사이드막은 도전 물질, 예를 들어, Pt, Ni, Co 등을 포함할 수 있다. 실리사이드막 상에는 컨택이 형성될 수 있다. 컨택은 도전 물질로 형성될 수 있다. 컨택은 예를 들어, W, Al, Cu 등을 포함할 수 있으나, 이에 한정되는 것은 아니다
층간 절연층(130)은 소스/드레인 영역(120) 상에 형성될 수 있다. 또한, 층간 절연층(130)은 게이트 스페이서(111)의 측벽에 접하여 형성될 수 있다. 층간 절연층(130)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
마스크층(140)은 게이트 구조체들(G1, G2, G3, G4)과 층간 절연층(130) 상에 배치될 수 있다. 마스크층(140)은 평면적 관점에서 제1 핀(F11, F14) 및 제2 핀(F12, F15) 오버랩 될 수 있다. 또한, 마스크층(140)은 제3 핀(F13, F16)과는 오버랩 되지 않을 수 있다.
확산 방지 영역(150)은 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2) 사이에 배치될 수 있다. 확산 방지 영역(150)은 제1 게이트 구조체(G1) 및 제2 게이트 구조체(G2)와 각각 제2 방향으로 이격되어 배치될 수 있다. 일 실시예에 있어서, 확산 방지 영역(150)과 제1 게이트 구조체(G1) 또는 제2 게이트 구조체(G2) 간의 피치(P2)는 제1 게이트 구조체(G1)와 게3 게이트 구조체(G3) 간의 피치(P1)와 동일할 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에 있어서, 확산 방지 영역(150)은 도 1에 도시된 것과 같이, 제2 방향으로 연장되어 제1 영역(Ⅰ)과 제2 영역(Ⅱ)에 걸쳐 형성될 수 있다. 또는, 다른 실시예에 있어서 확산 방지 영역(150)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ) 중 어느 한 영역에만 형성될 수도 있다.
확산 방지 영역(150)의 상면의 폭(W2)은 게이트 구조체(G1, G2, G3, G4)의 폭(W1)보다 넓은 폭을 가질 수 있다. 일 실시예에 있어서, 확산 방지 영역(150)은 게이트 구조체(G1, G2, G3, G4)의 폭(W1)의 2배 이상인 폭을 가질 수 있으나, 이에 한정되는 것은 아니다.
확산 방지 영역(150)의 상면의 레벨은 게이트 구조체들(G1, G2, G3, G4)의 상면의 레벨보다 높게 형성될 수 있다. 확산 방지 영역(150)의 상면의 레벨은 마스크층(140)의 상면의 레벨과 대응되게 형성될 수 있다.
일 실시예에 있어서, 확산 방지 영역(150)은 질화물, 산화물 또는 산질화물 중 어느 하나로 형성되거나 이들의 조합으로 형성될 수 있다.
일 실시예에 있어서, 확산 방지 영역(150)은 제1 부분(151), 제2 부분(152), 및 제3 부분(153)을 포함할 수 있다. 제1 부분(151)과 제2 부분(152)은 핀들(F11~F16) 사이를 가로질러 제1 방향으로 연장될 수 있다. 또한, 제1 부분(151)과 제2 부분(152)은 소자분리층(STI) 내로 연장되어 형성될 수 있다.
제1 부분(151)과 제2 부분(152)은 형성된 위치에 따라 하단의 레벨(LV1, LV3)이 다르게 형성될 수 있다. 일 실시예에 있어서, 핀들(F11~F13, F14~F16) 사이에 위치하는 제1 부분(151)과 제2 부분(152)은 하단의 레벨(LV1)이 소자분리층(STI)의 하면의 레벨(LV2)보다 낮게 형성될 수 있다. 또한, 소자분리층(STI) 내에 위치하는 제1 부분(151)과 제2 부분(152)은 하단의 레벨(LV3)이 소자분리층(STI)의 하면의 레벨(LV2)보다 높게 형성되고, 소자분리층(STI)의 상면의 레벨(LV4)과 동일하거나 그보다 낮게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1 부분(151)과 제2 부분(152)은 핀들(F11~F13, F14~F16) 사이에서 소자분리층(STI)의 하면과 대응되거나 그보다 높은 레벨에 위치할 수 있다.
제3 부분(153)은 제1 부분(151)과 제2 부분(152) 사이에 형성될 수 있다. 제3 부분(153)은 제3 핀(F13, F16) 상에 형성될 수 있다. 즉, 제3 부분(153)은 평면적 관점에서 제3 핀(F13, F16)과 오버랩 될 수 있다. 일 실시예에 있어서, 제3 부분(153)의 하단의 레벨(LV6)은 핀들(F11~F16, F21~F24)의 상면의 레벨(LV5)보다 높게 형성될 수 있다.
일 실시예에 있어서, 제3 부분(153)의 하면은 U자형으로 형성될 수 있다. 제3 부분(153)의 하면은 제3 핀(F13, F16) 상에 배치된 층간 절연층(130)의 상면과 접할 수 있다.
스페이서(161~164)는 핀들(F11~F16, F21~F24)과 소자분리층(STI)들 상에 배치될 수 있다. 스페이서(161~164)는 제1 부분(151)과 제2 부분(152) 각각의 양 측벽에 배치되며, 제2 방향으로 연장되어 형성될 수 있다. 스페이서(161~164)는 외측 스페이서(161, 162)와 내측 스페이서(163, 164)를 포함할 수 있다. 외측 페이서(161, 62)는 제1 부분(151)의 일 측벽과 제2 부분(152)의 타 측벽에 배치될 수 있다. 내측 스페이서(163, 164)는 제1 부분(151)의 타 측벽과 제2 부분(152)의 일 측벽에 배치될 수 있다. 외측 스페이서(161, 162)와 내측 스페이서(163, 164)는 서로 다른 높이를 가질 수 있다. 일 실시예에 있어서, 외측 스페이서(161, 162)는 내측 스페이서(163, 164)보다 높은 높이로 형성될 수 있다. 내측 스페이서(163, 164)의 상단은 제3 부분(153)과 접촉될 수 있다. 즉, 제3 부분(153)의 하면은 제1 부분(151)의 타 측과 제2 부분(152)의 일 측에 배치된 내측 스페이서(163, 164)의 상단과 접할 수 있다.
도 3b를 참조하면, 확산 방지 영역(150)은 하부의 물질과 상부의 물질이 서로 다를 수 있다. 일 실시예에 있어서, 확산 방지 영역(150)은 핀들(F11~F16, F21~F24)의 상면을 기준으로 하부와 상부의 물질이 서로 다를 수 있다. 다만, 이에 한정되는 것은 아니며, 확산 방지 영역(150)에서 하부의 물질과 상부의 물질이 구분되는 경계는 핀들(F11~F16, F21~F24)의 상면보다 낮을 수도 있고, 높을 수도 있다. 예를 들어, 확산 방지 영역(150)의 하부는 실리콘 질화물이고, 상부는 산화물일 수 있다. 또는, 확산 방지 영역(150)의 하부가 산화물이고, 상부가 실리콘 질화물일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 4를 참조하면, 확산 방지 영역(150)의 제1 부분(151)과 제2 부분(152)에는 각각 돌출부(151a, 152a)가 형성될 수 있다. 돌출부(151a, 152a)는 제1 부분(151)의 양 측벽과 제2 부분(152)의 양 측벽에서 돌출되어 형성되며, 핀들(F11~F16, F21~F24)의 상면보다 낮은 레벨에 위치할 수 있다. 또한, 돌출부(151a, 152a)는 핀들(F11~F16, F21~F24) 사이에서 형성될 수 있다. 돌출부(151a)의 폭은 제1 부분의 양 측벽에 배치된 외측 스페이서(161)와 내측 스페이서(163)의 폭보다 넓게 형성될 수 있다. 또한, 돌출부(152a)의 폭은 제2 부분(152)의 양 측벽에 배치된 외측 스페이서(162)와 내측 스페이서(164)의 폭보다 넓게 형성될 수 있다.
도 5는 본 개시의 또 다른 실시예에 따른 반도체 소자에서 도 1의 C-C', D-D' 및 E-E'에 대한 수직 단면도이다. 도 6은 본 개시의 또 다른 실시예에 따른 반도체 소자에서 도 1의 C-C'에 대한 수직 단면도이다. 도 1 내지 도 6에서 동일한 부호는 동일 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 4에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 5를 참조하면, 확산 방지 영역(150)의 하단의 레벨들(LV12, LV31, LV61) 각각은 도 3a에 도시된 확산 방지 영역의 하단의 레벨들(LV1, LV3, LV6)보다 낮게 형성될 수 있다. 제1 부분(151)과 제2 부분(152)의 하면의 레벨(LV12, LV31)은 도 3 A에 도시된 제1 부분(151)과 제2 부분(152)의 하면의 레벨(LV1, LV3)보다 낮게 형성될 수 있다. 또한, 제3 부분(153)의 하면의 레벨(LV61)은 도 3에 도시된 제3 부분(153)의 하면의 레벨(LV6)보다 낮게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
일 실시예에 있어서, 제3 부분(153)의 하면의 레벨(LV61)은 제1 핀(F11)과 제2 핀(F12)의 상면의 레벨(LV5)과 동일하거나 그보다 낮게 형성될 수 있다. 제3 부분(153)의 하면은 제3 핀(F13, F16) 상에 배치된 소스/드레인 영역(121)의 상면과 접할 수 있다. 또한, 제3 부분(153)의 하면은 제3 핀(F13, F16)의 상단과 접할 수 있다.
제3 핀(F13, F16)과 제3 부분(153) 사이에 소스/드레인 영역(121)이 배치될 수 있다. 소스/드레인 영역(121)의 높이는 제1 핀(F11, F14)과 제2 핀(F12, F15) 상에 형성된 소스/드레인 영역들(120)의 높이보다 작을 수 있다.
스페이서(261, 262)는 제1 부분(151)의 일 측벽과 제2 부분(152)의 타 측벽에 형성될 수 있다. 즉, 스페이서(261, 262)는 도 3의 외측 스페이서(161, 162)와 대응되는 것일 수 있다. 즉, 스페이서(261, 262)는 도 3의 내측 스페이서(163, 164)와 대응되는 구성은 포함하지 않을 수 있다..
도 6을 참조하면, 확산 방지 영역(150)은 돌출부(151a, 152a)를 더 포함할 수 있다. 확산 방지 영역(150)의 돌출부(151a, 152a)는 도 4의 돌출부(151a, 152a)와 유사하게 형성될 수 있다. 즉, 돌출부(151a, 152a)는 제1 부분(151)의 양 측벽과 제2 부분(152)의 양 측벽에서 돌출되어 형성될 수 있다. 또한, 돌출부(151a, 152a)는 핀들(F11, F12)의 상면보다 낮은 레벨에 위치할 수 있다.
도 7은 본 개시의 또 다른 실시예에 따른 반도체 소자에서 도 1의 C-C'와 D-D'에 대한 수직 단면도이다. 도 8은 본 개시의 또 다른 실시예에 따른 반도체 소자에서 도 1의 C-C'에 대한 수직 단면도이다. 도 9는 본 개시의 실시예에 따른 반도체 소자에서 도 1의 C-C', D-D', E-E'에 수직 단면도이다. 도 10은 본 개시의 또 다른 실시예에 따른 반도체 소자에서 도 1의 C-C'에 대한 수직 단면도이다. 도 1 내지 도 10에서 동일한 부호는 동일 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 6에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 7을 참조하면, 본 개시의 다른 실시예에 따른 반도체 소자는 제1 핀(F11), 제2 핀(F12), 확산 방지 영역(250), 및 스페이서(261, 262)를 포함할 수 있다.
확산 방지 영역(250)은 제1 핀(F11)과 제2 핀(F12) 사이에 배치될 수 있다. 일 실시예에 있어서, 확산 방지 영역(150)의 폭(W2)은 게이트 구조체 폭(W1)의 2배 이상일 수 있다. 또한, 확산 방지 영역(250)의 하면도 게이트 구조체(W1) 폭의 2배 이상의 폭을 가질 수 있다.
확산 방지 영역(250)은 형성된 위치에 따라 하단의 레벨이 다르게 형성될 수 있다. 제1 핀(F11)과 제2 핀(F12) 사이에 위치하는 확산 방지 영역(250)의 하단의 레벨(LV13)은 소자분리층(STI)의 하면의 레벨(LV2)보다 낮게 형성될 수 있다. 또한, 소자분리층(STI) 내에 위치하는 확산 방지 영역(250)의 하면의 레벨(LV32)은 소자분리층(STI)의 상면의 레벨(LV4)(도 2, 도 3 참조)의 레벨보다 낮게 형성될 수 있다.
도면에는 도시되지 않았지만, 확산 방지 영역(250)은 도 3b의 확산 방지 영역(150)과 마찬가지로 하부와 상부의 물질이 서로 다를 수 있다.
도 8을 참조하면, 확산 방지 영역(250)의 양 측벽에 돌출부(250a, 260b)가 형성될 수 있다. 도 8의 돌출부(250a, 260b)는 도 4 및 도 6의 돌출부와 유사하게 형성될 수 있다. 즉, 돌출부(250a, 250b)는 확산 방지 영역(250)의 양 측벽에서 돌출되어 형성될 수 있다. 또한, 돌출부(250a, 250b)는 핀들(F11, F12)의 상면보다 낮은 레벨에 위치할 수 있다.
도 9를 참조하면, 확산 방지 영역(350)은 제1 부분(351), 제2 부분(352), 및 제3 부분(353)으로 구분될 수 있다. 제1 부분(351)은 제1 핀에 접하여 형성될 수 있다. 제2 부분(352)은 제2 핀에 접하여 형성될 수 있다. 제3 부분(353)은 제1 부분(351)과 제2 부분(352) 사이에 개재될 수 있다. 즉, 제3 부분(353)은 제1 부분(351)과 제2 부분(352)이 서로 대향하는 방향으로 연장되어 형성될 수 있다.
확산 방지 영역(350)은 하방 돌출부(350a)를 더 포함할 수 있다. 하방 돌출부(350a)는 제3 부분(353)이 하방으로 연장되어 형성될 수 있다. 그 결과, 제3 부분(353)의 하단의 레벨(LV15, LV34)은 제1 부분(351)과 제2 부분(352)의 레벨(LV14, LV33)보다 낮게 형성될 수 있다. 즉, 제1 핀(F11)과 제2 핀(F12) 사이에 위치하는 제1 부분(351)과 제2 부분(352)의 하단의 레벨(LV14)는 제1 핀(F11)과 제2 핀(F12) 사이에 위치하는 제3 부분(353)의 하단의 레벨(LV15) 레벨보다 높게 형성될 수 있다. 또한, 소자분리층(STI) 내에 위치하는 제1 부분(351)과 제2 부분(352)의 하단의 레벨(LV33)은 소자분리층(STI) 내에 위치하는 제1 부분(351)과 제2 부분(352)의 하단의 레벨(LV34)보다 높게 형성될 수 있다.
일 실시예에 있어서, 제1 핀(F11)과 제2 핀(F12) 사이에 위치하는 제1 부분(351), 제2 부분(352) 하단의 레벨(LV14)과 제3 부분(353)의 하단의 레벨(LV15)의 차이는 소자분리층(STI) 내에 위치하는 제1 부분(351), 제2 부분(352) 하단의 레벨(LV33)과 제3 부분(353)의 하단의 레벨(LV34)의 차이보다 클 수 있다. 다반, 본 발명이 이에 한정되는 것은 아니다.
도 10을 참조하면, 확산 방지 영역(350) 돌출부(351a, 352a)를 더 포함할 수 있다. 돌출부(351a, 352a)는 도 8의 돌출부(250a, 250b)와 동일하게 형성될 수 있다.
도 11 내지 도 15는 본 개시의 실시예들에 따른 도 1의 G-G'에 대한 수직 단면도이다. 도 16은 본 개시의 실시예에 따른 도 1의 H-H'에 대한 수직 단면도이다. 도 1 내지 도 16에서 동일한 부호는 동일 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 10에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 1 및 도 11을 참조하면, 본 개시의 실시예에 따른 반도체 제1 확산 방지 영역(105), 제2 확산 방지 영역(150) 및 스페이서(161~164)를 포함할 수 있다.
도 1에 도시된 것과 같이 제1 확산 방지 영역(105)은 소자는 제2 영역(Ⅱ)에 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 확산 방지 영역(105)은 제1 핀(F21, F22)과 제2 핀(F23, F24) 사이에 배치될 수 있다. 제1 확산 방지 영역(105)은 핀들(F21~F24)의 단변을 따라 제2 방향으로 연장될 수 있다.
제1 확산 방지 영역(105)의 하면의 레벨은 기판(101)의 상면의 레벨보다 낮게 형성될 수 있다. 제1 확산 방지 영역(105)의 상면의 레벨(LV_DH)은 핀들(F21~F24)의 상면의 레벨(LV5)과 동일하거나 그보다 낮게 형성될 수 있으나, 이에 한정되는 것은 아니다. 제1 확산 방지 영역(105)의 상면은 핀들(F21~F24)의 상면의 레벨(LV5)보다 높게 형성될 수도 있다.
제1 확산 방지 영역(105)에는 리세스(R)가 형성될 수 있다. 리세스(R)는 제1 확산 방지 영역(105) 내에서 제2 방향을 따라 길게 연장될 수 있다. 예를 들어, 리세스(R)의 깊이는 제1 확산 방지 영역(105)의 깊이의 절반 정도 일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 확산 방지 영역(105)은 산화물, 질화물, 산질화물 또는 이들의 조합으로 형성될 수 있다.
제2 확산 방지 영역(150)은 제1 확산 방지 영역(105) 상에 배치될 수 있다. 제2 확산 방지 영역(150)은 평면적 관점에서 제1 확산 방지 영역(105)과 오버랩 될 수 있다.
제2 확산 방지 영역(150)은 제1 부분(151), 제2 부분(152), 및 제3 부분(153)을 포함할 수 있다. 제1 부분(151)과 제2 부분(152)은 제1 확산 방지 영역(105) 내로 연장될 수 있다. 즉, 제1 부분(151)과 제2 부분(152)의 하부가 제1 확산 방지 영역(105)의 리세스(R) 내에 형성될 수 있다.
제3 부분(153)은 제1 부분(151)과 제2 부분(152) 사이에 형성될 수 있다. 제3 부분(153)은 제1 부분(151)과 제2 부분(152)의 상부가 서로 대향하는 방향으로 연장되어 형성될 수 있다
일 실시예에 있어서, 제3 부분(153)의 하단의 레벨(LV62)은 핀들의 상면의 레벨(LV5)보다 높게 형성될 수 있다. 예를 들어, 제3 부분(153)의 하면은 U자형으로 형성될 수 있다. 제3 부분(153)의 하면은 제1 확산 방지 영역(105) 상에 배치된 층간 절연층(131)의 상면과 접할 수 있다.
스페이서(161~164)는 핀들(F21~F24)제1 확산 방지 영역(105) 상에 배치될 수 있다. 스페이서(161~164)는 제1 부분(151)과 제2 부분(152) 각각의 양 측벽에 배치되며, 제2 방향으로 연장되어 형성될 수 있다. 스페이서(161~164)는 외측 스페이서(161, 162)와 내측 스페이서(163, 164)를 포함할 수 있다. 외측 페이서(161, 162)는 제1 부분(151)의 일 측벽과 제2 부분(152)의 타 측벽에 배치될 수 있다. 내측 스페이서(162, 163)는 제1 부분(151)의 타 측벽과 제2 부분(152)의 일 측벽에 배치될 수 있다. 외측 스페이서(161, 162)와 내측 스페이서(163, 164)는 서로 다른 높이를 가질 수 있다. 일 실시예에 있어서, 외측 스페이서(161, 162)는 내측 스페이서(163, 164)보다 높은 높이로 형성될 수 있다. 내측 스페이서(163, 164)의 상단은 제3 부분(153)과 접촉될 수 있다.
도 12를 참조하면, 본 개시의 다른 실시예에 따른 반도체 소자는 핀들(F21~F24)과 제1 확산 방지 영역(105) 사이에 형성되는 리세스(R)를 포함할 수 있다. 리세스(R)의 일부는 제2 방향을 따라 연장되는 제1 확산 방지 영역(105)의 측벽에 배치될 수 있다. 또한, 리세스(R)의 다른 일부는 핀들(F21~F24)의 단변에 배치될 수 있다.
일 실시예에 있어서, 제2 확산 방지 영역(150)은 제1 확산 방지 영역(105)과 핀들 사이에 개재될 수 있다. 즉, 제2 확산 방지 영역(150)은 리세스(R)에 형성될 수 있다. 그 결과, 제2 확산 방지 영역(150)의 제1 부분(151)은 하부가 제1 핀(F21)의 단면과 접촉되며, 제1 확산 방지 영역(105)의 일 측벽과 접촉될 수 있다. 또한, 제1 확산 방지 영역(150)의 제2 부분(152)은 제2 핀(F22)의 단면과 접촉되며, 제1 확산 방지 영역(105)의 타 측벽과 접촉될 수 있다.
도 13을 참조하면, 일 실시예에 있어서, 제3 부분(153)의 하면의 레벨(LV62)은 핀들(F21, F22)의 상면의 레벨(LV5)보다 낮게 형성될 수 있다. 또한, 제3 부분(153)의 하면의 레벨(LV62)는 제1 확산 방지 영역(105) 상면의 레벨(LV_DH)보다 높게 형성될 수 있다. 제3 부분(153)의 하면의 하단은 제1 확산 방지 영역(105)의 상면과 맞닿을 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에 있어서, 제3 부분(153)의 하면은 역-U자형으로 형성될 수 있다.
제1 확산 방지 영역(105)과 제3 부분(153) 사이에는 내측 스페이서(163, 164)와 층간 절연층(131)이 개재될 수 있다. 또는, 제1 확산 방지 영역(105)과 제3 부분(153) 사이에는 내측 스페이서(163, 164) 없이 층간 절연층(131)만 개재될 수 있다. 또는, 제1 확산 방지 영역(105)의 상면과 제1 확산 방지 영역(150)의 제3 부분(153)의 상면이 서로 접하여 내측 스페이서(163, 164)와 층간 절연층(131)이 생략될 수도 있다.
도 14를 참조하면, 제1 확산 방지 영역(105)의 상면에 제2 확산 방지 영역(250)의 하면이 접하여 형성될 수 있다. 제2 확산 방지 영역(250)은 도 7의 제2 확산 방지 영역과 동일할 수 있다. 즉, 제3 부분(251)의 하면의 레벨이 제1 부분(251)과 제2 부분(252)의 하면의 레벨과 대응되도록 형성될 수 있다.
도 15를 참조하면, 제2 확산 방지 영역(350)의 제3 부분(353)가 하방으로 연장되는 하방 돌출부(350a)가 형성될 수 있다. 그 결과, 제3 부분(353)의 하면의 레벨이 제1 부분(351)과 제2 부분(352)의 하면의 레벨보다 낮게 형성될 수 있다. 일 실시예에 있어서, 제3 부분(353)은 하방으로 연장되어 제2 확산 방지 영역(150)의 하부에 위치한 제1 확산 방지 영역(105)을 관통할 수 있다. 제3 부분(353)의 하면의 레벨은 제1 확산 방지 영역(105)의 하면의 레벨보다 낮게 형성되고, 제3 부분(353)의 하면은 기판(101)과 접촉될 수 있다. 다른 실시예에 있어서, 제3 부분(353)은 제1 확산 방지 영역(105) 내에 배치될 수 있다. 즉, 제3 부분(353)의 하면의 레벨은 제1 확산 방지 영역(105)의 상면의 레벨보다 낮고 제1 확산 방지 영역(105)의 하면의 레벨보다 높을 수 있다.
도 14와 도 15에서는 제1 확산 방지 영역(105)의 높이가 제1 확산 방지 영역(150)의 높이에 비하여 상대적으로 작게 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 제1 확산 방지 영역(105)의 상면의 레벨은 핀들(F21~F24)의 상면의 레벨보다 아래에서 다양하게 변경될 수 있다.
도 16을 참조하면, 제1 영역(Ⅰ)과 제2 영역(Ⅱ) 사이에는 깊은 소자분리층(DTI)이 배치될 수 있다. 깊은 소자분리층(DTI)는 하면이 소자분리층(STI)의 하면(LV2)보다 낮은 레벨(LV_DTI)에 위치할 수 있다. 일 실시예에 있어서, 제1 확산 방지 영역(105)의 하면은 소자분리층(STI)의 하면과 대응되거나 그보다 낮은 레벨(LV7)에 위치할 수 있으나, 이에 한정되지 않으며 그보다 높은 레벨에 위치할 수 있다. 제2 확산 방지 영역(150)의 하면은 제1 영역(Ⅰ)에서 소자분리층(STI)의 하면보다 높은 레벨에 위치할 수 있으나, 앞서 설명한 바와 같이, 소자분리층(STI)의 하면과 대응되거나 그보다 낮은 레벨에 위치할 수도 있다. 또한, 제2 확산 방지 영역(150)의 하면은 제1 영역(Ⅱ)에서와 제2 영역(Ⅱ)에서 서로 다른 레벨(LV1, LV8)을 가질 수 있으나, 이에 한정되는 것은 아니며 서로 대응되는 레벨을 가질 수도 있다.도 17a 내지 도 20은 본 개시의 실시예에 따른 도 1의 제1 영역에 대한 반도체 소자를 제조하는 방법을 설명하기 위한 도면이다. 도 1 내지 도 20에서 동일한 부호는 동일 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 15에서 설명한 것과 실질적으로 동일한 내용은 설명을 생략한다.
도 17a와 도 17b에 도시된 반도체 소자(100a)는 기판(101) 상에 예비 핀들(F1~F4)을 형성하는 공정부터 게이트 리플레이스먼트 공정(replacement process)까지 완료된 모습을 도시한다. 17A 및 도 17b를 참조하면, 게이트 리플레이스먼트 공정(replacement process)까지 완료된 반도체 소자는 기판(101) 상에, 예비 핀들(F1~F4), 게이트 구조체들(G1~G4), 희생 게이트 구조체들(G5, G6) 소스/드레인 영역들(120), 소자분리층(STI), 및 층간절연층(130)이 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 게이트 리플레이스먼트 공정(replacement process) 이후에, 게이트 구조체들(G1~G4), 희생 게이트 구조체들(G5, G6), 및 층간 절연층(130) 상에 마스크층(140)이 형성될 수 있다. 도면에는 도시되지 않았지만, 마스크층(140) 상에는 포토레지스트막이 형성될 수 있다. 포토레지스트막은 희생 게이트 구조체들(G5, G6)이나 희생 게이트 구조체들(G5, G6)의 게이트 전극들(112, 113)의 측벽에 얼라인 되어 형성될 수 있다. 예를 들어, 제5 게이트 구조체(G5)의 일 측벽과 제6 게이트 구조체(G6)의 타 측벽에 얼라인 되어 형성될 수 있으나, 이에 한정되는 것은 아니며 미스 얼라인 되어 형성될 수도 있다. 포토레지스트막을 식각 마스크로 마스크층(140)의 일부분 식각되어 오픈 영역(OP)이 형성될 수 있다. 마스크층(140)의 오픈 영역(OP)을 통해 제5 게이트 구조체(G5)와 제6 게이트 구조체(G6)의 상면이 노출될 수 있다. 또한, 마스크층(140)의 오픈 영역(OP)을 통해 제5 게이트 구조체(G5)와 게6 게이트 구조체(G6) 사이의 층간 절연층(131)의 상면이 노출될 수 있다. 오픈 영역(OP)이 형성된 이후에, 포토레지스트막은 제거될 수 있다.
오픈 영역(OP)을 통하여 제5 게이트 구조체(G5)와 제6 게이트 구조체(G6)의 게이트 캡핑층(115), 게이트 전극(113, 114) 및 게이트 절연층(112)을 순차로 식각하여 제거할 수 있다. 게이트 캡핑층(115), 게이트 전극(113, 114) 및 게이트 절연층(112)이 제거되어 게이트 스페이서(111) 사이에는 게이트 리세스(GR1, GR2)가 형성될 수 있다. 게이트 리세스(GR1, GR2)를 통해 예비 핀들(F1~F4)의 상부가 노출될 수 있다. 또한, 소자분리층(STI)의 상면도 노출될 수 있다. 예를 들어, 게이트 캡핑층(115), 게이트 전극(113, 114) 및 게이트 절연층(112)의 식각은 등방성 식각에 의하여 제거될 수 있다. 등방성 식각은 게이트 캡핑층(115), 게이트 전극(113, 114) 및 게이트 절연층(112)에 각각에 대하여 선택비가 높은 식각 물질들이 이용될 수 있다.
도 19a와 도 19b를 참조하면, 게이트 리세스(GR1, GR2)를 통하여 예비 핀들(F1~F4)이 일부 식각되어 제1 핀(F11', F21', F31', F41'), 제2 핀(F12', F22', F32', F42'), 및 제3 핀(F13', F23', F33', F43')이 형성될 수 있다. 즉, 예비 핀(F1~F4)들 내로 연장되어 제1 핀 내지 제3 핀을 정의하는 트렌치(TR)가 형성될 수 있다. 트렌치(TR)는 제1 방향으로 연장되는 예비 핀(F1~F4)들을 가로질러 제2 방향으로 연장되어 형성될 수 있다.
예비 핀들(F1~F4)을 식각하는 공정은 예비 핀들(F1~F4)에 대하여 선택비가 높은 식각 물질이 이용될 수 있다. 일 실시예에 있어서, 예비 핀들(F1~F4)은 이방성 식각에 의해 식각될 수 있다. 이방성 식각에 의해 예비 핀들(F1~F4)과 함께 소자분리층(STI)도 식각될 수 있다. 그 결과, 트렌치(TR)는 제1 방향으로 연장되는 소자분리층(STI)을 가로질러 형성될 수 있다.
또한, 이방성 식각에 의해 제3 핀(F13) 상의 게이트 스페이서(111)와 층간 절연층(130)이 식각될 수 있다. 그 결과, 층간 절연층(130)의 상면은 U자형으로 형성될 수 있다. 또한, 제3 핀(F13', F23', F33', F43') 상의 게이트 스페이서(111)의 높이는 제1 핀(F11', F21', F31', F41')과 제2 핀(F12', F22', F32', F42') 상의 게이트 스페이서(111)의 높이보다 낮아질 수 있다. 제3 핀(F13', F23', F33', F43') 상의 층간 절연층(131)의 높이는 제1 핀(F11', F21', F31', F41')과 제2 핀(F12', F22', F32', F42') 상의 층간 절연층(130)의 높이보다 낮아질 수 있다.
이후에, 트렌치(TR), 게이트 리세스(GR1, GR2)를 매립하여 도 3과 같은 확산 방지 영역(150)을 형성할 수 있다.
도면에는 도시되지 않았지만, 다른 실시예에 있어서, 예비 핀들(F1~F4)은 먼저 등방성 식각에 의해 일부가 제거되고, 이후에 이방성 식각에 의해 나머지가 식각될 수 있다. 이방성 식각 전에 진행되는 등방성 식각에 의해 트렌치(TR)의 상부의 폭은 게이트 리세스(GR1, GR2)의 폭보다 넓게 형성될 수 있다. 이와 같은 게이트 리세스(GR1, GR2)에 확산 방지 영역이 채워지면, 확산 방지 영역에는 도 4와 같이 게이트 리세스(GR1, GR2)의 폭보다 넓은 폭을 가지는 돌출부(151a, 152a)가 형성될 수 있다.
도 20을 참조하면, 도 19b에서 이방성 식각을 추가로 진행하여 제3 핀(F13', F23', F33', F43') 상에 형성된 게이트 스페이서(111)와 층간 절연층(130)을 제거할 수 있다. 또한, 추가로 진행되는 이방성 식각에 의해 트렌치(TR)의 깊이도 깊어질 수 있다. 추가로 진행되는 이방성 식각은 제3 핀(F13', F23', F33', F43')의 상면의 레벨이 제1 핀(F11', F21', F31', F41')과 제2 핀(F12', F22', F32', F42')의 상면의 레벨보다 낮아질 때까지 진행될 수 있다. 그 결과, 소스/드레인 영역(120)의 일부가 식각되어, 소스/드레인 영역(120)의 상면이 노출될 수 있다. 예를 들어, 노출된 소스/드레인 영역(120)의 상면은 역-U자형으로 형성될 수 있다.
이후에, 트렌치(TR), 게이트 리세스(GR1, GR2)를 매립하여 도 5과 같은 확산 방지 영역(150)을 형성할 수 있다.
도 21 내지 도 27은 본 개시의 또 다른 실시예에 따른 도 1의 제2 영역에 대한 반도체 소자를 제조하는 방법을 설명하기 위한 도면이다. 도 1 내지 도 29에서 동일한 부호는 동일 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 20에서 설명한 것과 실질적으로 동일한 내용은 설명을 생략한다.
도 21와 도 22를 참조하면, 기판(101) 상에 제1 트렌치(TR1)와 제2 트렌치(TR2)가 형성될 수 있다. 일 실시예에 있어서, 제1 트렌치(TR1)는 복수개가 서로 제2 방향으로 이격되어 상호 평행하게 연장될 수 있다. 또한, 제2 트렌치(TR2)는 복수개가 제1 방향으로 이격되어 제1 방향을 따라 상호 평행하게 연장될 수 있다. 제2 트렌치(TR)의 하단의 레벨(LV_DL)은 제1 트렌치(TR1)의 하단의 레벨(LV2)보다 낮게 형성될 수 있다.
제1 트렌치(TR1)와 제2 트렌치(TR2)가 형성됨에 따라, 기판(101)으로부터 기판(101)의 주면에 수직인 방향을 따라 상부로 돌출되고 제1 방향으로 연장되는 핀들(F21~F28)이 형성될 수 있다.
핀들(F21~F28)이 형성된 이후에, 제1 트렌치(TR1)를 채우는 소자분리층(STI)과 제2 트렌치(TR2)를 채우는 제1 확산 방지 영역(105)이 형성될 수 있다. 소자분리층(STI)은 산화물, 산질화물 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 또한, 제1 확산 방지 영역(105)은 산화물, 질화물 또는 산질화물 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 소자분리층(STI)과 제1 확산 방지 영역(105)의 상면의 레벨은 대응될 수 있으나, 이에 한정되는 것은 아니다.
도 23 내지 도 24를 참조하면, 기판(101) 상에 핀들, 소자분리층(STI) 및 제1 확산 방지 영역(105)이 형성된 이후에, 예비 핀들(F1~F4), 게이트 구조체들(G1~G4), 희생 게이트 구조체들(G5, G6), 소스/드레인 영역들(120), 소자분리층(STI), 및 층간절연층(130)이 형성될 수 있다. 게이트 구조체들(G1~G4)과 희생 게이트 구조체들(G5, G6)은 게이트 리플레이스먼트 공정(replacement process)에 의해 형성된 것일 수 있다.
일 실시예에 있어서, 희생 게이트 구조체들(G5, G6)는 제1 확산 방지 영역(105) 상에 형성될 수 있다. 제1 확산 방지 영역(105) 상에 형성되는 제5 게이트 구조체(G5)와 제6 게이트 구조체(G6)의 높이는 핀들(F21~F28) 상에 형성되는 게이트 구조체들(G1, G2, G3, G4)의 높이와 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1 확산 방지 영역(105) 상에 형성되는 제5 게이트 구조체(G5), 제6 게이트 구조체(G6)의 높이는 다른 게이트 구조체들(G1~G4)의 높이보다 높을 수도 있고, 낮을 수도 있다.
이후에, 도 18b와 같이, 게이트 구조체와 층간 절연층(130) 상에 마스크층(140)이 형성될 수 있다. 도 18b와 같은 방법으로 마스크층(140)의 오픈 영역(OP)이 형성될 수 있다. 예를 들어, 마스크층(140)의 오픈 영역(OP)은 제5 게이트 구조체(G5)의 일 측벽과 제6 게이트 구조체(G6)의 타 측벽에 얼라인 되어 형성될 수 있다.
도 25 내지 도 26을 참조하면, 도 18a 및 도 18b와 같이, 오픈 영역(OP)을 통하여 제5 게이트 구조체(G5)와 제6 게이트 구조체(G6)의 게이트 캡핑층(115), 게이트 전극(113, 114) 및 게이트 절연층(112)이 순차로 식각되어 제거될 수 있다. 게이트 캡핑층(115), 게이트 전극(113, 114) 및 게이트 절연층(112)이 제거되어, 스페이서(161~164) 사이에는 게이트 리세스(GR1, GR2)가 형성될 수 있다. 게이트 리세스(GR1, GR2)를 통해 제1 확산 방지 영역(105)의 상면이 노출될 수 있다.
도 27을 참조하면, 게이트 리세스(GR1, GR2)를 통하여 제1 확산 방지 영역(105)이 일부 식각되어 제1 확산 방지 영역(105) 내에 리세스(R)가 형성될 수 있다. 리세스(R)는 제1 확산 방지 영역(105)을 따라 제2 방향으로 연장되어 형성될 수 있다.
제1 확산 방지 영역(105)을 식각하는 공정은 제1 확산 방지 영역(105)에 대하여 선택비가 높은 식각 물질이 이용될 수 있다. 일 실시예에 있어서, 제1 확산 방지 영역(105)은 이방성 식각에 의해 식각될 수 있다. 이방성 식각에 의해 제1 확산 방지 영역(105)과 함께 제1 확산 방지 영역(105) 상에 형성된 스페이서(161~164)와 층간 절연층(131)의 일부가 식각될 수 있다. 그 결과, 층간 절연층(131)의 상면은 U자형으로 형성될 수 있다. 또한, 제1 확산 방지 영역(105) 상의 스페이서(163, 64)의 높이는 제1 핀(F11', F21', F31', F41')과 제2 핀(F12', F22', F32', F42') 상의 스페이서(163, 64)의 높이보다 낮아질 수 있다. 제3 핀 상의 층간 절연층(130)의 높이는 제1 핀(F11', F21', F31', F41')과 제2 핀(F12', F22', F32', F42') 상의 층간 절연층(131)의 높이보다 낮아질 수 있다.
이후에, 제1 확산 방지 영역(105), 층간 절연층(131) 및 스페이서(162, 163) 상에 제1 확산 방지 영역(150)을 형성하여 도 11과 같은 반도체 소자를 형성할 수 있다.
도면에는 도시되지 않았지만, 도 27에서 이방성 식각을 추가로 진행하여 제1 확산 방지 영역(150) 상에 형성된 스페이서(163, 164)와 층간 절연층(131)을 식각할 수 있다. 또한, 추가로 진행되는 이방성 식각에 의해 제1 확산 방지 영역(105)의 리세스(R)의 깊이도 깊어질 수 있다. 추가로 진행되는 이방성 식각은 층간 절연층(131)의 상면의 레벨이 제1 핀(F11', F21', F31', F41')과 제2 핀(F12', F22', F32', F42')의 상면의 레벨보다 낮아질 때까지 진행될 수 있다. 일 실시예에 있어서, 층간 절연층(131)의 상면은 역-U자형으로 형성될 수 있다.
이후에, 제1 확산 방지 영역(150), 층간 절연층(131) 및 스페이서(163, 164) 상에 제1 확산 방지 영역(150)을 형성하여 도 12와 같은 반도체 소자를 형성할 수 있다.
이방성 식각이 추가로 진행되여 제1 확산 방지 영역(150) 상에 형성된 스페이서(163, 164)와 층간 절연층(131)이 제거할 수 있다. 또한, 리세스(R) 사이의 제1 확산 방지 영역(150) 부분이 식각되여 넓고 깊은 트렌치가 형성될 수 있다.
이후에, 제1 확산 방지 영역(150) 상의 넓고 깊은 트렌치에 제1 확산 방지 영역(150)을 형성하여 도 13과 같은 반도체 소자를 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
101: 기판
F1~F1: 예비 핀들
F11~F16, F21~F24: 핀들
STI: 소자분리층
G1, G2, G3, G4: 게이트 구조체들
G5, G6: 희생 게이트 구조체들
120: 소스/드레인 영역
130: 층간 절연층
140: 마스크층
105: 제1 확산 방지 영역
150, 250, 350: 확산 방지 영역, 제2 확산 방지 영역
161~164: 스페이서
111: 게이트 스페이서
112: 게이트 절연층
113, 114: 게이트 전극
151, 251, 351: 제1 부분
152, 252, 352: 제2 부분
153, 253, 353: 제3 부분

Claims (10)

  1. 기판 상에 제1 방향을 따라 연장되는 제1 핀;
    상기 제1 방향을 따라 연장되며, 상기 제1 핀과 상기 제1 방향으로 이격되는 제2 핀;
    상기 제1 핀과 제2 핀보다 짧은 장변의 길이를 가지며, 상기 제1 핀과 상기 제2 핀 사이에 배치되는 제3 핀;
    상기 제1 방향과 다른 제2 방향으로 연장되며, 상기 제1 핀과 교차되는 제1 게이트 구조체;
    상기 제1 핀 내지 제3 핀 각각의 하부 측벽 상에 배치되며, 상기 제1 방향을 따라 연장되는 소자분리층; 및
    상기 제1 핀과 상기 제3 핀 사이를 가로지르는 제1 부분, 상기 제2 핀과 상기 제3 핀 사이를 가로지르는 제2 부분, 및 제3 핀 상에서 상기 제1 부분과 상기 제2 부분 사이에 배치되는 제3 부분을 포함하며, 상기 소자분리층 상에 상기 제2 방향을 따라 연장되는 확산 방지 영역을 포함하고,
    상기 제3 부분의 하면의 레벨은 상기 제1 부분과 상기 제2 부분 각각의 하단의 레벨보다 높고 상기 제1 게이트 구조체의 상면의 레벨보다 낮은 반도체 소자.
  2. 제1항에 있어서,
    상기 제3 부분은,
    상기 하면이 U자형(U shape)으로 형성되고, 상기 하면의 하단의 레벨은 상기 제1 핀의 상면의 레벨보다 높은 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 부분과 상기 제2 부분의 각각의 하단의 레벨은 상기 제1 핀과 상기 제2 핀 사이에서, 상기 소자분리층의 하단의 레벨과 대응되거나 그보다 낮은 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 부분의 일 측면과 상기 제2 부분의 타 측면에 접하는 내측 스페이서와, 상기 제1 부분의 타 측면과 상기 제2 부분의 일 측면에 접하는 외측 스페이서를 더 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 외측 스페이서의 높이는 상기 내측 스페이서의 높이보다 높고, 상기 내측 스페이서의 상단은 상기 제3 부분의 하면과 접하는 반도체 소자.
  6. 기판 상에 제1 방향을 따라 연장되는 제1 핀;
    상기 제1 방향을 따라 연장되며, 상기 제1 핀과 상기 제1 방향으로 이격되는 제2 핀;
    상기 제1 핀과 상기 제2 핀 각각의 하부 측벽 상에 배치되며, 상기 제1 방향을 따라 연장되는 소자분리층;
    상기 제1 핀과 상기 제2 핀 사이와 상기 소자분리층을 가로질러 상기 제1 방향과 교차되는 제2 방향으로 연장되는 제1 확산 방지 영역; 및
    상기 제1 확산 방지 영역과 오버랩되도록 배치되며, 상기 제1 확산 방지 영역 내로 연장되는 부분을 포함하는 제2 확산 방지 영역을 포함하고,
    상기 제1 확산 방지 영역은 산화물을 포함하고, 상기 제2 확산 방지 영역은 질화물을 포함하며, 상기 제1 확산 방지 영역은 상기 기판의 NMOS 소자 영역에 배치되고, 상기 제2 확산 방지 영역은 상기 기판의 NMOS 및 PMOS 소자 영역에 배치되고,
    상기 제2 확산 방지 영역은, 상기 제1 확산 방지 영역 내로 연장되는 부분 중 상기 제2 핀 보다 상기 제1 핀에 가깝게 배치되는 제1 부분과 상기 제1 핀 보다 상기 제2 핀에 가깝게 배치되는 제2 부분을 포함하는 반도체 소자.
  7. 삭제
  8. 제6항에 있어서,
    상기 제2 확산 방지 영역은,
    상기 제1 부분과 상기 제2 부분 사이에 배치되며, 하면의 레벨이 상기 제1 확산 방지 영역의 상면의 레벨보다 높은 제3 부분을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제3 부분의 하면의 레벨은 상기 제1 핀의 상면의 레벨보다 높은 반도체 소자.
  10. 제8항에 있어서,
    상기 제3 부분의 하면의 레벨은 상기 제1 핀의 상면의 레벨보다 낮은 반도체 소자.
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