KR20190124390A - 반도체 장치 및 그 제조 방법 - Google Patents

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오영묵
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Abstract

신뢰성 및 공정 마진이 향상된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판 상에, 제1 방향으로 연장되는 핀형 패턴, 기판 상에, 핀형 패턴의 측벽을 감싸는 필드 절연막, 핀형 패턴 및 필드 절연막 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 게이트 전극의 하부의 측벽 상의 제1 스페이서, 및 게이트 전극의 상부의 측벽 및 상면, 제1 스페이서의 측벽 및 필드 절연막의 상면을 따라 연장되는 식각 저지막을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 자기 정렬 컨택(SAC; self-aligned contact)을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
한편, 반도체 장치가 고집적화됨에 따라 미세한 피치의 컨택을 형성하기 위해 자기 정렬 컨택(SAC; self-aligned contact) 공정이 이용되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 신뢰성 및 공정 마진이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 신뢰성 및 공정 마진이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 제1 방향으로 연장되는 핀형 패턴, 기판 상에, 핀형 패턴의 측벽을 감싸는 필드 절연막, 핀형 패턴 및 필드 절연막 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 게이트 전극의 하부의 측벽 상의 제1 스페이서, 및 게이트 전극의 상부의 측벽 및 상면, 제1 스페이서의 측벽 및 필드 절연막의 상면을 따라 연장되는 식각 저지막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상에, 하부 및 상부를 포함하는 게이트 전극, 게이트 전극의 하부의 측벽 상의 스페이서, 스페이서 상에, 게이트 전극의 상부의 측벽 및 상면을 따라 연장되는 식각 저지막, 및 식각 저지막 상에, 식각 저지막의 유전율보다 낮은 유전율을 갖는 캡핑 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상의 게이트 전극, 게이트 전극의 측벽 상의 스페이서, 및 게이트 전극 및 스페이서 상에, 알루미늄 산화물을 포함하는 식각 저지막을 포함하고, 스페이서의 상면의 높이는, 게이트 전극의 상면의 높이보다 낮다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 게이트 전극 및 게이트 전극의 측벽 상의 스페이서를 형성하고, 스페이서의 측벽 상에 제1 식각 저지막을 형성하고, 기판 상에, 제1 식각 저지막의 측벽을 둘러싸는 층간 절연막을 형성하고, 스페이서의 상부를 리세스하고, 게이트 전극의 상부의 측벽 및 상면을 따라 연장되는 제2 식각 저지막을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 사시도이다.
도 2는 도 1의 A-A'을 따라서 절단한 단면도이다.
도 3은 도 1의 B-B'을 따라서 절단한 단면도이다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 사시도이다.
도 12는 도 11의 C-C'를 따라서 절단한 단면도이다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다.
도 17 내지 도 26은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 27은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 28은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 29는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
이하에서, 도 1 내지 도 16을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 사시도이다. 도 2는 도 1의 A-A'을 따라서 절단한 단면도이다. 도 3은 도 1의 B-B'을 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1에서 제1 층간 절연막(180) 및 제2 층간 절연막(280)의 도시는 생략한다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀(fin) 형상의 채널 영역을 포함하는 핀형 트랜지스터(finFET)를 도시하였지만, 이에 제한되는 것은 아니다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 3을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 필드 절연막(110), 계면막(115), 게이트 유전막(120), 게이트 전극(130), 제1 스페이서(140), 소오스/드레인 영역(150), 식각 저지막(160), 캡핑 패턴(170), 제1 층간 절연막(180) 및 제2 층간 절연막(280)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 이하에서, 설명의 편의를 위해, 기판(100)은 실리콘 기판인 것으로 설명한다.
기판(100)은 핀형 패턴(F)을 포함할 수 있다. 핀형 패턴(F)은 기판(100)의 상부에서 돌출되어 길게 연장될 수 있다. 예를 들어, 핀형 패턴(F)은 기판(100) 상에서 제1 방향(X)으로 길게 연장될 수 있다. 핀형 패턴(F)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
핀형 패턴(F)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 패턴(F)은 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
핀형 패턴(F)이 IV-IV족 화합물 반도체를 포함하는 경우를 예로 들면, 핀형 패턴(F)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 핀형 패턴(F)이 III-V족 화합물 반도체를 포함하는 경우를 예로 들면, 핀형 패턴(F)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나를 포함할 수 있다.
본 명세서에서, 게이트 전극(130)을 포함하는 트랜지스터의 채널 영역은 핀형 패턴(F)을 포함하는 것으로 설명되지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 게이트 전극(130)을 포함하는 트랜지스터의 채널 영역은 나노와이어(nanowire) 패턴, 나노시트(nanosheet) 패턴 등을 포함할 수도 있다.
필드 절연막(110)은 기판(100) 상에 형성될 수 있다. 또한, 필드 절연막(110)은 핀형 패턴(F)의 측벽의 일부를 감쌀 수 있다. 예를 들어, 핀형 패턴(F)은 필드 절연막(110)에 의해 정의될 수 있다. 도 1에서, 핀형 패턴(F)의 측벽은 전체적으로 필드 절연막(110)에 의해 둘러싸인 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
필드 절연막(110)은 예를 들어, 산화막, 질화막, 산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
계면막(115)은 기판(100)과 게이트 유전막(120) 사이에 개재될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 계면막(115)은 필드 절연막(110)에 의해 노출된 핀형 패턴(F)의 측벽 및 상면을 따라 연장될 수 있다. 도 2에서, 계면막(115)은 핀형 패턴(F)의 상면에만 형성되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 계면막(115)은 핀형 패턴(F)의 상면뿐만 아니라 제1 스페이서(140)의 측벽 상에도 형성될 수 있다. 또한, 몇몇 실시예에서, 계면막(115)은 생략될 수도 있다.
계면막(115)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 그러나, 기판(100)의 종류, 핀형 패턴(F)의 종류 또는 게이트 유전막(120)의 종류 등에 따라, 계면막(115)은 다른 물질을 포함할 수도 있다.
게이트 전극(130)은 기판(100) 및 필드 절연막(110) 상에 형성될 수 있다. 또한, 게이트 전극(130)은 핀형 패턴(F)과 교차할 수 있다. 예를 들어, 게이트 전극(130)은 핀형 패턴(F) 상에서 제1 방향(X)과 교차하는 제2 방향(Y)으로 길게 연장될 수 있다.
게이트 전극(130)은 도전성 물질을 포함할 수 있다. 또한, 게이트 전극(130)은 복수의 도전성 물질이 적층되어 형성될 수 있다. 예를 들어, 게이트 전극(130)은 금속층을 포함할 수 있다. 예를 들어, 게이트 전극(130)은 Ti, Ta, W, Al, Co 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 또한 예를 들어, 게이트 전극(130)은 금속이 아닌, 실리콘 또는 실리콘 게르마늄 등으로 이루어질 수도 있다.
이러한 게이트 전극(130)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 유전막(120)은 기판(100)과 게이트 전극(130) 사이에 개재될 수 있다. 예를 들어, 게이트 유전막(120)은 게이트 전극(130)의 측벽 및 하면을 따라 연장될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 게이트 유전막(120)은 게이트 전극(130)의 하면에만 형성될 수도 있다. 또한, 게이트 유전막(120)은 계면막(115) 및 필드 절연막(110) 상에 형성될수 있다.
도시된 것처럼, 몇몇 실시예에서, 게이트 유전막(120)은 제1 스페이서(140)의 상면보다 위로 돌출될 수 있다.
게이트 유전막(120)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 스페이서(140)는 기판(100) 및 필드 절연막(110) 상에 형성될 수 있다. 또한, 제1 스페이서(140)는 게이트 전극(130)의 양 측벽 상에 형성될 수 있다. 이에 따라, 제1 스페이서(140)는 핀형 패턴(F)과 교차할 수 있다. 예를 들어, 제1 스페이서(140)는 게이트 전극(130)의 측벽 상에서 제2 방향(Y)으로 길게 연장될 수 있다.
제1 스페이서(140)는 게이트 전극(130)의 측벽의 일부 상에 형성될 수 있다. 예를 들어, 제1 스페이서(140)의 상면의 높이는, 게이트 전극(130)의 상면의 높이보다 낮을 수 있다. 예를 들어, 도 2에 도시된 것처럼, 핀형 패턴(F)의 상면으로부터 게이트 전극(130)의 상면까지의 제1 높이(H1)는, 핀형 패턴(F)의 상면으로부터 제1 스페이서(140)의 상면까지의 제2 높이(H2)보다 높을 수 있다.
이에 따라, 게이트 전극(130)은 제1 스페이서(140)에 의해 둘러싸이는 하부(130L)와, 제1 스페이서(140)에 의해 둘러싸이지 않는 상부(130U)를 포함할 수 있다. 즉, 게이트 전극(130)은 제1 스페이서(140)의 상면보다 돌출될 수 있다.
이러한 제1 스페이서(140)는 예를 들어, 제1 스페이서(140)의 상부를 리세스하는 리세스 공정에 의해 형성될 수 있다. 이에 관하여는, 도 23에 관한 설명에서 자세히 후술한다.
제1 스페이서(140)는 기판(100) 상의 제1 트렌치(T1)를 정의할 수 있다. 예를 들어, 핀형 패턴(F)의 상면, 필드 절연막(110)의 상면 및 제1 스페이서(140)의 측벽에 의해 정의되는 제1 트렌치(T1)가 형성될 수 있다. 제1 스페이서(140)는 핀형 패턴(F)과 교차할 수 있으므로, 제1 트렌치(T1) 또한 핀형 패턴(F)과 교차할 수 있다. 이 때, 게이트 전극(130)은 제1 트렌치(T1)를 채우도록 형성될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 게이트 전극(130)의 하부(130L)는 제1 트렌치(T1)를 채울 수 있다.
소오스/드레인 영역(150)은, 게이트 전극(130)의 측벽 상의 핀형 패턴(F) 내에 형성될 수 있다. 그러나, 소오스/드레인 영역(150)은 게이트 전극(130)과 절연될 수 있다. 소오스/드레인 영역(150)은 게이트 전극(130)을 포함하는 트랜지스터의 소오스/드레인으로 기능할 수 있다.
소오스/드레인 영역(150)은 핀형 패턴(F) 내에 형성된 에피택셜층을 포함할 수 있다. 또한, 소오스/드레인 영역(150)은 기판(100)의 상면보다 위로 돌출된 상면을 포함하는 상승된 소오스/드레인 영역일 수도 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 소오스/드레인 영역(150)은 기판(100) 내에 형성된 불순물 영역일 수도 있다.
도 1에서, 소오스/드레인 영역(150)의 단면은 오각형 형상인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 소오스/드레인 영역(150)의 단면은, 예를 들어, 다이아몬드 형상(또는 육각형 형상) 등 다양한 형상을 가질 수 있다.
몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 소오스/드레인 영역(150)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 소오스/드레인 영역(150)은 B, C, In, Ga, 및 Al 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 소오스/드레인 영역(150)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 핀형 패턴(F)이 Si인 경우에, 소오스/드레인 영역(150)은 Si에 비해 격자 상수가 큰 물질, 예를 들어, SiGe를 포함할 수 있다. 압축 스트레스 물질은 핀형 패턴(F)에 압축 스트레스를 가하여, 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와 달리, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 소오스/드레인 영역(150)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 소오스/드레인 영역(150)은 P, Sb, As 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 소오스/드레인 영역(150)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 핀형 패턴(F)이 Si인 경우에, 소오스/드레인 영역(150)은 Si에 비해 격자 상수가 작은 물질, 예를 들어, SiC를 포함할 수 있다. 인장 스트레스 물질은 핀형 패턴(F)에 인장 스트레스를 가하여, 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
소오스/드레인 영역(150)은 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 소오스/드레인 영역(150)은 서로 다른 농도의 불순물을 포함하는 다중막으로 형성될 수도 있다.
식각 저지막(160)은 게이트 전극(130) 및 제1 스페이서(140) 상에 형성될 수 있다. 또한, 식각 저지막(160)은 게이트 전극(130)의 상부(130U)의 측벽 및 상면을 따라 연장될 수 있다.
몇몇 실시예에서, 식각 저지막(160)은 제1 스페이서(140)의 측벽을 따라 연장될 수 있다. 또한, 몇몇 실시예에서, 식각 저지막(160)은 필드 절연막(110) 및 소오스/드레인 영역(150) 상에도 형성될 수 있다. 예를 들어, 도 1 및 도 2에 도시된 것처럼, 식각 저지막(160)은 게이트 전극(130)의 상부(130U)의 측벽 및 상면, 제1 스페이서(140)의 측벽, 필드 절연막(110)의 상면 및 소오스/드레인 영역(150)의 외면을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 스페이서(140)의 측벽 상의 식각 저지막(160)의 두께는, 게이트 전극(130)의 상부(130U)의 측벽 상의 식각 저지막(160)의 두께보다 작을 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 스페이서(140)의 측벽 상의 식각 저지막(160)의 제1 두께(W1)는, 게이트 전극(130)의 상부(130U)의 측벽 상의 식각 저지막(160)의 제2 두께(W2)보다 작을 수 있다.
도 2에서, 제1 스페이서(140)의 측벽 상의 식각 저지막(160)의 두께는, 게이트 전극(130)의 상면 상의 식각 저지막(160)의 두께와 실질적으로 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에서, 제1 스페이서(140)의 측벽 상의 식각 저지막(160)의 제1 두께(W1)는, 게이트 전극(130)의 상면 상의 식각 저지막(160)의 제3 두께(W3)와 다를 수 있다.
식각 저지막(160)은, 컨택홀(예를 들어, 도 26의 컨택홀(CH))의 형성에 이용되는 식각 공정에서 식각 내성이 우수한 물질을 포함할 수 있다. 예를 들어, 식각 저지막(160)은, 상기 컨택홀을 형성하는 식각 공정에서 제1 층간 절연막(180) 및 제2 층간 절연막(280)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.
예를 들어, 식각 저지막(160)은 알루미늄 산화물, 알루미늄 질화물, 실리콘 카바이드 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 식각 저지막(160)은 알루미늄 산화물을 포함할 수 있다. 알루미늄 산화물은 상기 컨택홀의 형성에 이용되는 식각 공정에서 식각 내성이 우수할 수 있으나, 제거가 용이할 수 있다. 예를 들어, 알루미늄 산화물은 습식 식각 공정에 의해 용이하게 제거될 수 있다. 이에 따라, 몇몇 실시예에 따른 반도체 장치는 두께 조절이 용이한 식각 저지막(160)을 포함할 수 있다.
캡핑 패턴(170)은 식각 저지막(160) 상에 형성될 수 있다. 또한, 캡핑 패턴(170)은 핀형 패턴(F)과 교차할 수 있다. 예를 들어, 캡핑 패턴(170)은 식각 저지막(160) 상에서 제2 방향(Y)으로 길게 연장될 수 있다.
몇몇 실시예에서, 캡핑 패턴(170)은 식각 저지막(160) 내의 제2 트렌치(T2)를 채울 수 있다. 제2 트렌치(T2)는 게이트 전극(130) 상의 식각 저지막(160) 내에 형성될 수 있다. 이에 따라, 식각 저지막(160)은 캡핑 패턴(170)의 측벽 및 하면을 따라 연장될 수 있다.
몇몇 실시예에서, 캡핑 패턴(170)은 식각 저지막(160)의 유전율보다 낮은 유전율을 가질 수 있다. 이에 따라, 캡핑 패턴(170)은 게이트 전극(130)과 소오스/드레인 컨택(예를 들어, 도 11 내지 도 16의 컨택(190)) 사이의 기생 용량(parasitic capacitance) 또는 누설 전류를 효율적으로 감소시킬 수 있다. 예를 들어, 캡핑 패턴(170)은 실리콘 질화물을 포함할 수 있다.
몇몇 실시예에서, 식각 저지막(160)은, 컨택홀(예를 들어, 도 26의 컨택홀(CH))을 형성하는 식각 공정에 대하여, 캡핑 패턴(170) 대비 우수한 식각 내성을 갖는 물질을 포함할 수 있다. 예를 들어, 식각 저지막(160)은, 상기 컨택홀을 형성하는 식각 공정에서 캡핑 패턴(170)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 층간 절연막(180)은 기판(100) 상에 형성될 수 있다. 또한, 제1 층간 절연막(180)은 식각 저지막(160)을 둘러쌀 수 있다. 이에 따라, 제1 층간 절연막(180)은 게이트 전극(130) 및 제1 스페이서(140)를 둘러쌀 수 있다.
도 1 및 도 2에서, 제1 층간 절연막(180)의 상면은 식각 저지막(160)의 상면 및 캡핑 패턴(170)의 상면과 동일 평면 상에 배치되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 층간 절연막(180)의 상면은, 식각 저지막(160)의 상면 또는 캡핑 패턴(170)의 상면보다 높을 수도 있고 낮을 수도 있다.
제2 층간 절연막(280)은 제1 층간 절연막(180) 상에 형성될 수 있다. 또한, 제2 층간 절연막(280)은 식각 저지막(160)의 상면 및 캡핑 패턴(170)의 상면을 덮을 수 있다.
제1 층간 절연막(180) 및 제2 층간 절연막(280)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
미세한 피치의 컨택을 형성하기 위해 자기 정렬 컨택(SAC; self-aligned contact) 공정이 이용되고 있다. 그러나, 반도체 장치가 고집적화됨에 따라, 자기 정렬 컨택 공정에서 컨택홀 형성 시에 막질 간의 선택비 부족으로 인하여 쇼트(short)가 발생되는 문제가 있다. 예를 들어, 자기 정렬 컨택 공정을 이용하여 트랜지스터의 소오스/드레인 컨택을 형성하기 위한 컨택홀 형성 시에, 막질 간의 선택비 부족으로 인하여 게이트 전극과 소오스/드레인 컨택 간에 쇼트가 발생되는 문제가 있다.
그러나, 몇몇 실시예에 따른 반도체 장치는, 게이트 전극(130)의 상부(130U)를 보호하는 식각 저지막(160)을 이용하여 게이트 전극(130)과 소오스/드레인 컨택(예를 들어, 도 11 내지 도 16의 컨택(190)) 간의 쇼트를 효율적으로 방지할 수 있다.
예를 들어, 식각 저지막(160)은 식각 내성이 우수한 물질을 포함하여, 게이트 전극(130)의 상부(130U)의 측벽 및 상면을 보호할 수 있다. 이에 따라, 소오스/드레인 컨택(예를 들어, 도 11 내지 도 16의 컨택(190))을 위한 컨택홀(예를 들어, 도 26의 컨택홀(CH))을 형성하는 과정에서 게이트 전극(130)이 효율적으로 보호될 수 있고, 신뢰성 및 공정 마진이 향상된 반도체 장치가 제공될 수 있다.
도 4는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 4를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 식각 저지막(160)은 제1 식각 저지막(162) 및 제2 식각 저지막(164)을 포함한다.
제1 식각 저지막(162)은 제1 스페이서(140)의 측벽 상에 형성될 수 있다. 또한, 도 1 내지 도 3의 식각 저지막(160)과 마찬가지로, 제1 식각 저지막(162)은 필드 절연막(110) 및 소오스/드레인 영역(150) 상에도 형성될 수 있다.
몇몇 실시예에서, 제1 식각 저지막(162)의 높이는 제1 스페이서(140)의 높이보다 높을 수 있다. 예를 들어, 도시된 것처럼, 핀형 패턴(F)의 상면으로부터 제1 식각 저지막(162)의 상면까지의 제3 높이(H3)는, 핀형 패턴(F)의 상면으로부터 제1 스페이서(140)의 상면까지의 제2 높이(H2)보다 높을 수 있다. 이에 따라, 제1 식각 저지막(162)은 제1 스페이서(140)의 상면보다 위로 돌출될 수 있다. 또한, 제1 식각 저지막(162)의 측벽, 제1 스페이서(140)의 상면 및 게이트 유전막(120)의 측벽에 의해 정의되는 제3 트렌치(T3)가 형성될 수 있다.
몇몇 실시예에서, 제1 식각 저지막(162)의 높이는 게이트 전극(130)의 높이와 실질적으로 동일할 수 있다. 예를 들어, 도시된 것처럼, 핀형 패턴(F)의 상면으로부터 제1 식각 저지막(162)의 상면까지의 제3 높이(H3)는, 핀형 패턴(F)의 상면으로부터 게이트 전극(130)의 상면까지의 제1 높이(H1)와 실질적으로 동일할 수 있다.
제2 식각 저지막(164)은 게이트 전극(130)의 상부(130U)의 측벽 및 상면을 따라 연장될 수 있다. 예를 들어, 제2 식각 저지막(164)은, 제1 식각 저지막(162), 제1 스페이서(140), 게이트 유전막(120) 및 게이트 전극(130) 상에 형성될 수 있다.
몇몇 실시예에서, 제2 식각 저지막(164)은 제3 트렌치(T3)를 채우도록 형성될 수 있다. 이에 따라, 게이트 전극(130)의 상부(130U)의 측벽 상에서, 제1 식각 저지막(162) 및 제2 식각 저지막(164)은 중첩될 수 있다. 제2 식각 저지막(164)은 제3 트렌치(T3)를 완전히 채우는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제2 식각 저지막(164)은 제3 트렌치(T3)의 일부만을 채울 수도 있다. 또는, 몇몇 실시예에서, 제2 식각 저지막(164)은 제3 트렌치(T3) 내의 보이드(void) 또는 에어갭(air gap)을 포함할 수도 있다.
몇몇 실시예에서, 제2 트렌치(T2)는 게이트 전극(130) 상의 제2 식각 저지막(164) 내에 형성될 수 있다. 이에 따라, 제2 식각 저지막(164)은 캡핑 패턴(170)의 측벽 및 하면을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 식각 저지막(162) 및 제2 식각 저지막(164)은 실질적으로 동일한 물질을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 식각 저지막(162) 및 제2 식각 저지막(164)은 서로 다른 물질을 포함할 수도 있다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 식각 저지막(162)의 높이는 게이트 전극(130)의 높이보다 낮다.
예를 들어, 도시된 것처럼, 핀형 패턴(F)의 상면으로부터 제1 식각 저지막(162)의 상면까지의 제3 높이(H3)는, 핀형 패턴(F)의 상면으로부터 게이트 전극(130)의 상면까지의 제1 높이(H1)보다 낮을 수 있다.
제1 식각 저지막(162)의 제3 높이(H3)는 제1 스페이서(140)의 제2 높이(H2)와 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 스페이서(140)의 상부를 리세스하는 리세스 공정의 특성에 따라, 제1 식각 저지막(162)의 제3 높이(H3)는 제1 스페이서(140)의 제2 높이(H2)보다 높을 수도 있고, 낮을 수도 있다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 스페이서(140)의 측벽 상의 식각 저지막(160)의 두께는, 게이트 전극(130)의 상면 상의 식각 저지막(160)의 두께보다 크다.
예를 들어, 도시된 것처럼, 제1 스페이서(140)의 측벽 상의 제1 식각 저지막(162)의 제1 두께(W1)는, 게이트 전극(130)의 상면 상의 제2 식각 저지막(164)의 제3 두께(W3)보다 클 수 있다.
그러나, 제1 식각 저지막(162)의 제1 두께(W1)는, 게이트 전극(130)의 상부(130U)의 측벽 상의 식각 저지막(160)의 제2 두께(W2)보다 작을 수 있다. 게이트 전극(130)의 상부(130U)의 측벽 상에서, 제1 식각 저지막(162) 및 제2 식각 저지막(164)은 중첩될 수 있기 때문이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 게이트 전극(130)의 상면 상의 식각 저지막(160)의 두께는, 제1 스페이서(140)의 측벽 상의 식각 저지막(160)의 두께보다 크다.
예를 들어, 도시된 것처럼, 게이트 전극(130)의 상면 상의 제2 식각 저지막(164)의 제3 두께(W3)는, 제1 스페이서(140)의 측벽 상의 제1 식각 저지막(162)의 제1 두께(W1)보다 클 수 있다.
제2 식각 저지막(164)의 제3 두께(W3)는, 게이트 전극(130)의 상부(130U)의 측벽 상의 식각 저지막(160)의 제2 두께(W2)보다 작은 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 식각 저지막(164)이 형성되는 두께에 따라, 제3 두께(W3)는 제2 두께(W2)보다 클 수도 있다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치는 캡핑 패턴(170)을 포함하지 않는다.
예를 들어, 도시된 것처럼, 제2 식각 저지막(164)은 도 1 내지 도 4의 제2 트렌치(T2)를 포함하지 않을 수 있다. 이에 따라, 게이트 전극(130)의 상면 상의 제2 식각 저지막(164)은 보다 두껍게 형성될 수 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 게이트 유전막(120)의 높이는 게이트 전극(130)의 높이보다 낮다.
예를 들어, 도시된 것처럼, 핀형 패턴(F)의 상면으로부터 게이트 유전막(120)의 상면까지의 제4 높이(H4)는, 핀형 패턴(F)의 상면으로부터 게이트 전극(130)의 상면까지의 제1 높이(H1)보다 낮을 수 있다. 이에 따라, 몇몇 실시예에서, 제3 트렌치(T3)는 제1 식각 저지막(162)의 측벽, 제1 스페이서(140)의 상면 및 게이트 전극(130)의 측벽에 의해 정의될 수 있다.
게이트 유전막(120)의 제4 높이(H4)는 제1 스페이서(140)의 제2 높이(H2)와 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 스페이서(140)의 상부를 리세스하는 리세스 공정의 특성에 따라, 게이트 유전막(120)의 제4 높이(H4)는 제1 스페이서(140)의 제2 높이(H2)보다 높을 수도 있고, 낮을 수도 있다.
또한, 게이트 유전막(120)의 제4 높이(H4)는 제1 식각 저지막(162)의 제3 높이(H3)보다 낮은 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 스페이서(140)의 상부를 리세스하는 리세스 공정의 특성에 따라, 제1 식각 저지막(162)의 제3 높이(H3)는 게이트 유전막(120)의 제4 높이(H4)보다 낮거나 이와 동일할 수도 있다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 게이트 전극(130)은 다중막으로 형성된다.
일함수 조절막(132)은 게이트 전극(130)의 일함수를 조절할 수 있다. 일함수 조절막(132)은 단일막으로 형성되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 일함수 조절막(132)은 다중막으로 형성될 수 있다. 필링 도전막(134)은 일함수 조절막(132)에 의해 형성된 공간을 채울 수 있다.
도시된 것처럼, 몇몇 실시예에서, 일함수 조절막(132)은 게이트 유전막(120)의 측벽의 일부를 따라 연장될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 일함수 조절막(132)은 게이트 유전막(120)의 측벽의 전부를 따라 연장될 수도 있다.
일함수 조절막(132)은 예를 들어, TiN, TaN, TiC, TaC, TiAlC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 필링 도전막(134)은 예를 들어, W 또는 Al을 포함할 수 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 사시도이다. 도 12는 도 11의 C-C'를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 및 도 12를 참조하면, 몇몇 실시예에 따른 반도체 장치는 컨택(190)을 더 포함한다.
컨택(190)은 소오스/드레인 영역(150)과 접속되도록 형성될 수 있다. 예를 들어, 컨택(190)은 제1 층간 절연막(180), 제2 층간 절연막(280) 및 식각 저지막(160)을 관통하여 소오스/드레인 영역(150)과 접속될 수 있다.
컨택(190)의 측벽의 일부는 식각 저지막(160)에 의해 정의될 수 있다. 예를 들어, 식각 저지막(160)은 제1 층간 절연막(180) 및 제2 층간 절연막(280)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.
이러한 컨택(190)은 예를 들어, 자기 정렬 컨택(SAC; self-aligned contact) 공정에 의해 형성될 수 있다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3, 도 11 및 도 12를 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제2 스페이서(175)를 더 포함한다.
제2 스페이서(175)는 식각 저지막(160)과 컨택(190) 사이에 개재될 수 있다. 예를 들어, 제2 스페이서(175)는 식각 저지막(160)의 측벽을 따라 연장될 수 있다. 몇몇 실시예에서, 제2 스페이서(175)는 캡핑 패턴(170) 또는 제2 층간 절연막(280)을 따라 연장될 수도 있다.
제2 스페이서(175)는 식각 저지막(160)의 유전율보다 낮은 유전율을 가질 수 있다. 예를 들어, 제2 스페이서(175)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다. 이에 따라, 제2 스페이서(175)는 게이트 전극(130)과 컨택(190) 사이의 기생 용량(parasitic capacitance) 또는 누설 전류를 효율적으로 감소시킬 수 있다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3, 도 11 및 도 12를 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 컨택(190)의 측벽의 일부는 식각 저지막(160) 및 캡핑 패턴(170)에 의해 정의된다.
예를 들어, 컨택(190)의 일부는 캡핑 패턴(170) 상에서 제2 트렌치(T2)의 일부를 채울 수 있다. 몇몇 실시예에서, 캡핑 패턴(170)에 의해 정의되는 컨택(190)의 측벽은, 기판(100)의 상면에 대해 경사를 가질 수 있다.
컨택(190)의 제2 트렌치(T2)의 하면과 직접 접촉하지 않는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 컨택(190)은 제2 트렌치(T2)의 측벽 및 하면과 모두 접촉할 수도 있다.
이러한 컨택(190)의 형상은 예를 들어, 컨택(190)을 위한 컨택홀(예를 들어, 도 26의 컨택홀(CH))의 형성에 이용되는 식각 공정의 특성에 기인할 수 있다. 예를 들어, 상기 컨택홀의 형성에 이용되는 식각 공정에 의해 캡핑 패턴(170)의 일부가 식각될 수 있으나, 식각 저지막(160)은 식각되지 않을 수 있다. 예를 들어, 식각 저지막(160)은, 상기 컨택홀을 형성하는 식각 공정에서 캡핑 패턴(170)에 대하여 식각 선택비를 가질 수 있다. 이에 따라, 컨택(190)은 식각된 캡핑 패턴(170)에 의해 형성된 공간을 채움으로써 제2 트렌치(T2)의 일부를 채울 수 있다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3, 도 11 및 도 12를 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 식각 저지막(160)의 일부는 제거된다.
예를 들어, 도 1 내지 도 3, 도 11 및 도 12의 식각 저지막(160)과 비교할 때, 제1 스페이서(140)의 측벽 및 캡핑 패턴(170)의 측벽 상의 식각 저지막(160)이 제거될 수 있다. 이에 따라, 식각 저지막(160)은 게이트 전극(130)의 상부(130U)의 측벽 및 상면을 따라 연장될 수 있다. 그러나, 식각 저지막(160)은 제1 스페이서(140)의 측벽 및 캡핑 패턴(170)의 측벽을 따라 연장되지 않을 수 있다.
제거된 식각 저지막(160)에 의해 형성된 공간은 컨택(190)에 의해 채워질 수 있다. 즉, 제거된 식각 저지막(160)의 부피만큼 증가된 부피를 갖는 컨택(190)이 제공될 수 있다. 이에 따라, 몇몇 실시예에 따른 반도체 장치는 전기 저항이 감소된 컨택을 제공할 수 있다.
도 16은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3, 도 11 내지 도 13을 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제2 스페이서(175)를 더 포함한다.
제2 스페이서(175)는 식각 저지막(160)과 컨택(190) 사이에 개재될 수 있다. 예를 들어, 제2 스페이서(175)는 제1 스페이서(140)의 측벽 및 식각 저지막(160)의 측벽을 따라 연장될 수 있다.
몇몇 실시예에서, 식각 저지막(160)은 제1 스페이서(140)의 측벽을 따라 연장되지 않을 수 있다. 이러한 경우에, 제2 스페이서(175)는 제1 스페이서(140)의 측벽과 직접 접촉할 수 있다. 마찬가지로, 몇몇 실시예에서, 식각 저지막(160)은 캡핑 패턴(170)의 측벽을 따라 연장되지 않을 수 있다. 이러한 경우에, 제2 스페이서(175)는 캡핑 패턴(170)의 측벽과 직접 접촉할 수 있다.
이하에서, 도 11 내지 도 29를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 17 내지 도 26은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 3, 도 11 및 도 12를 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17을 참조하면, 기판(100) 상에 더미 게이트 유전막(310) 및 더미 게이트 전극(320)을 형성한다.
예를 들어, 기판(100) 상에 유전막 및 도전막을 차례로 형성하고, 마스크 패턴(330)을 이용하여 상기 절연막 및 상기 도전막을 패터닝할 수 있다. 이에 따라, 기판(100) 상에 패터닝된 더미 게이트 유전막(310) 및 더미 게이트 전극(320)이 형성될 수 있다.
이어서, 더미 게이트 유전막(310)의 측벽 및 더미 게이트 전극(320)의 측벽 상에 제1 스페이서(140)를 형성한다.
예를 들어, 기판(100), 더미 게이트 유전막(310), 더미 게이트 전극(320) 및 마스크 패턴(330)의 프로파일을 따라 스페이서막을 형성할 수 있다. 이어서, 기판(100)의 상면 및 마스크 패턴(330)의 상면 상의 스페이서막을 제거할 수 있다. 이에 따라, 더미 게이트 유전막(310)의 측벽 및 더미 게이트 전극(320)의 측벽 상에 제1 스페이서(140)가 형성될 수 있다.
기판(100)은 핀형 패턴(F)을 포함할 수 있다. 핀형 패턴(F)은, 기판(100)의 상부로부터 돌출되어 길게 연장될 수 있다. 핀형 패턴(F)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
핀형 패턴(F)은 더미 게이트 전극(320)과 교차할 수 있다. 예를 들어, 핀형 패턴(F)은 제1 방향으로 연장될 수 있고, 더미 게이트 전극(320)은 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
도 18을 참조하면, 기판(100) 상에 소오스/드레인 영역(150)을 형성한다.
소오스/드레인 영역(150)은 게이트 전극(130)의 측벽 상의 기판(100) 내에 형성될 수 있다. 소오스/드레인 영역(150)은 예를 들어, 핀형 패턴(F) 내에 형성된 에피택셜층을 포함할 수 있다. 또한, 소오스/드레인 영역(150)은 기판(100)의 상면보다 위로 돌출된 상면을 포함하는 상승된 소오스 및 드레인 영역일 수도 있다.
예를 들어, 더미 게이트 전극(320) 및 제1 스페이서(140)를 식각 마스크로 이용하는 식각 공정을 이용하여, 핀형 패턴(F)의 일부를 식각할 수 있다. 이어서, 에피택셜 성장(epitaxial growth) 방법을 이용하여, 식각된 핀형 패턴(F) 내에 소오스/드레인 영역(150)을 형성할 수 있다.
도 19를 참조하면, 기판(100) 상에 제1 식각 저지막(162) 및 제1 층간 절연막(180)을 형성한다.
예를 들어, 기판(100), 소오스/드레인 영역(150), 제1 스페이서(140) 및 마스크 패턴(330)의 프로파일을 따라 연장되는 제1 식각 저지막(162)을 형성할 수 있다.
제1 식각 저지막(162)은 예를 들어, 알루미늄 산화물, 알루미늄 질화물, 실리콘 카바이드 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 식각 저지막(160)은 알루미늄 산화물을 포함할 수 있다.
이어서, 기판(100) 상에 제1 층간 절연막(180)을 형성할 수 있다. 제1 층간 절연막(180)은 제1 식각 저지막(162)을 모두 덮도록 형성될 수 있다.
이어서, 더미 게이트 전극(320)의 상면이 노출될 때까지 평탄화 공정을 수행할 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP; chemical mechanical polishing) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 이에 따라, 제1 식각 저지막(162)의 측벽을 둘러싸는 제1 층간 절연막(180)이 형성될 수 있다.
도 20을 참조하면, 더미 게이트 유전막(310) 및 더미 게이트 전극(320)을 제거한다.
이에 따라, 핀형 패턴(F)의 상면은 노출될 수 있다. 또한, 핀형 패턴(F)의 상면 및 제1 스페이서(140)의 측벽에 의해 정의되는 제1 트렌치(T1)가 형성될 수 있다.
도 21을 참조하면, 게이트 유전막(120) 및 게이트 전극(130)을 차례로 형성한다.
게이트 유전막(120) 및 게이트 전극(130)은 핀형 패턴(F), 제1 스페이서(140), 제1 식각 저지막(162) 및 제1 층간 절연막(180) 상에 형성될 수 있다. 또한, 게이트 유전막(120) 및 게이트 전극(130)은 제1 트렌치(T1)를 채우도록 형성될 수 있다.
몇몇 실시예에서, 게이트 유전막(120) 및 게이트 전극(130)을 형성하기 전에, 계면막(115)을 형성하는 것을 더 포함할 수 있다. 예를 들어, 노출된 핀형 패턴(F)의 외면 상에 산화 공정을 수행할 수 있다. 이에 따라, 기판(100)과 게이트 유전막(120) 사이에, 산화물을 포함하는 계면막(115)이 형성될 수 있다.
도 22를 참조하면, 게이트 전극(130), 게이트 유전막(120), 제1 스페이서(140) 및 제1 식각 저지막(162)에 대한 제1 리세스 공정을 수행한다.
예를 들어, 제1 층간 절연막(180)의 상면보다 낮아질 때까지, 게이트 전극(130)의 상부, 게이트 유전막(120)의 상부, 제1 스페이서(140)의 상부 및 제1 식각 저지막(162)의 상부를 리세스할 수 있다.
이에 따라, 게이트 전극(130)의 상면, 게이트 유전막(120)의 상면, 제1 스페이서(140)의 상면, 제1 식각 저지막(162)의 상면 및 제1 층간 절연막(180)의 측벽에 의해 정의되는 제4 트렌치(T4)가 형성될 수 있다.
도 23을 참조하면, 제1 스페이서(140)에 대한 제2 리세스 공정을 수행한다.
예를 들어, 게이트 전극(130)의 상면보다 낮아질 때까지, 제1 스페이서(140)의 상부를 리세스할 수 있다. 이에 따라, 제1 스페이서(140)의 제2 높이(H2)는 게이트 전극(130)의 제1 높이(H1)보다 낮아질 수 있다. 이에 따라, 제1 식각 저지막(162)의 측벽, 제1 스페이서(140)의 상면 및 게이트 유전막(120)의 측벽에 의해 정의되는 제3 트렌치(T3)가 형성될 수 있다.
또한, 게이트 전극(130)은 제1 스페이서(140)의 상면보다 돌출될 수 있다. 이 때, 제1 스페이서(140)의 상면보다 돌출되는 게이트 전극(130)의 영역이 상부(130U)로 정의될 수 있고, 게이트 전극(130)의 상부(130U) 아래의 게이트 전극(130)의 영역이 하부(130L)로 정의될 수 있다.
제1 식각 저지막(162)의 제3 높이(H3)는 게이트 전극(130)의 제1 높이(H1)와 실질적으로 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 상기 제2 리세스 공정의 특성에 따라, 제1 식각 저지막(162)의 제3 높이(H3)는 게이트 전극(130)의 제1 높이(H1)보다 낮을 수도 있다. 또한, 제1 식각 저지막(162)의 제3 높이(H3)는 제1 스페이서(140)의 제2 높이(H2)보다 낮을 수도 있다.
도 24를 참조하면, 게이트 전극(130) 상에 제2 식각 저지막(164)을 형성한다.
예를 들어, 제1 층간 절연막(180), 제1 식각 저지막(162), 제1 스페이서(140), 게이트 유전막(120) 및 게이트 전극(130)의 프로파일을 따라 연장되는 제2 식각 저지막(164)을 형성할 수 있다. 이에 따라, 게이트 전극(130)의 상부(130U)의 측벽 및 상면을 따라 연장되는 제2 식각 저지막(164)이 형성될 수 있다. 또한, 제1 식각 저지막(162) 및 제2 식각 저지막(164)을 포함하는 식각 저지막(160)이 형성될 수 있다.
제2 식각 저지막(164)은 제3 트렌치(T3)를 완전히 채우는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제2 식각 저지막(164)은 제3 트렌치(T3)의 일부만을 채울 수도 있다. 또는, 몇몇 실시예에서, 제2 식각 저지막(164)은 제3 트렌치(T3) 내의 보이드(void) 또는 에어갭(air gap)을 포함할 수도 있다.
몇몇 실시예에서, 게이트 전극(130) 상의 식각 저지막(160) 내에 제2 트렌치(T2)가 형성될 수 있다.
몇몇 실시예에서, 제1 식각 저지막(162) 및 제2 식각 저지막(164)은 실질적으로 동일한 물질을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 식각 저지막(162) 및 제2 식각 저지막(164)은 서로 다른 물질을 포함할 수도 있다.
도 25를 참조하면, 제2 트렌치(T2) 내에 캡핑 패턴(170)을 형성한다.
예를 들어, 제2 식각 저지막(164) 상에 캡핑막을 형성할 수 있다. 상기 캡핑막은 제2 트렌치(T2)를 채우도록 형성될 수 있다.
이어서, 제1 층간 절연막(180)의 상면이 노출될 때까지 평탄화 공정을 수행할 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP; chemical mechanical polishing) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이에 따라, 게이트 전극(130) 상의 제2 식각 저지막(164) 내의 제2 트렌치(T2)를 채우는 캡핑 패턴(170)이 형성될 수 있다.
도 26을 참조하면, 제1 층간 절연막(180) 및 제2 층간 절연막(280)을 관통하는 컨택홀(CH)을 형성한다.
예를 들어, 제1 층간 절연막(180), 제2 식각 저지막(164) 및 캡핑 패턴(170) 상에 제2 층간 절연막(280)을 형성할 수 있다.
이어서, 소오스/드레인 영역(150) 상에, 제1 층간 절연막(180) 및 제2 층간 절연막(280)을 관통하는 컨택홀(CH)을 형성할 수 있다. 식각 저지막(160)은, 컨택홀(CH)을 형성하는 식각 공정에서 식각 저지막으로 기능할 수 있다. 즉, 식각 저지막(160)은, 컨택홀(CH)을 형성하는 과정에서 게이트 전극(130)의 상부(130U)를 보호할 수 있다. 이에 따라, 신뢰성 및 공정 마진이 향상된 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법이 제공될 수 있다.
이어서, 도 11 및 도 12를 참조하면, 소오스/드레인 영역(150)과 접속되는 컨택(190)을 형성한다.
예를 들어, 소오스/드레인 영역(150) 상의 식각 저지막(160)을 제거할 수 있다. 이어서, 컨택홀(CH)을 채우는 컨택(190)을 형성할 수 있다. 이에 따라, 제1 층간 절연막(180), 제2 층간 절연막(280) 및 식각 저지막(160)을 관통하여 소오스/드레인 영역(150)과 접속되는 컨택(190)이 형성될 수 있다.
도 27은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 설명의 편의를 위해, 도 1 내지 도 3, 도 11 내지 13, 도 17 내지 도 26을 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 27은 도 26 이후의 단계를 설명하기 위한 도면이다.
도 27을 참조하면, 식각 저지막(160) 상에 제2 스페이서(175)를 형성한다.
예를 들어, 식각 저지막(160) 및 제2 층간 절연막(280)의 프로파일을 따라 연장되는 제2 스페이서(175)를 형성할 수 있다.
제2 스페이서(175)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다.
이어서, 도 13을 참조하면, 소오스/드레인 영역(150)과 접속되는 컨택(190)을 형성한다.
예를 들어, 소오스/드레인 영역(150) 상의 식각 저지막(160) 및 제2 스페이서(175)를 제거할 수 있다. 이어서, 컨택홀(CH)을 채우는 컨택(190)을 형성할 수 있다. 이에 따라, 제1 층간 절연막(180), 제2 층간 절연막(280), 식각 저지막(160) 및 제2 스페이서(175)를 관통하여 소오스/드레인 영역(150)과 접속되는 컨택(190)이 형성될 수 있다. 이에 따라, 몇몇 실시예에 따른 반도체 장치의 제조 방법은 기생 용량 또는 누설 전류가 감소된 반도체 장치를 제공할 수 있다.
도 28는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 설명의 편의를 위해, 도 1 내지 도 3, 도 11, 도 12, 도 17 내지 도 26을 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 28는 도 26 이후의 단계를 설명하기 위한 도면이다.
도 28를 참조하면, 식각 저지막(160)의 일부를 제거한다.
예를 들어, 컨택홀(CH)을 형성한 후에, 식각 저지막(160)의 측벽의 일부를 제거할 수 있다.
몇몇 실시예에서, 식각 저지막(160)은 알루미늄 산화물을 포함할 수 있다. 이러한 경우에, 식각 저지막(160)은 예를 들어, 습식 식각 공정에 의해 용이하게 제거될 수 있다. 이에 따라, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 식각 저지막(160)의 두께를 용이하게 조절할 수 있다.
이어서, 도 15를 참조하면, 소오스/드레인 영역(150)과 접속되는 컨택(190)을 형성한다.
이에 따라, 제1 층간 절연막(180), 제2 층간 절연막(280) 및 식각 저지막(160)을 관통하여 소오스/드레인 영역(150)과 접속되는 컨택(190)이 형성될 수 있다. 제거된 식각 저지막(160)에 의해 형성된 공간은 컨택(190)에 의해 채워질 수 있다. 이에 따라, 몇몇 실시예에 따른 반도체 장치의 제조 방법은 전기 저항이 감소된 컨택을 제공할 수 있다.
도 29는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 설명의 편의를 위해, 도 1 내지 도 3, 도 11, 도 12, 도 16 내지 도 26을 참조하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 29는 도 28 이후의 단계를 설명하기 위한 도면이다.
도 29를 참조하면, 식각 저지막(160) 상에 제2 스페이서(175)를 형성한다.
예를 들어, 제1 스페이서(140), 식각 저지막(160), 캡핑 패턴(170) 및 제2 층간 절연막(280)의 프로파일을 따라 연장되는 제2 스페이서(175)를 형성할 수 있다.
제2 스페이서(175)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다.
이어서, 도 16을 참조하면, 소오스/드레인 영역(150)과 접속되는 컨택(190)을 형성한다.
예를 들어, 소오스/드레인 영역(150) 상의 식각 저지막(160) 및 제2 스페이서(175)를 제거할 수 있다. 이어서, 컨택홀(CH)을 채우는 컨택(190)을 형성할 수 있다. 이에 따라, 제1 층간 절연막(180), 제2 층간 절연막(280), 식각 저지막(160) 및 제2 스페이서(175)를 관통하여 소오스/드레인 영역(150)과 접속되는 컨택(190)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 필드 절연막
115: 계면막 120: 게이트 유전막
130: 게이트 전극 140: 제1 스페이서
150: 소오스/드레인 영역 160: 식각 저지막
170: 캡핑 패턴 180: 제1 층간 절연막
280: 제2 층간 절연막

Claims (10)

  1. 기판 상에, 제1 방향으로 연장되는 핀형 패턴;
    상기 기판 상에, 상기 핀형 패턴의 측벽을 감싸는 필드 절연막;
    상기 핀형 패턴 및 상기 필드 절연막 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 하부의 측벽 상의 제1 스페이서; 및
    상기 게이트 전극의 상부의 측벽 및 상면, 상기 제1 스페이서의 측벽 및 상기 필드 절연막의 상면을 따라 연장되는 식각 저지막을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 식각 저지막은,
    상기 제1 스페이서의 측벽 상에, 상기 제1 스페이서의 상면보다 돌출되는 제1 식각 저지막과,
    상기 게이트 전극의 상부의 측벽 및 상면을 따라 연장되는 제2 식각 저지막을 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제2 식각 저지막은 상기 제1 식각 저지막의 측벽, 상기 제1 스페이서의 상면 및 상기 게이트 전극의 측벽에 의해 정의되는 트렌치를 채우는 반도체 장치.
  4. 제 1항에 있어서,
    상기 식각 저지막 상에, 상기 식각 저지막의 유전율보다 낮은 유전율을 갖는 캡핑 패턴을 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 식각 저지막은, 상기 게이트 전극 상의 상기 식각 저지막 내에 트렌치를 포함하고,
    상기 캡핑 패턴은 상기 트렌치를 채우는 반도체 장치.
  6. 제 4항에 있어서,
    상기 캡핑 패턴은 실리콘 질화물을 포함하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 스페이서의 측벽 상의 상기 식각 저지막의 두께는, 상기 게이트 전극의 상부의 측벽 상의 상기 식각 저지막의 두께보다 작은 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 스페이서의 측벽 상의 상기 식각 저지막의 두께는, 상기 게이트 전극의 상면 상의 상기 식각 저지막의 두께와 다른 반도체 장치.
  9. 기판;
    상기 기판 상의 게이트 전극;
    상기 게이트 전극의 측벽 상의 스페이서; 및
    상기 게이트 전극 및 상기 스페이서 상에, 알루미늄 산화물을 포함하는 식각 저지막을 포함하고,
    상기 스페이서의 상면의 높이는, 상기 게이트 전극의 상면의 높이보다 낮은 반도체 장치.
  10. 기판 상에, 게이트 전극 및 상기 게이트 전극의 측벽 상의 스페이서를 형성하고,
    상기 스페이서의 측벽 상에 제1 식각 저지막을 형성하고,
    상기 기판 상에, 상기 제1 식각 저지막의 측벽을 둘러싸는 층간 절연막을 형성하고,
    상기 스페이서의 상부를 리세스하고,
    상기 게이트 전극의 상부의 측벽 및 상면을 따라 연장되는 제2 식각 저지막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102353251B1 (ko) 2017-09-28 2022-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11757020B2 (en) * 2020-01-31 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11532517B2 (en) * 2020-02-04 2022-12-20 Tokyo Electron Limited Localized etch stop layer
US11749753B2 (en) * 2020-06-15 2023-09-05 Taiwan Semiconductor Manufacturing Company Limited Methods of forming a semiconductor device with a gate structure having a dielectric protection layer
KR20220114143A (ko) * 2021-02-08 2022-08-17 삼성전자주식회사 반도체 장치
US11876114B2 (en) * 2021-09-07 2024-01-16 International Business Machines Corporation Airgap gate spacer

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150068084A (ko) * 2013-12-11 2015-06-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20150357440A1 (en) * 2014-06-09 2015-12-10 International Business Machines Corporation Method and structure for robust finfet replacement metal gate integration
US20160233310A1 (en) * 2015-02-10 2016-08-11 Samsung Electronics Co., Ltd. Methods of Manufacturing Semiconductor Devices Including Gate Patterns with Sidewall Spacers
US20170084714A1 (en) * 2015-09-18 2017-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with multi spacer and method for forming the same
KR20170078514A (ko) * 2015-12-29 2017-07-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 반도체 디바이스를 제조하는 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236383B2 (en) 2004-04-27 2016-01-12 Micron Technology, Inc. Method and apparatus for fabricating a memory device with a dielectric etch stop layer
US7488659B2 (en) * 2007-03-28 2009-02-10 International Business Machines Corporation Structure and methods for stress concentrating spacer
US8084311B1 (en) 2010-11-17 2011-12-27 International Business Machines Corporation Method of forming replacement metal gate with borderless contact and structure thereof
US8426300B2 (en) 2010-12-02 2013-04-23 International Business Machines Corporation Self-aligned contact for replacement gate devices
US9034703B2 (en) 2012-09-13 2015-05-19 International Business Machines Corporation Self aligned contact with improved robustness
KR101986538B1 (ko) * 2012-09-21 2019-06-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8906754B2 (en) 2013-03-15 2014-12-09 Globalfoundries Inc. Methods of forming a semiconductor device with a protected gate cap layer and the resulting device
US9070711B2 (en) 2013-08-02 2015-06-30 Globalfoundries Inc. Methods of forming cap layers for semiconductor devices with self-aligned contact elements and the resulting devices
US20150228776A1 (en) 2014-02-07 2015-08-13 Globalfoundries Inc. Methods of forming contacts to semiconductor devices using a bottom etch stop layer and the resulting devices
US9412656B2 (en) 2014-02-14 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse tone self-aligned contact
US9460963B2 (en) 2014-03-26 2016-10-04 Globalfoundries Inc. Self-aligned contacts and methods of fabrication
US9466491B2 (en) * 2014-05-02 2016-10-11 Globalfoundries Inc. Methods of forming a semiconductor device with a spacer etch block cap and the resulting device
KR102274587B1 (ko) 2014-07-16 2021-07-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102276642B1 (ko) * 2014-07-28 2021-07-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9190489B1 (en) 2014-09-08 2015-11-17 Lam Research Corporation Sacrificial pre-metal dielectric for self-aligned contact scheme
US9397003B1 (en) 2015-05-27 2016-07-19 Globalfoundries Inc. Method for forming source/drain contacts during CMOS integration using confined epitaxial growth techniques
US9779997B2 (en) * 2015-12-31 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9548366B1 (en) * 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US9893062B2 (en) * 2016-04-28 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150068084A (ko) * 2013-12-11 2015-06-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20150357440A1 (en) * 2014-06-09 2015-12-10 International Business Machines Corporation Method and structure for robust finfet replacement metal gate integration
US20160233310A1 (en) * 2015-02-10 2016-08-11 Samsung Electronics Co., Ltd. Methods of Manufacturing Semiconductor Devices Including Gate Patterns with Sidewall Spacers
US20170084714A1 (en) * 2015-09-18 2017-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with multi spacer and method for forming the same
KR20170078514A (ko) * 2015-12-29 2017-07-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 반도체 디바이스를 제조하는 방법

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