KR102291303B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스를 제조하는 방법에 있어서, 아랫 부분 및 아랫 부분 상의 윗 부분을 갖는 핀 구조물이 기판 위에 형성된다. 아랫 부분의 최상위 부분의 폭이 윗 부분의 폭보다 작도록 아랫 부분이 트리밍(trim)된다. 윗 부분의 바닥부에서의 윗 부분의 폭을 감소시키기 위해 윗 부분의 하단(bottom end) 모서리들이 트리밍된다. 윗 부분이 격리 절연층으로부터 돌출하도록 격리 절연층이 형성된다. 더미 게이트 구조물이 형성된다. 소스/드레인 구조물이 형성된다. 층간 유전체층이 더미 게이트 구조물 및 소스/드레인 구조물 위에 형성된다. 더미 게이트 구조물은 금속 게이트 구조물로 대체된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 2018년 11월 29일에 출원된 미국 가특허 출원 제62/773,086호의 우선권을 청구하며, 이 가특허 출원의 전체 내용은 참조로서 본 명세서 내에서 원용된다.
핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)에서는, 핀 구조물의 하부에서 FinFET의 채널 영역 아래 영역에서의 전류 누설이 방지되거나 억제되어야 한다. 전류 누설을 감소시키기 위해, 종래의 실리콘 기판보다 훨씬 더 고가인 SOI(silicon-on-insulator) 기판의 매립된 산화물층이 소스 및 드레인 영역들을 격리시키는데 사용될 수 있도록, SOI 기판이 사용될 수 있다. 대안적으로, 채널 영역의 비저항(resistivity)을 증가시켜서, 전류 누설을 감소시키기 위해 펀치 스루 스토퍼(punch-through stopper) 또는 산화물층이 채널 영역 아래에 매립될 수 있다. 그러나, 채널 영역 아래에 펀치 스루 스토퍼를 형성하고 채널 영역 아래에 산화물층을 형성하는 것은 복잡하고 제어하기가 어렵다.
본 발명개시의 일 양태에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 아랫 부분 및 아랫 부분 상의 윗 부분을 갖는 핀 구조물이 기판 위에 형성된다. 아랫 부분의 최상위 부분의 폭이 윗 부분의 폭보다 작도록 아랫 부분이 트리밍된다. 윗 부분의 바닥부에서의 윗 부분의 폭을 감소시키기 위해 윗 부분의 하단(bottom end) 모서리들이 트리밍된다. 윗 부분이 격리 절연층으로부터 돌출하도록 격리 절연층이 형성된다. 더미 게이트 구조물이 형성된다. 소스/드레인 구조물이 형성된다. 층간 유전체층이 더미 게이트 구조물 및 소스/드레인 구조물 위에 형성된다. 더미 게이트 구조물은 금속 게이트 구조물로 대체된다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 핀 구조물의 윗 부분은 핀 구조물의 아랫 부분과는 상이한 반도체 물질로 제조된다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 핀 구조물의 윗 부분은 SiGe로 제조되고, 핀 구조물의 아랫 부분은 Si로 제조된다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 윗 부분의 하단 모서리들이 트리밍된 후, 하단 모서리들은 둥글게 되거나 또는 경사진다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 핀 구조물의 최소 폭을 갖는 부분(최대 폭을 갖는 부분 아래에 위치됨)은 더미 게이트 구조물에 의해 덮혀진다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 윗 부분의 하단 모서리들을 트리밍할 때, 윗 부분의 상단 모서리들이 또한 트리밍된다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 아랫 부분이 최상부에서 최소 폭을 갖는 테이퍼 형상을 갖도록 아랫 부분의 트리밍이 수행된다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 격리 절연층의 윗면이 핀 구조물의 아랫 부분과 윗 부분 사이의 계면 아래에 위치되도록 격리 절연층이 형성되고, 계면으로부터 측정된 격리 절연층의 윗면의 높이는 핀 구조물의 윗 부분의 수직 길이의 0% 내지 20%이다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 격리 절연층을 형성하기 전에, 핀 라이너층이 핀 구조물의 아랫 부분 위에 형성된다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 핀 라이너층은, 층간 유전체층이 형성된 후, 핀 구조물의 윗 부분의 하부를 덮는다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 아랫 부분의 트리밍은 윗 부분이 마스크층에 의해 덮혀있는 동안 수행된다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 마스크층을 형성하기 위해, 희생층이 핀 구조물 위에 형성되고, 핀 구조물의 윗 부분이 노출되도록 희생층의 높이는 감소되고, 마스크층을 위한 층이 노출된 윗 부분 위에 형성되며, 핀 구조물의 아랫 부분이 노출되도록 희생층이 제거된다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 핀 구조물은 바닥부에서 최대 폭을 갖는 사다리꼴 형상을 갖는다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 에피택셜 반도체층이 반도체 기판 위에 형성된다. 핀 구조물은 에피택셜 반도체층과 반도체 기판을 패터닝함으로써 형성되며, 핀 구조물은 반도체 기판에 대응하는 아랫 부분과 에피택셜 반도체층에 대응하는 윗 부분을 갖는다. 아랫 부분의 최상위 부분의 폭이 윗 부분의 폭보다 작도록 아랫 부분이 트리밍된다. 윗 부분의 바닥부들의 폭을 감소시키기 위해 윗 부분의 하단 모서리들이 트리밍된다. 윗 부분이 격리 절연층으로부터 돌출하도록 격리 절연층이 형성된다. 더미 게이트 구조물이 형성된다. 소스/드레인 구조물이 형성된다. 층간 유전체층이 더미 게이트 구조물 및 소스/드레인 구조물 위에 형성된다. 더미 게이트 구조물은 금속 게이트 구조물로 대체된다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 에피택셜 반도체층은 반도체 기판과는 상이한 반도체 물질로 제조된다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 에피택셜 반도체층은 SiGe로 제조되고, 반도체 기판은 Si로 제조된다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 핀 구조물의 최소 폭을 갖는 부분(최대 폭을 갖는 부분 아래에 위치됨)은 금속 게이트 구조물에 의해 덮혀진다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 아랫 부분이 최상부에서 최소 폭을 갖는 사다리꼴 형상을 갖도록 아랫 부분의 트리밍이 수행된다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 아랫 부분을 트리밍한 후의 계면에서의 아랫 부분의 폭(W2)은 아랫 부분을 트리밍하기 전의 계면에서의 윗 부분의 폭(W1)의 50% 내지 95%이다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에서, 에피택셜 반도체층이 반도체 기판의 리세싱된 부분 위에 형성된다. 에피택셜 반도체층과 반도체 기판을 패터닝하여 제1 핀 구조물이 형성되고, 반도체 기판을 패터닝하여 제2 핀 구조물이 형성되며, 제1 핀 구조물은 반도체 기판에 대응하는 아랫 부분과 에피택셜 반도체층에 대응하는 윗 부분을 갖고, 제2 핀 구조물은 반도체 기판에 대응하는 아랫 부분과 윗 부분 둘 다를 갖는다. 제1 및 제2 핀 구조물들의 아랫 부분들은, 아랫 부분의 최상위 부분의 폭이 제1 및 제2 핀 구조물들 각각에서의 윗 부분의 폭보다 작도록, 트리밍된다. 제1 및 제2 핀 구조물들 각각에 대한 윗 부분의 바닥부의 폭을 감소시키기 위해 윗 부분의 하단 모서리들이 트리밍된다. 제1 및 제2 핀 구조물들 각각의 윗 부분이 격리 절연층으로부터 돌출하도록 격리 절연층이 형성된다. 더미 게이트 구조물이 제1 및 제2 핀 구조물들 위에 형성된다. 소스/드레인 구조물이 형성된다. 층간 유전체층이 더미 게이트 구조물 및 소스/드레인 구조물 위에 형성된다. 더미 게이트 구조물은 금속 게이트 구조물로 대체된다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스는, 기판 위에 배치된 격리 절연층, 기판 위에 배치된 아랫 부분과 윗 부분을 갖는 핀 구조물 - 윗 부분은 격리 절연층으로부터 돌출됨 -, 핀 구조물의 윗 부분 위에 배치된 게이트 구조물, 및 소스/드레인 구조물을 포함한다. 아랫 부분은 테이퍼 형상을 갖고, 윗 부분의 하부는 역 테이퍼 형상을 갖는다. 핀 구조물들의 최소 폭을 갖는 부분(최대 폭을 갖는 부분 아래에 위치됨)은 게이트 유전체층에 의해 덮혀 있다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 핀 구조물의 윗 부분은 핀 구조물의 아랫 부분과는 상이한 반도체 물질로 제조된다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 핀 구조물의 윗 부분은 SiGe로 제조되고, 핀 구조물의 아랫 부분은 Si로 제조된다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 윗 부분의 하단 모서리들은 둥글어져 있다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 윗 부분의 하단 모서리들은 경사져 있다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 격리 절연층의 윗면은 핀 구조물의 아랫 부분과 윗 부분 사이의 계면 아래에 위치되고, 계면으로부터 측정된 격리 절연층의 윗면의 높이는 핀 구조물의 윗 부분의 수직 길이의 0% 내지 20%이다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 윗 부분의 수직 길이는 30㎚ 내지 70㎚의 범위 내에 있다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 핀 구조물의 아랫 부분과 윗 부분 사이의 계면에서의 아랫 부분의 폭은 윗 부분의 평균 폭의 50% 내지 95%이다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 소스/드레인 구조물은 소스/드레인 핀 구조물과 소스/드레인 에피택셜층을 포함한다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 소스/드레인 에피택셜층의 바닥부는 핀 구조물의 아랫 부분과 윗 부분 사이의 계면의 ±10㎚ 내에 있다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 윗 부분의 상단 모서리들은 둥글어져 있다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 윗 부분의 상단 모서리들은 경사져 있다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스는, 기판 위에 배치된 격리 절연층, 제1 핀 구조물과 제2 핀 구조물 - 이들 각각은 기판 위에 배치된 아랫 부분과 윗 부분을 갖고, 윗 부분은 격리 절연층으로부터 돌출됨 -, 제1 및 제2 핀 구조물들 각각의 윗 부분 위에 배치된 게이트 구조물, 및 소스/드레인 에피택셜층을 포함한 소스/드레인 구조물을 포함한다. 제1 및 제2 핀 구조물들 각각의 윗 부분의 최대 폭은 윗 부분과 아랫 부분 사이의 계면 위의 레벨에서 위치된다. 제1 및 제2 핀 구조물들 각각의 최소 폭을 갖는 부분(최대 폭을 갖는 부분 아래에 위치됨)은 게이트 유전체층에 의해 덮혀 있다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 아랫 부분은 테이퍼 형상을 갖고, 윗 부분의 하부는 역 테이퍼 형상을 갖는다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 핀 구조물의 윗 부분은 핀 구조물의 아랫 부분과는 상이한 반도체 물질로 제조된다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 핀 구조물의 아랫 부분과 윗 부분 사이의 계면으로부터 측정된 격리 절연층의 윗면의 높이는 핀 구조물의 윗 부분의 수직 길이의 0% 내지 20%이다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 윗 부분의 수직 길이는 30㎚ 내지 70㎚의 범위 내에 있다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 소스/드레인 에피택셜층은 제1 핀 구조물의 윗 부분과 제2 핀 구조물의 윗 부분을 덮는 병합된 구조물이다. 전술한 실시예들 또는 아래의 실시예들 중 하나 이상에서, 제1 및 제2 핀 구조물들 사이의 소스/드레인 에피택셜층과 격리 절연층 사이에 보이드가 존재한다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스는, 기판 위에 배치된 격리 절연층, 제1 핀 구조물과 제2 핀 구조물 - 이들 각각은 기판 위에 배치된 아랫 부분과 윗 부분을 갖고, 윗 부분은 격리 절연층으로부터 돌출됨 -, 제1 및 제2 핀 구조물들 각각의 윗 부분 위에 배치된 게이트 구조물, 및 소스/드레인 에피택셜층을 포함한 소스/드레인 구조물을 포함한다. 제1 핀 구조물의 윗 부분은 제1 핀 구조물의 아랫 부분과는 상이한 반도체 물질로 제조된다. 제2 핀 구조물의 윗 부분은 제2 핀 구조물의 아랫 부분과 동일한 반도체 물질로 제조된다. 제1 및 제2 핀 구조물들 각각의 윗 부분의 최대 폭은 윗 부분과 아랫 부분 사이의 계면 위의 레벨에서 위치된다.
여기서 설명된 다양한 실시예들 또는 예시들은 기존의 기술에 비해 여러가지 장점들을 제공한다. 예를 들어, 본 발명개시에서, 채널 영역은 최소 폭을 갖는 목 부분을 (가장 큰 폭을 갖는 부분 아래) 갖기 때문에, 트랜지스터 성능을 희생시키지 않으면서 오프 누설 전류를 효과적으로 억제시키는 것이 가능하다. 또한, 드레인 유도 배리어 감소(DIBL)의 제어성을 향상시킬 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 2는 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 3은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 4는 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 5는 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 6은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 7은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 8은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 9는 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 10은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 11은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 12는 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 13은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 14는 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 15는 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 16a는 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 게이트 연장 방향을 따른 단면도를 도시하고, 도 16b는 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 핀 연장 방향을 따른 단면도를 도시한다.
도 17은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 18은 도 17의 부분 확대된 단면도를 도시한다.
도 19는 본 발명개시의 다른 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 20은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 21은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 22는 본 발명개시의 실시예에 따른 게이트 유전체층에 의해 덮혀진 채널 영역들의 확대된 단면도들을 도시한다.
도 23은 본 발명개시의 다른 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 24는 본 발명개시의 다른 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공하는 것으로 이해되어야 한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 실시예들 또는 예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 엘리먼트들의 치수들은 개시된 범위 또는 값들로 제한되지 않으며, 공정 조건들 및/또는 디바이스들의 희망하는 특성들에 좌우될 수 있다. 또한, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들에 개재하여 형성될 수 있는 실시예들을 포함할 수 있다. 단순 명료함을 위해 다양한 피처들은 여러 치수들로 임의적으로 작도될 수 있다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 디바이스는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다. 또한, "~으로 제조된다"의 용어는 "~을 포함한다" 또는 "~으로 구성된다" 중 어느 하나를 의미할 수 있다. 또한, "~으로 제조된다"의 용어는 "~을 포함한다" 또는 "~으로 구성된다" 중 어느 하나를 의미할 수 있다. 본 발명개시에서, "A, B, 및/또는 C 중 하나"의 어구는 "A, B, 및/또는 C"(A, B, C, A와 B, A와 C, B와 C, 또는 A, B 및 C)를 의미하며, 다른 설명이 없는 한, A로부터 하나의 원소, B로부터 하나의 원소, C로부터 하나의 원소를 의미하지는 않는다. 본 발명개시 전체에서는, 소스와 드레인이 상호교환되어 사용되고, 소스/드레인은 소스와 드레인 중 하나 또는 이 둘 다를 가리킨다.
도 1 내지 도 21은 본 발명개시의 실시예들에 따른 Fin FET 디바이스의 순차적 제조 공정의 다양한 단계들을 도시한다. 이러한 순차적인 제조 공정에 있어서, 하나 이상의 추가적인 동작들이 도 1 내지 도 21에서 도시된 단계들 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 후술되는 동작들 중 일부는 본 방법의 추가적인 실시예들을 위해 교체되거나 또는 제거될 수 있다는 것을 이해해야 한다. 동작들/공정들의 순서는 상호교환될 수 있다.
도 1은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 1에서 도시된 바와 같이, 제1 반도체층(11)이 기판(10) 위에 에피택셜방식으로 형성된다. 기판(10)은, 예를 들어, Si, Ge, SiGe, SiC, SiP, SiPC, InP, InAs, GaAs, AlInAs, InGaP, InGaAs, GaAsSb, GaPN, AlPN, 및 임의의 다른 적절한 물질 중 하나로 형성된 반도체 기판일 수 있다. 특정 실시예들에서, 결정질 Si 기판이 기판(10)으로서 사용된다.
일부 실시예들에서, 제1 에피택셜 반도체층(11)은 기판(10)과 동일한 반도체이다. 특정 실시예들에서, 기판(10)과 제1 에피택셜 반도체층(11)은 둘 다 Si이다. 다른 실시예들에서, 제1 에피택셜 반도체층(11)은 Si1-xGex로 제조되며, 여기서 0<x<0.2이고, 기판(10)은 Si이다. 제1 에피택셜 반도체층(11)의 두께(D1)는, 일부 실시예들에서, 약 20㎚ 내지 약 200㎚의 범위 내에 있고, 다른 실시예들에서는 약 50㎚ 내지 약 100㎚의 범위 내에 있다.
제1 에피택셜 반도체층(11)은 화학적 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD) 또는 분자 빔 에피택시(molecular beam epitaxy; MBE)를 사용하여 에피택셜 성장 방법에 의해 형성될 수 있다. 일부 실시예들에서, 제1 에피택셜 반도체층은 P, As, In, 및/또는 B와 같은 불순물들로 적절하게 도핑된다.
일부 실시예들에서, 어떠한 제1 에피택셜 반도체층(11)도 기판(10) 위에 형성되지 않는다.
도 2는 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
제1 에피택셜 반도체층(11)이 형성된 후, 제1 에피택셜 반도체층(11)의 일부분은 하나 이상의 리소그래피 및 에칭 동작에 의해 리세싱된다. 리세스(13)의 두께(D2)는, 일부 실시예들에서, 약 10㎚ 내지 약 200㎚의 범위 내에 있고, 다른 실시예들에서는 약 30㎚ 내지 약 120㎚의 범위 내에 있다. 일부 실시예들에서, 리세스(13)의 깊이(D2)는 제1 에피택셜 반도체층(11)의 두께보다 작으므로, 리세스(13)는 반도체 기판(10)에 도달하지 않는다. 다른 실시예들에서, 리세스(13)는 반도체 기판(10) 내로 침투하고, 따라서 리세스(13)의 깊이(D2)는 제1 에피택셜 반도체층(11)의 두께보다 크다. 특정 실시예들에서, 리세스 에칭은 반도체 기판(10)의 표면에서 정지한다. 제1 에피택셜 반도체층(11)이 형성되지 않은 경우, 기판(10)의 일부분은 리세스(13)를 형성하도록 패터닝된다.
도 3은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
리세스(13)가 형성된 후, 제2 에피택셜 반도체층(15)이 리세스(13) 내에 에피택셜방식으로 형성된다. 일부 실시예들에서, 제2 에피택셜 반도체층(15)은 Si1-yGey로 제조되고, 여기서 0.15≤y≤0.85이고, 다른 실시예들에서는, 0.3≤y≤0.6이다. 제2 에피택셜 반도체층(15)은 화학적 기상 증착(CVD), 원자층 증착(ALD) 또는 분자 빔 에피택시(MBE)를 사용하여 에피택셜 성장 방법에 의해 형성될 수 있다. 일부 실시예들에서, 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 동작이 제1 에피택셜 반도체층(11)의 윗면 위에 성장된 제2 에피택셜 반도체층의 과잉 부분을 제거하기 위해 수행된다. 일부 실시예들에서, 제2 에피택셜 반도체층(15)은 Ge, Ⅳ족 화합물 반도체(예컨대, SiC, SiGeSn, SiSn, GeSn) 또는 Ⅲ-Ⅴ족 화합물 반도체(예컨대, InP, InAs, GaAs, AlInAs, GaN, InGaN, AlGaN, InGaP, InGaAs, GaAsSb)로 제조된다.
일부 실시예들에서, 하나 이상의 웰을 형성하기 위해, 제1 에피택셜 반도체층(11), 제2 에피택셜 반도체층(15), 및/또는 기판(10)이 불순물들로 적절히 도핑된다. 일부 실시예들에서, 도 3에서 도시된 바와 같이, p형 FET를 위해 n형 웰(12)이 제2 에피택셜 반도체층(15) 내에 및/또는 그 아래에(제1 에피택셜 반도체층(11) 및/또는 기판(10) 내에) 형성되고, n형 FET를 위해 p형 웰(14)이 제1 에피택셜 반도체층(11) 내에 및/또는 그 아래에(그리고 기판(10) 내에) 형성된다. 웰들은 제2 에피택셜 반도체층(15)이 형성되기 전 또는 후에 형성될 수 있다.
도 4는 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다. 도 4에서 도시된 바와 같이, 핀 구조물들이 형성된다.
일부 실시예들에서, SiO2층, Si3N4층, 및 SiON층 중 하나 이상을 포함하는 하드 마스크층이 제1 에피택셜 반도체층(11) 및 제2 에피택셜 반도체층(15) 상에 형성된다. 그런 후, 하나 이상의 리소그래피 및 에칭 동작을 사용하여 하드 마스크층이 마스크 패턴(19)으로 패터닝된다. 또한, 마스크 패턴(19)을 에칭 마스크로서 갖는 플라즈마 에칭을 사용하여 제1 및 제2 에피택셜 반도체층들이 트렌치 에칭된다. 일부 실시예들에서, 에칭 가스들은 약 10mTorr 내지 약 200mTorr의 압력, 약 300W 내지 약 1000W의 소스 전력, 및 약 500W 내지 약 2000W의 바이어스 전력 하에서 CF4, SF6, CH2F2, HBr, Cl2, 및/또는 O2 중 하나 이상을 포함한다.
일부 실시예들에서, 핀 구조물들은 다른 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물들은 이중 패터닝 또는 다중 패터닝 공정들을 비롯하여, 하나 이상의 포토리소그래피 공정들을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 및 자기 정렬 공정들을 결합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치들을 갖는 패턴들이 생성될 수 있게 해준다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들이 자기 정렬 공정을 사용하여 패터닝된 희생층과 나란히 형성된다. 그 후, 희생층은 제거되고, 잔존하는 스페이서들, 또는 맨드렐(mandrel)들은 그 후에 핀을 패터닝하는데 사용될 수 있다.
일부 실시예들에서, 하부 핀 구조물(아랫 부분이라고도 칭함)(22)과 상부 핀 구조물(윗 부분이라고도 칭함)(24)을 포함하는 핀 구조물들(20)은 n형 웰(12) 위에 형성되고, 핀 구조물들(25)은 p형 웰(14) 위에 형성된다. 도 4는 n형 웰(12) 위의 하나 이상의 p형 FET를 위한 2개의 핀 구조물들과 p형 웰(14) 위의 하나 이상의 n형 FET를 위한 2개의 핀 구조물들을 도시하지만, 핀 구조물들의 개수는 2개로 제한되지 않는다.
핀 구조물(20)의 폭(Wp)은, 일부 실시예들에서, 약 5㎚ 내지 약 40㎚의 범위 내에 있고, 다른 실시예들에서는 약 10㎚ 내지 약 25㎚의 범위 내에 있다. 핀 구조물(25)의 폭(Wn)은, 일부 실시예들에서, 약 5㎚ 내지 약 40㎚의 범위 내에 있고, 다른 실시예들에서는 약 10㎚ 내지 약 25㎚의 범위 내에 있다. 일부 실시예들에서, Wp=Wn이다. 다른 실시예들에서, Wp<Wn이고, 이는 드레인 유도 배리어 감소(drain-induced barrier lowering; DIBL)의 제어성을 향상시킬 수 있다. 다른 실시예들에서, Wp>Wn이고, 이는 p형 FET에서의 캐리어 이동도를 강화시킬 수 있다.
도 5는 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
핀 구조물들(20, 25)이 형성된 후, 도 5에서 도시된 바와 같이, 핀 구조물들이 희생층(30) 내에 완전히 매립되도록 핀 구조물들 위에 희생층(30)이 형성된다. 일부 실시예들에서, 희생층(30)은 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD), 플라즈마 CVD, 또는 유동가능형 CVD에 의해 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, 불소 도핑 실리케이트 유리(fluorine-doped silicate glass; FSG), 또는 로우 K 유전체 물질과 같은, 하나 이상의 절연물질층을 포함한다. 희생층(30)의 형성 후에 어닐링 동작이 수행될 수 있다. 일부 실시예들에서, 희생층은 비정질 실리콘이다.
도 6은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 6에서 도시된 바와 같이, 희생층(30)의 높이를 감소시키기 위해 에치백(etch-back) 동작이 수행된다. 일부 실시예들에서, 희생층(30)의 감소된 높이는 하부 핀 구조물(22)과 상부 핀 구조물(24) 사이의 계면의 레벨과 동일하다. 다른 실시예들에서, 희생층(30)의 감소된 높이는 하부 핀 구조물(22)과 상부 핀 구조물(24) 사이의 계면의 레벨보다 낮거나 또는 이보다 높다.
도 7은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
노출된 핀 구조물들(20, 25) 위에 커버층(35)이 컨포멀하게 형성된다. 커버층(35)은 희생층과는 상이한 물질로 제조되고, 일부 실시예들에서, 실리콘 질화물 또는 SiON을 포함한다. 일부 실시예들에서, 도 7에서 도시된 바와 같이, 희생층(30)의 윗면 상에 형성된 커버층을 제거하기 위해 이방성 에칭이 수행된다.
도 8은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
커버층(35)이 형성된 후, 희생층(30)이 제거된다. 도 8에서 도시된 바와 같이, 핀 구조물(25)의 노출된 부분은 하부 핀 구조물(아랫 부분이라고도 칭함)(27)이고, 핀 구조물(25)의 커버층(35)에 의해 덮혀 있는 부분은 상부 핀 구조물(위 부분이라고도 칭함)(29)이다.
도 9는 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
희생층(30)이 제거된 후, 하부 핀 구조물들(22, 27)은 적절한 에칭 동작에 의해 트리밍(trim)된다. 일부 실시예들에서, 하부 핀 구조물들(22, 27)의 폭을 감소시키기 위해 하나 이상의 건식 에칭 동작이 수행된다. 다른 실시예들에서, HF와 O3 물을 사용하는 습식 에칭 동작이 수행된다. 도 9에서 도시된 바와 같이, 하부 핀 구조물들(22, 27)이 최상부에서 최소 폭을 갖는 테이퍼 형상을 갖도록 에칭이 수행된다. 일부 실시예들에서, 건식 에칭은 테이퍼 형상을 획득하기 위해 에칭 단계와 퇴적 단계를 반복하는 것을 포함한다.
도 10은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 10에서 도시된 바와 같이, 커버층(35)이 제거되어, 전체 핀 구조물들이 노출된다. 일부 실시예들에서, 하부 핀 구조물(22)은 하부 핀 구조물(22)과 상부 핀 구조물(24) 사이의 계면("목(neck) 부분")에서 최소 폭(Wpneck)을 갖는다. 일부 실시예들에서, 목 부분의 폭(Wpneck)은 Wp의 약 50% 내지 Wp의 약 95%이다. 마찬가지로, 하부 핀 구조물(27)은 하부 핀 구조물(22)과 상부 핀 구조물(24) 사이의 계면("목 부분")과 동일한 레벨에서 최소 폭(Wnneck)을 갖는다. 일부 실시예들에서, 목 부분의 폭(Wnneck)은 Wn의 약 50% 내지 Wn의 약 95%이다. 일부 실시예들에서, 하드 마스크 패턴(19)이 이 제조 동작 단계에서 제거된다.
도 11은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
커버층(35)이 제거된 후, 도 11에서 도시된 바와 같이, 상부 핀 구조물들과 하부 핀 구조물들 사이의 계면 근처의 상부 핀 구조물들의 폭을 감소시키기 위해 상부 핀 구조물들(24, 29)의 모서리들이 트리밍된다. 일부 실시예들에서, 습식 에칭 동작이 수행된다. 일부 실시예들에서, 암모니아와 과산화수소를 함유하는 수용액 및/또는 염산과 과산화수소를 함유하는 수용액이 습식 에천트로서 사용된다. 예리한 각도(예를 들어, 90도)를 갖는 모서리들이 평평한 부분보다 더 에칭될 가능성이 높기 때문에, 단부 모서리들은 둥글어져 있거나 또는 경사져 있다. 윗 부분의 단부 모서리들이 트리밍된 후, 일부 실시예들에서, 단부 모서리들은 둥글게 된다. 다른 실시예들에서, 단부 모서리들은 경사져 있다.
일부 실시예들에서, 상부 핀 구조물(24)의 트리밍된 부분(24B)의 치수(Ht1)는 약 2㎚ 내지 약 10㎚의 범위 내에 있다. 일부 실시예들에서, 상부 핀 구조물(29)의 트리밍된 부분(29B)의 치수(Ht2)는 약 2㎚ 내지 약 10㎚의 범위 내에 있다. 트리밍 동작 이후, 핀 구조물들(20, 25)은 하부 핀 구조물과 상부 핀 구조물 사이의 계면에서 또는 그 근처에서 목 부분을 가지며, 목 부분은 핀 구조물들의 최상부를 제외하고 최소 폭을 갖는다. 일부 실시예들에서, 목 부분은 수직 방향을 따라 핀 구조물의 중심 아래에 위치된다.
일부 실시예들에서, 상부 핀 구조물들(24, 29)의 높이(Hfin)는 약 20㎚ 내지 약 100㎚의 범위 내에 있고, 다른 실시예들에서는, 약 30㎚ 내지 약 70㎚의 범위 내에 있다. 일부 실시예들에서, 하부 핀 구조물들(22, 27)의 높이(Hbot)는 약 10㎚ 내지 약 80㎚의 범위 내에 있고, 다른 실시예들에서는, 약 20㎚ 내지 약 50㎚의 범위 내에 있다. 일부 실시예들에서, 높이(Hbot)는 높이(Hfin)보다 작고, 다른 실시예들에서, 높이(Hbot)는 높이(Hfin) 이상이다. 일부 실시예들에서, 트리밍된 부분(24B)의 치수(Ht1) 또는 트리밍된 부분(29B)의 치수(Ht2)는 상부 핀 구조물들(24, 29)의 높이(Hfin)의 약 5% 내지 약 30%이며, 다른 실시예들에서는, 약 10% 내지 약 20%이다.
도 12는 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
트리밍 동작 이후, 하나 이상의 핀 라이너층(40)이 형성되고, 핀 라이너층(40) 위에 격리 절연층(45)이 형성된다. 일부 실시예들에서, 핀 라이너층(40)은 구조물들 위에 형성된 제1 라이너층 및 제1 라이너층 위에 형성된 제2 라이너층을 포함한다. 제1 라이너층은 실리콘 산화물 또는 실리콘 산화물계 물질로 제조되며, 제2 라이너층은 SiN 또는 실리콘 질화물계 물질로 제조된다. 일부 실시예들에서, 제2 라이너층은 실리콘 산화물 또는 실리콘 산화물계 물질로 제조되며, 제1 라이너층은 SiN 또는 실리콘 질화물계 물질로 제조된다. 일부 실시예들에서, 제1 라이너층과 제2 라이너층 중 하나만이 형성된다.
(얕은 트렌치 격리(shallow trench isolation; STI)를 위한) 격리 절연층(45)은 하나 이상의 절연 물질층을 포함한다. 도 12에서 도시된 바와 같이, 격리 절연층(45)은 핀 구조물들이 격리 절연층 내에 완전히 매립되도록 형성된다. 격리 절연층(45)을 위한 절연 물질은 LPCVD(저압 화학적 기상 증착), 플라즈마 CVD 또는 유동가능 CVD에 의해 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), SiOCN, 불소 도핑 실리케이트 유리(fluorine-doped silicate glass; FSG), 또는 로우 K 유전체 물질을 포함할 수 있다. 격리 절연층(45)의 형성 후에 어닐링 동작이 수행될 수 있다.
도 13은 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 13에서 도시된 바와 같이, 핀 라이너층(40)에 의해 덮혀 있는 상부 핀 구조물들(24, 29)을 부분적으로 노출시키도록 격리 절연층(45)이 리세싱된다. 일부 실시예들에서, 격리 절연층(45)의 감소된 높이는 목 부분(하부 핀 구조물과 상부 핀 구조물 사이의 계면의 레벨)과 동일하다.
도 14는 본 발명개시의 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
도 14에서 도시된 바와 같이, 상부 핀 구조물들(24, 29)을 노출시키기 위해 핀 라이너층(40)은 제거된다.
도 15는 본 발명개시의 다른 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적인 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
일부 실시예들에서, 도 15에서 도시된 바와 같이, 격리 절연층(45)의 감소된 높이는 목 부분보다 낮다. 달리 말하면, 격리 절연층(45)의 윗면은 목 부분 아래에 위치하여, 목 부분을 노출시킨다. 일부 실시예들에서, 목 부분과 격리 절연층(45)의 윗면 사이의 거리(Hsti)는 상부 핀 구조물의 높이(Hfin)의 약 0%에서 높이(Hfin)의 약 20%의 범위 내에 있다.
도 16a와 도 16b는 본 발명개시의 다른 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적인 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
상부 핀 구조물들이 노출된 후, 도 16a와 도 16b에서 도시된 바와 같이, 희생 게이트 구조물들(50)이 노출된 상부 핀 구조물들 위에 형성된다. 본 발명개시에서, 희생 게이트 구조물의 용어와 더미 게이트 구조물의 용어는 상호교환적으로 사용된다. 희생 게이트 구조물들(50)은 희생 게이트 유전체층(52)과 희생 게이트 전극층(54)을 포함한다. 희생 게이트 구조물들(50)은 핀 구조물들 위에 희생 게이트 유전체층(52)을 먼저 블랭킷 퇴적함으로써 형성된다. 희생 게이트 유전체층(52)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물의 하나 이상의 층들을 포함한다. 일부 실시예들에서, 희생 게이트 유전체층(52)의 두께는 약 1㎚ 내지 약 5㎚의 범위 내에 있다. 그 후, 핀 구조물들이 희생 게이트 전극층(54) 내에 완전히 매립되도록, 희생 게이트 전극층(54)이 희생 게이트 유전체층(52) 상과 핀 구조물들 위에 블랭킷 퇴적된다. 희생 게이트 전극층(54)은 다결정 실리콘 또는 비정질 실리콘과 같은 실리콘을 포함한다. 일부 실시예들에서, 희생 게이트 전극층(54)의 두께는 약 100㎚ 내지 약 200㎚의 범위 내에 있다. 일부 실시예들에서, 희생 게이트 전극층(54)은 평탄화 동작을 거친다. 희생 게이트 유전체층 및 희생 게이트 전극층은 LPCVD 및 PECVD를 비롯한 CVD, PVD, ALD, 또는 다른 적절한 공정을 사용하여 퇴적된다. 이어서, 희생 게이트 전극층(54) 위에 마스크층이 형성된다. 마스크층은 일부 실시예들에서 패드 SiN층 및 실리콘 산화물 마스크층을 포함한다. 패터닝 동작이 마스크층에 대해 수행되고, 희생 게이트 전극층(54)이 희생 게이트 구조물들(50)로 패터닝된다.
도 16a와 도 16b에서 도시된 실시예에서, p형 FET를 위한 2개의 핀 구조물들 위에 하나의 희생 게이트 구조물이 형성되고, n형 FET를 위한 2개의 핀 구조물들 위에 하나의 희생 게이트 구조물이 형성된다. 하지만, 희생 게이트 구조물들(50)의 구성은 도 16a와 도 16b의 것으로 한정되지 않는다. 일부 실시예들에서, 희생 게이트 전극층(54)의 폭은 약 5㎚ 내지 약 40㎚의 범위 내에 있다.
또한, 희생 게이트 구조물들(50)이 형성된 후, 측벽 스페이서들(56)을 위한 절연 물질의 블랭킷층이 CVD 또는 다른 적절한 방법들을 사용하여 컨포멀하게(conformally) 형성된다. 블랭킷층은 희생 게이트 구조물의 측벽들과 같은 수직면들, 수평면들, 및 최상부 상에서 실질적으로 동일한 두께를 갖고 형성되도록, 컨포멀하게 퇴적된다. 일부 실시예들에서, 블랭킷층은 약 2㎚ 내지 약 10㎚의 범위의 두께로 퇴적된다. 일 실시예에서, 블랭킷층의 절연 물질은 SiN, SiON, SiOCN, 또는 SiCN 및 이들의 조합과 같은 실리콘 질화물계 물질이다.
그런 후, 도 16a와 도 16b에서 도시된 바와 같이, 측벽 스페이서들(56)이 희생 게이트 구조물들(50)의 양 측벽들 상에 형성된다. 블랭킷층이 형성된 후, 예를 들어, 반응성 이온 에칭(reactive ion etching; RIE)을 사용하여 블랭킷층에 대해 이방성 에칭이 수행된다. 이방성 에칭 공정 동안, 희생 게이트 구조물들의 측벽들 및 노출된 핀 구조물들의 측벽들 같은 수직면들 상에 유전체 스페이서층을 남겨두면서, 절연 물질의 대부분이 수평면들로부터 제거된다. 일부 실시예들에서, 노출된 핀 구조물들의 측벽들로부터 절연 물질을 제거하기 위해 등방성 에칭이 이어서 수행된다.
도 17은 본 발명개시의 다른 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적인 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다. 도 18은 도 17의 부분 확대된 단면도를 도시한다. 도 19는 본 발명개시의 다른 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
희생 게이트 구조물들(50)이 형성된 후, p형 FET를 위한 소스/드레인 에피택셜층(60)과 n형 FET를 위한 소스/드레인 에피택셜층(65)이 상부 핀 구조물들(24, 29)의 소스/드레인 영역들 위에 각각 형성된다. 일부 실시예들에서, 소스/드레인 에피택셜층(60)은 SiGe, Ge, 및 GeSn의 하나 이상의 층을 포함한다. 일부 실시예들에서, 소스/드레인 에피택셜층(60)은 붕소로 도핑된다. 일부 실시예들에서, 소스/드레인 에피택셜층(65)은 SiP, SiC, 및 SiCP의 하나 이상의 층을 포함한다. 일부 실시예들에서, 소스/드레인 에피택셜층(60)은 인 및/또는 비소로 도핑된다. 소스/드레인 에피택셜층들은, CVD, ALD, 분자빔 에피택시(molecular beam epitaxy; MBE)를 사용하여 에피택셜 성장 방법에 의해 형성된다. 일부 실시예들에서, 소스/드레인 에피택셜층들(60, 65)은 2개의 인접한 상부 핀 구조물들에 의해 공유된 병합된 구조물이다.
도 18에서 도시된 바와 같이, 일부 실시예들에서, 소스/드레인 에피택셜층들(60, 65)의 바닥부는 목 부분으로부터 수직 방향으로 약 ±10㎚에 위치한다(Hsd=±10㎚). 일부 실시예들에서, 소스/드레인 에피택셜층(60)(65)의 에피택셜 성장은 하부 핀 구조물(22)(27)에서 시작하고 소스/드레인 에피택셜층(60)(65)은 목 부분을 덮는다(Hsd>0㎚). 다른 실시예들에서, 소스/드레인 에피택셜층(60)(65)의 에피택셜 성장은 상부 핀 구조물(24)(29)의 바닥부에서 시작하고 목 부분은 소스/드레인 에피택셜층(60)(65)으로부터 노출된다(Hsd<0㎚). 특정 실시예들에서, 소스/드레인 에피택셜층(60)(65)의 에피택셜 성장은 목 부분에서 시작한다(Hsd=0㎚).
다른 실시예들에서, 도 19에서 도시된 바와 같이, 소스/드레인 에피택셜층들(60', 65')은 각각의 상부 핀 구조물마다 개별적으로 형성된다. 일부 실시예들에서, n형 FET는 도 17에서 도시된 바와 같이 병합된 에피택셜 소스/드레인 구조물을 갖고, p형 FET는 도 19에서 도시된 바와 같이 개별적인 에피택셜 소스/드레인 구조물을 갖는다.
도 20은 본 발명개시의 다른 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적인 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
소스/드레인 에피택셜층들이 형성된 후, 층간 유전체(interlayer dielectric; ILD)층(70)을 위해 하나 이상의 유전체 물질층이 형성된다. ILD층(70)을 위한 물질들은 SiCOH 및 SiOC와 같은, Si, O, C, 및/또는 H를 포함하는 화합물들을 포함할 수 있다. 폴리머들과 같은 유기 물질이 ILD층(70)을 위해 사용될 수 있다. 또한, 일부 실시예들에서, ILD층(70)을 형성하기 전에, 에칭 정지층으로서 실리콘 질화물층이 소스/드레인 에피택셜층들 위에 형성될 수 있다.
도 21은 본 발명개시의 다른 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적인 제조 동작의 다양한 단계들 중 하나의 단계의 단면도를 도시한다.
ILD층(70)을 위한 유전체 물질층들의 하나 이상의 층이 형성된 후, 희생 게이트 전극층(54)을 노출시키기 위해 CMP 동작과 같은 평탄화 동작이 수행된다.
또한, 희생 게이트 구조물들(50)은 금속 게이트 구조물들(80)로 대체된다. 희생 게이트 전극층(54)과 희생 게이트 유전체층(52)이 제거되어, 이후에 채널 영역들이 되는 상부 핀 구조물들(24, 29)을 노출시킨다. 희생 게이트 전극층(54)이 폴리실리콘인 경우, TMAH 용액과 같은 습식 에천트가 희생 게이트 전극층(54)을 선택적으로 제거하는데 사용될 수 있다. 이후, 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 희생 게이트 유전체층(52)이 제거된다.
금속 게이트 구조물들(80)은, 일부 실시예들에서, 하이 k 게이트 유전체층(82), 하나 이상의 일함수 조정 물질층(도시되지 않음), 및 바디 게이트 전극층(84)을 포함한다. 일부 실시예들에서, 실리콘 산화물층을 포함하는 계면층이 게이트 유전체층(82)이 형성되기 전에 형성된다. 일부 실시예들에서, 게이트 유전체층(82)은 실리콘 질화물, HfO2, La2O3, ZrO2, BaO, TiO2, Ta2O5, SrO, Y2O3, HfSiO4, ZrSiO4, Al2O3, MgO, CaO, 다른 적절한 하이 k 유전체 물질들, 및/또는 이들의 조합과 같은, 하나 이상의 유전체 물질층을 포함한다.
게이트 유전체층(82)은 CVD, ALD 또는 임의의 적절한 방법으로부터 형성될 수 있다. 일 실시예에서, 게이트 유전체층은, 각각의 채널층들 주위에서 균일한 두께를 갖는 게이트 유전체층의 형성을 보장하기 위해, ALD와 같은 고도로 컨포멀한 퇴적 공정을 이용하여 형성된다. 일 실시예에서, 게이트 유전체층(82)의 두께는 약 1㎚ 내지 약 6㎚의 범위 내에 있다.
일부 실시예들에서, 게이트 유전체층(82) 상에 하나 이상의 일함수 조정층이 형성된다. 일함수 조정층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일층, 또는 이들 물질들의 두 개 이상의 다층들과 같은 도전성 물질로 제조된다. nFET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조정층으로서 사용되며, pFET의 경우에서는, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조정층으로서 사용된다. 일함수 조정층은 ALD, PVD, CVD, 전자빔 증발, 또는 다른 적절한 공정에 의해 형성될 수 있다. 또한, 일함수 조정층(84)은 상이한 금속층들을 사용하여 nFET와 pFET용으로 따로 형성될 수 있다.
바디 게이트 전극층(84)이 각각의 채널 영역(나노와이어들)을 둘러싸도록 형성된다. 바디 게이트 전극층(84)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈륨, 텅스텐, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금들, 다른 적절한 물질들, 및/또는 이들의 조합들과 같은 하나 이상의 도전성 물질층들을 포함한다.
바디 게이트 전극층(84)은 CVD, ALD, 전기 도금, 또는 다른 적절한 방법으로부터 형성될 수 있다. 바디 게이트 전극층(84)은 또한 ILD층의 윗면 위에 퇴적된다. 그 후, ILD층의 최상면이 드러날 때 까지, ILD층 위의 금속 게이트 구조물들(80)을 위한 물질들이, 예를 들어, CMP를 사용하여 평탄화된다. 일부 실시예들에서, 소스/드레인 콘택트들이 소스/드레인 에피택셜층들(60, 65) 상에 각각 형성된다. 일부 실시예들에서, 하나의 소스/드레인 콘택트가 모든 소스/드레인 에피택셜층들(60, 65) 상에 제공된다. 특정 실시예들에서, 게이트 전극과 소스/드레인 에피택셜층을 연결하는 콘택트가 형성된다.
Fin FET들은 추가적인 CMOS 공정 처리를 받아서 콘택트/비아들, 상호연결 금속층들, 유전체층들, 패시베이션층들 등과 같은 다양한 피처들을 형성한다는 것이 이해된다.
도 22는 본 발명개시의 실시예에 따른 게이트 유전체층에 의해 덮혀진 채널 영역들의 확대된 단면도들을 도시한다.
도 22에서 도시된 바와 같이, 금속 게이트 구조물, 특히 게이트 유전체층(82)은 핀 구조물들에서의 목 부분을 덮는다. 일부 실시예들에서, 상부 핀 구조물(24)의 최대 폭(W1), 목 부분의 폭(W2)(최소 폭), 및 격리 절연층(45)의 윗면의 레벨에서의 하부 핀 구조물(22)의 폭(W3)은 W2<(W1+W3)/2를 만족시킨다. 마찬가지로, 일부 실시예들에서, 상부 핀 구조물(29)의 최대 폭(W4), 목 부분의 폭(W5)(최소 폭), 및 격리 절연층(45)의 윗면의 레벨에서의 하부 핀 구조물(27)의 폭(W6)은 W5<(W4+W6)/2를 만족시킨다. 일부 실시예들에서, W2≥0.5W1이고, W5≥0.5W4이다.
도 23과 도 24는 본 발명개시의 다른 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 순차적 제조 동작의 다양한 단계들의 단면도들을 도시한다. 전술한 실시예들과 함께 설명된 물질들, 구성들, 치수들, 공정들, 및/또는 동작들은 아래의 실시예들에서 채택될 수 있으며, 그에 관한 상세한 설명은 생략될 수 있다.
일부 실시예들에서, 핀 구조물들(20, 25)을 패터닝한 후, 핀 구조물들(20, 25)은, 도 23에서 도시된 바와 같이, 테이퍼 형상을 갖는다. 상부 핀 구조물들(24, 29)의 모서리들의 트리밍 이후, 핀 구조물들은 도 24에서 도시된 형상을 나타낸다. 일부 실시예들에서, 상부 핀 구조물(24)의 최대 폭(W11), 목 부분의 폭(W12)(최소 폭), 및 격리 절연층(45)의 윗면의 레벨에서의 하부 핀 구조물(22)의 폭(W13)은 W12<(W11+W13)/2를 만족시킨다. 마찬가지로, 일부 실시예들에서, 상부 핀 구조물(29)의 최대 폭(W14), 목 부분의 폭(W15)(최소 폭), 및 격리 절연층(45)의 윗면의 레벨에서의 하부 핀 구조물(27)의 폭(W16)은 W15<(W14+W16)/2를 만족시킨다. 일부 실시예들에서, W12≥0.5W11이고, W15≥0.5W14이다.
본원에서는 모든 장점들이 반드시 논의될 필요는 없고, 모든 실시예들 또는 예시들에 대해 특정한 장점이 필요한 것은 아니며, 다른 실시예들 또는 예시들이 상이한 장점들을 제공할 수 있다는 것을 이해할 것이다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (20)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    아랫 부분과, 상기 아랫 부분 상의 윗 부분을 갖는 핀 구조물을 기판 위에 형성하는 단계;
    상기 아랫 부분의 최상위 부분의 폭이 상기 윗 부분의 폭보다 작도록 상기 아랫 부분을 트리밍(trim)하는 단계;
    상기 윗 부분의 바닥부에서의 상기 윗 부분의 폭을 감소시키기 위해 상기 윗 부분의 하단(bottom end) 모서리들을 트리밍하는 단계;
    상기 윗 부분이 격리 절연층으로부터 돌출하도록 상기 격리 절연층을 형성하는 단계;
    더미 게이트 구조물을 형성하는 단계;
    상기 아랫 부분과 상기 윗 부분 사이의 계면으로부터 시작하여, 소스/드레인 구조물을 성장시키는 단계;
    소스/드레인 구조물을 형성하는 단계;
    층간 유전체층을 상기 더미 게이트 구조물과 상기 소스/드레인 구조물 위에 형성하는 단계; 및
    상기 더미 게이트 구조물을 금속 게이트 구조물로 대체하는 단계
    를 포함하는 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 핀 구조물의 윗 부분은 상기 핀 구조물의 아랫 부분과는 상이한 반도체 물질로 제조된 것인 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 격리 절연층을 형성하기 전에, 핀 라이너층을 상기 핀 구조물의 아랫 부분 위에 형성하는 단계
    를 더 포함하는 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서,
    상기 아랫 부분의 트리밍은 상기 윗 부분이 마스크층에 의해 덮혀있는 동안 수행되는 것인 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서,
    상기 핀 구조물은 바닥부에서 최대 폭을 갖는 사다리꼴 형상을 갖는 것인 반도체 디바이스를 제조하는 방법.
  6. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 위에 에피택셜 반도체층을 형성하는 단계;
    상기 에피택셜 반도체층과 상기 반도체 기판을 패터닝함으로써 핀 구조물을 형성하는 단계 - 상기 핀 구조물은 상기 반도체 기판에 대응하는 아랫 부분과 상기 에피택셜 반도체층에 대응하는 윗 부분을 가짐 -;
    상기 아랫 부분의 최상위 부분의 폭이 상기 윗 부분의 폭보다 작도록 상기 아랫 부분을 트리밍하는 단계;
    상기 윗 부분의 바닥부의 폭을 감소시키기 위해 상기 윗 부분의 하단 모서리들을 트리밍하는 단계;
    상기 윗 부분이 격리 절연층으로부터 돌출하도록 상기 격리 절연층을 형성하는 단계;
    더미 게이트 구조물을 형성하는 단계;
    상기 아랫 부분과 상기 윗 부분 사이의 계면으로부터 시작하여, 소스/드레인 구조물을 성장시키는 단계;
    층간 유전체층을 상기 더미 게이트 구조물과 상기 소스/드레인 구조물 위에 형성하는 단계; 및
    상기 더미 게이트 구조물을 금속 게이트 구조물로 대체하는 단계
    를 포함하는 반도체 디바이스를 제조하는 방법.
  7. 제6항에 있어서,
    상기 핀 구조물의 최소 폭을 갖는 부분(최대 폭을 갖는 부분 아래에 위치됨)은 상기 금속 게이트 구조물에 의해 덮여 있는 것인 반도체 디바이스를 제조하는 방법.
  8. 제6항에 있어서,
    상기 하단 모서리들의 트리밍은 암모니아, 과산화수소, 및 염산으로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 함유한 수용액을 사용하여 습식 에칭 동작에 의해 수행되는 것인 반도체 디바이스를 제조하는 방법.
  9. 제6항에 있어서,
    상기 아랫 부분을 트리밍한 후의 상기 핀 구조물의 아랫 부분과 윗 부분 사이의 계면에서의 상기 아랫 부분의 폭(W2)은, 상기 아랫 부분을 트리밍하기 전의 상기 계면에서의 상기 윗 부분의 폭(W1)의 50% 내지 95%인 것인 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스에 있어서,
    기판 위에 배치된 격리 절연층;
    상기 기판 위에 배치된 아랫 부분과 윗 부분을 갖는 핀 구조물 - 상기 윗 부분은 상기 격리 절연층으로부터 돌출해 있음 -;
    상기 핀 구조물의 윗 부분 위에 배치된 게이트 구조물; 및
    소스/드레인 구조물로서, 상기 소스/드레인 구조물의 말단은 상기 아랫 부분과 상기 윗 부분 사이의 계면과 만나는 것인, 상기 소스/드레인 구조물
    을 포함하고,
    상기 아랫 부분은 테이퍼 형상을 갖고, 상기 윗 부분의 하부는 역 테이퍼 형상을 가지며,
    최소 폭을 갖는 상기 핀 구조물의 부분(최대 폭을 갖는 상기 핀 구조물의 부분 아래에 위치됨)을 게이트 유전체층이 덮는 것인 반도체 디바이스.
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