CN107799597B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN107799597B
CN107799597B CN201710684495.8A CN201710684495A CN107799597B CN 107799597 B CN107799597 B CN 107799597B CN 201710684495 A CN201710684495 A CN 201710684495A CN 107799597 B CN107799597 B CN 107799597B
Authority
CN
China
Prior art keywords
trench
sidewall
fin pattern
width
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710684495.8A
Other languages
English (en)
Other versions
CN107799597A (zh
Inventor
洪承秀
李正允
闵庚石
朴胜周
成金重
林青美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107799597A publication Critical patent/CN107799597A/zh
Application granted granted Critical
Publication of CN107799597B publication Critical patent/CN107799597B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本文所述的半导体器件可以包括：鳍状图案，沿第一方向延伸，其中第一侧壁和第二侧壁彼此面对；第一和第二栅电极，沿第二方向延伸并且彼此间隔开；第一栅极侧墙，位于第一栅电极的侧壁上；第二栅极侧墙，位于第二栅电极的侧壁上；鳍状图案中的第一沟槽，位于第一栅电极和第二栅电极之间并且具有第一宽度；以及鳍状图案中的第二沟槽，位于第一沟槽下方并且具有小于第一宽度的第二宽度。鳍状图案可以包括位于鳍状图案的侧壁上的第一拐点和第二拐点，并且第二沟槽的底部表面可以低于所述拐点。

Description

半导体器件
相关申请的交叉引用
本申请要求于2016年9月2日在韩国知识产权局递交的韩国专利申请No.10-2016-0112897的优先权，其全部公开内容通过引用并入本文中。
技术领域
本公开的多个方面涉及一种半导体器件。更具体地，本公开涉及一种包括鳍状图案的半导体器件。
背景技术
在用于提高半导体器件密度的规模化技术中，建议了一种多栅极晶体管，其中在衬底上形成鳍状硅本体并在硅本体的表面上形成栅极。因为这种多栅极晶体管利用3维沟道，所以容易规模化。此外，即使多栅极晶体管的栅极长度不增加，也可以改进电流控制能力。此外，可以有效地抑制沟道区域的电位受漏极电压影响的短沟道效应(SCE)。
发明内容
本公开的多个方面提供半导体器件，所述半导体器件能够通过形成具有中等凹陷轮廓的外延沟槽结构以减少栅电极和外延层之间的重叠来改善元件特性。
根据本公开的一个方面，提供了一种半导体器件，包括：鳍状图案，所述鳍状图案沿第一方向延伸并且包括彼此面对的第一侧壁和第二侧壁；第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极沿与第一方向不同的第二方向延伸并且彼此间隔开；第一栅极侧墙，位于第一栅电极的侧壁上；第二栅极侧墙，位于第二栅电极的侧壁上；第一沟槽，所述第一沟槽位于所述第一栅电极和所述第二栅电极之间以在所述鳍状图案中具有第一宽度；以及第二沟槽，所述第二沟槽位于所述第一沟槽下方以在所述鳍状图案中具有小于第一宽度的第二宽度，其中，所述鳍状图案包括位于所述第一侧壁上的第一拐点和位于所述第二侧壁上的第二拐点，以及所述第二沟槽的底部表面低于所述第一拐点和所述第二拐点。
根据本公开的另一个方面，提供了一种半导体器件，包括：鳍状图案，所述鳍状图案沿第一方向延伸并且包括彼此面对的第一侧壁和第二侧壁；第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极沿与第一方向不同的第二方向延伸并且彼此间隔开；第一栅极侧墙，所述第一栅极侧墙位于所述第一栅电极的侧壁上，并且包括位于所述鳍状图案的第一侧壁上的第一子栅极侧墙和位于所述鳍状图案的第二侧壁上的第二子栅极侧墙；第一沟槽，所述第一沟槽位于所述第一栅电极和所述第二栅电极之间以在所述鳍状图案中具有第一宽度；以及第二沟槽，所述第二沟槽位于所述第一沟槽下方以在所述鳍状图案中具有小于第一宽度的第二宽度，其中，沿所述第二方向测量的所述第一子栅极侧墙和所述第二子栅极侧墙之间的第一间隔大于在同一平面内沿所述第二方向测量的所述鳍状图案的第一侧壁和第二侧壁之间的第二间隔。
根据本公开的另一个方面，提供了一种包括鳍状图案的半导体器件，所述鳍状图案沿第一方向延伸并且包括第一侧壁和第二侧壁。所述半导体器件可以包括：第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极沿与第一方向不同的第二方向延伸并且彼此间隔开。所述半导体器件可以包括：位于所述第一栅电极的侧壁上的第一栅极侧墙和位于所述第二栅电极的侧壁上的第二栅极侧墙；以及在所述鳍状图案中位于所述第一栅电极和所述第二栅电极之间的沟槽。所述沟槽可以具有阶梯轮廓。所述沟槽可以包括具有第一宽度的第一部分和位于所述第一部分下方且具有小于第一宽度的第二宽度的第二部分。所述鳍状图案可以包括位于所述鳍状图案的第一侧壁上的第一拐点和位于所述鳍状图案的第二侧壁上的第二拐点，并且所述沟槽的第二部分的底部表面可以低于所述第一拐点和所述第二拐点。
通过参考下面给出的详细描述，在本发明内容中未提及的本公开的其它方面将对于本领域普通技术人员将变得更加清楚。
附图说明
通过参照附图回顾详细描述，本公开的上述和其它方面和特征将变得更加明显，在附图中：
图1是示出了根据本公开多个方面的半导体器件的布局图；
图2是沿图1的线A-A和线B-B截取的截面图；
图3是示出了图2的区域S的放大视图；
图4是沿图1的线C-C截取的截面图；
图5是用于说明根据本公开多个方面的半导体器件的截面图；
图6是用于说明根据本公开多个方面的半导体器件的截面图；
图7是用于说明根据本公开多个方面的半导体器件的截面图；
图8是用于说明根据本公开多个方面的半导体器件的截面图；
图9和图10是用于说明根据本公开多个方面的半导体器件的截面图；
图11是用于说明根据本公开多个方面的半导体器件的截面图；
图12是用于说明根据本公开多个方面的半导体器件的布局图；
图13是用于说明根据本公开多个方面的半导体器件的布局图；
图14是用于说明根据本公开多个方面的半导体器件的布局图。
具体实施方式
下文中，将参考图1到图14来描述根据本公开多个方面的半导体器件。
图1是示出了根据本公开多个方面的半导体器件的布局图。图2是沿图1的线A-A和线B-B截取的截面图。图3是示出了图2的区域S的放大图。图4是沿图1的线C-C截取的截面图。
参考图1至图4，根据本公开多个方面的半导体器件可以包括衬底100、鳍状图案F1、场绝缘膜110、第一栅电极210、第二栅电极220、第一栅极侧墙215、第二栅极侧墙225、第一沟槽T1、第二沟槽T2等。
例如，衬底100可以是体硅或绝缘体上硅(SOI)。替代地，衬底100可以是硅衬底并且可以包含其它材料，例如，硅锗(SiGe)、锑化铟(InSb)、碲化铅(PbTe)、砷化铟(InAs)、磷化铟(InP)、砷化镓(GaAs)或锑化镓(GaSb)。替代地，衬底100可以具有在基底上形成外延层的配置。
鳍状图案F1可以从衬底100突出。场绝缘膜110可以覆盖鳍状图案F1的侧表面的一部分。因为场绝缘膜110可以覆盖鳍状图案F1的侧表面的一部分，所以鳍状图案F1的至少一部分从场绝缘膜110向上突出。也就是说，第一鳍状有源图案的顶部表面的一部分可以从场绝缘膜110的顶部表面向上突出。
鳍状图案F1由场绝缘膜110限定。鳍状图案F1可以沿第一方向X延伸。场绝缘膜110例如可以包括但不限于氧化膜、氮化膜、氮氧化膜之一或其组合。
鳍状图案F1可以是衬底100的一部分，并且可以包括从衬底100生长的外延层。鳍状图案F1例如可以包括作为元素半导体材料的硅或锗。此外，鳍状图案F1可以包括化合物半导体，例如可以包括IV-IV族化合物半导体或III-V族化合物半导体。
具体地，以IV-IV族化合物半导体为例，鳍状图案F1可以是二元化合物、含有碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种的三元化合物、或这些元素掺杂有IV族元素的化合物。
以III-V族化合物半导体为例，鳍状图案F1可以是通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种结合而形成的二元化合物、三元化合物或四元化合物之一。
在本文描述的半导体器件中，可以将鳍状图案F1描述为包含硅的硅鳍状有源图案。
第一栅电极210可以形成为通过沿第二方向Y延伸而与鳍状图案F1相交。第一栅电极210可以形成在鳍状图案F1上和场绝缘膜110上。
第二栅电极220可以形成为通过沿第二方向Y延伸而与鳍状图案F1相交。第二栅电极220可以与第一栅电极210平行地形成。第二栅电极220可以形成在鳍状图案F1上和场绝缘膜110上。
第一栅电极210和第二栅电极220可以沿第一方向X布置。
第一栅电极210可以包括金属层MG1、MG2。如图所示，两个或更多个金属层MG1、MG2可以层压在第一栅电极210上。第一金属层MG1可以用于调整功函数，并且第二金属层MG2可以用于填充由第一金属层MG1所形成的空间。例如，第一金属层MG1可以包括氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)和碳化钽(TaC)中的至少一种。此外，第二金属层MG2可以包括钨(W)或铝(Al)。替代地，第一栅电极210可以由除了金属之外的硅(Si)、硅锗(SiGe)等制成。例如，第一栅电极210可以通过替代工艺形成，但是形成第一栅电极的方法不限于此。
第二栅电极220可以像第一栅电极210一样包括第一金属层MG1和第二金属层MG2。第二栅电极220的描述可以与第一栅电极210的描述基本上相同。
例如，第一栅电极210和第二栅电极220可以通过替代工艺(或后栅工艺工艺)形成，但是形成第一栅电极的方法不限于此。
虽然诸如第一和第二之类的术语在本文中用于描述具体实施方式中的各种元件、组件和/或部分，但是这些元件、组件和/或部分当然不受这些术语限制。这些术语仅用于将一个元件、组件或部分与另一个元件、组件或部分进行区分。因此，当然在本公开的技术范围内，本文中提到的第一元件、第一组件或第一部分还可以是第二元件、第二组件或第二部分。
栅极绝缘膜211、212可以形成在鳍状图案F1和第一栅电极210之间。栅极绝缘膜211、212可以包括界面膜211和高介电常数绝缘膜212。
界面膜211可以通过部分地氧化鳍状图案F1而形成。界面膜211可以沿从场绝缘膜110的顶部表面向上突出的鳍状图案F1的轮廓形成。当鳍状图案F1是包括硅的硅鳍状图案时，界面膜211可以包括氧化硅膜。
在图4中，界面膜211被示出为没有沿场绝缘膜110的顶部表面形成，但是本公开不限于此。根据形成界面膜211的方法，界面膜211还可以沿场绝缘膜110的顶部表面形成。
在一些方面中，即使场绝缘膜110包含氧化硅，场绝缘膜110中包含的氧化硅的物理性质也可以不同于界面膜211中包含的氧化硅膜的物理性质。在一些方面中，界面膜211可以沿场绝缘膜110的顶部表面形成。
高介电常数绝缘膜212可以形成在界面膜211和第一栅电极210之间。高介电常数绝缘膜212可以沿从场绝缘膜110的顶部表面向上突出的鳍状图案F1的轮廓形成。此外，高介电常数绝缘膜212可以形成在第一栅电极210和场绝缘膜110之间。
例如，高介电常数绝缘膜212可以包括但不限于氮氧化硅、氮化硅、氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物或铌酸铅锌中的一种或多种。
第二栅电极220也可以包括栅极绝缘膜221、222。第二栅电极220和栅极绝缘膜221、222的描述可以与第一栅电极210的栅极绝缘膜211、212的描述基本上相同。
第一栅极侧墙215可以形成在沿第二方向Y延伸的第一栅电极210的侧壁上。第二栅极侧墙225可以形成在沿第二方向Y延伸的第二栅电极220的侧壁上。
例如，第一栅极侧墙215和第二栅极侧墙225中的每一个可以包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)中的至少一种及其组合。第一栅极侧墙215和第二栅极侧墙225均被示出为单一膜，但是不限于此，它们当然均可以具有多膜结构。
在本文中，一个元件或层被称为在另一元件或层“之上”或“上”的情况包括一个元件或层刚好位于另一元件或层上方的情况以及在中间插入了另一层或另一元件的情况。同时，元件被称为“直接在上方”或“刚好在上方”的情况表示在中间没有插入另一元件或层的情况。
第一沟槽T1可以形成在第一栅电极210和第二栅电极220之间。更具体地，第一沟槽T1可以形成在层间绝缘膜190(在下面进行进一步讨论)两端彼此面对的第一栅极侧墙215和第二栅极侧墙225之间。
第一沟槽T1可以形成为具有第一宽度(图3的W11)。具体地，第一沟槽T1的第一宽度W11可以形成为小于彼此面对的第一栅电极210的侧壁和第二栅电极220的侧壁之间的宽度(图3的W14)，并且大于彼此面对的第一栅极侧墙215的外壁和第二栅极侧墙225的外壁之间的宽度W13。
第一沟槽T1可以不与第一栅电极210或第二栅电极220重叠。此外，第一沟槽T1的一个侧壁可以形成在第一栅极侧墙215或第二栅极侧墙225下方，以与第一栅极侧墙215或第二栅极侧墙225重叠。在一些方面中，第一沟槽T1的一个侧壁T1_L和第一栅极侧墙215的侧壁、以及第一沟槽T1的另一侧壁T1_R和第二栅极侧墙225的侧壁可以不对准在一行上。
第一沟槽T1彼此面对的侧壁之间的宽度可以形成为从鳍状图案F1的顶部到底部具有恒定的第一宽度W11。也就是说，第一沟槽T1的侧壁可以形成为从鳍状图案F1的上部沿向下的方向垂直地延伸。例如，第一沟槽T1的侧壁可以与衬底100的顶部表面垂直。然而，本公开不限于此，如以下将详细描述的，第一沟槽T1可以具有含有圆角的U形轮廓，或者可以具有含有斜角的轮廓。在一些方面中，第一沟槽T1彼此面对的侧壁的宽度可以朝最底部的表面减小。
第二沟槽T2可以形成在第一栅电极210和第二栅电极220之间。更具体地，第二沟槽T2可以形成在第一沟槽T1下方。第二沟槽T2也形成在鳍状图案F1中。在一些方面中，第二沟槽T2形成为比第一沟槽T1深，并且第一沟槽T1和第二沟槽T2或者其侧壁可以形成阶梯轮廓。
第二沟槽T2可以形成为具有第二宽度(图3的W12)，第二宽度小于第一沟槽T1的第一宽度W11。具体地，第二沟槽T2的第二宽度W12可以形成为小于彼此面对的第一栅极侧墙215的外壁和第二栅极侧墙225的外壁之间的宽度W13。
此外，第二沟槽T2可以形成为比第一沟槽T1深。例如，从鳍状图案F1的顶部表面测量的第二沟槽T2的深度D11+D12可以大于第一沟槽T1的底部表面的深度D11。
第二沟槽T2可以不与第一栅电极210或第二栅电极220重叠。此外，第二沟槽T2可以不与第一栅极侧墙215或第二栅极侧墙225重叠。
第二沟槽T2彼此面对的侧壁之间的宽度可以形成为从鳍状图案F1的顶部到底部的恒定的第二宽度W12。也就是说，第二沟槽T2的侧壁可以形成为从鳍状图案F1的上部沿向下的方向垂直地延伸。例如，第二沟槽T2的侧壁可以与衬底100的顶部表面垂直。然而，本公开不限于此，如以下将详细描述的，第二沟槽T2可以具有含有圆角的U形轮廓，或者可以具有含有斜角的轮廓。在一些方面中，第二沟槽T2彼此面对的侧壁的宽度可以朝最底部的表面减小。
因此，第一沟槽T1和第二沟槽T2可以在鳍状图案F1中形成中等凹陷结构。该中等凹陷结构的轮廓可以最小化栅电极和外延层之间的重叠，从而使得可以确保距晶体管的沟道足够的距离并改进半导体元件的特性。
从衬底100的顶部表面到第一沟槽T1的底部表面的高度h11可以大于到场绝缘膜110的顶部表面的高度h21。也就是说，第一沟槽T1可以形成在场绝缘膜110之上。
从衬底100的顶部表面到第二沟槽T2的底部表面的高度h12可以小于到场绝缘膜110的顶部表面的高度h21。也就是说，第二沟槽T2可以形成在第一沟槽T1中比场绝缘膜110的顶部表面深。然而如稍后将描述的，本公开不限于此。
外延层130可以形成在第一栅电极210和第二栅电极220之间的鳍状图案F1上。在一些方面中，外延层130可以沿第一沟槽T1和第二沟槽T2的轮廓一体地形成。在根据本公开多个方面的半导体器件中，外延层130可以是对形成在沟道区域上的第一栅电极210和第二栅电极220共同的共享源极/漏极。
外延层130的外周表面可以具有各种形状。例如，外延层130的外周表面可以是菱形形状、圆形形状和矩形形状中的至少一个。图4示出了菱形形状作为示例。
外延层130可以填充第一沟槽T1和第二沟槽T2。外延层130可以与第一栅极侧墙215的底部表面的至少一部分和第二栅极侧墙225的底部表面的至少一部分接触。
当根据本公开多个方面的半导体器件是PMOS晶体管时，外延层130可以包括压应力材料。例如，压应力材料可以是相比Si具有更大晶格常数的材料，例如可以是SiGe。例如，压应力材料可以通过对鳍状图案F1施加压应力来改善载流子在沟道区域中的迁移率。
替代地，当根据本公开多个方面的半导体器件是NMOS晶体管时，外延层130可以包括拉应力材料。例如，当鳍状图案F1是硅时，外延层130可以是具有小于硅的晶格常数的材料(例如，SiC)。例如，拉应力材料可以通过对鳍状图案F1施加拉应力来改善载流子在沟道区域中的迁移率。
层间绝缘膜190可以覆盖鳍状图案F1、外延层130等。虽然附图中没有明确地示出，但是层间绝缘膜190可以覆盖第一栅电极210、第二栅电极220、第一栅极侧墙215和第二栅极侧墙225。层间绝缘膜190可以形成在场绝缘膜110上。
例如，层间绝缘膜190可以包含氧化硅、氮化硅和介电常数低于氧化硅和氮氧化硅的低介电常数材料中的至少一种。例如，低介电常数材料可以包括但不限于可流动氧化物(FOX)、多琳硅氮烷(TOSZ)、未掺杂二氧化硅玻璃(USG)、硼硅酸盐玻璃(BSG)、磷光玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子增强四乙基正硅酸盐(PETEOS)、氟化硅酸盐玻璃(FSG)、碳掺杂氧化硅(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或其组合。
同时，参考图2的沿线B-B截取的截面图，鳍状图案F1可以包括彼此面对的第一侧壁F1a和第二侧壁F1b。第一侧壁F1a可以包括第一拐点P1，并且第二侧壁F1b可以包括第二拐点P2。第一拐点P1和第二拐点P2可以形成在同一平面上。在鳍状图案F1中，可以将比第一拐点P1和第二拐点P2高的部分定义为鳍高度。鳍状图案F1的鳍高度D21可以与从鳍状图案F1的顶部表面到第一沟槽T1的底部表面的深度D11相同。然而，本公开并不限于此。
比第一拐点P1和第二拐点P2低的那部分鳍状图案F1与场绝缘膜110接触，并且比第一拐点P1和第二拐点P2高的那部分第一鳍状图案110可以与表面膜211接触。然而，本公开并不限于此。
场绝缘膜110可以与鳍状图案F1的一部分接触。鳍状图案F1的第一侧壁F1a的一部分和鳍状图案F1的第二侧壁F1b的一部分可以与场绝缘膜110接触。
在一些方面中，从衬底100的顶部表面到第一拐点P1或第二拐点P2的高度h21可以与从衬底100的顶部表面到第一沟槽T1的底部表面的高度h11相同。也就是说，第一拐点P1或第二拐点P2和第一沟槽T1的底部表面可以设置在同一平面上。在这种情况下，第二沟槽T2可以位于第一拐点P1或第二拐点P2之下。也就是说，从衬底100的顶部表面到第一拐点P1或第二拐点P2的高度h21可以大于从衬底100的顶部表面到第二沟槽T2的底部表面的高度h12。然而，本公开并不限于此。
此外，在一些方面中，从衬底100的顶部表面到第一拐点P1或第二拐点P2的高度h21可以大于从衬底100的顶部表面到场绝缘膜110的顶部表面的高度h22。在这种情况下，从衬底100的顶部表面到场绝缘膜110的顶部表面的高度h22小于到第一沟槽T1的底部表面的高度h11，并且可以大于到第二沟槽T2的底部表面的高度h12。然而，本公开并不限于此。第一拐点P1或第二拐点P2和场绝缘膜110的顶部表面可以设置在同一平面上，或者场绝缘膜110的顶部表面可以设置在第一拐点P1或第二拐点P2之上。
参考图4，半导体器件的外延层130的外周表面可以包括菱形形状。外延层130可以形成在与从鳍状图案F1的顶部表面到第二沟槽T2的底部表面的深度D11+D12相同的高度处。
此时，基于衬底100，到外延层130的底部表面的高度h12可以小于到场绝缘膜110的顶部表面的高度h22。此外，场绝缘膜110的顶部表面可以高于场绝缘膜110的顶部表面与鳍状图案F1接触的点。也就是说，场绝缘膜110的顶部表面可以随着其更靠近鳍状图案F1而更靠近衬底100的顶部表面。然而，本公开并不限于此。
同时，鳍状图案F1可以由第一深度h22-h23的浅沟槽ST限定，并且有源区域可以由比浅沟槽ST深的第二深度h22的深沟槽DT限定。
在根据本公开多个方面的半导体器件中，浅沟槽ST和深沟槽DT可以布置在鳍状图案F1的两侧上。
浅沟槽ST和深沟槽DT可以彼此紧邻地设置。这里，表述“紧邻”可以表示在深沟槽DT和浅沟槽ST之间没有设置另一个浅沟槽。
场绝缘膜110可以形成为填充浅沟槽ST的一部分和深沟槽DT的一部分。
如图2所示，有源区域中形成的鳍状图案的数量可以是一个，并且鳍状图案F1的第一侧壁F1a和鳍状图案F1的第二侧壁F1b中的每一个可以通过浅沟槽ST的底部而连接到深沟槽DT。
虽然附图中没有明确地示出，但是半导体器件可以包括形成为从浅沟槽ST的底部突出的突出结构。该突出结构可以位于第一浅沟槽ST1和深沟槽DT之间的边界上。
图5是用于解释根据本公开一些方面的半导体器件的截面图。下文中为了便于说明，将主要描述与参考图1至图4所述不同的部分。
参考图5，根据本公开的一些方面，半导体器件的外延层130的外周表面可以包括六角形形状。在一些方面中，外延层130的顶部表面的长度W21可以小于外延层130的底部表面的长度W22。然而本公开不限于此，并且由此可以通过理论形状的图示来获得外延层130的形状。在所形成产品的情况下，外延层130的每个角部可以形成为圆形。
图6是用于说明根据本公开一些方面的半导体器件的截面图。下文中为了便于说明，将主要描述与参考图1至图4所述不同的部分。
参考图6，根据本公开的一些方面，半导体器件的外延层130可以包括第一外延层132、第二外延层134和第三外延层136。
第一外延层132可以形成在鳍状图案F1的顶部表面上，且其外周表面可以形成为圆形的半圆形状。可以在生长外延层130的中间步骤形成第一外延层132。
第二外延层134可以形成为覆盖第一外延层132的顶部表面，并且第二外延层134的外周表面可以是菱形形状、圆形形状和矩形形状中的至少一种。图6示出了菱形形状作为示例，但是本公开不限于此。
第三外延层136可以形成为覆盖第二外延层134的顶部表面，并且可以以恒定厚度在第二外延层134的外周表面上共形地形成。
第一至第三外延层132、134、136可以按照不同的工艺形成。作为在鳍状图案F1上生长外延层130的方法，可以使用固相外延技术(SPE)、液相外延技术(LPE)和气相外延技术(VPE)中的任何一种。然而，本公开并不限于此。
图7是用于说明根据本公开一些方面的半导体器件的截面图。下文中为了便于说明，将主要描述与参考图1至图4所述不同的部分。
参考图7，根据本公开的一些方面，半导体器件可以与以上参考图1至图4所述的半导体器件基本上相似。然而，第一沟槽T1可以具有宽度朝鳍状图案F1的最顶部表面减小的形状。在一些方面中，第一沟槽T1的每个角部可以具有圆形形状、倾斜形状或下颚结构形状。
类似地，第二沟槽T2的每个角部可以具有圆形形状或倾斜形状。
在一些方面中，外延层130可以不与第一栅极侧墙215或第二栅极侧墙225的底部表面接触。
第一沟槽T1和第二沟槽T2的这种轮廓可以使示例实施例的半导体器件中的栅电极和外延层之间的重叠最小化，还可以通过确保距晶体管沟道的恒定距离来减少栅电极和外延层之间的短沟道余量，并且可以相应地改善半导体元件的特性。
图8是用于说明根据本公开一些方面的半导体器件的截面图。下文中为了便于说明，将主要描述与参考图1至图4所述不同的部分。
参考图8，根据本公开的一些方面，在半导体器件中，外延层130可以是升高的源极/漏极。也就是说，外延层130的最顶部表面可以从鳍状图案F1的顶部表面向上突出。此外，外延层130的最顶部表面可以形成在第一栅电极210和第二栅电极220的底部表面之上。外延层130可以与第一栅极侧墙215或第二栅极侧墙225的侧壁的底部接触。然而，本公开并不限于此。
图9和图10是用于解释根据本公开一些方面的半导体器件的截面图。下文中为了便于说明，将主要描述与参考图1至图4所述不同的部分。
参考图9，根据本公开的一些方面，半导体器件的场绝缘膜110可以与鳍状图案F1的一部分接触。鳍状图案F1的第一侧壁F1a的一部分和鳍状图案F1的第二侧壁F1b的一部分可以与场绝缘膜110接触。
在一些方面中，从衬底100的顶部表面到场绝缘膜110的顶部表面的高度h3可以小于从衬底100的顶部表面到第二沟槽T2的底部表面的高度h12。也就是说，场绝缘膜110的顶部表面可以位于第二沟槽T2的底部表面之下。
因此，从衬底100的顶部表面到第一沟槽T1b的顶部表面的高度h11大于从衬底100的顶部表面到场绝缘膜110的顶部表面的高度h3。即使在这种情况下，第一拐点P1或第二拐点P2和场绝缘膜110的顶部表面可以设置在同一平面上。然而，本公开并不限于此。
参考图10，根据本公开的一些方面，半导体器件的外延层130的外周表面可以包括菱形形状，并且外延层130可以形成在与从鳍状图案F1的顶部表面到第二沟槽T2的底部表面的深度D11+D12相同的高度处。
在一些方面中，基于衬底100，到外延层130的底部表面的高度h12可以大于到场绝缘膜110的顶部表面的高度h3。也就是说，场绝缘膜110的顶部表面可以低于场绝缘膜110的顶部表面和鳍状图案F1彼此接触的点。在一些方面中，场绝缘膜110的顶部表面可以随着其更靠近鳍状图案F1而远离衬底100的顶部表面。然而，本公开并不限于此。
图11是用于说明根据本公开一些方面的半导体器件的截面图。下文中，为了便于说明，将主要描述与参考图9和图10所述不同的部分。
参考图11，根据本公开的一些方面，半导体器件的外延层130可以覆盖鳍状图案F1的侧表面的一部分。具体地，外延层130可以通过外延生长工艺从鳍状图案F1的侧面上部和鳍状图案F1的顶部表面形成。因此，外延层130可以与鳍状图案F1的侧面上部和鳍状图案F1的顶部表面接触。因此，根据本公开多个方面的半导体器件可以确保宽面积的源极/漏极区域，并且也可以改善半导体器件的操作特性。
外延层130的外周表面可以包括菱形形状。然而，本公开不限于此，且可以包括多边形形状、椭圆形形状等。沿第三方向(Z轴)测量的外延层130的高度可以形成为大于从鳍状图案F1的顶部表面到第二沟槽T2的底部表面的深度(图9的D11+D12)。
基于衬底100，到外延层130的底部表面的高度h12可以大于到场绝缘膜110的顶部表面的高度h3。也就是说，场绝缘膜110的顶部表面可以低于场绝缘膜110的顶部表面和鳍状图案F1彼此接触的点。在一些方面中，场绝缘膜110的顶部表面可以随着其更靠近鳍状图案F1的顶部表面而形成为更靠近衬底100的顶部表面。在一些方面中，外延层130的一部分可以位于场绝缘膜110的顶部表面之下。然而，本公开并不限于此。
图12是用于说明根据本公开一些方面的半导体器件的布局图。下文中，为了便于说明，将主要描述与参考图1至图4所述不同的部分。
图12是示出了X-Y平面以说明鳍状图案F1、第一栅极侧墙215和第二栅极侧墙225的截面的视图。
参考图12，根据本公开的一些方面，半导体器件的第一栅极侧墙215可以包括第一子栅极侧墙215_1和第二子栅极侧墙215_2。
第一子栅极侧墙215_1可以形成在第一栅电极210的侧壁上，并形成在鳍状图案F1的第一侧壁F1a上以与第一侧壁F1a的一部分接触。第二子栅极侧墙215_2可以形成在第一栅电极210的侧壁上，并形成在鳍状图案F1的第二侧壁F1b上以与第二侧壁F1b的一部分接触。
类似地，第二栅极侧墙225可以包括第三子栅极侧墙225_1和第四子栅极侧墙225_2。第三子栅极侧墙225_1可以形成在第二栅电极220的侧壁上，并可以形成在鳍状图案F1的第一侧壁F1a上以与第一侧壁F1a的一部分接触。第四子栅极侧墙225_2可以形成在第二栅电极220的侧壁上，并形成在鳍状图案F1的第二侧壁F1b上以与第二侧壁F1b的一部分接触。
第一沟槽T1可以形成在第一子栅极侧墙215_1和第二子栅极侧墙215_2之间以及第三子栅极侧墙225_1和第四子栅极侧墙225_2之间。
在形成第一沟槽T1的工艺中，可以与鳍状图案F1一起刻蚀与鳍状图案F1接触的第一栅极侧墙215的一部分和第二栅极侧墙225的一部分。结果，在第一沟槽T1、第一栅极侧墙215和第二栅极侧墙225彼此重叠的区域中，可以扩大第一沟槽T1的间隔。
例如，沿第二方向Y测量的第一子栅极侧墙215_1和第二子栅极侧墙215_2之间的第一间隔D31可以形成为大于在同一平面内沿第二方向Y测量的鳍状图案F1的第一侧壁F1a和第二侧壁F1b之间的第二间隔D32。因此，沿第二方向Y测量的外延层130的厚度可以形成为大于沿第二方向Y测量的鳍状图案F1的厚度。
在一些方面中，第一子栅极侧墙215_1和第二子栅极侧墙215_2的截面可以具有阶梯轮廓。
第一沟槽T1可以形成在第一栅电极210和第二栅电极220之间。更具体地，第一沟槽T1可以形成在彼此面对的第一栅极侧墙215和第二栅极侧墙225之间。
第一沟槽T1可以形成为具有第一宽度W11。在一些方面中，第一沟槽T1的第一宽度W11可以形成为小于彼此面对的第一栅电极210的侧壁和第二栅电极220的侧壁之间的宽度W14，并且大于彼此面对的第一栅极侧墙215的外壁和第二栅极侧墙225的外壁之间的宽度W13。
第二沟槽T2可以形成在第一沟槽T1的中心处。第二沟槽T2可以形成在鳍状图案F1内。在一些方面中，第二沟槽T2可以形成为比第一沟槽T1深，并且第一沟槽T1和第二沟槽T2可以形成阶梯轮廓。
第二沟槽T2可以形成为具有第二宽度W12，该第二宽度小于第一沟槽T1的第一宽度W11。具体地，第二沟槽T2的第二宽度W12可以形成为小于彼此面对的第一栅极侧墙215的外壁和第二栅极侧墙225的外壁之间的宽度W13。
沿第二方向Y测量的第二沟槽T2的宽度D33可以形成为等于或大于在同一平面内沿第二方向Y测量的鳍状图案F1的第一侧壁F1a和第二侧壁F1b之间的第二间隔D32。此外，沿第二方向Y测量的第二沟槽T2的宽度D33可以小于在同一平面内沿第二方向Y测量的第一沟槽T1的第一间隔D31。然而，本公开并不限于此。
外延层130形成在第一栅电极210和第二栅电极220之间的鳍状图案F1上。此时，外延层130可以沿第一沟槽T1和第二沟槽T2的轮廓一体地形成。
沿第二方向Y测量的外延层130的截面可以大于鳍状图案F1的截面。外延层130的一部分可以与鳍状图案F1接触，并且与外延层130接触的鳍状图案F1的截面可以形成为大于鳍状图案F1的截面。外延层130形成在第一栅极侧墙215和第二栅极侧墙225之间，并且可以与第一栅极侧墙215和第二栅极侧墙225的外表面接触。
因此，半导体器件的第一沟槽T1和第二沟槽T2的中等凹陷结构的轮廓可以最小化栅电极和外延层之间的重叠，并且可以确保距晶体管沟道足够的距离，从而改善元件特征。
图13是用于说明根据本公开一些方面的半导体器件的布局图。下文中，为了便于说明，将主要描述与参考图1至图12所述不同的部分。
参考图13，根据本公开的一些方面，第一子栅极侧墙215_1或第二子栅极侧墙215_2的截面可以与第一栅电极210的侧壁形成锐角。例如，第一子栅极侧墙215_1的截面215_1S和第一栅电极210的侧壁具有第一角度θ1。第一角度θ1可以小于直角。
第二子栅极侧墙215_2可以设置为基于鳍状图案F1与第一子栅极侧墙215_1对称。
因此，沿第二方向Y测量的外延层130的厚度可以随着其更靠近鳍状图案F1而减小。类似地，第一子栅极侧墙215_1和第二子栅极侧墙215_2之间的距离可以随着其更靠近鳍状图案F1而减小。
虽然附图中没有明确地示出，但是第一子栅极侧墙215_1和第二子栅极侧墙215_2之间的最短间隔可以大于在同一平面内沿第二方向Y测量的鳍状图案F1的第一侧壁F1a和第二侧壁F1b之间的第二间隔。然而，本公开并不限于此。
图14是用于说明根据本公开一些方面的半导体器件的布局图。下文中，为了便于说明，将主要描述与参考图1至图12所述不同的部分。
参考图14，根据本公开的一些方面，第一栅极侧墙215的外表面和第二栅极侧墙225的外表面可以具有曲面轮廓。因此，第一沟槽T1和第二沟槽T2可以具有凸曲面的轮廓，而鳍状图案F1的截面的一部分也可以具有凹曲面的轮廓。
此时，第二沟槽T2形成在第一沟槽T1的中心处，并且可以具有圆形或椭圆形截面。
第一栅极侧墙215的第一子栅极侧墙215_1的一部分可以具有随着其更靠近鳍状图案F1而变薄的厚度。第一子栅极侧墙215_1和第二子栅极侧墙215_2可以形成为基于鳍状图案F1对称。此外，第一栅极侧墙215和第二栅极侧墙225可以形成为基于第二沟槽T2对称。
因此，第一栅极侧墙215和第二栅极侧墙225之间的距离随着其更靠近鳍状图案F1而减小。例如，在鳍状图案F1附近的位置处测量的第一栅极侧墙215和第二栅极侧墙225之间的第二距离W32可以大于在远离鳍状图案F1的位置处测量的第一栅极侧墙215和第二栅极侧墙225之间的第一距离W31。然而，本公开并不限于此。
尽管已经参照本公开的示例性实施例示出并描述了本公开的多个方面，但是本领域普通技术人员将理解，在不背离如由所附权利要求所限定的本公开的范围的前提下，可以进行形式和细节上的各种改变。因此，期望本公开在所有方面被认为是说明性的而不是限制性的，参考所附权利要求而不是前述描述来表示所要求保护的范围。

Claims (18)

1.一种半导体器件，包括：
鳍状图案，所述鳍状图案沿第一方向延伸并且包括彼此面对的第一侧壁和第二侧壁；
第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极沿与第一方向不同的第二方向延伸并且彼此间隔开；
第一栅极侧墙，位于第一栅电极的侧壁上；
第二栅极侧墙，位于第二栅电极的侧壁上；
所述鳍状图案中的第一沟槽，位于第一栅电极和第二栅电极之间，所述第一沟槽具有第一宽度；以及
所述鳍状图案中并且位于第一沟槽下方的第二沟槽，所述第二沟槽具有小于第一宽度的第二宽度，
其中，所述鳍状图案包括位于所述鳍状图案的第一侧壁上的第一拐点和位于所述鳍状图案的第二侧壁上的第二拐点，
其中，所述第二沟槽的底部表面低于所述第一拐点和第二拐点，以及
其中，所述第二沟槽中的外延层的底部表面低于所述半导体器件的场绝缘膜的顶部表面。
2.根据权利要求1所述的半导体器件，其中所述第二沟槽的第二宽度小于所述第一栅极侧墙的外壁和所述第二栅极侧墙的外壁之间的宽度。
3.根据权利要求2所述的半导体器件，其中所述第一沟槽的第一宽度小于所述第一栅电极的侧壁和所述第二栅电极的侧壁之间的宽度，以及
其中所述第一沟槽的第一宽度大于所述第一栅极侧墙的外壁和所述第二栅极侧墙的外壁之间的宽度。
4.根据权利要求3所述的半导体器件，其中，所述外延层在所述第一沟槽中，并且其中所述第一沟槽的第一宽度大于所述第一沟槽中的所述外延层的最顶部表面的宽度。
5.根据权利要求1所述的半导体器件，其中所述第一拐点和所述第二拐点位于与所述第一沟槽的底部表面相同的平面上。
6.根据权利要求1所述的半导体器件，其中从所述鳍状图案的顶部表面到所述第二沟槽的底部表面的第一深度大于从所述鳍状图案的顶部表面到所述第一沟槽的底部表面的第二深度。
7.根据权利要求1所述的半导体器件，还包括：
所述场绝缘膜，所述场绝缘膜覆盖所述鳍状图案的侧表面，
其中所述场绝缘膜的顶部表面高于所述第二沟槽的底部表面。
8.根据权利要求7所述的半导体器件，其中，所述外延层在所述第一沟槽中，并且其中所述场绝缘膜的顶部表面低于所述第一沟槽中的所述外延层的顶部表面。
9.根据权利要求1所述的半导体器件，还包括：
所述场绝缘膜，所述场绝缘膜覆盖所述鳍状图案的侧表面，
其中所述场绝缘膜的顶部表面低于所述第一沟槽的底部表面。
10.一种半导体器件，包括：
鳍状图案，所述鳍状图案沿第一方向延伸并且包括彼此面对的第一侧壁和第二侧壁；
第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极沿与第一方向不同的第二方向延伸并且彼此间隔开；
第一栅极侧墙，所述第一栅极侧墙位于所述第一栅电极的侧壁上，并且包括位于所述鳍状图案的第一侧壁上的第一子栅极侧墙和位于所述鳍状图案的第二侧壁上的第二子栅极侧墙；
所述鳍状图案中的第一沟槽，所述第一沟槽位于所述第一栅电极和所述第二栅电极之间，所述第一沟槽具有第一宽度；以及
所述鳍状图案中的第二沟槽，所述第二沟槽位于第一沟槽下方，所述第二沟槽具有小于第一宽度的第二宽度，
其中，沿第二方向测量的所述第一子栅极侧墙和所述第二子栅极侧墙之间的第一间隔大于在同一平面内沿所述第二方向测量的所述鳍状图案的第一侧壁和第二侧壁之间的第二间隔。
11.根据权利要求10所述的半导体器件，其中，所述第一间隔大于在同一平面内沿所述第二方向测量的所述第二沟槽的第二宽度。
12.根据权利要求10所述的半导体器件，其中所述第一子栅极侧墙和所述第一栅电极的侧壁的相交处形成锐角。
13.根据权利要求10所述的半导体器件，还包括：
第二栅极侧墙，位于所述第二栅电极的侧壁上且与所述第一栅极侧墙相对，
其中所述第二沟槽的第二宽度小于彼此面对的所述第一栅极侧墙的外壁和所述第二栅极侧墙的外壁之间的宽度。
14.根据权利要求13所述的半导体器件，其中沿所述第二方向测量的所述第一栅极侧墙和所述第二栅极侧墙之间的距离随着更靠近所述鳍状图案而减小。
15.一种半导体器件，包括：
鳍状图案，沿第一方向延伸并且包括第一侧壁和第二侧壁；
第一栅电极和第二栅电极，沿与第一方向不同的第二方向延伸并且彼此间隔开；
第一栅极侧墙，位于第一栅电极的侧壁上；
第二栅极侧墙，位于第二栅电极的侧壁上；
所述鳍状图案中的沟槽，位于所述第一栅电极和所述第二栅电极之间，所述沟槽具有阶梯轮廓；
场绝缘膜，所述场绝缘膜覆盖所述鳍状图案的侧表面，
其中，所述沟槽包括具有第一宽度的第一部分和位于所述第一部分下方且具有小于所述第一宽度的第二宽度的第二部分，
其中所述鳍状图案包括位于所述鳍状图案的第一侧壁上的第一拐点和位于所述鳍状图案的第二侧壁上的第二拐点，
其中所述沟槽的第二部分的底部表面低于所述第一拐点和所述第二拐点，以及
其中所述场绝缘膜的顶部表面高于所述沟槽的第二部分中的外延层的顶部表面。
16.根据权利要求15所述的半导体器件，其中所述场绝缘膜包括以下项中的一种：氧化膜、氮化膜、氮氧化膜或其组合。
17.根据权利要求15所述的半导体器件，其中所述第一部分在宽度上从所述第一部分的底部表面处的第一宽度减小到所述第一部分在所述鳍状图案的最顶部表面处的另一宽度。
18.根据权利要求15所述的半导体器件，还包括：层间绝缘膜，位于所述第一栅极侧墙和所述第二栅极侧墙之间。
CN201710684495.8A 2016-09-02 2017-08-11 半导体器件 Active CN107799597B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160112897A KR102552949B1 (ko) 2016-09-02 2016-09-02 반도체 장치
KR10-2016-0112897 2016-09-02

Publications (2)

Publication Number Publication Date
CN107799597A CN107799597A (zh) 2018-03-13
CN107799597B true CN107799597B (zh) 2022-08-09

Family

ID=61280813

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710684495.8A Active CN107799597B (zh) 2016-09-02 2017-08-11 半导体器件

Country Status (3)

Country Link
US (1) US10002967B2 (zh)
KR (1) KR102552949B1 (zh)
CN (1) CN107799597B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102330087B1 (ko) * 2017-04-03 2021-11-22 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN110246803A (zh) 2018-03-08 2019-09-17 联华电子股份有限公司 半导体元件及其制作方法
KR102460847B1 (ko) * 2018-05-25 2022-10-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11075269B2 (en) 2018-11-30 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347717A (zh) * 2013-08-07 2015-02-11 三星电子株式会社 半导体器件及其制造方法
CN105826385A (zh) * 2015-01-27 2016-08-03 三星电子株式会社 制造具有鳍形图案的半导体器件的方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100532488B1 (ko) * 2003-12-30 2005-12-01 삼성전자주식회사 플래시 메모리 소자 및 그 제조 방법
KR100699843B1 (ko) * 2005-06-09 2007-03-27 삼성전자주식회사 트렌치 분리영역을 갖는 모스 전계효과 트랜지스터 및 그제조방법
US7816729B2 (en) * 2006-08-08 2010-10-19 Fwu-Iuan Hshieh Trenched MOSFET device with trenched contacts
KR100906648B1 (ko) 2008-01-03 2009-07-07 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법
US20090189201A1 (en) * 2008-01-24 2009-07-30 Chorng-Ping Chang Inward dielectric spacers for replacement gate integration scheme
KR101040367B1 (ko) * 2008-12-26 2011-06-10 주식회사 하이닉스반도체 새들 핀 트랜지스터를 구비하는 반도체소자 및 그 제조방법
US8796759B2 (en) * 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8405155B2 (en) 2010-09-23 2013-03-26 United Microelectronics Corp. Semiconductor structure with gate structure, source/drain region and recess filling with epitaxial layer
US8709897B2 (en) 2010-11-30 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. High performance strained source-drain structure and method of fabricating the same
US9076817B2 (en) 2011-08-04 2015-07-07 International Business Machines Corporation Epitaxial extension CMOS transistor
JP2013149686A (ja) * 2012-01-17 2013-08-01 Elpida Memory Inc 半導体装置
US8872284B2 (en) * 2012-03-20 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with metal gate stressor
US8895395B1 (en) 2013-06-06 2014-11-25 International Business Machines Corporation Reduced resistance SiGe FinFET devices and method of forming same
CN104576384A (zh) * 2013-10-14 2015-04-29 中国科学院微电子研究所 一种finfet结构及其制造方法
KR102105363B1 (ko) 2013-11-21 2020-04-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN105723515B (zh) * 2013-12-18 2019-11-05 英特尔公司 通过增大有效栅极长度来改进栅极对晶体管沟道的控制的技术
CN104733316B (zh) * 2013-12-20 2018-03-30 中芯国际集成电路制造(上海)有限公司 FinFET器件及其形成方法
US10164107B2 (en) * 2014-01-24 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with laterally extended portion
US9853154B2 (en) * 2014-01-24 2017-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with downward tapered region under facet region
US9184290B2 (en) 2014-04-02 2015-11-10 International Business Machines Corporation Method of forming well-controlled extension profile in MOSFET by silicon germanium based sacrificial layer
KR102146469B1 (ko) * 2014-04-30 2020-08-21 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
KR102158962B1 (ko) * 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102265687B1 (ko) 2014-07-25 2021-06-18 삼성전자주식회사 반도체 소자의 제조 방법
CN105448737A (zh) 2014-09-30 2016-03-30 联华电子股份有限公司 用以形成硅凹槽的蚀刻制作工艺方法与鳍式场效晶体管
US9613813B2 (en) * 2014-11-06 2017-04-04 Varian Semiconductor Equipment Associates, Inc. Method for improving critical dimension variability by implanting argon or silicon ions into a patterned mask
KR102284888B1 (ko) * 2015-01-15 2021-08-02 삼성전자주식회사 반도체 장치
US9691901B2 (en) * 2015-10-02 2017-06-27 United Microelectronics Corp. Semiconductor device
US10163916B2 (en) * 2015-12-16 2018-12-25 NEO Semiconductor, Inc. Compact anti-fuse memory cell using CMOS process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347717A (zh) * 2013-08-07 2015-02-11 三星电子株式会社 半导体器件及其制造方法
CN105826385A (zh) * 2015-01-27 2016-08-03 三星电子株式会社 制造具有鳍形图案的半导体器件的方法

Also Published As

Publication number Publication date
CN107799597A (zh) 2018-03-13
KR102552949B1 (ko) 2023-07-06
KR20180026037A (ko) 2018-03-12
US20180069125A1 (en) 2018-03-08
US10002967B2 (en) 2018-06-19

Similar Documents

Publication Publication Date Title
CN109801913B (zh) 半导体器件
US11705503B2 (en) Semiconductor device including non-sacrificial gate spacers and method of fabricating the same
US11804490B2 (en) Method for fabricating semiconductor device
US10431673B2 (en) Semiconductor devices
KR102343209B1 (ko) 반도체 장치 및 그 제조 방법
US10181510B2 (en) Semiconductor device and method for fabricating the same
KR102429611B1 (ko) 반도체 장치 제조 방법
CN107799597B (zh) 半导体器件
US11211497B2 (en) Semiconductor device
US10840139B2 (en) Semiconductor device and method for fabricating the same
US20210020636A1 (en) Semiconductor device and method for fabricating the same
US10811541B2 (en) Semiconductor device having germanium containing active pattern and method for fabricating the same
US10714599B2 (en) Semiconductor device and method for fabricating the same
US10741659B2 (en) Semiconductor device
US11799004B2 (en) Semiconductor device
KR20190055397A (ko) 반도체 장치
US10910374B2 (en) Semiconductor device
TWI830820B (zh) 半導體裝置
US20230395662A1 (en) Semiconductor devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant