KR20190055397A - 반도체 장치 - Google Patents

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KR20190055397A
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Abstract

반도체 장치가 제공된다. 반도체 장치는, 기판 상에 제1 방향으로 연장되는 제1 액티브 영역, 상기 기판 상에 상기 제1 방향으로 연장되고, 상기 제1 액티브 영역과 나란히 배치되는 제2 액티브 영역, 상기 제1 액티브 영역과 상기 제2 액티브 영역 사이에 배치되는 소자 분리 영역, 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 및 제2 액티브 영역과 교차하는 게이트 구조물, 상기 게이트 구조물과 상기 제1 방향으로 이격되고, 상기 제1 액티브 영역, 상기 소자 분리 영역 및 상기 제2 액티브 영역 상에 배치되는 하부 컨택, 및 상기 제1 액티브 영역과 상기 제2 액티브 영역 사이에서 상기 하부 컨택 상에 배치되는 상부 컨택을 포함하되, 상기 제1 액티브 영역 상에 배치된 상기 하부 컨택의 상기 제1 방향의 폭은 상기 소자 분리 영역 상에 배치된 상기 하부 컨택의 상기 제1 방향의 폭보다 작다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 과제는, 액티브 영역 상에 배치된 하부 컨택의 폭을 소자 분리 영역 상에 배치된 하부 컨택의 폭보다 작게 형성하여 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 소자 분리 영역 상에서 상부 컨택의 폭을 하부 컨택의 폭보다 작게 형성하여 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 기판 상에 제1 방향으로 연장되는 제1 액티브 영역, 상기 기판 상에 상기 제1 방향으로 연장되고, 상기 제1 액티브 영역과 나란히 배치되는 제2 액티브 영역, 상기 제1 액티브 영역과 상기 제2 액티브 영역 사이에 배치되는 소자 분리 영역, 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 및 제2 액티브 영역과 교차하는 게이트 구조물, 상기 게이트 구조물과 상기 제1 방향으로 이격되고, 상기 제1 액티브 영역, 상기 소자 분리 영역 및 상기 제2 액티브 영역 상에 배치되는 하부 컨택, 및 상기 제1 액티브 영역과 상기 제2 액티브 영역 사이에서 상기 하부 컨택 상에 배치되는 상부 컨택을 포함하되, 상기 제1 액티브 영역 상에 배치된 상기 하부 컨택의 상기 제1 방향의 폭은 상기 소자 분리 영역 상에 배치된 상기 하부 컨택의 상기 제1 방향의 폭보다 작다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 기판 상에 제1 방향으로 연장되는 제1 액티브 영역, 상기 기판 상에 상기 제1 방향으로 연장되고, 상기 제1 액티브 영역과 나란히 배치되는 제2 액티브 영역, 상기 제1 액티브 영역과 상기 제2 액티브 영역 사이에 배치되는 소자 분리 영역, 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 및 제2 액티브 영역과 교차하는 제1 게이트 구조물, 상기 제2 방향으로 연장되고, 상기 제1 및 제2 액티브 영역과 교차하고, 상기 제1 게이트 구조물과 상기 제1 방향으로 이격된 제2 게이트 구조물, 상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에서, 상기 제1 액티브 영역 상에 배치되는 제1 부분, 상기 소자 분리 영역 상에 배치되는 제2 부분 및 상기 제2 액티브 영역 상에 배치되는 제3 부분을 포함하는 하부 컨택, 및 상기 하부 컨택의 상기 제2 부분 상에 배치되고, 상기 제1 방향의 폭이 상기 하부 컨택의 상기 제2 부분의 상기 제1 방향의 폭보다 작은 상부 컨택을 포함하되, 상기 하부 컨택의 상기 제1 부분의 상기 제1 방향의 폭은 상기 하부 컨택의 상기 제2 부분의 상기 제1 방향의 폭보다 작다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 기판 상에 각각 제1 방향으로 연장되고, 상기 제1 방향과 다른 제2 방향으로 순차적으로 이격되어 배치되는 제1 내지 제4 액티브 영역, 상기 제2 방향으로 연장되고, 상기 제1 내지 제4 액티브 영역과 교차하는 게이트 구조물, 상기 제1 액티브 영역과 상기 제2 액티브 영역 사이에 배치되는 제1 소자 분리 영역, 상기 제2 액티브 영역과 상기 제3 액티브 영역 사이에 배치되는 제2 소자 분리 영역, 상기 제3 액티브 영역과 상기 제4 액티브 영역 사이에 배치되는 제3 소자 분리 영역, 상기 게이트 구조물과 상기 제1 방향으로 이격되고, 상기 제1 내지 제4 액티브 영역 및 상기 제1 내지 제3 소자 분리 영역 상에 배치되는 하부 컨택, 상기 제1 소자 분리 영역과 오버랩되는 상기 하부 컨택 상에 배치되는 제1 상부 컨택, 상기 제2 소자 분리 영역과 오버랩되는 상기 하부 컨택 상에 배치되는 제2 상부 컨택, 및 상기 제3 소자 분리 영역과 오버랩되는 상기 하부 컨택 상에 배치되는 제3 상부 컨택을 포함하되, 상기 제1 내지 제4 액티브 영역 각각과 오버랩되는 상기 하부 컨택의 상기 제1 방향의 폭은 상기 제1 내지 제3 소자 분리 영역 각각과 오버랩되는 상기 하부 컨택의 상기 제1 방향의 폭보다 작다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A 선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B 선을 따라 절단한 단면도이다.
도 4는 도 1의 C-C 선을 따라 절단한 단면도이다.
도 5 내지 도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 11은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
이하에서, 도 1 내지 도 4를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A 선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B 선을 따라 절단한 단면도이다. 도 4는 도 1의 C-C 선을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 액티브 영역(AR1), 제2 액티브 영역(AR2), 제1 소자 분리 영역(STI1), 제1 내지 제4 핀형 패턴(F1, F2, F3, F4), 제1 게이트 구조물(110), 제2 게이트 구조물(120), 하부 컨택(130), 상부 컨택(140), 제1 층간 절연막(150), 제2 층간 절연막(160) 및 소오스/드레인 영역(170)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 액티브 영역(AR1)은 기판(100) 상에 제1 방향(X)으로 연장되도록 배치될 수 있다. 제2 액티브 영역(AR2)은 기판(100) 상에 제1 방향(X)으로 연장되도록 배치되고, 제1 액티브 영역(AR1)과 나란히 배치될 수 있다. 즉, 제2 액티브 영역(AR2)은 제1 액티브 영역(AR1)과 제2 방향(Y)으로 이격되어 배치될 수 있다.
소자 분리 영역(STI1)은 기판(100) 상에서 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이에 배치될 수 있다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 제1 액티브 영역(AR1) 상에 제1 방향(X)으로 연장되고, 제1 액티브 영역(AR1)으로부터 돌출되도록 배치될 수 있다. 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 서로 제2 방향(Y)으로 이격되어 배치될 수 있다.
제3 핀형 패턴(F3) 및 제4 핀형 패턴(F4)은 제2 액티브 영역(AR2) 상에 제1 방향(X)으로 연장되고, 제2 액티브 영역(AR2)으로부터 돌출되도록 배치될 수 있다. 제3 핀형 패턴(F3) 및 제4 핀형 패턴(F4)은 서로 제2 방향(Y)으로 이격되어 배치될 수 있다.
도 1에서, 제1 액티브 영역(AR1) 상에 2개의 핀형 패턴(F1, F2)이 배치되고, 제2 액티브 영역(AR2) 상에 2개의 핀형 패턴(F3, F4)이 배치되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2) 상에 각각 배치되는 핀형 패턴의 개수는 다를 수 있다.
제1 내지 제4 핀형 패턴(F1, F2, F3, F4)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제4 핀형 패턴(F1, F2, F3, F4)은 서로 동일한 물질을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 내지 제4 핀형 패턴(F1, F2, F3, F4)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 내지 제4 핀형 패턴(F1, F2, F3, F4)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 내지 제4 핀형 패턴(F1, F2, F3, F4)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 내지 제4 핀형 패턴(F1, F2, F3, F4)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
이 후의 설명에서는, 제1 내지 제4 핀형 패턴(F1, F2, F3, F4)은 실리콘을 포함하는 것으로 설명한다.
제1 게이트 구조물(110)은 제1 액티브 영역(AR1), 소자 분리 영역(STI1) 및 제2 액티브 영역(AR2) 상에 제2 방향(Y)으로 연장되도록 배치될 수 있다. 즉, 제1 게이트 구조물(110)은 제1 액티브 영역(AR1), 소자 분리 영역(STI1) 및 제2 액티브 영역(AR2)과 교차하도록 배치될 수 있다.
제1 게이트 구조물(110)은 제1 게이트 전극(111), 제1 게이트 절연막(112) 및 제1 게이트 스페이서(113)를 포함할 수 있다.
제1 게이트 전극(111)은 제2 방향(Y)으로 연장되어, 제1 내지 제4 핀형 패턴(F1, F2, F3, F4) 및 소자 분리 영역(STI1) 상에 배치될 수 있다. 제1 게이트 전극(111)은 제1 내지 제4 핀형 패턴(F1, F2, F3, F4)과 전체적으로 교차될 수 있다.
제1 게이트 전극(111)은 금속층을 포함할 수 있다. 도 2 및 도 3에는 제1 게이트 전극(111)이 하나의 층으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 게이트 전극(111)은 2개 이상의 적층된 금속층을 포함할 수 있다.
제1 게이트 전극(111)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 절연막(112)은 제1 내지 제4 핀형 패턴(F1, F2, F3, F4)과 제1 게이트 전극(111) 사이에 배치될 수 있다. 제1 게이트 절연막(112)은 소자 분리 영역(STI1)과 제1 게이트 전극(111) 사이에 배치될 수 있다. 제1 게이트 절연막(112)은 제1 게이트 스페이서(113)와 제1 게이트 전극(111) 사이에 배치될 수 있다.
제1 게이트 절연막(112)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 스페이서(113)는 제2 방향(Y)으로 연장된 제1 게이트 전극(111)의 측벽 상에 형성될 수 있다. 제1 게이트 스페이서(113)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 게이트 구조물(120)은 제1 게이트 구조물(110)과 제1 방향(X)으로 이격되고, 제1 액티브 영역(AR1), 소자 분리 영역(STI1) 및 제2 액티브 영역(AR2) 상에 제2 방향(Y)으로 연장되도록 배치될 수 있다. 즉, 제2 게이트 구조물(120)은 제1 액티브 영역(AR1), 소자 분리 영역(STI1) 및 제2 액티브 영역(AR2)과 교차하도록 배치될 수 있다.
제2 게이트 구조물(120)은 제2 게이트 전극(121), 제2 게이트 절연막(122) 및 제1 게이트 스페이서(123)를 포함할 수 있다.
제2 게이트 전극(121)은 제2 방향(Y)으로 연장되어, 제1 내지 제4 핀형 패턴(F1, F2, F3, F4) 및 소자 분리 영역(STI1) 상에 배치될 수 있다. 제2 게이트 전극(121)은 제1 내지 제4 핀형 패턴(F1, F2, F3, F4)과 전체적으로 교차될 수 있다.
제2 게이트 전극(121)은 금속층을 포함할 수 있다. 도 2 및 도 3에는 제2 게이트 전극(121)이 하나의 층으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 게이트 전극(121)은 2개 이상의 적층된 금속층을 포함할 수 있다.
제2 게이트 전극(121)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 게이트 절연막(122)은 제1 내지 제4 핀형 패턴(F1, F2, F3, F4)과 제2 게이트 전극(121) 사이에 배치될 수 있다. 제2 게이트 절연막(122)은 소자 분리 영역(STI1)과 제2 게이트 전극(121) 사이에 배치될 수 있다. 제2 게이트 절연막(122)은 제2 게이트 스페이서(123)와 제2 게이트 전극(121) 사이에 배치될 수 있다.
제2 게이트 절연막(122)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 게이트 스페이서(123)는 제2 방향(Y)으로 연장된 제2 게이트 전극(121)의 측벽 상에 형성될 수 있다. 제2 게이트 스페이서(123)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(150)은 제1 내지 제4 핀형 패턴(F1, F2, F3, F4), 제1 게이트 구조물(110), 제2 게이트 구조물(120), 소자 분리 영역(STI1) 및 소오스/드레인 영역(170)을 덮도록 배치될 수 있다.
제1 층간 절연막(150)은 소자 분리 영역(STI1) 상에서 제1 층간 절연막(150)을 관통하는 제1 트렌치(T1)와, 제1 및 제2 액티브 영역(AR1, AR2) 상에서 제1 층간 절연막(150)을 관통하는 제2 트렌치(T2)를 포함할 수 있다. 제1 트렌치(T1) 및 제2 트렌치(T2)는 제1 게이트 구조물(110)과 제2 게이트 구조물(120) 사이에 형성될 수 있다.
제2 층간 절연막(160)은 제1 층간 절연막(150) 상에 배치될 수 있다. 제2 층간 절연막(160)은 소자 분리 영역(STI1) 상에서 제2 층간 절연막(150)을 관통하는 제3 트렌치(T3)를 포함할 수 있다. 제3 트렌치(T3)는 제1 게이트 구조물(110)과 제2 게이트 구조물(120) 사이에 형성될 수 있다.
제1 층간 절연막(150) 및 제2 층간 절연막(160) 각각은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
소오스/드레인 영역(170)은 제1 게이트 구조물(110)의 양측 및 제2 게이트 구조물(120)의 양측에 형성될 수 있다.
소오스/드레인 영역(170)은 에피 공정에 의해 형성된 에피층를 포함할 수 있다. 소오스/드레인 영역(170)은 상승된 소오스/드레인일 수 있다.
소오스/드레인 영역(170)이 PMOS 영역에 형성되는 경우, 소오스/드레인 영역(170)은 예를 들어, SiGe 에피택셜층일 수 있다. 소오스/드레인 영역(170)이 NMOS 영역에 형성되는 경우, 소오스/드레인 영역(170)은 예를 들어, Si 에피택셜층일 수 있다. 이 경우, 소오스/드레인 영역(170)은 P가 고농도로 도핑된 SiP를 포함할 수 있다.
하부 컨택(130)은 제1 트렌치(T1) 및 제2 트렌치(T2)의 내부에 배치될 수 있다. 제1 트렌치(T1)의 내부 배치된 하부 컨택(130)의 일부는 소자 분리 영역(STI1)에 배치될 수 있다. 제2 트렌치(T2)의 내부에 배치된 하부 컨택(130)의 일부는 소오스/드레인 영역(170)에 배치될 수 있다. 이 경우, 소오스/드레인 영역(170)에 배치되는 하부 컨택(130)은 실리사이드막을 포함할 수 있다.
제1 액티브 영역(AR1) 상에 배치된 하부 컨택(130)은 제1 및 제2 핀형 패턴(F1, F2) 상에 형성된 소오스/드레인 영역(170)과 접촉할 수 있다. 제2 액티브 영역(AR2) 상에 배치된 하부 컨택(130)은 제3 및 제4 핀형 패턴(F3, F4) 상에 형성된 소오스/드레인 영역(170)과 접촉할 수 있다.
도 2 내지 도 4에는 하부 컨택(130)이 하나의 층으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
즉, 다른 몇몇 실시예에서, 하부 컨택(130)은 복수의 층을 포함할 수 있다. 예를 들어, 하부 컨택(130)은 제1 트렌치(T1) 및 제2 트렌치(T2) 각각의 내벽을 따라 배치되는 하부 컨택 배리어막과, 하부 컨택 배리어막 상에 배치되어 제1 트렌치(T1) 및 제2 트렌치(T2) 각각을 채우는 하부 컨택 필링막을 포함할 수 있다.
이 경우, 하부 컨택 배리어막은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 붕화물(NiB), 또는 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
또한, 하부 컨택 필링막은 예를 들어, 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co) 또는 도핑된 폴리실리콘 중 적어도 하나를 포함할 수 있다.
하부 컨택(130)은 제1 게이트 구조물(110)과 제2 게이트 구조물(120) 사이에서, 제1 게이트 구조물(110) 및 제2 게이트 구조물(120) 각각과 제1 방향(X)으로 이격되도록 배치될 수 있다.
하부 컨택(130)은 제1 액티브 영역(AR1) 상에 배치되는 제1 부분(131), 소자 분리 영역(STI1) 상에 배치되는 제2 부분(132) 및 제3 액티브 영역(AR3) 상에 배치되는 제3 부분(133)을 포함할 수 있다.
하부 컨택(130)의 제1 부분(131)의 제1 방향(X)의 폭(W2)은 하부 컨택(130)의 제2 부분(132)의 제1 방향(X)의 폭(W1)보다 작게 형성될 수 있다. 또한, 하부 컨택(130)의 제3 부분(133)의 제1 방향(X)의 폭(W2)은 하부 컨택(130)의 제2 부분(132)의 제1 방향(X)의 폭(W1)보다 작게 형성될 수 있다.
이 경우, 하부 컨택(130)의 제1 부분(131)의 제1 방향(X)의 폭(W2)은 하부 컨택(130)의 제3 부분(133)의 제1 방향(X)의 폭과 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
하부 컨택(130)의 제2 부분(132)은 제1 게이트 구조물(110)이 위치한 방향 즉, 제1 방향(X)으로 돌출되도록 형성될 수 있다. 또한, 하부 컨택(130)의 제2 부분(132)은 제2 게이트 구조물(120)이 위치한 방향 즉, 제1 방향(X)으로 돌출되도록 형성될 수 있다.
구체적으로, 하부 컨택(130)의 제1 부분(131)과 제1 게이트 구조물(110) 사이의 제1 간격(d1)은 하부 컨택(130)의 제2 부분(132)과 제1 게이트 구조물(110) 사이의 제2 간격(d2)보다 크게 형성될 수 있다. 하부 컨택(130)의 제3 부분(133)과 제1 게이트 구조물(110) 사이의 제3 간격(d3)은 하부 컨택(130)의 제2 부분(132)과 제1 게이트 구조물(110) 사이의 제2 간격(d2)보다 크게 형성될 수 있다. 이 경우, 제1 간격(d1)과 제3 간격(d3)은 동일하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 간격(d1)과 제3 간격(d3)은 다르게 형성될 수 있다.
하부 컨택(130)의 제1 부분(131)과 제2 게이트 구조물(120) 사이의 제4 간격(d4)은 하부 컨택(130)의 제2 부분(132)과 제2 게이트 구조물(120) 사이의 제5 간격(d5)보다 크게 형성될 수 있다. 하부 컨택(130)의 제3 부분(133)과 제2 게이트 구조물(120) 사이의 제6 간격(d6)은 하부 컨택(130)의 제2 부분(132)과 제2 게이트 구조물(120) 사이의 제5 간격(d5)보다 크게 형성될 수 있다. 이 경우, 제4 간격(d4)과 제6 간격(d6)은 동일하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제4 간격(d4)과 제6 간격(d6)은 다르게 형성될 수 있다.
몇몇 실시예에서, 제1 간격(d1)과 제4 간격(d4)은 동일하게 형성되고, 제2 간격(d2)과 제5 간격(d5)은 동일하게 형성되고, 제3 간격(d3)과 제6 간격(d6)은 동일하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
하부 컨택(130)의 제2 부분(132)은 도 4에 도시된 바와 같이, 하부 컨택(130)의 제1 부분(131) 및 하부 컨택(130)의 제3 부분(133)보다 제3 방향(Z)으로 기판(100)을 향해 깊게 형성될 수 있다.
상부 컨택(140)은 제3 트렌치(T3)의 내부에 배치될 수 있다. 상부 컨택(140)은 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이에서 하부 컨택(130) 상에 배치될 수 있다. 즉, 상부 컨택(140)은 하부 컨택(130)의 제2 부분(132) 상에 배치될 수 있다. 상부 컨택(140)은 하부 컨택(130)의 제2 부분(132)과 접촉할 수 있다.
상부 컨택(140)은 도 1에서 보는 바와 같이, 제1 액티브 영역(AR1) 및 제2 액티브 영역(AR2) 각각과 제2 방향(Y)으로 이격되어 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 액티브 영역(AR1)과 소자 분리 영역(STI1) 사이의 경계선 및 제2 액티브 영역(AR2)과 소자 분리 영역(STI1) 사이의 경계선 상에 배치될 수 있다.
도 2 및 도 4에는 상부 컨택(140)이 하나의 층으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
즉, 다른 몇몇 실시예에서 상부 컨택(140)은 복수의 층을 포함할 수 있다. 예를 들어, 상부 컨택(140)은 제3 트렌치(T3)의 내벽을 따라 배치되는 상부 컨택 배리어막과, 상부 컨택 배리어막 상에 배치되어 제3 트렌치(T3)를 채우는 상부 컨택 필링막을 포함할 수 있다.
이 경우, 상부 컨택 배리어막은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 붕화물(NiB), 또는 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
또한, 상부 컨택 필링막은 예를 들어, 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co) 또는 도핑된 폴리실리콘 중 적어도 하나를 포함할 수 있다.
상부 컨택(140)은 제1 게이트 구조물(110)과 제2 게이트 구조물(120) 사이에서, 제1 게이트 구조물(110) 및 제2 게이트 구조물(120) 각각과 제1 방향(X)으로 이격되도록 배치될 수 있다.
상부 컨택(140)의 제1 방향(X)의 폭은 도 2에서 보는 바와 같이, 하부 컨택(130)의 제2 부분(132)의 제1 방향(X)의 폭(W1)보다 작게 형성될 수 있다.
구체적으로, 하부 컨택(130)의 제2 부분(132)과 접촉하는 상부 컨택(140)의 하면의 제1 방향(X)의 폭(W4)은 하부 컨택(130)의 제2 부분(132)의 제1 방향(X)의 폭(W1)보다 작게 형성될 수 있다. 상부 컨택(140)의 상면의 제1 방향(X)의 폭(W5)은 하부 컨택(130)의 제2 부분(132)의 제1 방향(X)의 폭(W1)보다 작게 형성될 수 있다. 상부 컨택(140)의 상면의 제1 방향(X)의 폭(W5)은 상부 컨택(140)의 하면의 제1 방향(X)의 폭(W4)보다 클 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 상부 컨택(140)의 상면의 제1 방향(X)의 폭(W5)은 하부 컨택(130)의 제2 부분(132)의 제1 방향(X)의 폭(W1)과 동일하게 형성될 수 있다.
상부 컨택(140)의 제2 방향(Y)의 폭은 도 4에서 보는 바와 같이, 하부 컨택(130)의 제2 부분(132)의 제2 방향(Y)의 폭(W3)보다 작게 형성될 수 있다.
구체적으로, 하부 컨택(130)의 제2 부분(132)과 접촉하는 상부 컨택(140)의 하면의 제2 방향(Y)의 폭(W6)은 하부 컨택(130)의 하부의 제2 부분(132)의 제2 방향(Y)의 폭(W3)보다 작게 형성될 수 있다. 상부 컨택(140)의 상면의 제2 방향(Y)의 폭(W7)은 하부 컨택(130)의 하부의 제2 부분(132)의 제2 방향(Y)의 폭(W3)보다 작게 형성될 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 상부 컨택(140)의 상면의 제2 방향(Y)의 폭(W7)은 하부 컨택(130)의 제2 부분(132)의 제2 방향(Y)의 폭(W3)과 동일하게 형성될 수 있다. 또한, 또 다른 몇몇 실시예에서, 상부 컨택(140)의 상면의 제2 방향(Y)의 폭(W7)은 상부 컨택(140)의 하면의 제2 방향(Y)의 폭(W6)보다 크거나 같을 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 게이트 구조물(110, 120)과 제1 및 제2 액티브 영역(AR1, AR2) 상에 배치된 하부 컨택(131, 133) 사이의 간격(d1, d3, d4, d6)이 게이트 구조물(110, 120)과 소자 분리 영역(STI1) 상에 배치된 하부 컨택(132) 사이의 간격(d2, d5)보다 크게 형성됨으로써, 게이트 구조물(110)과 하부 컨택(130) 사이의 magin을 확보하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 소자 분리 영역(STI1) 상에 배치된 상부 컨택(140)의 폭(W5)이 소자 분리 영역(STI1) 상에 배치된 하부 컨택(132)의 폭(W1)보다 작게 형성됨으로써, 상부 컨택(140)을 형성하기 위한 magin을 확보하여 반도체 장치의 신뢰성을 향상시킬 있다.
이하에서, 도 5 내지 도 10을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 5 내지 도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 5를 참조하면, 기판(100) 상에 제1 소자 분리 영역(STI1), 제1 핀형 패턴(F1), 제1 게이트 구조물(110), 제2 게이트 구조물(120), 소오스/드레인 영역(170) 및 제1 층간 절연막(150)을 형성할 수 있다.
제1 게이트 구조물(110)은 제1 게이트 전극(111), 제1 게이트 절연막(112) 및 제1 게이트 스페이서(113)를 포함할 수 있다. 제2 게이트 구조물(120)은 제2 게이트 전극(121), 제2 게이트 절연막(122) 및 제1 게이트 스페이서(123)를 포함할 수 있다.
이러한 공정은 당업계에 잘 알려진 공정에 의할 수 있으며, 본 발명이 이러한 제조 방법에 의해 제한되지 않음은 물론이다.
도 6을 참조하면, 소자 분리 영역(STI1) 상에 형성된 제1 층간 절연막(150) 및 소자 분리 영역(STI1)의 일부를 식각하여, 제1 층간 절연막(150)을 관통하는 제1 트렌치(T1)를 형성할 수 있다.
또한, 제1 핀형 패턴(F1) 상에 형성된 제1 층간 절연막(150) 및 소오스/드레인 영역(170)의 일부를 식각하여, 제1 층간 절연막(150)을 관통하는 제2 트렌치(T2)를 형성할 수 있다.
이 경우, 제1 트렌치(T1)의 폭은 제2 트렌치(T2)의 폭보다 크게 형성될 수 있다.
도 7을 참조하면, 제1 층간 절연막(150)의 상면, 제1 트렌치(T1)의 내부 및 제2 트렌치(T2)의 내부에 하부 컨택막(130a)을 형성할 수 있다. 이 경우, 하부 컨택막(130a)은 제1 트렌치(T1)의 내부 및 제2 트렌치(T2)의 내부를 각각 완전히 채우도록 형성될 수 있다.
도 8을 참조하면, 평탄화 공정(예를 들어, CMP 공정)을 통해서 제1 층간 절연막(150)의 상면을 노출시킬 수 있다. 이로 인해, 제1 트렌치(T1)의 내부에 하부 컨택(도 1의 130)의 제2 부분(132)이 형성되고, 제2 트렌치(T2)의 내부에 하부 컨택(도 1의 130)의 제1 부분(131)이 형성될 수 있다.
이어서, 제1 층간 절연막(150)의 상면과, 하부 컨택(도 1의 130)의 제2 부분(132)의 상면과, 하부 컨택(도 1의 130)의 제1 부분(131)의 상면을 덮도록 제2 층간 절연막(160)이 형성될 수 있다.
도 9를 참조하면, 하부 컨택(도 1의 130)의 제2 부분(132) 상에 형성된 제2 층간 절연막(160)을 식각하여, 제2 층간 절연막(160)을 관통하는 제3 트렌치(T3)를 형성할 수 있다.
이 경우, 제3 트렌치(T3)의 상면의 폭은 제1 트렌치(T1)의 상면의 폭보다 작게 형성될 수 있다.
도 10을 참조하면, 제2 층간 절연막(160)의 상면 및 제3 트렌치(T3)의 내부에 상부 컨택막을 형성할 수 있다. 이 경우, 상부 컨택막은 제3 트렌치(T3)의 내부를 완전히 채우도록 형성될 수 있다.
이어서, 평탄화 공정(예를 들어, CMP 공정)을 통해서 제2 층간 절연막(160)의 상면을 노출시킬 수 있다. 이로 인해, 제3 트렌치(T3)의 내부에 상부 컨택(140)이 형성될 수 있다.
이하에서, 도 11을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 11은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 11을 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 제1 액티브 영역(AR1) 상에 배치되는 제1 부분(231), 소자 분리 영역(STI1) 상에 배치되는 제2 부분(232) 및 제2 액티브 영역(AR2) 상에 배치되는 제3 부분(233)을 포함하는 하부 컨택(230)을 포함할 수 있다.
소자 분리 영역(STI1) 상에 배치된 하부 컨택(230)의 제2 부분(232)은 제1 및 제2 게이트 구조물(110, 120)이 위치한 방향으로 각각 볼록하게 형성될 수 있다. 즉, 제1 및 제2 게이트 구조물(110, 120)과 각각 마주보는 하부 컨택(230)의 제2 부분(232) 측벽은 볼록하게 형성된 곡면 형상을 가질 수 있다.
제1 및 제2 게이트 구조물(110, 120)과 각각 마주보는 상부 컨택(240)의 측벽은 볼록하게 형성된 곡면 형상을 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 상부 컨택(240)은 도 1에 도시된 반도체 장치와 마찬가지로 직사각형 형상을 가질 수 있다.
이하에서, 도 12를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 12를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 액티브 영역(AR1) 상에 배치되는 제1 부분(331), 소자 분리 영역(STI1) 상에 배치되는 제2 부분(332) 및 제2 액티브 영역(AR2) 상에 배치되는 제3 부분(333)을 포함하는 하부 컨택(330)을 포함할 수 있다.
기판(도 2의 100)이 배치된 평면과 평행하게 형성되는 하부 컨택(330)의 평면 형상은 타원형 형상을 가질 수 있다.
상부 컨택(340)은 도 1에 도시된 반도체 장치와 마찬가지로 직사각형 형상을 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 및 제2 게이트 구조물(110, 120)과 각각 마주보는 상부 컨택(340)의 측벽은 볼록하게 형성된 곡면 형상을 가질 수 있다.
이하에서, 도 13을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 13을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 기판(도 2의 100) 상에 각각 제1 방향(X)으로 연장되고, 제2 방향(Y)으로 순차적으로 이격되어 배치되는 제1 내지 제4 액티브 영역(AR1, AR2, AR3, AR4)를 포함할 수 있다.
제1 소자 분리 영역(STI1)은 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이에 배치되고, 제2 소자 분리 영역(STI2)은 제2 액티브 영역(AR2)과 제3 액티브 영역(AR3) 사이에 배치되고, 제3 소자 분리 영역(STI3)은 제3 액티브 영역(AR3)과 제4 액티브 영역(AR4) 사이에 배치될 수 있다.
제1 액티브 영역(AR1) 상에는 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)이 배치되고, 제2 액티브 영역(AR2) 상에는 제3 핀형 패턴(F3) 및 제4 핀형 패턴(F4)이 배치되고, 제3 액티브 영역(AR3) 상에는 제5 핀형 패턴(F5) 및 제6 핀형 패턴(F6)이 배치되고, 제4 액티브 영역(AR4) 상에는 제7 핀형 패턴(F7) 및 제8 핀형 패턴(F8)이 배치될 수 있다.
제1 내지 제8 핀형 패턴(F1~F8) 각각은 제1 방향(X)으로 연장되도록 배치될 수 있다.
제1 게이트 구조물(410)과 제2 게이트 구조물(420) 서로 제1 방향(X)으로 이격되고, 제1 내지 제4 액티브 영역(AR1, AR2, AR3, AR4) 및 제1 내지 제3 소자 분리 영역(STI1, STI2, STI3)과 교차하도록 제2 방향(Y)으로 연장되도록 배치될 수 있다.
하부 컨택(430)은 제1 게이트 구조물(410)과 제2 게이트 구조물(420) 사이에서, 제1 게이트 구조물(410) 및 제2 게이트 구조물(420)과 제1 방향(X)으로 이격되도록 배치될 수 있다.
하부 컨택(430)은 제1 내지 제4 액티브 영역(AR1, AR2, AR3, AR4) 및 제1 내지 제3 소자 분리 영역(STI1, STI2, STI3) 상에 배치될 수 있다.
제1 내지 제3 소자 분리 영역(STI1, STI2, STI3) 상에 배치된 하부 컨택(430)은 제1 게이트 구조물(410)이 위치한 방향으로 볼록하게 형성될 수 있다. 또한, 제1 내지 제3 소자 분리 영역(STI1, STI2, STI3) 상에 배치된 하부 컨택(430)은 제2 게이트 구조물(420)이 위치한 방향으로 볼록하게 형성될 수 있다.
제1 내지 제4 액티브 영역(AR1, AR2, AR3, AR4) 각각과 오버랩되는 하부 컨택(430)의 제1 방향(X)의 폭은 제1 내지 제3 소자 분리 영역(STI1, STI2, STI3) 각각과 오버랩되는 하부 컨택(430)의 제1 방향(X)의 폭보다 작게 형성될 수 있다.
제1 내지 제4 액티브 영역(AR1, AR2, AR3, AR4) 상에서의 제1 게이트 구조물(410)과 하부 컨택(430) 사이의 간격은 제1 내지 제3 소자 분리 영역(STI1, STI2, STI3) 상에서의 제1 게이트 구조물(410)과 하부 컨택(430) 사이의 간격보다 크게 형성될 수 있다.
제1 상부 컨택(441)은 제1 소자 분리 영역(STI1)과 오버랩되는 하부 컨택(430) 상에 배치될 수 있다. 제2 상부 컨택(442)은 제2 소자 분리 영역(STI2)과 오버랩되는 하부 컨택(430) 상에 배치될 수 있다. 제3 상부 컨택(443)은 제3 소자 분리 영역(STI3)과 오버랩되는 하부 컨택(430) 상에 배치될 수 있다.
제1 내지 제3 상부 컨택(441, 442, 443) 각각의 제1 방향(X)의 폭은 제1 내지 제3 소자 분리 영역(STI1, STI2, STI3) 상에 배치된 하부 컨택(430)의 제1 방향(X)의 폭보다 작게 형성될 수 있다.
이하에서, 도 14를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 13에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 14를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 내지 제4 액티브 영역(AR1, AR2, AR3, AR4) 상에 배치되고, 제1 게이트 구조물(510)과 마주보는 하부 컨택(530)의 측벽이 제1 게이트 구조물(510)과 마주보는 방향과 반대 방향으로 오목하게 만입된 곡면 형상을 가질 수 있다.
또한, 제1 내지 제4 액티브 영역(AR1, AR2, AR3, AR4) 상에 배치되고, 제2 게이트 구조물(520)과 마주보는 하부 컨택(530)의 측벽은 제2 게이트 구조물(520)과 마주보는 방향과 반대 방향으로 오목하게 만입된 곡면 형상을 가질 수 있다.
제1 내지 제3 소자 분리 영역(STI1, STI2, STI3) 상에 배치되고, 제1 게이트 구조물(510)과 마주보는 하부 컨택(530)의 측벽은 제1 게이트 구조물(510)과 마주보는 방향으로 볼록하게 형성된 곡면 형상을 가질 수 있다.
또한, 제1 내지 제3 소자 분리 영역(STI1, STI2, STI3) 상에 배치되고, 제2 게이트 구조물(520)과 마주보는 하부 컨택(530)의 측벽은 제2 게이트 구조물(520)과 마주보는 방향으로 볼록하게 형성된 곡면 형상을 가질 수 있다.
제1 및 제2 게이트 구조물(110, 120)과 각각 마주보는 제1 내지 제3 상부 컨택(541, 542, 543)의 측벽은 볼록하게 형성된 곡면 형상을 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 내지 제3 상부 컨택(541, 542, 543)은 도 13에 도시된 반도체 장치와 마찬가지로 직사각형 형상을 가질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
AR1: 제1 액티브 영역 AR2: 제2 액티브 영역
STI1: 소자 분리 영역 100: 기판
110: 제1 게이트 구조물 120: 제2 게이트 구조물
130: 하부 컨택 140; 상부 컨택
150: 제1 층간 절연막 160: 제2 층간 절연막
170: 소오스/드레인 영역

Claims (10)

  1. 기판 상에 제1 방향으로 연장되는 제1 액티브 영역;
    상기 기판 상에 상기 제1 방향으로 연장되고, 상기 제1 액티브 영역과 나란히 배치되는 제2 액티브 영역;
    상기 제1 액티브 영역과 상기 제2 액티브 영역 사이에 배치되는 소자 분리 영역;
    상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 및 제2 액티브 영역과 교차하는 게이트 구조물;
    상기 게이트 구조물과 상기 제1 방향으로 이격되고, 상기 제1 액티브 영역, 상기 소자 분리 영역 및 상기 제2 액티브 영역 상에 배치되는 하부 컨택; 및
    상기 제1 액티브 영역과 상기 제2 액티브 영역 사이에서 상기 하부 컨택 상에 배치되는 상부 컨택을 포함하되,
    상기 제1 액티브 영역 상에 배치된 상기 하부 컨택의 상기 제1 방향의 폭은 상기 소자 분리 영역 상에 배치된 상기 하부 컨택의 상기 제1 방향의 폭보다 작은 반도체 장치.
  2. 제 1항에 있어서,
    상기 상부 컨택의 하면의 상기 제1 방향의 폭은 상기 소자 분리 영역 상에 배치된 상기 하부 컨택의 상기 제1 방향의 폭보다 작은 반도체 장치.
  3. 제 2항에 있어서,
    상기 상부 컨택의 상면의 상기 제1 방향의 폭은 상기 소자 분리 영역 상에 배치된 상기 하부 컨택의 상기 제1 방향의 폭보다 작은 반도체 장치.
  4. 제 1항에 있어서,
    상기 상부 컨택의 하면의 상기 제2 방향의 폭은 상기 소자 분리 영역 상에 배치된 상기 하부 컨택의 상기 제2 방향의 폭보다 작은 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 액티브 영역 상에 배치된 상기 하부 컨택의 상기 제1 방향의 폭은 상기 소자 분리 영역 상에 배치된 상기 하부 컨택의 상기 제1 방향의 폭보다 작은 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 액티브 영역 상에서의 상기 게이트 구조물과 상기 하부 컨택 사이의 제1 간격은 상기 소자 분리 영역 상에서의 상기 게이트 구조물과 상기 하부 컨택 사이의 제2 간격보다 큰 반도체 장치.
  7. 제 1항에 있어서,
    상기 소자 분리 영역 상에 배치된 상기 하부 컨택은 상기 게이트 구조물이 위치한 방향으로 볼록하게 형성되는 반도체 장치.
  8. 기판 상에 제1 방향으로 연장되는 제1 액티브 영역;
    상기 기판 상에 상기 제1 방향으로 연장되고, 상기 제1 액티브 영역과 나란히 배치되는 제2 액티브 영역;
    상기 제1 액티브 영역과 상기 제2 액티브 영역 사이에 배치되는 소자 분리 영역;
    상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 및 제2 액티브 영역과 교차하는 제1 게이트 구조물;
    상기 제2 방향으로 연장되고, 상기 제1 및 제2 액티브 영역과 교차하고, 상기 제1 게이트 구조물과 상기 제1 방향으로 이격된 제2 게이트 구조물;
    상기 제1 게이트 구조물과 상기 제2 게이트 구조물 사이에서, 상기 제1 액티브 영역 상에 배치되는 제1 부분, 상기 소자 분리 영역 상에 배치되는 제2 부분 및 상기 제2 액티브 영역 상에 배치되는 제3 부분을 포함하는 하부 컨택; 및
    상기 하부 컨택의 상기 제2 부분 상에 배치되고, 상기 제1 방향의 폭이 상기 하부 컨택의 상기 제2 부분의 상기 제1 방향의 폭보다 작은 상부 컨택을 포함하되,
    상기 하부 컨택의 상기 제1 부분의 상기 제1 방향의 폭은 상기 하부 컨택의 상기 제2 부분의 상기 제1 방향의 폭보다 작은 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 게이트 구조물과 상기 하부 컨택의 상기 제1 부분 사이의 제1 간격은 상기 제2 게이트 구조물과 상기 하부 컨택의 상기 제1 부분 사이의 제4 간격과 동일한 반도체 장치.
  10. 제 8항에 있어서,
    상기 상부 컨택은 상기 제1 및 제2 액티브 영역 각각과 상기 제2 방향으로 이격되어 배치되는 반도체 장치.
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