KR20150034191A - 활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법 - Google Patents

활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법 Download PDF

Info

Publication number
KR20150034191A
KR20150034191A KR1020157001655A KR20157001655A KR20150034191A KR 20150034191 A KR20150034191 A KR 20150034191A KR 1020157001655 A KR1020157001655 A KR 1020157001655A KR 20157001655 A KR20157001655 A KR 20157001655A KR 20150034191 A KR20150034191 A KR 20150034191A
Authority
KR
South Korea
Prior art keywords
gate
trench
substrate
contact
semiconductor structure
Prior art date
Application number
KR1020157001655A
Other languages
English (en)
Other versions
KR101682317B1 (ko
Inventor
아비지트 자얀트 페더
타히르 가니
마크 보어
클레르 웨브
해리 고메즈
안날리사 카펠라니
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20150034191A publication Critical patent/KR20150034191A/ko
Application granted granted Critical
Publication of KR101682317B1 publication Critical patent/KR101682317B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

게이트들의 활성 부분들 위에 배치된 게이트 콘택 구조체들 및 그러한 게이트 콘택 구조체들을 형성하는 방법을 설명한다. 예를 들어, 반도체 구조체는 활성 영역 및 분리 영역을 갖는 기판을 포함한다. 게이트 구조체는 기판의 활성 영역 위에 배치된 부분 및 분리 영역 위에 배치된 부분을 갖는다. 소스 및 드레인 영역들은 활성 영역 위에 배치된 게이트 구조체 부분의 어느 한 측 상의, 기판의 활성 영역에 배치된다. 게이트 콘택 구조체는 기판의 활성 영역 위에 배치된 게이트 구조체의 일부 상에 배치된다.

Description

활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법{GATE CONTACT STRUCTURE OVER ACTIVE GATE AND METHOD TO FABRICATE SAME}
본 발명의 실시예들은 반도체 디바이스 및 프로세싱, 특히 게이트들의 활성 부분들 위에 배치된 게이트 콘택 구조체들 및 그러한 게이트 콘택 구조체들의 형성 방법의 분야이다.
지난 수십 년 동안, 집적 회로의 피처들의 스케일링은 점점 성장하는 반도체 산업에 대한 견인차였다. 점점 더 작은 피처들로의 스케일링은 제한된 면적의 반도체 칩들 상에서의 기능 유닛들의 밀도를 증가시키는 것을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 증가된 수의 메모리 또는 로직 디바이스들을 칩 상에 포함하는 것이 가능하여, 용량이 증가된 제품의 제조에 적합하게 된다. 하지만, 점점더 증가하는 용량에 대한 요구가 쟁점이다. 각 디바이스의 성능을 최적화하고자 하는 필요성이 점점 더 중요해지고 있다.
집적 회로 디바이스의 제조에 있어서, 디바이스 치수가 계속해서 축소됨에 따라 트라이-게이트 트랜지스터와 같은 멀티-게이트 트랜지스터가 더 보편적이 되어가고 있다. 종래의 공정들에서, 트라이-게이트 트랜지스터는 일반적으로 벌크 실리콘 기판 또는 실리콘-온-인슐레이터(silicon-on-insulator) 기판 중 하나 위에 제조된다. 일부 경우에, 벌크 실리콘 기판은 저가이며 덜 복잡한 트라이-게이트 제조 공정을 가능하게 하므로 바람직하다.
하지만, 멀티-게이트 트랜지스터의 스케일링은 부작용이 있었다. 마이크로전자 회로의 그러한 기본 빌딩 블록들의 치수가 감소하고 특정 영역에 제조된 기본 빌딩 블록들의 전체 수가 증가함에 따라, 빌딩 블록들을 패터닝하기 위해 사용된 리소그래피 공정들에 대한 제약이 불가항력이게 되었다. 특히, 반도체 스택에서 패터닝된 피처의 최소 치수(임계 치수)와 피처들 간의 간격 간에는 상충관계)(trade-off)가 존재할 수 있다.
도 1a는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택을 갖는 반도체 디바이스의 평면도를 예시한다.
도 1b는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택을 갖는 평면 반도체 디바이스의 단면도를 예시한다.
도 1c는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택을 갖는 비평면 반도체 디바이스의 단면도를 예시한다.
도 2a는 본 발명의 일 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 반도체 디바이스의 평면도를 예시한다.
도 2b는 본 발명의 일 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 평면 반도체 디바이스의 단면도를 예시한다.
도 2c는 본 발명의 일 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 비평면 반도체 디바이스의 단면도를 예시한다.
도 3a-3f는 본 발명의 일 실시예에 따른, 게이트의 활성 부분 위에 배치된 게이트 콘택 구조체를 갖는 반도체 구조체를 제조하는 방법에서의 다양한 작업들을 나타내는 단면도들을 예시하며:
도 3a는 트랜치 콘택 형성 이후의 반도체 구조체를 예시하고;
도 3b는 트랜치 콘택들을 리세싱(recessing)하는 단계 및 도 3a의 구조체의 스페이서들 내에서 그 위에 절연 캡 층을 형성하는 단계를 예시하고;
도 3c는 도 3b의 구조체 위에 층간 유전체(ILD) 및 하드 마스크 스택을 형성 및 패터닝하는 단계를 예시하고;
도 3d는 도 3c의 구조체의 금속(0) 트랜치로부터 하나 이상의 리세스된(recessed) 트랜치 콘택들까지 연장하는 비아 개구부들을 층간 절연막(ILD)에 형성하는 단계를 예시하며;
도 3e는 도 3d의 구조체의 금속(0) 트랜치로부터 하나 이상의 게이트 스택 구조체들까지 연장하는 비아 개구부들을 층간 절연막(ILD)에 형성하는 단계를 예시하고;
도 3f는 도 3e와 관련하여 설명된 구조체의 금속(0) 트랜치 및 비아 개구부들에 금속 콘택 구조체를 형성하는 단계를 예시한다.
도 4는 본 발명의 다른 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 다른 비평면 반도체 디바이스의 단면도를 예시한다.
도 5a 및 5b는 본 발명의 다른 실시예에 따른, 게이트의 활성 부분 위에 배치된 게이트 콘택 구조체를 갖는 다른 반도체 구조체의 제조 방법에서의 다양한 작업들을 나타내는 단면도를 예시한다.
도 6은 본 발명의 다른 실시예에 따른, 게이트의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 다른 반도체 디바이스의 평면도를 예시한다.
도 7은 본 발명의 다른 실시예에 따른, 한 쌍의 트랜치 콘택을 결합하는 트랜치 콘택 비아를 갖는 다른 반도체 디바이스의 평면도를 예시한다.
도 8은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
게이트들의 활성 부분들 위에 배치된 게이트 콘택 구조체들 및 그러한 게이트 콘택 구조체들의 형성 방법을 설명한다. 후속하는 설명에서, 본 발명의 실시예들에 대한 완전한 이해를 제공하기 위해, 특정 통합 및 재료 체제와 같은 다수의 특정 상세사항들을 서술한다. 본 발명의 실시예들은 그러한 특정 상세사항들 없이 실시될 수 있음이 당업자에게 명백할 것이다. 다른 경우에, 집적 회로 설계 레이아웃들과 같은 공지된 피처들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명하지 않는다. 또한, 도면들에 도시된 각종 실시예들은 예시적으로 나타낸 것이며 반드시 크기에 비례하여 묘사될 필요는 없다.
본 발명의 하나 이상의 실시예들은 반도체 구조체들 또는 디바이스들의 게이트 전극의 활성 부분들 위에 배치된 하나 이상의 게이트 콘택 구조체들(예를 들어, 게이트 콘택 비아들로서)을 갖는 반도체 구조체들 또는 디바이스들에 관한 것이다. 본 발명의 하나 이상의 실시예는 반도체 구조체들 또는 디바이스들의 게이트 전극들의 활성 부분들 위에 형성된 하나 이상의 게이트 콘택 구조체들을 갖는 반도체 구조체들 또는 디바이스들을 제조하는 방법들에 관한 것이다. 본 발명에 설명된 접근법들은 활성 게이트 영역들 위에 게이트 콘택 형성을 가능하게 함으로써 표준 셀 면적을 감소시키기 위해 사용될 수 있다. 하나 이상의 실시예에서, 게이트 전극들을 콘택하기 위해 제조된 게이트 콘택 구조체들은 자기정렬 비아 구조체들이다.
공간 및 레이아웃 제약들이 현 세대 공간 및 레이아웃 제약들에 비해 다소 완화된 기술들에서, 게이트 구조체에 대한 콘택은 분리 영역 위에 배치된 게이트 전극의 일부에 콘택하게 함으로써 제조될 수 있다. 예로서, 도 1a는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택을 갖는 반도체 디바이스의 평면도를 예시한다.
도 1a를 참조하면, 반도체 구조체 또는 디바이스(100A)는 분리 영역(106) 내에 기판(102)에 배치된 확산 또는 활성 영역(104)을 포함한다. 게이트 라인들(108A, 108B 및 108C)과 같은 하나 이상의 게이트 라인(폴리 라인으로도 공지됨)은 확산 또는 활성 영역(104) 위뿐만 아니라 분리 영역(106)의 일부 위에 배치된다. 콘택들(110A 및 110B)과 같은 소스 또는 드레인 콘택들(트랜치 콘택들로도 공지됨)은 반도체 구조체 또는 디바이스(100A)의 소스 및 드레인 영역들 위에 배치된다. 트랜치 콘택 비아들(112A 및 112B)은 각각 트랜치 콘택들(110A 및 110B)에 콘택을 제공한다. 별도의 게이트 콘택(114) 및 위에 놓인 게이트 콘택 비아(116)는 게이트 라인(108B)에 콘택을 제공한다. 소스 또는 드레인 트랜치 콘택들(110A 또는 110B)과는 대조적으로, 평면도 관점에서 게이트 콘택(114)은 분리 영역(106) 위에 배치되며 확산 또는 활성 영역(104) 위에는 배치되지 않는다. 또한, 게이트 콘택(114)이나 게이트 콘택 비아(116) 어느 것도 소스 또는 드레인 트랜치 콘택들(110A 또는 110B) 사이에 배치되지 않는다.
도 1b는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택을 갖는 평면 반도체 디바이스의 단면도를 예시한다. 도 1b를 참조하면, 반도체 구조체 또는 디바이스(100B), 예를 들어 도 1a의 디바이스(100A)의 평면 버전은, 분리 영역(106) 내에서 기판(102)에 배치된 평면 확산 또는 활성 영역(104B)을 포함한다. 게이트 라인(108B)은 평면 확산 또는 활성 영역(104B) 위뿐만 아니라 분리 영역(106)의 일부 위에 배치된다. 도시된 바와 같이, 게이트 라인(108B)은 게이트 전극(150) 및 게이트 유전체 층(152)을 포함한다. 또한, 유전체 캡 층(154), 예를 들어 금속 게이트 전극을 보호하기 위한 유전체 캡 층이 게이트 전극 상에 배치될 수 있다. 게이트 콘택(114) 및 위에 놓인 게이트 콘택 비아(116)도 또한, 위에 놓인 금속 상호접속부(160)와 함께 이러한 관점에서 나타나며, 이들 모두는 층간 유전체 스택들 또는 층들(170)에 배치된다. 도 1b의 관점에서 또한 나타나는 것은, 게이트 콘택(114) 및 게이트 콘택 비아(116)가 분리 영역(106) 위에 배치되지만 평면 확산 또는 활성 영역(104B) 위에는 배치되지 않는다는 것이다.
도 1c는 게이트 전극의 비활성 부분 위에 배치된 게이트 콘택을 갖는 비평면 반도체 디바이스의 단면도를 예시한다. 도 1c를 참조하면, 반도체 구조체 또는 디바이스(100C), 예를 들어 도 1a의 디바이스(100A)의 비평면 버전은, 분리 영역(106) 내에서 기판(102)으로부터 형성된 비평면 확산 또는 활성 영역(104C)(예를 들어, 핀(fin) 구조체)을 포함한다. 게이트 라인(108B)은 비평면 확산 또는 활성 영역(104C) 위뿐만 아니라 분리 영역(106)의 일부 위에 배치된다. 도시된 바와 같이, 게이트 라인(108B)은 유전체 캡 층(154)과 함께, 게이트 전극(150) 및 게이트 유전체 층(152)을 포함한다. 게이트 콘택(114) 및 위에 놓인 게이트 콘택 비아(116)도 또한, 위에 놓인 금속 상호접속부(160)와 함께 이러한 관점에서 나타나며, 이들 모두는 층간 유전체 스택들 또는 층들(170)에 배치된다. 또한 도 1c의 관점에서 나타나는 바와 같이, 게이트 콘택(114)은 분리 영역(106) 위에 배치되지만, 비평면 확산 또는 활성 영역(104C) 위에 배치되지 않는다.
다시 도 1a-1c를 참조하면, 반도체 구조체 또는 디바이스(100A-100C)의 구성은 각각, 게이트 콘택을 분리 영역들 위에 배치한다. 그러한 구성은 레이아웃 공간을 낭비한다. 하지만, 활성 영역들 위에 게이트 콘택을 배치하는 것은 상당한 엄격한 레지스트레이션 버짓(registration budget)을 필요로 하거나, 게이트 콘택을 형성하기에 충분한 공간을 제공하기 위해 게이트 치수가 증가해야 할 것이다. 또한, 역사적으로, 종래의 게이트 재료(예를 들어, 폴리실리콘)를 통해 천공이 되고 아래의 활성 영역과 콘택하는 위험 때문에 확산 영역들 위에서의 게이트에 대한 콘택은 회피되어 왔다. 본 발명에 설명된 하나 이상의 실시예는, 확산 또는 활성 영역 위에 형성된 게이트 전극의 일부들과 콘택하는 콘택 구조체들을 제조하기 위해 실현 가능한 접근법들 및 수득된 구조체들을 제공함으로써 전술한 쟁점들을 다룬다.
예로서, 도 2a는, 본 발명의 일 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 반도체 디바이스의 평면도를 예시한다. 도 2a를 참조하면, 반도체 구조체 또는 디바이스(200A)는 분리 영역(206) 내에서 기판(202)에 배치된 확산 또는 활성 영역(204)을 포함한다. 게이트 라인(208A, 208B 및 208C)과 같은 하나 이상의 게이트 라인은 확산 또는 활성 영역(204) 위뿐만 아니라 분리 영역(206)의 일부 위에 배치된다. 트렌치 콘택들(210A 및 210B)과 같은 소스 또는 드레인 트렌치 콘택들은 반도체 구조체 또는 디바이스(200A)의 소스 및 드레인 영역들 위에 배치된다. 트렌치 콘택 비아들(212A 및 212B)은 각각 트렌치 콘택들(210A 및 210B)에 콘택을 제공한다. 개재된 별도의 게이트 콘택 층 없이, 게이트 콘택 비아(216)는 게이트 라인(208B)에 콘택을 제공한다. 도 1a와 대조적으로, 게이트 콘택(216)은 평면도 관점에서 확산 또는 활성 영역(204) 위 및 소스 또는 드레인 콘택들(210A 및 210B) 사이에 배치된다.
도 2b는 본 발명의 일 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 평면 반도체 디바이스의 단면도를 예시한다. 도 2b를 참조하면, 반도체 구조체 또는 디바이스(200B), 예를 들어 도 2a의 디바이스(200A)의 평면 버전은 분리 영역(206) 내에서 기판(202)에 배치된 평면 확산 또는 활성 영역(204B)을 포함한다. 게이트 라인(208B)은 평면 확산 또는 활성 영역(204B) 위뿐만 아니라 분리 영역(206)의 일부 위에 배치된다. 도시된 바와 같이, 게이트 라인(208B)은 게이트 전극(250) 및 게이트 유전체 층(252)을 포함한다. 또한, 유전체 캡 층(254), 예를 들어 금속 게이트 전극을 보호하기 위한 유전체 캡 층이 게이트 전극 상에 배치될 수 있다. 위에 놓인 금속 상호접속부(260)와 함께, 게이트 콘택 비아(216)도 또한 이러한 관점에서 나타나며, 둘 다 층간 유전체 스택들 또는 층들(270)에 배치된다. 도 2b의 관점에서 또한 나타나듯이, 게이트 콘택 비아(216)가 평면 확산 또는 활성 영역(204B) 위에 배치된다.
도 2c는 본 발명의 일 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 비평면 반도체 디바이스의 단면도를 예시한다. 도 2c를 참조하면, 반도체 구조체 또는 디바이스(200C), 예를 들어 도 2a의 디바이스(200A)의 비평면 버전은 분리 영역(206) 내에 기판(202)으로부터 형성된 비평면 확산 또는 활성 영역(204C)(예를 들어, 핀 구조체)을 포함한다. 게이트 라인(208B)은 비평면 확산 또는 활성 영역(204C) 위뿐만 아니라 분리 영역(206)의 일부 위에 배치된다. 도시된 바와 같이, 게이트 라인(208B)은 유전체 캡 층(254)과 함께, 게이트 전극(250) 및 게이트 유전체 층(252)을 포함한다. 위에 놓인 금속 상호접속부(260)와 함께, 게이트 콘택 비아(216)도 또한 이러한 관점에서 나타나며, 둘 다 층간 유전체 스택들 또는 층들(270)에 배치된다. 도 2c의 관점에서 또한 나타나듯이, 게이트 콘택 비아(216)가 비평면 확산 또는 활성 영역(204C) 위에 배치된다.
따라서, 다시 도 2a-2c를 참조하면, 일 실시예에서, 트랜치 콘택 비아(212A, 212B) 및 게이트 콘택 비아(216)는 동일한 층에 형성되며 필수적으로 동일 평면상에 있다. 도 1a-1c에 비교하면, 게이트 라인에 대한 콘택이 상기와 달리, 예를 들어 대응하는 게이트 라인에 수직으로 이어질 수 있는 추가 게이트 콘택 층을 포함할 것이다. 하지만, 도 2a-2c와 관련하여 설명된 구조체(들)에서, 구조체들(200A-200C)의 제조는 각각, 인접한 소스 드레인 영역들에 대한 단락 없이 콘택이 금속 상호접속부 층으로부터 직접 활성 게이트 부분 상에 형성되는 것을 가능하게 한다. 일 실시예에서, 그러한 구성은 트랜지스터 게이트들을 분리 영역 상에 연장시킬 필요가 없게 함으로써 회로 레이아웃에서 면적 감소를 크게 하여 신뢰성있는 콘택을 형성한다. 명세서 전반에 걸쳐 사용된 바와 같이, 일 실시예에서, 게이트의 활성 부분이라 나타내는 것은 아래에 놓인 기판의 활성 또는 확산 영역 위에 배치된(평면도 관점) 게이트 라인 또는 구조체 부분을 지칭한다. 일 실시예에서, 게이트의 비활성 부분이라 나타낸는 것은 아래에 놓인 기판의 분리 영역 위에 배치된(평면도 관점) 게이트 라인 또는 구조체 부분을 지칭한다.
일 실시예에서, 반도체 구조체 또는 디바이스(200)는 도 2b에 도시된 것과 같은 평면 디바이스이다. 다른 실시예에서, 반도체 구조체 또는 디바이스(200)는, 이에 제한되지는 않지만 핀-FET 또는 트라이-게이트 디바이스와 같은 비평면 디바이스이다. 그러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 보디(body)로 구성되거나 이로 형성된다. 그러한 일 실시예에서, 게이트 라인(208A-208C)의 게이트 전극 스택들은 3차원 보디의 적어도 상부 면 및 한 쌍의 측벽을 둘러싼다. 다른 실시예에서, 적어도 채널 영역은 게이트-올-어라운드(gate-all-around) 디바이스에서와 같이, 별개의 3차원 보디가 되도록 제조된다. 그러한 일 실시예에서, 게이트 라인들(208A-208C)의 게이트 전극 스택들은 각각 채널 영역을 완전히 둘러싼다.
기판(202)은 제조 공정을 견딜 수 있고 전하가 이동할 수 있는 반도체 재료로 구성될 수 있다. 일 실시예에서, 기판(202)은, 확산 또는 활성 영역(204)을 형성하기 위해, 이에 제한되지는 않지만 인(phosphorus), 비소(arsenic), 붕소(boron) 또는 그의 조합과 같은 전하 캐리어로 도핑된, 결정성 실리콘, 실리콘/게르마늄 또는 게르마늄층으로 구성된 벌크 기판이다. 일 실시예에서, 벌크 기판(202)의 실리콘 원자 농도는 97% 보다 더 크다. 다른 실시예에서, 벌크 기판(202)은 별개의 결정성 기판 최상부에 성장시킨 에피택셜 층, 예를 들어 붕소-도핑 벌크 실리콘 단결정성 기판 최상부에 성장시킨 실리콘 에피택셜 층으로 구성된다. 벌크 기판(202)은 대안적으로 III-V족 재료로 구성될 수 있다. 일 실시예에서, 벌크 기판(202)은, 이에 제한되지는 않지만, 갈륨 질화물(gallium nitride), 갈륨 인화물(gallium phosphide), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 인듐 안티몬화물(indium antimonide), 인듐 갈륨 비화물(indium gallium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 인듐 갈륨 인화물(indium gallium phosphide) 또는 그의 조합과 같은 III-V 재료로 구성된다. 일 실시예에서, 벌크 기판(202)은 III-V 재료로 구성되며, 전하-캐리어 도펀트 불순물 원자들은, 이에 제한되지는 않지만 탄소(carbon), 실리콘(silicon), 게르마늄(germanium), 산소(oxygen), 황(sulfur), 셀레늄(selenium) 또는 텔루륨(tellurium)과 같은 것들이다. 대안의 실시예에서, 기판(202)은 실리콘- 또는 반도체-온-인슐레이터(SOI) 기판이다.
분리 영역(206)은 영구 게이트 구조체의 일부들을 아래에 놓인 벌크 기판으로부터 궁극적으로 전기적으로 분리하거나 이들의 분리에 기여하거나, 핀 활성 영역들을 분리하는 것과 같이, 아래의 벌크 기판 내에 형성된 활성 영역들을 분리하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 분리 영역(206)은, 이에 제한되지는 않지만 실리콘 이산화물(silicon dioxide), 실리콘 산질화물(silicon oxy-nitride), 실리콘 질화물(silicon nitride) 또는 탄소-도핑 실리콘 질화물(carbon-doped silicon nitride)과 같은 유전체 재료로 구성된다.
게이트 라인들(208A, 208B 및 208C)은, 각각 게이트 유전체 층 및 게이트 전극 층을 포함하는(여기서는 별도의 층들로 도시되지 않음) 게이트 전극 스택들로 구성될 수 있다. 일 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 구성되며 게이트 유전체 층은 고유전율 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은, 이에 제한되지는 않지만 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 실리케이트(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리케이트(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate) 또는 그의 조합과 같은 재료로 구성된다. 또한, 게이트 유전체 층의 일부는 기판(202)의 상부 몇 개 층들로부터 형성된 자연 산화물층을 포함할 수 있다. 일 실시예에서, 게이트 유전체 층은 고유전율 상부 부분 및 반도체 재료의 산화물로 구성된 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상부 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 하부 부분으로 구성된다.
일 실시예에서, 게이트 전극은, 이에 제한되지는 않지만 금속 질화물(metal nitrides), 금속 카바이드(metal carbides), 금속 실리사이드(metal silicides), 금속 알루미나이드(metal aluminides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 또는 도전성 금속 산화물과 같은 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수-설정 층 위에 형성된 비-일함수 설정 충진 재료로 구성된다.
게이트 전극 스택들과 관련된 스페이서들은 자기정렬 콘택들과 같이, 인접한 도전성 콘택들로부터 영구 게이트 구조체를 궁극적으로 전기적으로 분리하거나 그의 분리에 기여하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 스페이서들은, 이에 제한되지는 않지만 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물 또는 탄소-도핑 실리콘 질화물과 같은 유전체 재료로 구성된다.
콘택들(210A 및 210B) 및 비아들(212A, 212B 및 216) 중 임의의 것 또는 전부는 도전성 재료로 구성될 수 있다. 일 실시예에서, 이러한 콘택들 또는 비아들 중 임의의 것 또는 전부는 금속 종들로 구성된다. 금속 종들은 텅스텐, 니켈 또는 코발트와 같은 순수 금속일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료)과 같은 합금일 수 있다.
더 일반적으로, 하나 이상의 실시예는 활성 트랜지스터 게이트 바로 위에 게이트 콘택 비아를 형성하기 위한 접근법 및 그로부터 형성된 구조체들에 관한 것이다. 그러한 접근법들은 콘택 목적을 위해 분리 영역 상에 게이트 라인을 연장할 필요가 없도록 할 수 있다. 그러한 접근법들은 또한, 게이트 라인 또는 구조체로부터 신호를 전도하는 별도의 게이트 콘택(GCN) 층이 필요 없도록 할 수 있다. 일 실시예에서, 전술한 피처들을 없애는 것은 트랜치 콘택(TCN)의 콘택 금속들을 리세싱하고 공정 흐름에서 추가 유전체 재료(예를 들어, TILA)를 도입함으로써 달성된다. 추가 유전체 재료는, 게이트 정렬 콘택 공정(GAP) 프로세싱 체제에서 트랜치 콘택 정렬을 위해 이미 사용된 게이트 유전체 재료 캡 층(예를 들어, GILA)과 상이한 에칭 특성들을 갖는 트랜치 콘택 유전체 캡 층으로서 포함된다.
예시적 제조 체제로서, 도 3a-3f는, 본 발명의 일 실시예에 따른, 게이트의 활성 부분 위에 배치된 게이트 콘택 구조체를 갖는 반도체 구조체를 제조하는 방법에서의 각종 작업들을 나타내는 단면도들을 예시한다.
도 3a를 참조하면, 반도체 구조체(300)는 트랜치 콘택(TCN) 형성에 후속하여 제공된다. 구조체(300)의 특정 구성은 예시적 목적만을 위해 사용되며, 본 출원에 설명된 본 발명의 실시예들로부터 가능한 다양한 레이아웃들이 유리할 수 있음이 이해될 것이다. 반도체 구조체(300)는 기판(302) 위에 배치된 게이트 스택 구조체(308A-308E)와 같은 하나 이상의 게이트 스택 구조체를 포함한다. 게이트 스택 구조체들은 도 2와 관련하여 전술한 바와 같이, 게이트 유전체 층 및 게이트 전극을 포함할 수 있다. 트랜치 콘택들, 예를 들어 트랜치 콘택들(310A-310C)과 같은, 기판(302)의 확산 영역들에 대한 콘택들도 또한 구조체(300)에 포함되며 유전체 스페이서들(320)에 의해 게이트 스택 구조체들(308A-308E)로부터 이격된다. 도 3a에도 묘사된 바와 같이, 절연 캡 층(322)은 게이트 스택 구조체들(308A-308E)(예를 들어, GILA)상에 배치될 수 있다. 도 3a에 또한 묘사된 바와 같이, 층간 유전체 재료로 제조된 영역(323)과 같은, 콘택 차단 영역들 또는 "콘택 플러그들"은 콘택 형성이 차단되는 영역들에 포함될 수 있다.
구조체(300)를 제공하기 위해 사용된 공정은, 본 발명에 참조로 포함된, 인텔사(Intel Corp.)에 의해, 2011년 12월 22일에 출원된, 발명의 명칭이 "게이트 정렬 콘택 및 그의 제조 방법(Gate Aligned Contact and Method to Fabricate Same)"인 국제 특허출원 제PCT/US11/66989호에 설명된 것일 수 있다. 예를 들어, 절연 캡 층(322)에 대해 선택적으로 수행된 트랜치 콘택 에칭을 이용하여 자기정렬 콘택들(310A-310C)을 형성할 수 있다.
일 실시예에서, 구조체(300)를 제공하는 단계는 상당한 엄격한 레지스트레이션 버짓이 드는 리소그래피 단계를 사용할 필요를 없애면서 필수적으로 완벽하게 기존의 게이트 패턴에 정렬된 콘택 패턴의 형성을 수반한다. 그러한 일 실시예에서, 이 접근법은 콘택 개구부들을 생성하기 위해 고유하게 고도로 선택적인 습식 에칭(예를 들어, 종래에 구현된 건식 또는 플라즈마 에칭에 비해)의 사용을 가능하게 한다. 일 실시예에서, 콘택 패턴은 콘택 플러그 리소그래피 작업과 조합하여 기존의 게이트 패턴을 사용함으로써 형성된다. 그러한 일 실시예에서, 접근법은, 종래의 접근법들에서 사용된 바와 같은, 그렇지 않을 경우 콘택 패턴을 생성하기 위해 중요한 리소그래피 공정이 필요하지 않도록 할 수 있다. 일 실시예에서, 트랜치 콘택 그리드는 별도로 패터닝되지 않고, 폴리 (게이트) 라인들 사이에 형성된다. 예를 들어, 그러한 일 실시예에서, 트랜치 콘택 그리드는 게이트 그레이팅(grating) 패터닝 이후에 및 게이트 그레이팅 절단 이전에 형성된다.
또한, 게이트 스택 구조체들(308A-308E)은 교체 게이트 공정에 의해 제조될 수 있다. 그러한 체제에서, 폴리실리콘 또는 실리콘 질화물 필러(pillar) 재료와 같은 더미 게이트 재료는 제거되어 영구 게이트 전극 재료로 교체될 수 있다. 그러한 일 실시예에서, 이전의 프로세싱을 통해 수행된 것과는 반대로, 영구 게이트 유전체 층도 또한 이 공정에서 형성된다. 일 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 공정에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되며 SF6를 포함하는 건식 에칭 공정으로 제거된다. 다른 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되며 수성(aqueous) NH4OH 또는 테트라메틸암모늄 히드록시드(tetramethylammonium hydroxide)를 포함하는 습식 에칭 공정으로 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 구성되며 수성 인산(phosphoric acid)을 포함하는 습식 에칭으로 제거된다.
일 실시예에서, 본 발명에 설명된 하나 이상의 접근법은 필수적으로, 더미 및 교체 콘택 공정과 조합하여 더미 및 교체 게이트 공정을 고려하여 구조체(300)에 도달한다. 그러한 일 실시예에서, 교체 콘택 공정은 영구 게이트 스택의 적어도 일부를 고온 어닐링하는 것이 가능하도록 교체 게이트 공정 이후에 수행된다. 예를 들어, 그러한 특정 실시예에서, 영구 게이트 구조체들의 적어도 일부를, 예를 들어 게이트 유전체 층이 형성된 이후에 어닐링하는 것은 약 600℃보다 높은 온도에서 수행된다. 어닐링은 영구 콘택들의 형성 이전에 수행된다.
도 3b를 참조하면, 구조체(300)의 트랜치 콘택들(310A-310C)을 스페이서(320) 내에서 리세싱하여, 스페이서들(320) 및 절연 캡 층(322)의 상부 면 아래의 높이를 갖는 리세스된 트랜치 콘택들(311A-311C)을 제공한다. 이어서, 리세스된 트랜치 콘택들(311A-311C)(예를 들어, TILA) 상에 절연 캡 층(324)를 형성한다. 본 발명의 일 실시예에 따라, 리세스된 트랜치 콘택들(311A-311C) 상의 절연 캡 층(324)은 게이트 스택 구조체들(308A-308E) 상의 절연 캡 층(322)과는 상이한 에칭 특성들을 갖는 재료로 구성된다. 이후의 프로세싱 공정들에서 알 수 있는 바와 같이, 그러한 차이를 이용하여 322/324 중 하나를 322/324 중 다른 하나로부터 선택적으로 에칭할 수 있다.
트랜치 콘택들(310A-310C)은 스페이서들(320) 및 절연 캡 층(322)의 재료에 대해 선택적인 공정에 의해 리세싱될 수 있다. 예를 들어, 일 실시예에서, 트랜치 콘택들(310A-310C)은 습식 에칭 공정 또는 건식 에칭 공정과 같은 에칭 공정에 의해 리세싱된다. 절연 캡 층(324)은 트랜치 콘택들(310A-310C)의 노출된 부분들 위에 등각 및 실링 층을 제공하기에 적합한 공정에 의해 형성될 수 있다. 예를 들어, 일 실시예에서, 절연 캡 층(324)은 전체 구조체 위에 등각 층으로서 CVD(chemical vapor deposition) 공정에 의해 형성된다. 이어서, 예를 들어 CMP에 의해 등각 층을 평탄화하여 트랜치 콘택들(310A-310C) 위에만 절연 캡 층(324) 재료를 제공하고, 스페이서들(320) 및 절연 캡 층(322)을 다시 노출시킨다.
절연 캡 층(322/324)을 위한 적절한 재료 조합에 있어서, 일 실시예에서, 322/324의 쌍 중 하나는 실리콘 산화물로 구성되는 한편, 다른 하나는 실리콘 질화물로 구성된다. 다른 실시예에서, 322/324의 쌍 중 하나는 실리콘 산화물로 구성되는 한편, 다른 하나는 탄소 도핑 실리콘 질화물로 구성된다. 다른 실시예에서, 322/324의 쌍 중 하나는 실리콘 산화물로 구성되는 한편, 다른 하나는 실리콘 카바이드로 구성된다. 다른 실시예에서, 322/324의 쌍 중 하나는 실리콘 질화물로 구성되는 한편, 다른 하나는 탄소 도핑 실리콘 질화물로 구성된다. 다른 실시예에서, 322/324의 쌍 중 하나는 실리콘 질화물로 구성되는 한편, 다른 하나는 실리콘 카바이드로 구성된다. 다른 실시예에서, 322/324의 쌍 중 하나는 탄소 도핑 실리콘 질화물로 구성되는 한편, 다른 하나는 실리콘 카바이드로 구성된다.
도 3c를 참조하면, 층간 유전체(ILD)(330) 및 하드 마스크(332) 스택을 형성하고 패터닝하여, 예를 들어 도 3b의 구조체 위에 패터닝된 금속(0) 트랜치(334)를 제공한다.
층간 유전체(ILD)(330)는 프론트 엔드 및 백 엔드 프로세싱에 강건한 구조체를 유지하면서 그 안에 궁극적으로 형성된 금속 피처들을 전기적으로 분리하기에 적합한 재료로 구성될 수 있다. 또한, 일 실시예에서, ILD(330)의 조성은, 도 3d 및 3e와 관련하여 하기에 더 상세히 설명된 바와 같이, 트랜치 콘택 유전체 캡 층 및 게이트 유전체 캡 층 패터닝에 대한 비아 에칭 선택도와 일치하도록 선택된다. 일 실시예에서, ILD(330)는 실리콘 산화물의 단일 또는 복수의 층, 또는 탄소 도핑 산화물(CDO) 재료의 단일 또는 복수의 층으로 구성된다. 하지만, 다른 실시예들에서, ILD(330)는, 도 4와 관련하여 하기에 더 상세히 설명된 바와 같이, ILD(330)의 아래에 놓인 하부 부분과는 상이한 재료로 구성된 상부 부분을 갖는 이중-층 조성을 갖는다. 하드 마스크 층(332)은 이후의 희생 층으로 작용하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 하드 마스크 층(332)은 실질적으로 탄소로 구성되며, 예를 들어 가교결합된 유기 중합체(cross-linked organic polymer) 층으로서 구성된다. 다른 실시예들에서, 하드 마스크(332)로서 실리콘 질화물 또는 탄소 도핑 실리콘 질화물층을 사용한다. 층간 유전체(ILD)(330) 및 하드 마스크(332) 스택은 리소그래피 및 에칭 공정에 의해 패터닝될 수 있다.
도 3d를 참조하면, 비아 개구부들(336) (예를 들어, VCT)은, 금속(0) 트랜치(334)에서 하나 이상의 리세스된 트랜치 콘택들(311A-311C)까지 연장되어, 층간 유전체(ILD)(330)에 형성된다. 예를 들어, 도 3d에서, 비아 개구부들은 리세스된 트랜치 콘택들(311A 및 311C)을 노출하도록 형성된다. 비아 개구부들(336)의 형성은 층간 유전체(ILD)(330) 및 대응하는 절연 캡 층(324)의 각 부분들 모두를 에칭하는 단계를 포함한다. 그러한 일 실시예에서, 절연 캡 층(322)의 일부는 층간 유전체(ILD)(330)를 패터닝하는 동안 노출된다(예를 들어, 게이트 스택 구조체들(308B 및 308E) 위의 절연 캡 층(322)의 일부가 노출된다). 그 실시예에서, 절연 캡 층(324)을 에칭하여 절연 캡 층(322)에 선택적으로(즉, 상당한 에칭 또는 영향 없이) 비아 개구부들(336)을 형성한다.
비아 개구부들(336)은 먼저 하드 마스크 층, 반사 방지 코팅(ARC) 층 및 포토레지스트 층을 퇴적함으로써 형성될 수 있다. 일 실시예에서, 하드 마스크 층은 실질적으로 탄소로 구성되며, 예를 들어 가교결합된 유기 중합체 층으로서 구성된다. 일 실시예에서, ARC 층은 포토레지스트 층의 리소그래피 패터닝 동안 반사 간섭을 억제하기에 적합하다. 그러한 일 실시예에서, ARC 층은 실리콘 ARC 층이다. 포토레지스트 층은 리소그래피 공정에 사용하기에 적합한 재료로 구성될 수 있다. 일 실시예에서, 포토레지스트 층은 먼저 포토레지스트 재료의 블랭킷 층을 마스킹한 다음 이를 광원에 노출시키는 단계에 의해 형성된다. 이어서, 블랭킷 포토레지스트 층을 현상함으로써 패터닝된 포토레지스트 층을 형성할 수 있다. 일 실시예에서, 광원에 노출된 포토레지스트 층의 부분들은 포토레지스트 층의 현상시 제거된다. 따라서, 패터닝된 포토레지스트 층은 포지티브 포토레지스트 재료로 구성된다. 특정일 실시예에서, 포토레지스트 층은, 이에 제한되지는 않지만 248nm 레지스트, 193nm 레지스트, 157nm 레지스트, EUV(extreme ultra violet) 레지스트, e-빔 임프린트(imprint) 층 또는 디아조나프토퀴논 증감제(diazonaphthoquinone sensitizer)를 이용하는 페놀계 수지 매트릭스(phenolic resin matrix)와 같은 포지티브 포토레지스트 재료로 구성된다. 다른 실시예에서, 광원에 노출된 포토레지스트 층의 부분들은 포토레지스트 층의 현상시 보존된다. 따라서, 포토레지스트 층은 네거티브 포토레지스트 재료로 구성된다. 특정 실시예에서, 포토레지스트 층은, 이에 제한되지는 않지만 폴리-시스-이소프렌(poly-cis-isoprene) 또는 폴리-비닐-신나메이트(poly-vinyl-cinnamate)로 구성된 것과 같은 네거티브 포토레지스트 재료로 구성된다.
본 발명의 일 실시예에 따라, 포토레지스트 층의 패턴(예를 들어, 비아 개구부들(336)의 패턴)은 플라즈마 에칭 공정을 이용함으로써 하드 마스크 층으로 전사된다. 패턴은, 예를 들어 다르거나 동일한 건식 에칭 공정에 의해 층간 유전체(ILD)(330)로 궁극적으로 전사된다. 일 실시예에서, 이어서 패턴은, 절연 캡 층(322)(즉, 게이트 절연 캡 층들)을 에칭하지 않는 에칭 공정에 의해 절연 캡 층(324)(즉, 트랜치 콘택 절연 캡 층들)으로 최종적으로 전사된다. 절연 캡 층(324)(TILA)은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 탄소 도핑 실리콘 질화물, 탄소 도핑 실리콘 산화물, 비정질 실리콘, 및 지르코늄 산화물, 하프늄 산화물, 란타늄 산화물 또는 그의 조합을 포함하는 각종 금속 산화물 및 실리케이트를 포함하는 것들 중 임의의 것 또는 그의 조합으로 구성될 수 있다. 층은 CVD, ALD, PECVD, PVD, HDP 보조 CVD, 저온 CVD를 포함하는 기술들 중 임의의 것을 이용하여 퇴적될 수 있다. 대응하는 플라즈마 건식 에칭은 화학적 및 물리적 스퍼터링 메커니즘의 조합으로서 수행된다. 일치성(coincident) 중합체 퇴적을 사용하여 재료 제거율, 에칭 프로파일 및 필름 선택도를 제어할 수 있다. 건식 에칭은, 통상적으로 30-100 mTorr 범위의 압력 및 50-1000 Watts의 플라즈마 바이어스로 NF3, CHF3, C4F8, HBr 및 O2를 포함하는 기체 혼합물을 이용하여 통상적으로 발생된다. 건식 에칭은, 트랜지스터의 소스 드레인 영역들에 대한 콘택들을 형성하기 위한 324(TILA)의 건식 에칭 동안 322(GILA)의 손실을 최소화하기 위해 캡 층 324(TILA)과 322(GILA) 간에 상당한 에칭 선택도를 달성하도록 건식 에칭을 수행될 수 있다.
도 3e를 참조하면, 하나 이상의 추가 비아 개구부들(338)(예를 들어, VCG)이, 금속(0) 트랜치(334)에서 하나 이상의 게이트 스택 구조체들(308A-308E)까지 연장되어 층간 유전체(ILD)(330)에 형성된다. 예를 들어, 도 3e에서, 비아 개구부들은 게이트 스택 구조체들(308C 및 308D)을 노출하도록 형성된다. 비아 개구부들(338)의 형성은 층간 유전체(ILD)(330) 및 대응하는 절연 캡 층(322)의 각 부분들 모두를 에칭하는 단계를 포함한다. 그러한 일 실시예에서, 절연 캡 층(324)의 일부는 층단 유전체(ILD)(330)의 패터닝 동안 노출된다(예를 들어, 리세스된 트랜치 콘택(311B) 위의 절연 캡 층(324)의 일부가 노출된다). 그 실시예에서, 절연 캡 층(322)을 에칭하여 절연 캡 층(324)에 선택적으로(즉, 상당한 에칭 또는 영향 없이) 비아 개구부들(338)을 형성한다.
비아 개구부들(336)을 형성하는 것과 유사하게, 먼저 하드 마스크 층, 반사 방지 코팅(ARC) 층 및 포토레지스트 층을 퇴적함으로써 비아 개구부들(338)을 형성할 수 있다. 본 발명의 일 실시예에 따라, 포토레지스트 층의 패턴(예를 들어, 비아 개구부들(338)의 패턴)은 플라즈마 에칭 공정을 이용함으로써 하드 마스크 층으로 전사된다. 패턴은 예를 들어 다르거나 동일한 건식 에칭 공정에 의해 층간 유전체(ILD)(330)에 궁극적으로 전사된다. 일 실시예에서, 이어서 패턴은, 절연 캡 층(324)(즉, 트랜치 콘택 절연 캡 층들)을 에칭하지 않는 에칭 공정에 의해 절연 캡 층(322)(즉, 게이트 절연 캡 층들)으로 최종적으로 전사된다. 절연 캡 층(322)(GILA)은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 탄소 도핑 실리콘 질화물, 탄소 도핑 실리콘 산화물, 비정질 실리콘, 및 지르코늄 산화물, 하프늄 산화물, 란타늄 산화물 또는 그의 조합을 포함하는 각종 금속 산화물 및 실리케이트를 포함하는 것들 중 임의의 것 또는 그의 조합으로 구성될 수 있다. 층은 CVD, ALD, PECVD, PVD, HDP 보조 CVD, 저온 CVD를 포함하는 기술들 중 임의의 것을 이용하여 퇴적될 수 있다. 절연 캡 층(322)(GILA)은, 일 실시예에서, 2개의 캡핑 층들 간에 상당한 에칭 레이트 차이를 보장하도록 캡 층(324)(TILA)에 대해 상이한 재료로 구성된다. 대응하는 플라즈마 건식 에칭은 GILA 및 TILA 필름들 간에 허용가능한 에칭 레이트 차이를 달성하기 위해 화학적 및 물리적 스퍼터링 메커니즘의 조합으로서 수행될 수 있다. 일치성 중합체 퇴적을 사용하여 재료 제거율, 에칭 프로파일 및 필름 선택도를 제어할 수 있다. 건식 에칭은, 통상적으로 30-100 mTorr 범위의 압력 및 50-1000 Watts의 플라즈마 바이어스로 NF3, CHF3, C4F8, HBr 및 O2를 포함하는 기체 혼합물을 이용하여 통상적으로 수행된다. 건식 에칭은 트랜지스터의 활성 영역들 상에 게이트 콘택을 형성하기 위한 322(GILA)의 건식 에칭 동안 324(TILA)의 손실을 최소화하기 위해 캡 층 322(GILA) 및 324(TILA) 층들 간에 상당한 에칭 선택도를 달성하도록 수행될 수 있다.
도 3f를 참조하면, 도 3e와 관련하여 설명된 구조체의 금속(0) 트랜치(334) 및 비아 개구부들(336 및 338)에 금속 콘택 구조체(340)가 형성된다. 금속 콘택 구조체(340)는 트랜치 콘택 비아들(예를 들어, 각각 트랜치 콘택들(311A 및 311C)에 대한 트랜치 콘택 비아들(341A 및 341B)) 및 각각 게이트 콘택 비아들(예를 들어, 게이트 스택 구조체들(308C 및 308D)에 대한 게이트 콘택 비아들(342A 및 342B))과 함께 금속 (0) 부분(350)을 포함한다.
일 실시예에서, 금속 콘택 구조체는 금속 퇴적 및 이후의 화학기계적 연마 작업에 의해 형성된다. 금속 퇴적은 먼저 접착층의 퇴적을 수반할 수 있으며 이에 후속하여 충진 금속 층의 퇴적을 수반할 수 있다. 따라서, 금속 구조체(340)는 도전성 재료로 구성될 수 있다. 일 실시예에서, 금속 구조체(340)는 금속 종들로 구성된다. 금속 종들은 구리, 텅스텐, 니켈 또는 코발트와 같은 순수 금속일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료)과 같은 합금일 수 있다.
도 3c와 관련하여 상기에 간략하게 서술한 바와 같이, ILD(330)는 대신에 이중-층 구조체일 수 있다. 예로서, 도 4는 본 발명의 다른 실시예에 따른, 게이트 전극의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 다른 비평면 반도체 디바이스의 단면도를 예시한다. 도 4를 참조하면, 반도체 구조체 또는 디바이스(400), 예를 들어 비평면 디바이스는 기판(402)으로부터 형성되며 분리 영역(406) 내에 있는 비평면 확산 또는 활성 영역(404)(예를 들어, 핀 구조체)을 포함한다. 게이트 전극 스택(408)은 비평면 확산 또는 활성 영역(404) 위뿐만 아니라 분리 영역(406)의 일부 위에 배치된다. 도시된 바와 같이, 게이트 전극 스택(408)은 유전체 캡 층(454)과 함께, 게이트 전극(450) 및 게이트 유전체 층(452)을 포함한다. 게이트 전극 스택(408)은 실리콘 산화물층과 같은 층간 유전체 층(420)에 배치된다. 게이트 콘택 비아(416) 및 위에 놓인 금속 상호접속부(460)는 모두 층간 유전체(ILD) 스택들 또는 층들(470)에 배치된다. 일 실시예에서, 구조체(470)는 도 4에 묘사된 바와 같이, 하부 층(472) 및 상부 층(474)을 포함하는 이중-층 층간 유전체 스택이다.
일 실시예에서, ILD 구조체(470)의 상부 층(474)은 저유전율 성능을 위해, 예를 들어 그 안에 형성된 금속 라인들 간의 용량성 결합을 감소시키기 위해 최적화된 재료로 구성된다. 그러한 일 실시예에서, ILD 구조체(470)의 상부 층(474)은, 이에 제한되지는 않지만, 탄소-도핑 산화물(CDO) 또는 다공성(porous) 산화물 필름과 같은 재료로 구성된다. 일 실시예에서, ILD 구조체(470)의 하부 층(472)은 비아 에칭 선택도, 예를 들어 트랜치 콘택 캡 층과 게이트 캡 층 간의 에칭 선택도를 레버리징하는(leveraging) 통합 체제와의 호환성을 위해 최적화된 재료로 구성된다. 그러한 일 실시예에서, ILD 구조체(470)의 하부 층(472)은, 이에 제한되지는 않지만 실리콘 이산화물(SiO2) 또는 CDO 필름과 같은 재료로 구성된다. 특정 실시예에서, ILD 구조체(470)의 상부 층(474)은 CDO 재료로 구성되며 ILD 구조체(470)의 하부 층(472)은 SiO2로 구성된다.
도 3a-3c와 관련하여 설명된 공정 흐름에서, 스페이서들(320)의 상부는 캡 층들(324 및 322)에서 비아 개구부 형성 동안 노출된다. 스페이서들(320)의 재료가 캡 층들(324 및 322)의 재료와 상이할 경우, 비아 개구부 형성 동안 스페이서들이 바람직하지 않게 열화되는 것을 방지하기 위해 추가적인 에칭 선택도 고려가 생각되어야 할 것이다. 다른 실시예에서, 스페이서들은 게이트 구조체들과 필수적으로 평탄하도록 리세싱될 수 있다. 그러일 실시예에서, 게이트 캡 층은 비아 개구부 형성 동안 스페이서들의 노출을 방지하면서 스페이서들을 덮도록 형성될 수 있다. 예로서, 도 5a 및 5b는, 본 발명의 다른 실시예에 따른, 게이트의 활성 부분 위에 배치된 게이트 콘택 구조체를 갖는 다른 반도체 구조체를 제조하는 방법에서의 각종 작업들을 나타내는 단면도들을 예시한다.
도 5a를 참조하면, 트랜치 콘택(TCN)을 형성한 이후의 반도체 구조체(500)가 제공된다. 구조체(500)의 특정 구성은 예시적 목적만을 위해 사용되며 본 출원에 설명된 본 발명의 실시예들로부터 가능한 각종 레이아웃들이 유리할 수 있음이 이해될 것이다. 반도체 구조체(500)는 기판(302) 위에 배치된 게이트 스택 구조체(308A-308E)와 같은 하나 이상의 게이트 스택 구조체들을 포함한다. 게이트 스택 구조체들은 도 2와 관련하여 상술한 바와 같이, 게이트 유전체 층 및 게이트 전극을 포함할 수 있다. 트랜치 콘택들, 예를 들어 트랜치 콘택들(310A-310C)과 같은, 기판(302)의 확산 영역들에 대한 콘택들도 또한 구조체(500)에 포함되며 유전체 스페이서들(520)에 의해 게이트 스택 구조체들(308A-308E)로부터 이격된다. 절연 캡 층(522)은 도 5a에 또한 묘사된 바와 같이, 게이트 스택 구조체들(308A-308E)(예를 들어, GILA) 상에 배치된다. 하지만, 도 3a와 관련하여 설명된 구조체(300)와 대조적으로, 스페이서들(520)은 게이트 스택 구조체들(308A-308E)과 대략 동일한 높이까지 리세싱되었다. 이로써, 대응하는 절연 캡 층들(522)은 각 게이트 스택과 관련된 스페이서들(520)뿐만 아니라 게이트 스택을 덮는다.
도 5b를 참조하면, 금속 콘택 구조체(540)는 유전체 층(330)에 형성된 금속(0) 트랜치 및 비아 개구부들에 형성된다. 금속 콘택 구조체(540)는 트랜치 콘택 비아들(예를 들어, 각각 트랜치 콘택들(311A 및 311C)에 대한 트랜치 콘택 비아들(341A 및 341B))과 함께 금속(0) 부분(550)을 포함한다. 금속 콘택 구조체(540)는 또한 각각 게이트 콘택 비아들(예를 들어, 게이트 스택 구조체들(308C 및 308D)에 대한 게이트 콘택 비아들(542A 및 542B))을 포함한다. 도 3f와 관련하여 설명된 구조체와 비교하여, 게이트 콘택 비아들(542A 및 542B)을 초래하는 비아 개구부들의 에칭 형성 동안 스페이서들(522)이 노출되지 않고 절연 캡 층들(522)의 피복이 연장되므로 도 5b의 수득된 구조체는 약간 상이하다.
다시 도 5b를 참조하면, 일 실시예에서, 트랜치 콘택들(도 5b에서 311A 및 311C로 표시된 트랜치 콘택들 포함)은 게이트 스택 구조체들(도 5에서 308C 및 308D로 표시된 게이트 스택 구조체들 포함)에 비해 더 낮게 리세싱된다. 그러한 일 실시예에서, 예를 들어, 트랜치 콘택들이 게이트 스택 구조체들과 동일 평면상에 있을 경우, 게이트 콘택 비아들(542A 및 542B) 및 트랜치 콘택들(311A 및 311C)이 각각 그렇지 않다면 만나게 될 코너에서의 게이트 콘택 비아들(542A 및 542B) 및 트랜치 콘택들(311A 및 311C) 각각들 간의 단락 가능성을 방지하기 위해, 트랜치 콘택들은 게이트 스택 구조체들에 비해 더 낮게 리세싱된다.
또한, 다른 실시예에서(미도시), 스페이서들은 트랜치 콘택들과 대략 동일한 높이까지 리세싱된다. 대응하는 트랜치 절연 캡 층들(TILA)은 각 트랜치 콘택과 관련된 스페이서들 뿐만 아니라 트랜치 콘택을 덮는다. 그러한 일 실시예에서, 트랜치 콘택 비아들 및 인접하거나 근처의 게이트 스택 구조체들 간의 단락 가능성을 방지하기 위해, 게이트 스택 구조체들은 트랜치 콘택들에 비해 더 낮게 리세싱된다.
본 발명에 설명된 접근법들 및 구조체들은 종래의 방법론들을 이용하여 제조하기가 불가능하거나 제조가 어려운 다른 구조체들 또는 디바이스들의 형성을 가능하게 할 수 있다. 첫 번째 예에서, 도 6은 본 발명의 다른 실시예에 따른, 게이트의 활성 부분 위에 배치된 게이트 콘택 비아를 갖는 다른 반도체 디바이스의 평면도를 예시한다. 도 6를 참조하면, 반도체 구조체 또는 디바이스(600)는 복수의 트랜치 콘택들(610A 및 610B)과 맞물린(interdigitated) 복수의 게이트 구조체들(608A-608C)을 포함한다(이러한 피처들은 기판의 활성 영역 위에 배치됨, 미도시). 게이트 콘택 비아(680)는 게이트 구조체(608B)의 활성 부분 상에 형성된다. 게이트 콘택 비아(680)는 게이트 구조체들(608B 및 608C)를 결합하면서, 게이트 구조체(608C)의 활성 부분 상에 추가로 배치된다. 개재 트랜치 콘택(610B)은 트랜치 콘택 분리 캡 층(예를 들어, TILA)을 이용하여 콘택(680)으로부터 분리될 수 있음이 이해될 것이다. 도 6의 콘택 구성은 금속화물의 상부 층들을 통해 스트랩(strap)을 배선할(route) 필요없이, 레이아웃에서 인접한 게이트 라인들을 스트랩핑(strapping)하여 더 작은 셀 면적 및/또는 덜 복잡한 배선 체제를 가능하게 하기 위한 더 용이한 접근법을 제공할 수 있다.
두 번째 예에서, 도 7은 본 발명의 다른 실시예에 따른, 한 쌍의 트랜치 콘택들을 결합하는 트랜치 콘택 비아를 갖는 다른 반도체 디바이스의 평면도를 예시한다. 도 7을 참조하면, 반도체 구조체 또는 디바이스(700)는 복수의 트랜치 콘택들(710A 및 710B)과 맞물린 복수의 게이트 구조체들(708A-708C)을 포함한다(상기 피처들은 기판의 활성 영역 위에 배치됨, 미도시). 트랜치 콘택 비아(790)는 트랜치 콘택(710A) 상에 형성된다. 트랜치 콘택 비아(790)는 트랜치 콘택들(710A 및 710B)을 결합하면서, 트랜치 콘택(710B) 상에 추가로 배치된다. 개재 게이트 구조체(708B)는 게이트 분리 캡 층을 이용함으로써(예를 들어, GILA 공정에 의해) 트랜치 콘택 비아(790)로부터 분리될 수 있음이 이해될 것이다. 도 7의 콘택 구성은 금속화물의 상부 층들을 통해 스트랩을 배선할 필요없이, 레이아웃에서 인접한 트랜치 콘택들을 스트랩핑하여 더 작은 셀 면적 및/또는 덜 복잡한 배선 체제를 가능하게 하기 위한 더 용이한 접근법을 제공할 수 있다.
상술한 공정들의 모든 양태들이 본 발명의 실시예들의 사상 및 범위 이내에 속하도록 실시될 필요가 있는 것은 아님이 이해될 것이다. 예를 들어, 일 실시예에서, 게이트 스택들의 활성 부분들 위에 게이트 콘택들을 제조하기 이전에 더미 게이트들이 항상 형성될 필요는 없다. 상술한 게이트 스택들은 초기 형성된 바와 같이 실제로 영구 게이트 스택들일 수 있다. 또한, 본 발명에 설명된 공정들은 하나의 또는 복수의 반도체 디바이스들을 제조하기 위해 사용될 수 있다. 반도체 디바이스들은 트랜지스터들 또는 유사한 디바이스들일 수 있다. 예를 들어, 일 실시예에서, 반도체 디바이스들은 로직 또는 메모리용 MOS(metal-oxide semiconductor) 트랜지스터 또는 바이폴라 트랜지스터이다. 또한, 일 실시예에서, 반도체 디바이스들은 트라이게이트 디바이스, 독립적으로 액세스된 이중 게이트 디바이스 또는 FIN-FET와 같은 3차원 아키텍쳐를 갖는다. 하나 이상의 실시예는 10 nm 이하의 기술 노드에서 반도체 디바이스들을 제조하기 위해 특히 유용할 수 있다.
일반적으로, 게이트의 활성 부분 위 및 트랜치 콘택 비아와 동일한 층에 게이트 콘택 구조체(예를 들어, 비아)를 형성하기 이전에(예를 들어, 이에 추가하여), 본 발명의 하나 이상의 실시예는 먼저 게이트 정렬된 트랜치 콘택 공정을 이용하는 단계를 포함한다. 그러한 공정은 반도체 구조체 제조를 위해, 예를 들어 집적 회로 제조를 위해 트랜치 콘택 구조체를 형성하도록 구현될 수 있다. 일 실시예에서, 트랜치 콘택 패턴은 기존의 게이트 패턴에 정렬되어 형성된다. 대조적으로, 종래의 접근법들은 통상적으로, 선택적인 콘택 에칭들과 조합하여 기존의 게이트 패턴에 대해 리소그래피 콘택 패턴의 엄격한 레지스트레이션을 갖는 추가의 리소그래피 공정을 수반한다. 예를 들어, 종래의 공정은 콘택 피처들을 별도로 패터닝하면서 폴리(게이트) 그리드를 패터닝하는 단계를 포함할 수 있다.
도 8은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(800)를 예시한다. 컴퓨팅 디바이스(800)는 보드(802)를 수용한다. 보드(802)는 이에 제한되지는 않지만 프로세서(804) 및 적어도 하나의 통신 칩(806)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(804)는 보드(802)에 물리적 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(806)은 또한 보드(802)에 물리적 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(806)은 프로세서(804)의 일부이다.
응용에 따라, 컴퓨팅 디바이스(800)는 보드(802)에 물리적 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 구성요소들은, 이에 제한되지는 않지만 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 콘트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS 디바이스, 콤파스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함한다.
통신 칩(806)은 컴퓨팅 디바이스(800)에 및 이로부터의 데이터를 전송하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어는 비고형(non-solid) 매체를 통해 변조 전자기 복사를 이용함으로써 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 비록 일부 실시예들에서는 그렇지 않을 수도 있지만, 용어는 관련 디바이스들이 임의의 와이어들을 포함하지 않는 것을 시사하지 않는다. 통신 칩(806)은, 이에 제한되지는 않지만, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(800)는 복수의 통신 칩(806)을 포함할 수 있다. 예를 들어, 제1 통신 칩(806)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(806)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(800)의 프로세서(804)는 프로세서(804) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형시키는 임의의 디바이스 또는 디바이스 일부를 지칭할 수 있다.
통신 칩(806)은 또한 통신 칩(806) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(800) 내에 수용된 다른 컴포넌트는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스들을 포함하는 집적 회로 다이를 포함할 수 있다.
각종 구현들에서, 컴퓨팅 디바이스(800)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA, 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(800)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 게이트들의 활성 부분들 위에 배치된 게이트 콘택 구조체들 및 그러한 게이트 콘택 구조체들을 형성하는 방법을 포함한다.
일 실시예에서, 반도체 구조체는 활성 영역 및 분리 영역을 갖는 기판을 포함한다. 게이트 구조체는 기판의 활성 영역 위에 배치된 부분 및 분리 영역 위에 배치된 부분을 갖는다. 소스 및 드레인 영역은 기판의 활성 영역에 배치되며, 그 활성 영역 위에 배치된 게이트 구조체 부분의 어느 한 측 상에 배치된다. 게이트 콘택 구조체는 기판의 활성 영역 위에 배치된 게이트 구조체 부분 상에 배치된다.
일 실시예에서, 게이트 콘택 구조체는 자기정렬 비아이다.
일 실시예에서, 기판의 활성 영역은 3차원 반도체 보디가다.
일 실시예에서, 기판은 벌크 실리콘 기판이다.
일 실시예에서, 반도체 구조체는 활성 영역 및 분리 영역을 갖는 기판을 포함한다. 기판의 활성 영역 위에 배치된 부분 및 분리 영역 위에 배치된 부분을 각각 갖는 복수의 게이트 구조체들이 포함된다. 복수의 소스 또는 드레인 영역들이 기판의 활성 부분에, 그 활성 영역 위에 배치된 게이트 구조체들의 부분들 사이에 배치된다. 각 소스 또는 드레인 영역들 상에 배치된 복수의 트랜치 콘택이 포함된다. 게이트 콘택 비아는 기판의 활성 영역 위에 배치된 게이트 구조체의 부분 상에, 게이트 구조체들 중 하나 상에 배치된다. 트랜치 콘택 비아는 트랜치 콘택들 중 하나 상에 배치된다.
일 실시예에서, 게이트 콘택 비아 및 트랜치 콘택 비아는 기판 위에 배치된 동일한 층간 유전체 층에 필수적으로 동일 평면상으로 배치된다.
일 실시예에서, 층간 유전체 층은 상부 저유전율 유전체 층 및 하부 에칭 선택 층을 포함하는 이중-층 구조체이다.
일 실시예에서, 게이트 콘택 비아 및 트랜치 콘택 비아는 실질적으로 서로 동일 평면상에 있다.
일 실시예에서, 게이트 구조체들은 각각 한 쌍의 측벽 스페이서들을 추가로 포함하고, 트랜치 콘택들은 대응하는 게이트 구조체의 측벽 스페이서들에 바로 인접하여 배치된다.
일 실시예에서, 복수의 게이트 구조체의 상부 면은 복수의 트랜치 콘택의 상부 면과 실질적으로 동일 평면상에 있다.
일 실시예에서, 복수의 게이트 구조체의 상부 면 및 복수의 트랜치 콘택의 상부 면은 한 쌍의 측벽 스페이서들 각각의 상부 면보다 아래이다.
일 실시예에서, 복수의 게이트 구조체는 각각 게이트 구조체의 상부 면 상에, 대응하는 측벽 스페이서들 쌍과 실질적으로 동일 평면상인 게이트 캡 유전체 층 또는 그의 나머지를 포함한다.
일 실시예에서, 복수의 트랜치 콘택은 각각 트랜치 콘택의 상부 면상에, 대응하는 측벽 스페이서들 쌍과 실질적으로 동일 평면상인 트랜치 캡 유전체 층 또는 그의 나머지를 포함한다.
일 실시예에서, 게이트 캡 유전체 층 및 트랜치 캡 유전체 층은 서로에 대해 상이한 에칭 선택도들을 갖는다.
일 실시예에서, 복수의 게이트 구조체의 상부 면은 한 쌍의 측벽 스페이서들 각각의 상부 면과 대략 동일 평면상에 있다.
일 실시예에서, 게이트 콘택 비아는 기판의 활성 영역 위에 배치된 게이트 구조체들 중 2번째 상에, 그 2번째 게이트 구조체의 일부 상에 추가로 배치된다. 게이트 콘택 비아는 하나의 게이트 구조체와 2번째 게이트 구조체를 결합한다.
일 실시예에서, 트랜치 콘택 비아는 트랜치 콘택들 중 2번째 상에 추가로 배치되며 하나의 트랜치 콘택과 2번째 트랜치 콘택을 결합한다.
일 실시예에서, 게이트 콘택 비아는 자기정렬 비아이며, 트랜치 콘택 비아는 자기정렬 비아이다.
일 실시예에서, 기판의 활성 영역은 3차원 반도체 보디가다.
일 실시예에서, 기판은 벌크 실리콘 기판이다.
일 실시예에서, 게이트 구조체는 고유전율 게이트 유전체 층 및 금속 게이트 전극을 포함한다.
일 실시예에서, 반도체 구조체를 제조하는 방법은 기판의 활성 영역 위에 복수의 게이트 구조체를 형성하는 단계를 포함한다. 방법은 또한 게이트 구조체들 사이인, 기판의 활성 영역에 복수의 소스 또는 드레인 영역을 형성하는 단계를 포함한다. 방법은 또한 소스 또는 드레인 영역 각각 상에 형성된 복수의 트랜치 콘택을 형성하는 단계를 포함한다. 방법은 또한 각 게이트 구조체들 위에 게이트 캡 유전체 층을 형성하는 단계를 포함한다. 방법은 또한 각 트랜치 콘택들 위에 트랜치 캡 유전체 층을 형성하는 단계를 포함한다. 방법은 또한 게이트 구조체들 중 하나 상에 게이트 콘택 비아를 형성하는 단계를 포함하고, 형성 단계는 트랜치 캡 유전체 층에 대해 선택적으로 대응하는 게이트 캡 유전체 층을 에칭하는 단계를 포함한다. 방법은 또한 트랜치 콘택들 중 하나 상에 트랜치 콘택 비아를 형성하는 단계를 포함하고, 형성 단계는 게이트 캡 유전체 층에 대해 선택적으로 대응하는 트랜치 캡 유전체 층을 에칭하는 단계를 포함한다.
일 실시예에서, 게이트 콘택 비아 및 트랜치 콘택 비아를 형성하는 단계는 동일한 공정 작업으로 둘 모두를 위해 도전성 재료를 형성하는 단계를 포함한다.
일 실시예에서, 복수의 게이트 구조체를 형성하는 단계는 더미 게이트 구조체들을 영구 게이트 구조체들로 교체하는 단계를 포함한다.
일 실시예에서, 복수의 트랜치 콘택을 형성하는 단계는 더미 게이트 트랜치 콘택 구조체들을 영구 트랜치 콘택 구조체들로 교체하는 단계를 포함한다.
일 실시예에서, 방법은, 복수의 게이트 구조체들을 형성하기 이전에, 기판의 활성 영역들로부터 3차원 보디를 형성하는 단계를 추가로 포함한다.
일 실시예에서, 3차원 보디를 형성하는 단계는 벌크 반도체 기판에서 핀들을 에칭하는 단계를 포함한다.

Claims (20)

  1. 반도체 구조체로서,
    활성 영역 및 분리 영역을 포함하는 기판;
    상기 기판의 상기 활성 영역 위에 배치된 부분 및 상기 분리 영역 위에 배치된 부분을 갖는 게이트 구조체;
    상기 활성 영역 위에 배치된 상기 게이트 구조체의 일부의 어느 한 측 상의, 상기 기판의 활성 영역에 배치된 소스 및 드레인 영역; 및
    상기 기판의 활성 영역 위에 배치된 상기 게이트 구조체의 일부 상에 배치된 게이트 콘택 구조체
    를 포함하는 반도체 구조체.
  2. 제1항에 있어서, 상기 게이트 콘택 구조체는 자기정렬 비아인 반도체 구조체.
  3. 제1항에 있어서, 상기 기판의 활성 영역은 3차원 반도체 보디인 반도체 구조체.
  4. 제3항에 있어서, 상기 기판은 벌크 실리콘 기판인 반도체 구조체.
  5. 반도체 구조체로서,
    활성 영역 및 분리 영역을 포함하는 기판;
    각각이 상기 기판의 상기 활성 영역 위에 배치된 부분 및 상기 분리 영역 위에 배치된 부분을 갖는 복수의 게이트 구조체;
    상기 활성 영역 위에 배치된 상기 게이트 구조체들의 부분들 사이에, 상기 기판의 활성 영역에 배치된 복수의 소스 또는 드레인 영역;
    하나의 트랜치 콘택이 상기 소스 또는 드레인 영역들 각각 상에 배치된 복수의 트랜치 콘택;
    상기 기판의 활성 영역 위에 배치된 상기 게이트 구조체들 중 하나의 게이트 구조체 상의, 그 게이트 구조체의 일부분 위에 배치된 게이트 콘택 비아; 및
    상기 트랜치 콘택들 중 하나 상에 배치된 트랜치 콘택 비아
    를 포함하는 반도체 구조체.
  6. 제5항에 있어서, 상기 게이트 콘택 비아 및 상기 트랜치 콘택 비아는 상기 기판 위에 배치된 동일한 층간 유전체 층에 필수적으로 동일 평면상으로 배치되는 반도체 구조체.
  7. 제6항에 있어서, 상기 층간 유전체 층은 상부 저유전율(low-k) 유전체 층 및 하부 에칭 선택 층을 포함하는 이중-층 구조체인 반도체 구조체.
  8. 제5항에 있어서, 상기 게이트 콘택 비아 및 상기 트랜치 콘택 비아는 서로 실질적으로 동일 평면상에 있는 반도체 구조체.
  9. 제5항에 있어서, 상기 게이트 구조체들 각각은 한 쌍의 측벽 스페이서들을 더 포함하고, 상기 트랜치 콘택들은 대응하는 게이트 구조체의 상기 측벽 스페이서들에 바로 인접하여 배치되는 반도체 구조체.
  10. 제9항에 있어서, 상기 복수의 게이트 구조체의 상부 면은 상기 복수의 트랜치 콘택의 상부 면과 실질적으로 동일 평면상에 있는 반도체 구조체.
  11. 제10항에 있어서, 상기 복수의 게이트 구조체의 상부 면 및 상기 복수의 트랜치 콘택의 상부 면은 상기 측벽 스페이서들 쌍의 각각의 상부 면 아래에 있는 반도체 구조체.
  12. 제11항에 있어서, 상기 복수의 게이트 구조체 각각은, 상기 게이트 구조체의 상부 면상에, 대응하는 상기 측벽 스페이서들 쌍과 실질적으로 동일 평면상에 있는 게이트 캡 유전체 층 또는 그의 나머지를 포함하는 반도체 구조체.
  13. 제12항에 있어서, 상기 복수의 트랜치 콘택 각각은, 상기 트랜치 콘택의 상부 면상에, 대응하는 상기 측벽 스페이서들 쌍과 실질적으로 동일 평면상에 있는 트랜치 캡 유전체 층 또는 그의 나머지를 포함하는 반도체 구조체.
  14. 제13항에 있어서, 상기 게이트 캡 유전체 층 및 상기 트랜치 캡 유전체 층은 서로에 대해 상이한 에칭 선택도들을 갖는 반도체 구조체.
  15. 제9항에 있어서, 상기 복수의 게이트 구조체의 상부 면은 상기 측벽 스페이서들 쌍의 각각의 상부 면과 대략 동일 평면상에 있는 반도체 구조체.
  16. 제5항에 있어서, 상기 게이트 콘택 비아는 상기 기판의 상기 활성 영역 위에 배치된 상기 게이트 구조체들 중 2번째 게이트 구조체 상의, 그 제2 게이트 구조체의 일부분 위에 배치되고, 상기 게이트 콘택 비아는 상기 하나의 게이트 구조체 및 2번째 게이트 구조체를 결합하는 반도체 구조체.
  17. 제5항에 있어서, 상기 트랜치 콘택 비아는 상기 트랜치 콘택들 중 2번째 트랜치 콘택 상에 추가로 배치되며 상기 하나의 트랜치 콘택과 2번째 트랜치 콘택을 결합하는 반도체 구조체.
  18. 제5항에 있어서, 상기 게이트 콘택 비아는 자기정렬 비아이고, 상기 트랜치 콘택 비아는 자기정렬 비아인 반도체 구조체.
  19. 제5항에 있어서, 상기 기판의 활성 영역은 3차원 반도체 보디이고, 상기 기판은 벌크 실리콘 기판인 반도체 구조체.
  20. 제5항에 있어서, 상기 게이트 구조체들은 고유전율(high-k) 게이트 유전체 층 및 금속 게이트 전극을 포함하는 반도체 구조체.
KR1020157001655A 2012-09-19 2013-08-28 활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법 KR101682317B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/622,974 2012-09-19
US13/622,974 US9461143B2 (en) 2012-09-19 2012-09-19 Gate contact structure over active gate and method to fabricate same
PCT/US2013/057116 WO2014046856A1 (en) 2012-09-19 2013-08-28 Gate contact structure over active gate and method to fabricate same

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020167033155A Division KR101996710B1 (ko) 2012-09-19 2013-08-28 활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20150034191A true KR20150034191A (ko) 2015-04-02
KR101682317B1 KR101682317B1 (ko) 2016-12-05

Family

ID=50273600

Family Applications (5)

Application Number Title Priority Date Filing Date
KR1020187032716A KR102037278B1 (ko) 2012-09-19 2013-08-28 활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법
KR1020197031142A KR102149451B1 (ko) 2012-09-19 2013-08-28 활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법
KR1020207024356A KR102221448B1 (ko) 2012-09-19 2013-08-28 활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법
KR1020167033155A KR101996710B1 (ko) 2012-09-19 2013-08-28 활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법
KR1020157001655A KR101682317B1 (ko) 2012-09-19 2013-08-28 활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법

Family Applications Before (4)

Application Number Title Priority Date Filing Date
KR1020187032716A KR102037278B1 (ko) 2012-09-19 2013-08-28 활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법
KR1020197031142A KR102149451B1 (ko) 2012-09-19 2013-08-28 활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법
KR1020207024356A KR102221448B1 (ko) 2012-09-19 2013-08-28 활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법
KR1020167033155A KR101996710B1 (ko) 2012-09-19 2013-08-28 활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법

Country Status (6)

Country Link
US (4) US9461143B2 (ko)
EP (4) EP3174105A1 (ko)
KR (5) KR102037278B1 (ko)
CN (3) CN104584222B (ko)
TW (1) TWI502745B (ko)
WO (1) WO2014046856A1 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170040720A (ko) * 2015-10-05 2017-04-13 삼성전자주식회사 반도체 장치
KR20170125692A (ko) * 2016-05-06 2017-11-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 성능 강화를 위한 더미 ｍｏｌ 제거
KR20190023759A (ko) * 2017-08-30 2019-03-08 삼성전자주식회사 반도체 장치
US10269697B2 (en) 2015-12-28 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20190055397A (ko) * 2017-11-15 2019-05-23 삼성전자주식회사 반도체 장치
KR20210002324A (ko) * 2019-06-28 2021-01-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 백엔드 오브 라인 비아와 금속 라인간 마진 개선

Families Citing this family (119)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101853316B1 (ko) * 2012-03-29 2018-04-30 삼성전자주식회사 반도체 소자
US8877578B2 (en) * 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US9461143B2 (en) * 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
CN105378897B (zh) * 2013-08-21 2019-11-05 英特尔公司 用引导过孔来接触紧密间距的导电层的方法和结构
US9153483B2 (en) 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9397004B2 (en) * 2014-01-27 2016-07-19 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits with simultaneous formation of local contact openings
US10700170B2 (en) 2014-04-29 2020-06-30 Globalfoundries Inc. Multiple fin finFET with low-resistance gate structure
US20160163646A1 (en) * 2014-12-05 2016-06-09 Qualcomm Incorporated Strapped contact in a semiconductor device
CN107004601B (zh) * 2014-12-22 2021-05-14 英特尔公司 受益于气隙集成电容的过孔自对准和短路改善
US9799560B2 (en) * 2015-03-31 2017-10-24 Qualcomm Incorporated Self-aligned structure
US9425097B1 (en) * 2015-04-29 2016-08-23 Globalfoundries Inc. Cut first alternative for 2D self-aligned via
US9397049B1 (en) * 2015-08-10 2016-07-19 International Business Machines Corporation Gate tie-down enablement with inner spacer
TWI656566B (zh) * 2015-08-28 2019-04-11 聯華電子股份有限公司 半導體結構以及其製作方法
US9793164B2 (en) * 2015-11-12 2017-10-17 Qualcomm Incorporated Self-aligned metal cut and via for back-end-of-line (BEOL) processes for semiconductor integrated circuit (IC) fabrication, and related processes and devices
US11088030B2 (en) * 2015-12-30 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
DE102016118207B4 (de) 2015-12-30 2024-08-01 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleitervorrichtung und verfahren zu ihrer herstellung
US9761483B1 (en) * 2016-03-07 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same
US9548366B1 (en) * 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US10510599B2 (en) * 2016-04-13 2019-12-17 Taiwan Semiconductor Manufacturing Company Limited FinFET switch
US10277227B2 (en) * 2016-05-31 2019-04-30 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device layout
US9893171B2 (en) 2016-06-03 2018-02-13 International Business Machines Corporation Fin field effect transistor fabrication and devices having inverted T-shaped gate
US9741613B1 (en) * 2016-06-07 2017-08-22 Globalfoundries Inc. Method for producing self-aligned line end vias and related device
TWI695477B (zh) * 2016-07-07 2020-06-01 聯華電子股份有限公司 半導體結構及其製作方法
KR102517568B1 (ko) 2016-09-28 2023-04-03 삼성전자주식회사 반도체 장치
US11227766B2 (en) * 2016-09-30 2022-01-18 Intel Corporation Metal oxide nanoparticles as fillable hardmask materials
KR102472135B1 (ko) 2016-10-06 2022-11-29 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9881926B1 (en) * 2016-10-24 2018-01-30 International Business Machines Corporation Static random access memory (SRAM) density scaling by using middle of line (MOL) flow
US9985109B2 (en) 2016-10-25 2018-05-29 International Business Machines Corporation FinFET with reduced parasitic capacitance
US9941162B1 (en) 2016-11-17 2018-04-10 Globalfoundries Inc. Self-aligned middle of the line (MOL) contacts
US10879120B2 (en) * 2016-11-28 2020-12-29 Taiwan Semiconductor Manufacturing Self aligned via and method for fabricating the same
DE102017118364B4 (de) 2016-11-29 2021-10-14 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren mit Herstellung von Source/Drain- und Gate-Kontakten und Struktur mit solchen
US10424664B2 (en) * 2016-12-14 2019-09-24 Globalfoundries Inc. Poly gate extension source to body contact
US9929048B1 (en) 2016-12-22 2018-03-27 Globalfoundries Inc. Middle of the line (MOL) contacts with two-dimensional self-alignment
US10892223B2 (en) 2016-12-23 2021-01-12 Intel Corporation Advanced lithography and self-assembled devices
CN110024103B (zh) * 2016-12-29 2023-06-30 英特尔公司 自对准通孔
US10026824B1 (en) 2017-01-18 2018-07-17 Globalfoundries Inc. Air-gap gate sidewall spacer and method
US10283406B2 (en) 2017-01-23 2019-05-07 International Business Machines Corporation Fabrication of self-aligned gate contacts and source/drain contacts directly above gate electrodes and source/drains
CN108573926B (zh) * 2017-03-09 2020-01-21 联华电子股份有限公司 半导体存储装置以及其制作方法
US11276767B2 (en) 2017-03-15 2022-03-15 International Business Machines Corporation Additive core subtractive liner for metal cut etch processes
KR102308779B1 (ko) 2017-04-10 2021-10-05 삼성전자주식회사 이종 컨택들을 구비하는 집적 회로 및 이를 포함하는 반도체 장치
US10304728B2 (en) * 2017-05-01 2019-05-28 Advanced Micro Devices, Inc. Double spacer immersion lithography triple patterning flow and method
US10269636B2 (en) * 2017-05-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
US10522392B2 (en) * 2017-05-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
KR102336827B1 (ko) * 2017-06-08 2021-12-09 삼성전자주식회사 반도체 장치
KR102307127B1 (ko) * 2017-06-14 2021-10-05 삼성전자주식회사 반도체 소자
US10211302B2 (en) * 2017-06-28 2019-02-19 International Business Machines Corporation Field effect transistor devices having gate contacts formed in active region overlapping source/drain contacts
US10128334B1 (en) 2017-08-09 2018-11-13 Globalfoundries Inc. Field effect transistor having an air-gap gate sidewall spacer and method
US10515896B2 (en) 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
KR102469885B1 (ko) 2017-09-11 2022-11-22 삼성전자주식회사 반도체 장치
KR102494918B1 (ko) 2017-09-12 2023-02-02 삼성전자주식회사 반도체 소자
TW201921498A (zh) * 2017-09-27 2019-06-01 美商微材料有限責任公司 選擇性氧化鋁蝕刻的使用
US10381480B2 (en) 2017-09-27 2019-08-13 International Business Machines Corporation Reliable gate contacts over active areas
US10910313B2 (en) * 2017-11-16 2021-02-02 Samsung Electronics Co., Ltd. Integrated circuit including field effect transistors having a contact on active gate compatible with a small cell area having a small contacted poly pitch
US10529624B2 (en) 2017-11-21 2020-01-07 International Business Machines Corporation Simple contact over gate on active area
US10756204B2 (en) 2017-11-30 2020-08-25 Intel Corporation Fin trim isolation with single gate spacing for advanced integrated circuit structure fabrication
US11881520B2 (en) 2017-11-30 2024-01-23 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
DE102018126911A1 (de) 2017-11-30 2019-06-06 Intel Corporation Gate-Schnitt und Finnentrimmisolation für fortschrittliche Integrierter-Schaltkreis-Struktur-Fertigung
US10796951B2 (en) 2017-11-30 2020-10-06 Intel Corporation Etch-stop layer topography for advanced integrated circuit structure fabrication
TW202333375A (zh) 2017-11-30 2023-08-16 美商英特爾股份有限公司 用於先進積體電路結構製造的鰭切割和鰭修整隔離
TW202425290A (zh) * 2017-11-30 2024-06-16 美商英特爾股份有限公司 用於先進積體電路結構製造之互連線的插塞
US10734379B2 (en) 2017-11-30 2020-08-04 Intel Corporation Fin end plug structures for advanced integrated circuit structure fabrication
US11462436B2 (en) 2017-11-30 2022-10-04 Intel Corporation Continuous gate and fin spacer for advanced integrated circuit structure fabrication
US10796968B2 (en) 2017-11-30 2020-10-06 Intel Corporation Dual metal silicide structures for advanced integrated circuit structure fabrication
DE102018107721B4 (de) 2017-11-30 2023-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren
US10867833B2 (en) 2017-11-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Buried metal for FinFET device and method
TW202401727A (zh) 2017-11-30 2024-01-01 美商英特爾股份有限公司 用於先進積體電路結構製造之異質金屬線組成
DE102018128925B4 (de) 2017-11-30 2024-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung
US10707133B2 (en) 2017-11-30 2020-07-07 Intel Corporation Trench plug hardmask for advanced integrated circuit structure fabrication
US10243053B1 (en) 2018-01-22 2019-03-26 Globalfoundries Inc. Gate contact structure positioned above an active region of a transistor device
TWI806638B (zh) * 2018-02-22 2023-06-21 美商英特爾股份有限公司 先進微影及自聚合裝置
TWI766949B (zh) * 2018-02-22 2022-06-11 美商英特爾股份有限公司 先進微影及自聚合裝置
KR20190107592A (ko) 2018-03-12 2019-09-20 어플라이드 머티어리얼스, 인코포레이티드 다색 자기-정렬 콘택 선택적 에칭
US10388747B1 (en) 2018-03-28 2019-08-20 Globalfoundries Inc. Gate contact structure positioned above an active region with air gaps positioned adjacent the gate structure
US10573724B2 (en) 2018-04-10 2020-02-25 International Business Machines Corporation Contact over active gate employing a stacked spacer
US11152347B2 (en) 2018-04-13 2021-10-19 Qualcomm Incorporated Cell circuits formed in circuit cells employing offset gate cut areas in a non-active area for routing transistor gate cross-connections
US10818762B2 (en) * 2018-05-25 2020-10-27 Advanced Micro Devices, Inc. Gate contact over active region in cell
US10685872B2 (en) * 2018-05-30 2020-06-16 International Business Machines Corporation Electrically isolated contacts in an active region of a semiconductor device
US10770388B2 (en) 2018-06-15 2020-09-08 International Business Machines Corporation Transistor with recessed cross couple for gate contact over active region integration
US20200020688A1 (en) * 2018-07-13 2020-01-16 Qualcomm Incorporated Integrated circuits employing varied gate topography between an active gate region(s) and a field gate region(s) in a gate(s) for reduced gate layout parasitic capacitance, and related methods
CN110739265B (zh) * 2018-07-18 2022-07-15 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
KR102520599B1 (ko) 2018-07-23 2023-04-11 삼성전자주식회사 반도체 소자
US10593593B2 (en) 2018-07-27 2020-03-17 Globalfoundries Inc. Methods, apparatus, and system for protecting cobalt formations from oxidation during semiconductor device formation
US10672770B2 (en) * 2018-08-14 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
KR102609372B1 (ko) 2018-08-31 2023-12-06 삼성전자주식회사 반도체 소자
US11437284B2 (en) * 2018-08-31 2022-09-06 Applied Materials, Inc. Contact over active gate structure
US10930556B2 (en) 2018-09-05 2021-02-23 Applied Materials, Inc. Contact over active gate structure
US10930555B2 (en) 2018-09-05 2021-02-23 Applied Materials, Inc. Contact over active gate structure
EP3624178A1 (en) * 2018-09-11 2020-03-18 IMEC vzw Gate, contact and fin cut method
US11393754B2 (en) 2018-09-28 2022-07-19 Intel Corporation Contact over active gate structures with etch stop layers for advanced integrated circuit structure fabrication
US10665692B2 (en) 2018-10-24 2020-05-26 International Business Machines Corporation Non-self aligned gate contacts formed over the active region of a transistor
US10892338B2 (en) 2018-10-24 2021-01-12 Globalfoundries Inc. Scaled gate contact and source/drain cap
US10943990B2 (en) 2018-10-25 2021-03-09 International Business Machines Corporation Gate contact over active enabled by alternative spacer scheme and claw-shaped cap
US10707127B2 (en) 2018-11-06 2020-07-07 International Business Machines Corporation Field effect transistor devices with self-aligned source/drain contacts and gate contacts positioned over active transistors
US10811319B2 (en) 2018-11-29 2020-10-20 Globalfoundries Inc. Middle of line structures
US10879400B2 (en) * 2018-12-24 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Field effect transistor and method of manufacturing the same
US11004687B2 (en) 2019-02-11 2021-05-11 Applied Materials, Inc. Gate contact over active processes
US11437273B2 (en) * 2019-03-01 2022-09-06 Micromaterials Llc Self-aligned contact and contact over active gate structures
US10832961B1 (en) 2019-04-22 2020-11-10 International Business Machines Corporation Sacrificial gate spacer regions for gate contacts formed over the active region of a transistor
CN111916391A (zh) * 2019-05-09 2020-11-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11031389B2 (en) 2019-06-11 2021-06-08 Globalfoundries U.S. Inc. Semiconductor structures over active region and methods of forming the structures
US11004750B2 (en) 2019-09-16 2021-05-11 International Business Machines Corporation Middle of the line contact formation
CN114375493A (zh) 2019-09-19 2022-04-19 东京毅力科创株式会社 半导体装置的制作方法
US11205590B2 (en) 2019-09-21 2021-12-21 International Business Machines Corporation Self-aligned contacts for MOL
US12080639B2 (en) * 2019-09-23 2024-09-03 Intel Corporation Contact over active gate structures with metal oxide layers to inhibit shorting
US10930568B1 (en) 2019-09-23 2021-02-23 International Business Machines Corporation Method and structure to improve overlay margin of non-self-aligned contact in metallization layer
US11239115B2 (en) 2019-10-30 2022-02-01 International Business Machines Corporation Partial self-aligned contact for MOL
US11264419B2 (en) * 2019-12-30 2022-03-01 Omnivision Technologies, Inc. Image sensor with fully depleted silicon on insulator substrate
US11164782B2 (en) 2020-01-07 2021-11-02 International Business Machines Corporation Self-aligned gate contact compatible cross couple contact formation
KR20210120718A (ko) 2020-03-27 2021-10-07 삼성전자주식회사 집적회로 소자
US11973121B2 (en) 2020-03-27 2024-04-30 Intel Corporation Device contacts in integrated circuit structures
US20210358807A1 (en) * 2020-05-15 2021-11-18 Tokyo Electron Limited Contact Openings in Semiconductor Devices
US20220093757A1 (en) * 2020-09-22 2022-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Middle-of-line interconnect structure and manufacturing method
US11527614B2 (en) * 2021-03-09 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with conductive structure and method for manufacturing the same
KR20220158340A (ko) * 2021-05-24 2022-12-01 삼성전자주식회사 게이트 구조체를 갖는 반도체 소자들 및 그 형성 방법
US20220392840A1 (en) * 2021-06-04 2022-12-08 Intel Corporation Conductive via structures for gate contact or trench contact
US20230008496A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device
US12046670B2 (en) 2021-09-28 2024-07-23 Globalfoundries U.S. Inc. Semiconductor device having a gate contact over an active region
US12107132B2 (en) 2021-09-30 2024-10-01 International Business Machines Corporation Source/drain contact positioning under power rail
US11855191B2 (en) 2021-10-06 2023-12-26 International Business Machines Corporation Vertical FET with contact to gate above active fin

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040169207A1 (en) * 2003-02-03 2004-09-02 Jeung-Hwan Park Integrated circuit devices having contact holes exposing gate electrodes in active regions and methods of fabricating the same
US20050167758A1 (en) * 2000-06-27 2005-08-04 Tae-Hyuk Ahn Semiconductor memory device having self-aligned contacts and method of fabricating the same
US20110156107A1 (en) * 2009-12-30 2011-06-30 Bohr Mark T Self-aligned contacts

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6336564A (ja) 1986-07-31 1988-02-17 Nec Corp 半導体装置の製造方法
JP2778600B2 (ja) 1990-03-20 1998-07-23 富士通株式会社 半導体装置の製造方法
JPH08181323A (ja) 1994-12-27 1996-07-12 Hitachi Ltd 半導体装置及びその製造方法
US5780339A (en) * 1997-05-02 1998-07-14 Vanguard International Semiconductor Corporation Method for fabricating a semiconductor memory cell in a DRAM
US8713641B1 (en) 1998-12-08 2014-04-29 Nomadix, Inc. Systems and methods for authorizing, authenticating and accounting users having transparent computer access to a network using a gateway device
JP2001102550A (ja) * 1999-09-02 2001-04-13 Samsung Electronics Co Ltd 自己整合コンタクトを有する半導体メモリ装置及びその製造方法
US6445050B1 (en) * 2000-02-08 2002-09-03 International Business Machines Corporation Symmetric device with contacts self aligned to gate
JP3833903B2 (ja) * 2000-07-11 2006-10-18 株式会社東芝 半導体装置の製造方法
JP3669919B2 (ja) 2000-12-04 2005-07-13 シャープ株式会社 半導体装置の製造方法
JP4907014B2 (ja) * 2001-06-22 2012-03-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2004266185A (ja) * 2003-03-04 2004-09-24 Renesas Technology Corp 半導体装置およびその製造方法
KR100487567B1 (ko) 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US7173338B2 (en) * 2004-03-06 2007-02-06 International Business Machines Corporation Suppression of localized metal precipitate formation and corresponding metallization depletion in semiconductor processing
WO2005091374A1 (ja) * 2004-03-19 2005-09-29 Nec Corporation 半導体装置及びその製造方法
JP4401874B2 (ja) * 2004-06-21 2010-01-20 株式会社ルネサステクノロジ 半導体装置
KR20060077063A (ko) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 구리 공정을 이용한 씨모스이미지센서 및 그의 제조 방법
CN1855508A (zh) * 2005-04-18 2006-11-01 力晶半导体股份有限公司 非挥发性存储器及其制造方法以及其操作方法
US7335943B2 (en) 2005-05-06 2008-02-26 Atmel Corporation Ultrascalable vertical MOS transistor with planar contacts
DE102005052000B3 (de) * 2005-10-31 2007-07-05 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer Kontaktstruktur auf der Grundlage von Kupfer und Wolfram
JP4751705B2 (ja) * 2005-11-18 2011-08-17 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4917387B2 (ja) * 2006-08-28 2012-04-18 ラピスセミコンダクタ株式会社 不揮発性半導体記憶装置およびその製造方法
JP2008091638A (ja) * 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
US8120128B2 (en) * 2007-10-12 2012-02-21 Panasonic Corporation Optical device
JP2009111200A (ja) * 2007-10-31 2009-05-21 Panasonic Corp 半導体装置及びその製造方法
US20090108359A1 (en) * 2007-10-31 2009-04-30 Agere Systems Inc. A semiconductor device and method of manufacture therefor
KR101408877B1 (ko) 2007-12-03 2014-06-17 삼성전자주식회사 트랜지스터, 고전압 트랜지스터 및 상기 고전압트랜지스터를 구비한 디스플레이 구동 집적회로
US7932577B2 (en) 2007-12-31 2011-04-26 Silicon Laboratories, Inc. Circuit device and method of forming a circuit device having a reduced peak current density
US7915659B2 (en) * 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
JP2010219139A (ja) 2009-03-13 2010-09-30 Elpida Memory Inc 半導体装置及びその製造方法
US8754533B2 (en) * 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US7960282B2 (en) * 2009-05-21 2011-06-14 Globalfoundries Singapore Pte. Ltd. Method of manufacture an integrated circuit system with through silicon via
JP5434360B2 (ja) 2009-08-20 2014-03-05 ソニー株式会社 半導体装置及びその製造方法
JP2011192744A (ja) 2010-03-12 2011-09-29 Panasonic Corp 半導体装置及びその製造方法
CN102201409A (zh) * 2010-03-24 2011-09-28 万国半导体(开曼)股份有限公司 具有钨间隔层的功率mosfet器件及其制造方法
KR101718981B1 (ko) * 2010-06-30 2017-03-23 삼성전자주식회사 콘택 플러그를 포함하는 반도체 소자
JP5542550B2 (ja) * 2010-07-08 2014-07-09 株式会社東芝 抵抗変化メモリ
US8358012B2 (en) 2010-08-03 2013-01-22 International Business Machines Corporation Metal semiconductor alloy structure for low contact resistance
KR101800438B1 (ko) * 2010-11-05 2017-11-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8084311B1 (en) 2010-11-17 2011-12-27 International Business Machines Corporation Method of forming replacement metal gate with borderless contact and structure thereof
CN102468226B (zh) 2010-11-18 2014-08-20 中国科学院微电子研究所 一种半导体结构及其制造方法
JP5864054B2 (ja) * 2010-12-28 2016-02-17 株式会社半導体エネルギー研究所 半導体装置
US8536656B2 (en) * 2011-01-10 2013-09-17 International Business Machines Corporation Self-aligned contacts for high k/metal gate process flow
CN102593000B (zh) * 2011-01-13 2015-01-14 中国科学院微电子研究所 半导体器件及其制造方法
US9184286B2 (en) * 2011-02-02 2015-11-10 Rohm Co., Ltd. Semiconductor device having a breakdown voltage holding region
CN102420172B (zh) * 2011-05-13 2014-02-05 上海华力微电子有限公司 用于提高半导体器件性能的在浅沟槽上形成接触孔的方法
US8564030B2 (en) * 2011-06-10 2013-10-22 Advanced Micro Devices Self-aligned trench contact and local interconnect with replacement gate process
CN102437090B (zh) * 2011-07-12 2015-01-14 上海华力微电子有限公司 无金属阻挡层的铜后道互连工艺
KR101900024B1 (ko) 2011-12-22 2018-09-19 인텔 코포레이션 반도체 구조
CN102543857A (zh) * 2012-02-28 2012-07-04 上海华力微电子有限公司 Sram共享接触孔的形成方法
US9461143B2 (en) * 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050167758A1 (en) * 2000-06-27 2005-08-04 Tae-Hyuk Ahn Semiconductor memory device having self-aligned contacts and method of fabricating the same
US20040169207A1 (en) * 2003-02-03 2004-09-02 Jeung-Hwan Park Integrated circuit devices having contact holes exposing gate electrodes in active regions and methods of fabricating the same
US20110156107A1 (en) * 2009-12-30 2011-06-30 Bohr Mark T Self-aligned contacts

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170040720A (ko) * 2015-10-05 2017-04-13 삼성전자주식회사 반도체 장치
US10269697B2 (en) 2015-12-28 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR20170125692A (ko) * 2016-05-06 2017-11-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 성능 강화를 위한 더미 ｍｏｌ 제거
KR20190023759A (ko) * 2017-08-30 2019-03-08 삼성전자주식회사 반도체 장치
KR20190055397A (ko) * 2017-11-15 2019-05-23 삼성전자주식회사 반도체 장치
KR20210002324A (ko) * 2019-06-28 2021-01-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 백엔드 오브 라인 비아와 금속 라인간 마진 개선
US11276638B2 (en) 2019-06-28 2022-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Back end of line via to metal line margin improvement

Also Published As

Publication number Publication date
EP3514836A2 (en) 2019-07-24
EP2898532A4 (en) 2016-06-15
KR20160138592A (ko) 2016-12-05
US20210210385A1 (en) 2021-07-08
EP3514836B1 (en) 2023-09-20
EP2898532A1 (en) 2015-07-29
EP3174105A1 (en) 2017-05-31
KR101682317B1 (ko) 2016-12-05
CN104584222A (zh) 2015-04-29
KR102149451B1 (ko) 2020-08-28
KR102221448B1 (ko) 2021-03-02
CN107425065B (zh) 2021-06-08
KR20200103864A (ko) 2020-09-02
EP4002485A1 (en) 2022-05-25
US9461143B2 (en) 2016-10-04
US20140077305A1 (en) 2014-03-20
CN107895712B (zh) 2022-08-12
KR20190122886A (ko) 2019-10-30
EP3514836A3 (en) 2019-09-25
US20190115257A1 (en) 2019-04-18
CN104584222B (zh) 2018-01-26
US20170004998A1 (en) 2017-01-05
KR20180125034A (ko) 2018-11-21
KR102037278B1 (ko) 2019-10-29
TW201417290A (zh) 2014-05-01
KR101996710B1 (ko) 2019-07-04
CN107425065A (zh) 2017-12-01
US11004739B2 (en) 2021-05-11
CN107895712A (zh) 2018-04-10
WO2014046856A1 (en) 2014-03-27
US10192783B2 (en) 2019-01-29
TWI502745B (zh) 2015-10-01

Similar Documents

Publication Publication Date Title
KR101682317B1 (ko) 활성 게이트 위의 게이트 콘택 구조체 및 그의 제조 방법
US20240282633A1 (en) Gate aligned contact and method to fabricate same
TWI849448B (zh) 用於積體電路結構的設備及積體電路結構的製造方法
KR20160022810A (ko) 도핑된 서브-핀 영역을 갖는 비평면 반도체 디바이스 및 그 제조 방법
KR102101763B1 (ko) Cmos 호환가능 폴리사이드 퓨즈 구조체와 그 제조 방법
CN105593992B (zh) 在共同衬底上具有不同功函数的非平面i/o半导体器件和逻辑半导体器件
TW201820532A (zh) 具有雙閘極介電質之超縮放鰭間距製程及其所產生之結構

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent