TW201417290A - 活性閘極區上方之閘極接觸結構及其製造方法 - Google Patents

活性閘極區上方之閘極接觸結構及其製造方法 Download PDF

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    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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Abstract

說明置於閘極之活性部分上方的閘極接觸結構及形成這類閘極接觸結構的方法。例如，半導體結構包括一基板，具有一活性區和一隔離區。閘極結構具有置於活性區上方的部分及置於基板之隔離區上方的部分。源極和汲極區係置於基板之活性區中，在置於在活性區上方之閘極結構之部分的任一側上。閘極接觸結構係置於在基板之活性區上方的閘極結構之部分上。

Description

活性閘極區上方之閘極接觸結構及其製造方法
本發明之實施例係在半導體裝置及處理的領域中，尤其是置於閘極之活性部分上方的閘極接觸結構，及形成這類閘極接觸結構的方法。
在過去的數十年裡，縮放積體電路的特徵一直是不斷成長的半導體產業背後的驅動力。縮放成愈來愈小的特徵能在半導體晶片的有限基板面上增加功能單元的密度。例如，縮小電晶體尺寸允許在晶片上併入數量增加的記憶體或邏輯裝置，以製造出具有增加容量的產品。然而，用於更多容量的驅動並不是沒有問題。最佳化每個裝置之效能的必要性變得愈來愈重要。
在積體電路裝置的製造中，隨著裝置尺寸繼續縮減，如三閘極電晶體的多閘極電晶體已變得更加普遍。在傳統製程中，通常在塊體矽基板或絕緣體上的矽基板上製造三閘極電晶體。在一些情況下，塊體矽基板係較佳的，由於其成本較低且因為它們使三閘極的製造程序較 不複雜。
然而，縮放多閘極電晶體並未一直沒有結果。隨著微電子電路之這些基本建構方塊的尺寸減小且在一特定區中製造之基本建構方塊的絕對數量增加，對用以圖案化這些建構方塊之光刻程序的限制已變得勢不可擋。特別是，可能於在半導體堆疊圖案化中的特徵之最小尺寸(臨界尺寸)之間與上述特徵之間的間距之間有折衷。
100A‧‧‧半導體結構或裝置
102‧‧‧基板
104‧‧‧擴散或活性區
104B‧‧‧擴散或活性區
106‧‧‧隔離區
108A‧‧‧閘極線
108B‧‧‧閘極線
108C‧‧‧閘極線
110A‧‧‧溝渠接點
110B‧‧‧溝渠接點
112A‧‧‧溝渠接觸通孔
112B‧‧‧溝渠接觸通孔
114‧‧‧閘極接觸
116‧‧‧閘極接觸通孔
100B‧‧‧半導體結構或裝置
150‧‧‧閘極電極
152‧‧‧閘極介電層
154‧‧‧介電蓋層
160‧‧‧重疊金屬互連
170‧‧‧層間介電堆疊
100C‧‧‧半導體結構或裝置
200A‧‧‧半導體結構或裝置
202‧‧‧基板
204‧‧‧擴散或活性區
206‧‧‧隔離區
208A‧‧‧閘極線
208B‧‧‧閘極線
208C‧‧‧閘極線
210A‧‧‧溝渠接點
210B‧‧‧溝渠接點
212A‧‧‧溝渠接觸通孔
212B‧‧‧溝渠接觸通孔
216‧‧‧閘極接觸通孔
200B‧‧‧半導體結構或裝置
204B‧‧‧擴散或活性區
250‧‧‧閘極電極
252‧‧‧閘極介電層
254‧‧‧介電蓋層
270‧‧‧層間介電堆疊
200C‧‧‧半導體結構或裝置
300‧‧‧半導體結構
302‧‧‧基板
308A-308E‧‧‧閘極堆疊結構
310A-310C‧‧‧溝渠接點
320‧‧‧介電間隔物
322‧‧‧絕緣蓋層
323‧‧‧區域
324‧‧‧絕緣蓋層
311A-311C‧‧‧凹陷溝渠接點
330‧‧‧層間介電質
322‧‧‧硬遮罩
334‧‧‧溝渠
336‧‧‧通孔開口
338‧‧‧通孔開口
340‧‧‧金屬接觸結構
350‧‧‧金屬(0)部分
341A‧‧‧溝渠接觸通孔
341B‧‧‧溝渠接觸通孔
342A‧‧‧閘極接觸通孔
342B‧‧‧閘極接觸通孔
400‧‧‧半導體結構或裝置
402‧‧‧基板
404‧‧‧擴散或活性區
406‧‧‧隔離區
408‧‧‧閘極堆疊
450‧‧‧閘極電極
452‧‧‧閘極介電層
454‧‧‧介電蓋層
420‧‧‧層間介電層
416‧‧‧閘極接觸通孔
460‧‧‧重疊金屬互連
470‧‧‧層間介電質堆疊
472‧‧‧下層
474‧‧‧上層
500‧‧‧半導體結構
520‧‧‧介電間隔物
522‧‧‧絕緣蓋層
540‧‧‧金屬接觸結構
550‧‧‧金屬部分
542A‧‧‧閘極接觸通孔
542B‧‧‧閘極接觸通孔
600‧‧‧半導體結構或裝置
610A‧‧‧溝渠接點
610B‧‧‧溝渠接點
608A‧‧‧閘極結構
608B‧‧‧閘極結構
608C‧‧‧閘極結構
680‧‧‧閘極接觸通孔
700‧‧‧半導體結構或裝置
710A‧‧‧溝渠接點
710B‧‧‧溝渠接點
708A‧‧‧閘極結構
708B‧‧‧閘極結構
708C‧‧‧閘極結構
790‧‧‧溝渠接觸通孔
800‧‧‧計算裝置
802‧‧‧主機板
804‧‧‧處理器
806‧‧‧通訊晶片
第1A圖繪示具有置於閘極之非活性部分上方的閘極接觸之半導體裝置的平面圖。
第1B圖繪示具有置於閘極之非活性部分上方的閘極接觸之平面半導體裝置的剖面圖。
第1C圖繪示具有置於閘極之非活性部分上方的閘極接觸之非平面半導體裝置的剖面圖。
第2A圖繪示依照本發明之實施例之具有置於閘極之活性部分上方的閘極接觸通孔之半導體裝置的平面圖。
第2B圖繪示依照本發明之實施例之具有置於閘極之活性部分上方的閘極接觸通孔之平面半導體裝置的剖面圖。
第2C圖繪示依照本發明之實施例之具有置於閘極之活性部分上方的閘極接觸通孔之非平面半導體裝置的剖面圖。
第3A至3F圖繪示依照本發明之實施例之表示在製造具有置於閘極之活性部分上方之閘極接觸結構的半導體結構之方法中的各種操作之剖面圖，其中：第3A圖繪示在溝渠接點形成之後的半導體結構；第3B圖繪示在第3A圖之結構的間隔物內凹進溝渠接點及於其上的絕緣蓋層之形成；第3C圖繪示層間介電質(ILD)的形成和圖案化及第3B圖之結構上方的硬遮罩堆疊；第3D圖繪示在層間介電質(ILD)中且從金屬(O)溝渠延伸至第3C圖之結構的一或更多凹陷溝渠接點的通孔開口之形成；第3E圖繪示在層間介電質(ILD)中且從金屬(O)溝渠延伸至第3D圖之結構的一或更多閘極堆疊結構的通孔開口之形成；第3F圖繪示在金屬(O)溝渠中的金屬接觸結構之形成及關聯於第3E圖所述之結構的通孔開口。
第4圖繪示依照本發明之另一實施例之具有置於閘極之活性部分上方的閘極接觸通孔之另一非平面半導體裝置的剖面圖。
第5A和5B圖繪示依照本發明之另一實施例之表示在製造具有置於閘極之活性部分上方之閘極接觸結構的另一半導體結構之方法中的各種操作之剖面圖。
第6圖繪示依照本發明之另一實施例之具有 置於閘極之活性部分上方的閘極接觸通孔之另一半導體裝置的平面圖。
第7圖繪示依照本發明之另一實施例之具有耦接一對溝渠接點的溝渠接觸通孔之另一半導體裝置的平面圖。
第8圖繪示依照本發明之一個實作的計算裝置。
說明置於閘極之活性部分上方的閘極接觸結構及形成這類閘極接觸結構的方法。在下面的說明中，提出許多具體細節(如特定整合和材料制度)以提供對本發明之實施例的全面性了解。本領域之熟知技術者將清楚明白無須這些具體細節便可實行本發明之實施例。在其他情況下，未詳細說明熟知的特徵(如積體電路設計佈局)以免不必要地模糊本發明之實施例。此外，應了解圖所示之各種實施例是說明性圖示而不一定按比例繪製。
本發明之一或更多實施例關於具有置於半導體結構或裝置的閘極之活性部分上方之一或更多閘極接觸結構(例如，閘極接觸通孔)的半導體結構或裝置。本發明之一或更多實施例關於製造具有形成於半導體結構或裝置的閘極之活性部分上方之一或更多閘極接觸結構的半導體結構或裝置之方法。本文所述之方法可用以藉由使閘極接觸形成在活性閘極區上方來減少標準細胞區。在一或更 多實施例中，製造來接觸閘極的閘極接觸結構係為自動對準的通孔結構。
與目前世代空間和佈局限制相比，技術中在 空間和佈局限制係稍微寬鬆地，連接閘極結構的接點可藉由製造連接置於隔離區上方的閘極電極之部分的接點來製造。作為一實例，第1A圖繪示具有置於閘極之非活性部分上方的閘極接觸之半導體裝置的平面圖。
參考第1A圖，半導體結構或裝置100A包括置於基板102中且在隔離區106內的擴散或活性區104。一或更多閘極線(也稱為聚合線)，如閘極線108A、108B和108C係置於擴散或活性區104上方以及置於隔離區106之部分上方。源極或汲極接點(也稱為溝渠接點)，如接點110A和110B係置於半導體結構或裝置100A的源極和汲極區上方。溝渠接觸通孔112A和112B分別提供至溝渠接點110A和110B的接點。分離閘極接觸114、和重疊閘極接觸通孔116提供連接閘極線108B的接點。對照於源極或汲極溝渠接點110A或110B，從平面圖的角度來看，閘極接觸114係置於隔離區106上方，但不置於擴散或活性區104上方。此外，閘極接觸114和閘極接觸通孔116都不置於源極或汲極溝渠接點110A和110B之間。
第1B圖繪示具有置於閘極電極之非活性部分上方的閘極接觸之平面半導體裝置的剖面圖。參考第1B圖，半導體結構或裝置100B(例如，第1A圖之裝置 100A的平面版本)包括置於基板102中且在隔離區106內的平面擴散或活性區104B。閘極線108B係置於平面擴散或活性區104B上方以及置於隔離區106之部分上方。 如圖所示，閘極線108B包括閘極電極150和閘極介電層152。介電蓋層154也可置於閘極上，例如，用於保護金屬閘極的介電蓋層。閘極接觸114、和重疊閘極接觸通孔116連同重疊金屬互連160也從這個角度來看，所有這些都置於層間介電堆疊或層170中。也從第1B圖的角度來看，閘極接觸114和閘極接觸通孔116係置於隔離區106上方，但不置於平面擴散或活性區104B上方。
第1C圖繪示具有置於閘極電極之非活性部分 上方的閘極接觸之非平面半導體裝置的剖面圖。參考第1C圖，半導體結構或裝置100C(例如，第1A圖之裝置100A的非平面版本)包括從基板102形成且在隔離區106內的非平面擴散或活性區104C(例如，鰭狀結構)。閘極線108B係置於非平面擴散或活性區104C上方以及置於隔離區106之部分上方。如圖所示，閘極線108B包括閘極電極150和閘極介電層152以及介電蓋層154。也從這個角度來看，閘極接觸114、和重疊閘極接觸通孔116連同重疊金屬互連160，所有這些都置於層間介電堆疊或層170中。也從第1C圖的角度來看，閘極接觸114係置於隔離區106上方，但不置於非平面擴散或活性區104C上方。
再次參考第1A至1C圖，半導體結構或裝置 100A至100C的佈置分別將閘極接觸置於隔離區上方。上述佈置浪費了佈局空間。然而，將閘極接觸置於活性區上方將需要極緊密的重合預算，或是閘極尺寸將必須增加以提供足夠的空間來放置閘極接觸。再者，從歷史角度來看，已為了鑽過傳統閘極材料(例如，多晶矽)且接觸底層活性區的風險而避開連接擴散區上方之閘極的接點。本文所述之一或更多實施例藉由提供可行的方法和產生的結構來解決上述問題以製造閘極的接觸部分形成在擴散或活性區上方的接觸結構。
作為一實例，第2A圖繪示依照本發明之實施 例之具有置於閘極電極之活性部分上方的閘極接觸通孔之半導體裝置的平面圖。參考第2A圖，半導體結構或裝置200A包括置於基板202中且在隔離區206內的擴散或活性區204。一或更多閘極線，如閘極線208A、208B和208C係置於擴散或活性區204上方以及置於隔離區206之部分上方。源極或汲極溝渠接點，如溝渠接點210A和210B係置於半導體結構或裝置200A的源極和汲極區上方。溝渠接觸通孔212A和212B分別提供連接溝渠接點210A和210B的接點。沒有中間分離閘極接觸層的閘極接觸通孔216提供連接閘極線208B的接點。對照於第1A圖，從平面圖的角度來看，閘極接觸216係置於擴散或活性區204上方且在源極或汲極接點210A和210B之間。
第2B圖繪示依照本發明之實施例之具有置於閘極電極之活性部分上方的閘極接觸通孔之平面半導體裝 置的剖面圖。參考第2B圖，半導體結構或裝置200B(例如，第2A圖之裝置200A的平面版本)包括置於基板202中且在隔離區206內的平面擴散或活性區204B。閘極線208B係置於平面擴散或活性區204B上方以及置於隔離區206之部分上方。如圖所示，閘極線208B包括閘極電極250和閘極介電層252。介電蓋層254也可置於該閘極電極上，例如，用於保護金屬閘極電極的介電蓋層。閘極接觸通孔216以及重疊金屬互連260也從這個角度來看，這兩者都置於層間介電堆疊或層270中。也從第2B圖的角度來看，閘極接觸通孔216係置於平面擴散或活性區204B上方。
第2C圖繪示依照本發明之實施例之具有置於 閘極電極之活性部分上方的閘極接觸通孔之非平面半導體裝置的剖面圖。參考第2C圖，半導體結構或裝置200C(例如，第2A圖之裝置200A的非平面版本)包括從基板202形成且在隔離區206內的非平面擴散或活性區204C(例如，鰭狀結構)。閘極線208B係置於非平面擴散或活性區204C上方以及置於隔離區206之部分上方。 如圖所示，閘極線208B包括閘極電極250和閘極介電層252以及介電蓋層254。閘極接觸通孔216以及重疊金屬互連260也從這個角度來看，這兩者都置於層間介電堆疊或層270中。也從第2C圖的角度來看，閘極接觸通孔216係置於非平面擴散或活性區204C上方。
於是，再次參考第2A至2C圖，在一實施例 中，溝渠接觸通孔212A、212B和閘極接觸通孔216係形成在相同層中且本質上係共面地。相較於第1A至1C圖，連接閘極線的接點將另外包括額外的閘極接觸層，例如，會與對應之閘極線垂直地運作。在關聯於第2A至2C圖所述之結構中，然而，結構200A至200C之製造分別使直接來自金屬互連層的接點置於活性閘極部分上而不會對相鄰的源極汲極區短路。在一實施例中，上述配置藉由減少對在隔離上延伸電晶體閘極的需要來提供了一個減少電路佈局的大區域以形成可靠的接點。如整篇所使用，在一實施例中，引用閘極的活性區(從平面圖的角度來看)係指置於底層基板之活性或擴散區上方的閘極線或結構之部分。在一實施例中，引用閘極的非活性區(從平面圖的角度來看)係指置於底層基板之隔離區上方的閘極線或結構之部分。
在一實施例中，半導體結構或裝置200係為 平面裝置，如第2B圖所示。在另一實施例中，半導體結構或裝置200係為非平面裝置，例如，但不限於鰭狀FET或三閘裝置。在上述實施例中，對應之半導體通道區係由三維主體組成或形成在三維主體中。在上述一實施例中，閘極線208A至208C的閘極電極堆疊圍繞三維主體的至少一上表面和該三維主體的一對側壁。在另一實施例中，至少通道區被製成離散的三維主體，如在閘極環繞式裝置中。在上述一實施例中，閘極線208A至208C的閘極電極堆疊各完全地圍繞通道區。
基板202可由一種能承受製造程序且其中電 荷能遷移的半導體材料組成。在一實施例中，基板202係為一種由結晶矽、矽/鍺或摻有電荷載體的鍺層(例如，但不限於磷、砷、硼或以上之組合)組成的塊體基板以形成擴散或活性區204。在一實施例中，塊體基板202中的矽原子濃度大於97%。在另一實施例中，塊體基板202係由在不同結晶基板頂上生長的外延層(例如，在硼摻雜的塊體矽單晶基板頂上生長的矽外延層)組成。或者，塊體基板202可由族III-V材料組成。在一實施例中，塊體基板202係由例如，但不限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或以上之組合的III-V材料組成。在一實施例中，塊體基板202係由III-V材料組成，且電荷載子摻雜物雜質原子是如，但不限於碳、矽、鍺、氧、硫、硒或碲等之原子。在另一實施例中，基板202係為一種絕緣體上含矽或半導體(SOI)基板。
隔離區206可由適用於最後電性隔離，或有助於隔離永久閘極結構的部分與底層塊體基板或在底層塊體基板內形成的隔離活性區(如隔離鰭狀活性區)的材料組成。例如，在一實施例中，隔離區206係由如，但不限於二氧化矽、氧氮化矽、氮化矽或碳摻雜氮化矽的介電材料組成。
閘極線208A、208B和208C可由各包括一閘極介電層和一閘極電極層(本文中未顯示為分離的層)的 閘極電極堆疊組成。在一實施例中，閘極電極堆疊的閘極電極係由金屬閘極組成且閘極介電層係由高K材料組成。例如，在一實施例中，閘極介電層係由如，但不限於氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或以上之組合的材料組成。此外，一部分閘極介電層可包括從基板202的上幾個層形成的一層俱生氧化物。在一實施例中，閘極介電層係由頂部高k部分和由半導體材料之氧化物組成的下部分組成。在一實施例中，閘極介電層係由氧化鉿的上部分和二氧化矽或氧氮化矽的下部分組成。
在一實施例中，閘極電極係由例如，但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物的金屬層組成。在一特定實施例中，閘極電極係由在金屬功函數設定層上方形成的非功函數設定填充材料組成。
結合閘極電極堆疊的間隔物可由適用於最後電性隔離，或有助於隔離永久閘極結構與如自動對準的接點之相鄰導電接點的材料組成。例如，在一實施例中，間隔物係由例如，但不限於二氧化矽、氧氮化矽、氮化矽、或碳摻雜氮化矽的介電材料組成。
接點210A和210B及通孔212A、212B和216之任一或所有者可由導電材料組成。在一實施例中， 連接這些接點或通孔之任一或所有者的接點可由金屬物種組成。金屬物種可以是如、鎢、鎳或鈷的純金屬、或可以是如金屬-金屬合金或金屬-半導體合金的合金(例如，矽化物材料)。
更一般來說，一或更多實施例係關於用於將 閘極接觸通孔直接置於活性電晶體閘極上的方法及從中形成的結構。上述方法可消除為了接觸目的而對隔離延伸閘極線的需要。上述方法也可消除對分離閘極接觸(GCN)層的需要以傳導來自閘極線或結構的信號。在一實施例中，藉由將接觸金屬凹陷在溝渠接點(TCN)中且將額外的介電材料引進程序流程(例如，TILA)中來實現消除上述特徵。額外的介電材料被包括作為具有不同於已用於在閘極對準的接觸程序(GAP)處理架構(例如，GILA)中之溝渠接點對準的閘極介電材料蓋層之蝕刻特性的溝渠接觸介電蓋層。
作為一示範製造架構，第3A至3F圖繪示依 照本發明之實施例之表示在製造具有置於閘極之活性部分上方之閘極接觸結構的半導體結構之方法中的各種操作之剖面圖。
參考第3A圖，在溝渠接點(TCN)形成之後 設置半導體結構300。應了解結構300的具體配置僅用於說明之目的，且從本文所述之本發明之實施例可有利於各種可能的佈局。半導體結構300包括一或更多閘極堆疊結構，如置於基板302上方的閘極堆疊結構308A至308E。 閘極堆疊結構可包括閘極介電層和閘極電極，如上關聯於第2圖所述。如溝渠接點310A至310C的溝渠接點(例如，連接基板302之擴散區的接點)亦包括在結構300中且被介電間隔物320與閘極堆疊結構308A至308E隔開。絕緣蓋層322可置於閘極堆疊結構308A至308E(例如，GILA)上，如也在第3A圖所示。如也描繪在第3A圖中，從層間介電材料製造的區域323之接觸阻擋區或「接觸栓」可包括在接點形成會被阻擋的區域中。
用以提供結構300的程序可以是在國際專利 申請書第PCT/US11/66989號，由英特爾公司(Intel Corp.)於2011年12月22日申請之標題為「Gate Aligned Contact and Method to Fabricate Same」所述的一個程序，本文藉由提及而併入。例如，對絕緣蓋層322選擇性設計的溝渠接點蝕刻可用以形成自動對準的接點310A至310C。
在一實施例中，提供結構300包含當以極緊 密的重合預算來消除使用光刻步驟時，本質上完全對準現有之閘極圖案的接觸圖案之形成。在上述一實施例中，這種方法能使用本質上高度選擇性的濕蝕刻(例如，對各種傳統上實作的乾或等電漿蝕刻)以產生接觸開口。在一實施例中，藉由使用結合接觸栓光刻操作之現有的閘極圖案來形成接觸圖案。在上述一實施例中，方法能夠消除對另一重要光刻操作的需求以產生接觸圖案，如傳統方法中所使用。在一實施例中，溝渠接觸網格沒有被單獨地圖案 化，而是在聚合(閘極)線之間形成。例如，在上述一實施例中，溝渠接觸網格係在閘極光柵圖案化之後但在閘極光柵切割之前產生。
此外，可藉由取代型閘極製程來製造閘極堆 疊結構308A至308E。在上述架構中，如多晶矽或氮化矽柱材料的假閘極材料可被移除且替換成永久閘極電極材料。在上述一實施例中，永久閘極介電層也在此程序中形成，而不是從較早的處理來完成。在一實施例中，假閘極會藉由乾蝕刻或濕蝕刻程序來移除。在一實施例中，假閘極係由多晶矽或非晶矽組成且以包含SF6的乾蝕刻程序來移除。在另一實施例中，假閘極係由多晶矽或非晶矽組成且以包含水性NH4OH或四甲基氫氧化銨的濕蝕刻程序來移除。在一實施例中，假閘極係由氮化矽組成且以包括水性磷酸的濕蝕刻來移除。
在一實施例中，本文所述之一或更多方法本 質上考慮結合假的和取代型接觸程序與假的和取代型閘極程序以到達結構300。在上述一實施例中，在取代型閘極程序之後進行取代型接觸程序以允許至少一部分永久閘極堆疊的高溫退火。例如，在上述一特定實施例中，至少一部分永久閘極結構的退火(例如，在形成閘極介電層之後)係在高於約攝氏600度的溫度下進行。退火係在形成永久接點之前進行。
參考第3B圖，結構300的溝渠接點310A至 310C凹陷在間隔物320內以提供在間隔物320之下表面 和絕緣蓋層322下方具有高度的凹陷溝渠接點311A至311C。接著在凹陷溝渠接點311A至311C(例如，TILA)上形成絕緣蓋層324。依照本發明之實施例，在凹陷溝渠接點311A至311C上的絕緣蓋層324係由具有與閘極堆疊結構308A至308E上的絕緣蓋層322不同蝕刻特性的材料組成。如將在之後的處理操作所見，可利用上述差異以從其中一個322/324中選擇性地蝕刻另一個322/324。
可藉由對間隔物320和絕緣蓋層322之材料 有選擇性的處理來凹陷溝渠接點310A至310C。例如，在一實施例中，藉由如濕蝕刻程序或乾蝕刻程序的蝕刻程序來凹陷溝渠接點310A至310C。可藉由適用於在溝渠接點310A至310C之暴露部分上提供保角的和密封層的程序來形成絕緣蓋層324。例如，在一實施例中，藉由化學蒸氣沉積(CVD)程序來形成絕緣蓋層324作為整個結構上方的保角層。接著例如藉由化學機械拋光(CMP)來平面化保角層，以只在溝渠接點310A至310C上方提供絕緣蓋層324材料，且再暴露間隔物320和絕緣蓋層322。
關於絕緣蓋層322/324的適當材料組合，在一 實施例中，這對322/324之其一者係由氧化矽組成，而另一者係由氮化矽組成。在另一實施例中，這對322/324之其一者係由氧化矽組成，而另一者係由碳摻雜的氮化矽組成。在另一實施例中，這對322/324之其一者係由氧化矽組成，而另一者係由碳化矽組成。在另一實施例中，這對 322/324之其一者係由氮化矽組成，而另一者係由碳摻雜的氮化矽組成。在另一實施例中，這對322/324之其一者係由氮化矽組成，而另一者係由碳化矽組成。在另一實施例中，這對322/324之其一者係由碳摻雜的氮化矽組成，而另一者係由碳化矽組成。
參考第3C圖，形成並圖案化層間介電質 (ILD)330和硬遮罩332堆疊以提供例如在第3B圖之結構上方圖案化的金屬(0)溝渠334。
層間介電質(ILD)330可由適用於在前端和後端處理之間維持堅固結構時電性隔離最後形成於其中之金屬特徵的材料組成。再者，在一實施例中，為溝渠接觸介電蓋層和閘極介電蓋層圖案化選擇ILD 330的成分以符合通孔蝕刻選擇性，如以下關聯於第3D和3E圖更加詳細所述。在一實施例中，ILD 330係由單一或數層氧化矽或單一或數層碳摻雜氧化物(CDO)材料組成。然而，在其他實施例中，ILD 330具有雙層成分，具有與ILD 330之底層下部分不同材料組成的上部分，如以下關聯於第4圖更加詳細所述。硬遮罩層322可由適合作為後續犧牲層的材料組成。例如，在一實施例中，硬遮罩層332實質上係由碳組成，例如，作為一層交聯有機聚合物。在其他實施例中，使用氮化矽或碳摻雜氮化矽層作為硬遮罩332。可藉由光刻和蝕刻程序來圖案化層間介電質(ILD)330和硬遮罩332。
參考第3D圖，通孔開口336(例如，VCT) 係形成在層間介電質(ILD)330中，從金屬(0)溝渠334延伸至凹陷溝渠接點311A至311C之一或更多者。例如，在第3D圖中，形成通孔開口以暴露凹陷溝渠接點311A和311C。通孔開口336之形成包括蝕刻層間介電質(ILD)330和對應之絕緣蓋層324的各自部分兩者。在上述一實施例中，在圖案化層間介電質(ILD)330期間暴露一部分絕緣蓋層322(例如，暴露在閘極堆疊結構308B和308E上方的一部分絕緣蓋層322)。在此實施例中，蝕刻絕緣蓋層324以形成對絕緣蓋層322為選擇性(即，無顯著蝕刻或影響)的通孔開口336。
可藉由首先沉積硬遮罩層、抗反射塗層 (ARC)層和一層光阻來形成通孔開口336。在一實施例中，硬遮罩層實質上係由碳組成，例如，作為一層交聯有機聚合物。在一實施例中，ARC層適用於在光刻圖案化光阻層期間抑制反射性干擾。在上述一實施例中，ARC層是矽ARC層。光阻層可由適用於在光刻程序中使用的材料組成。在一實施例中，藉由首先遮罩光阻材料的包覆層且接著將其暴露於光源來形成光阻層。可接著藉由顯影包覆光阻層來形成圖案化的光阻層。在一實施例中，當顯影光阻層時移除暴露於光源之光阻層的部分。因此，圖案化的光阻層係由正光阻材料組成。在一特定實施例中，光阻層係由如，但不限於248nm光阻、193nm光阻、157nm光阻、超紫外光(EUV)光阻、電子束壓印層、或具有雙氮基酉昆敏化劑的酚樹酯矩陣的正光阻材料組成。在另一實 施例中，當顯影光阻層時保留暴露於光源之光阻層的部分。因此，光阻層係由負光阻材料組成。在具體實施例中，光阻層係由如，但不限於包括聚順異戊間二烯或聚乙烯基肉桂酸的負光阻材料組成。
依照本發明之實施例，光阻層的圖案(例 如，通孔開口336的圖案)係藉由使用等電漿蝕刻程序來轉移至硬遮罩層。圖案最後例如藉由另一或相同的乾蝕刻程序來轉移至層間介電質(ILD)330。在一實施例中，圖案接著最後藉由蝕刻程序來轉移至絕緣蓋層324(即，溝渠接觸絕緣蓋層)而無須蝕刻絕緣蓋層322(即，閘極絕緣蓋層)。絕緣蓋層324(TILA)可由以下之任一者或其組合組成，包括氧化矽、氮化矽、碳化矽、碳摻雜氮化矽、碳摻雜氧化矽、非晶矽、各種金屬氧化物及包括氧化鋯、氧化鉿、氧化鑭或以上之組合的矽酸鹽。可使用下列技術，包括CVD、ALD、PECVD、PVD、HDP輔助CVD、低溫CVD之任一者來沉積層。對應之等電漿乾蝕刻被發展為化學和物理濺射機制的組合。重和聚合物沉積可用以控制材料移除率、蝕刻外型和膜選擇性。乾蝕刻通常係以包括NF3、CHF3、C4F8、HBr和O2的混合氣體來產生，其通常在30-100mTorr範圍的壓力下及50-1000Watt範圍的等電漿偏壓下。乾蝕刻可設計來實現在蓋層324(TILA)與322(GILA)層之間的顯著蝕刻選擇性以在324(TILA)的乾蝕刻期間將322(GILA)的損失降到最低以形成連接電晶體之源極汲極區的接點。
參考第3E圖，一或更多額外的通孔開口338(例如，VCG)係形成在層間介電質(ILD)330中，從金屬(0)溝渠334延伸至一或更多閘極堆疊結構308A至308E。例如，在第3E圖中，形成通孔開口以暴露閘極堆疊結構308C和308D。通孔開口338之形成包括蝕刻層間介電質(ILD)330和對應之絕緣蓋層322的各自部分兩者。在上述一實施例中，在圖案化層間介電質(ILD)330期間暴露一部分絕緣蓋層324(例如，暴露在凹陷溝渠接點311B上方的一部分絕緣蓋層324)。在此實施例中，蝕刻絕緣蓋層322以形成對絕緣蓋層324為選擇性(即，無顯著蝕刻或影響)的通孔開口338。
類似於形成通孔開口336，可藉由首先沉積硬遮罩層、抗反射塗層(ARC)層和一層光阻來形成通孔開口338。依照本發明之實施例，光阻層的圖案(例如，通孔開口338的圖案)係藉由使用等電漿蝕刻程序來轉移至硬遮罩層。圖案最後例如藉由另一或相同的乾蝕刻程序來轉移至層間介電質(ILD)330。在一實施例中，圖案接著最後藉由蝕刻程序來轉移至絕緣蓋層322(即，閘極絕緣蓋層)而無須蝕刻絕緣蓋層324(即，溝渠接觸絕緣蓋層)。絕緣蓋層322(GILA)可由以下之任一者或其組合組成，包括氧化矽、氮化矽、碳化矽、碳摻雜氮化矽、碳摻雜氧化矽、非晶矽、各種金屬氧化物及包括氧化鋯、氧化鉿、氧化鑭或以上之組合的矽酸鹽。可使用下列技術，包括CVD、ALD、PECVD、PVD、HDP輔助CVD、低溫 CVD之任一者來沉積層。在一實施例中，絕緣蓋層322(GILA)係由與蓋層324(TILA)不同的材料組成以確保兩個蓋層之間有顯著的蝕刻率差。對應之等電漿乾蝕可被發展為化學和物理濺射機制的組合以在GILA與TILA膜之間實現可接受蝕刻率差。重和聚合物沉積可用以控制材料移除率、蝕刻外型和膜選擇性。乾蝕刻通常係以包括NF3、CHF3、C4F8、HBr和O2的混合氣體來產生，其通常在30至100mTorr範圍的壓力下及50至1000Watt範圍的等電漿偏壓下。乾蝕刻可設計來實現在蓋層322(GILA)與324(TILA)層之間的顯著蝕刻選擇性以在322(GILA)的乾蝕刻期間將324(TILA)的損失降到最低以在電晶體的活性區上形成閘極接觸。
參考第3F圖，金屬接觸結構340係形成在關 聯於第3E圖所述之結構的金屬(0)溝渠334和通孔開口336和338中。金屬接觸結構340包括金屬(0)部分350以及溝渠接觸通孔(例如，分別連接溝渠接點311A和311C的溝渠接觸通孔341A和341B)和閘極接觸通孔(例如，分別連接閘極堆疊結構308C和308D的閘極接觸通孔342A和342B)。
在一實施例中，藉由金屬沉積和後續的化學 機械拋光操作來形成金屬接觸結構。金屬沉積可包含首先沉積黏合層，隨後沉積填充金屬層。由此，金屬結構340可由導電材料組成。在一實施例中，金屬結構340係由金屬物種組成。金屬物種可以是如銅、鎢、鎳或鈷的純金 屬、或可以是如金屬-金屬合金或金屬-半導體合金的合金(例如，矽化物材料)。
如以上關聯於第3C圖簡要地所述，ILD 330 反而可能是一種雙層結構。作為一實例，第4圖繪示依照本發明之另一實施例之具有置於閘極電極之活性部分上方的閘極接觸通孔之另一非平面半導體裝置的剖面圖。參考第4圖，半導體結構或裝置400(例如，非平面裝置)包括從基板402形成且在隔離區406內的非平面擴散或活性區404(例如，鰭狀結構)。閘極電極堆疊408係置於非平面擴散或活性區404上方以及置於隔離區406之部分上方。如圖所示，閘極電極堆疊408包括閘極電極450和閘極介電層452以及介電蓋層454。閘極電極堆疊408係沉積在層間介電層420(如一層氧化矽)中。閘極接觸通孔416和重疊金屬互連460都置於層間介電質(ILD)堆疊或層470中。在一實施例中，結構470是雙層層間介電堆疊，包括下層472和上層474，如第4圖所示。
在實施例中，ILD結構470的上層474係由 最佳化用於低K效能(例如，用於降低形成於其中的金屬線之間的電容耦合)的材料組成。在上述一實施例中，ILD結構470的上層474係由如，但不限於碳摻雜氧化物(CDO)或多孔氧化膜的材料組成。在實施例中，ILD結構470的下層472係由最佳化用於通孔蝕刻選擇性(例如，用於與影響溝渠接觸蓋層與閘極蓋層之間的蝕刻選擇性之整合架構相容)的材料組成。在上述一實施例中， ILD結構470的下層472係由如，但不限於二氧化矽(SiO2)或CDO膜的材料組成。在具體實施例中，ILD結構470的上層474係由CDO材料組成且ILD結構470的下層472係由SiO2組成。
在關聯於第3A至3C圖所述之程序流程中， 在蓋層324和322中的通孔開口形成期間暴露間隔物320的頂部。在間隔物320之材料不同於蓋層324和322之材料的情況下，可能必須考慮額外的蝕刻選擇性以在通孔開口形成期間阻礙不需要的間隔物降低。在不同的實施例中，可凹陷間隔物以本質上與閘極結構平面。在上述一實施例中，可形成閘極蓋層以覆蓋間隔物，在通孔開口形成期間阻礙間隔物暴露。作為一實例，第5A和5B圖繪示依照本發明之另一實施例之表示在製造具有置於閘極之活性部分上方之閘極接觸結構的另一半導體結構之方法中的各種操作之剖面圖。
參考第5A圖，在溝渠接點(TCN)形成之後設置半導體結構500。應了解結構500的具體配置僅用於說明之目的，且本文所述之本發明之實施例可有利於各種可能的佈局。半導體結構500包括一或更多閘極堆疊結構，如置於基板302上方的閘極堆疊結構308A至308E。閘極堆疊結構可包括閘極介電層和閘極電極，如關聯於第2圖所述。如溝渠接點310A至310C的溝渠接點(例如，連接基板302之擴散區的接點)亦包括在結構500中且由介電間隔物520與閘極堆疊結構308A至308E隔開。絕 緣蓋層522係置於閘極堆疊結構308A至308E(例如，GILA)上方，如也在第5A圖所示。然而，對照於關聯於第3A圖所述之結構300，間隔物520已凹陷為大致上與閘極堆疊結構308A至308E相同高度。由此，對應之絕緣蓋層522覆蓋結合每個閘極堆疊的間隔物520，以及覆蓋閘極堆疊。
參考第5B圖，金屬接觸結構540係形成在金 屬(0)溝渠和形成在介電層330中的通孔開口中。金屬接觸結構540包括金屬(0)部分550以及溝渠接觸通孔(例如，分別對溝渠接點311A和311C的溝渠接觸通孔341A和341B)。金屬接觸結構540也包括閘極接觸通孔(例如，分別對閘極堆疊結構308C和308D的閘極接觸通孔542A和542B)。對照於關聯於第3F圖所述之結構，第5B圖之產生結構略為不同，因為在導致閘極接觸通孔542A和542B之通孔開口的蝕刻形成期間未暴露間隔物522，還擴大絕緣蓋層522的覆蓋範圍。
再次參考第5B圖，在一實施例中，溝渠接點 (包括第5B圖中標記為311A和311C的溝渠接點)被凹陷地低於閘極堆疊結構(包括第5圖中標記為308C和308D的閘極堆疊結構)。在上述一實施例中，溝渠接點被凹陷地低於閘極堆疊結構以防止分別在閘極接觸通孔542A和542B與溝渠接點311A和311C之間(例如，分別在閘極接觸通孔542A和542B與溝渠接點311A和311C的角落)短路的可能性，另一方面，若溝渠接點與 閘極堆疊結構共面則會符合。
此外，在另一實施例中(未顯示)，間隔物 被凹陷為大致上與溝渠接點相同高度。對應之溝渠絕緣蓋層(TILA)覆蓋結合每個溝渠接點的間隔物，以及覆蓋溝渠接點。在上述一實施例中，閘極堆疊結構被凹陷地低於溝渠接點以防止在溝渠接觸通孔與相鄰或鄰近閘極堆疊結構之間短路的可能性。
本文所述之方法和結構可使不可能或難以使 用傳統方法來製造的其他結構或裝置形成。在第一實例中，第6圖繪示依照本發明之另一實施例之具有置於閘極之活性部分上方的閘極接觸通孔之另一半導體裝置的平面圖。參考第6圖，半導體結構或裝置600包括與複數個溝渠接點610A和610B交叉的複數個閘極結構608A至608C(這些特徵係置於基板的活性區上方，未顯示)。閘極接觸通孔680係形成在閘極結構608B的活性部分上。 閘極接觸通孔680更設置在閘極結構608C的活性部分上，耦接閘極結構608B和608C。應了解中間溝渠接點610B可藉由使用溝渠接觸隔離蓋層(例如，TILA)與接點680隔離。第6圖之接觸配置可提供更簡單的方法來捆紮佈局中的相鄰閘極線，而不需要透過金屬化的上層來路由搭接帶，因此使細胞區域更小及/或佈線架構更不複雜。
在第二實例中，第7圖繪示依照本發明之另 一實施例之具有耦接一對溝渠接點的溝渠接觸通孔之另一 半導體裝置的平面圖。參考第7圖，半導體結構或裝置700包括與複數個溝渠接點710A和710B交叉的複數個閘極結構708A至708C(這些特徵係置於基板的活性區上方，未顯示)。溝渠接觸通孔790係形成在溝渠接點710A上。溝渠接觸通孔790更置於溝渠接點710B上，耦接溝渠接點710A和710B。應了解中間閘極結構708B可藉由使用閘極隔離蓋層(例如，藉由GILA程序)與溝渠接觸通孔790隔離。第7圖之接觸配置可提供更簡單的方法來捆紮佈局中的相鄰溝渠接點，而不需要透過金屬化的上層來路由搭接帶，因此能使細胞區域更小及/或佈線架構更不複雜。
應了解並非上述之程序的所有態樣都需要被 實行落在本發明之實施例的精神和範圍內。例如，在一實施例中，在於閘極堆疊之活性部分上方製造閘極接點之前永遠不需要形成假閘極。上述之閘極堆疊實際上可能是如最初形成的永久閘極堆疊。而且，本文所述之程序可用以製造一或複數個半導體裝置。半導體裝置可以是電晶體或類似的裝置。例如，在一實施例中，半導體裝置是用於邏輯或記憶體的金屬氧化物半導體(MOS)電晶體，或雙極電晶體。又，在一實施例中，半導體裝置具有三維架構，如三閘極裝置、單獨存取的雙閘極裝置、或FIN-FET。一或更多實施例對於製造10nm或更小技術節點的半導體裝置可能是特別有用的。
一般來說，在(例如，除了)於閘極的活性 部分上方和在與溝渠接觸通孔的相同層中形成閘極接觸結構(如通孔)之前，本發明之一或更多實施例包括首先使用閘極對準的溝渠接觸程序。可實作上述程序以形成用於半導體結構製造(例如，用於積體電路製造)的溝渠接觸結構。在一實施例中，溝渠接觸圖案被形成為對準現有的閘極圖案。相比之下，傳統的方法通常包含額外光刻程序，將光刻接觸圖案緊密重合至與選擇性接觸蝕刻結合之現有閘極圖案。例如，傳統的程序可包括以分開圖案化接觸特徵來圖案化聚合(閘極)網格。
第8圖繪示依照本發明之一個實作的計算裝 置800。計算裝置800容納主機板802。主機板802可包括一些元件，包括但不限於處理器804和至少一個通訊晶片806。處理器804係實體且電性耦接至主機板802。在一些實施例中，至少一個通訊晶片806也是實體且電性耦接至主機板802。在其他實作中，通訊晶片806是處理器804的一部分。
依據其應用，計算裝置800可包括可能或可 能不是實體且電性耦接至主機板802的其他元件。這些其他元件包括，但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、照相 機、及大容量儲存裝置(如硬碟機、光碟(CD)、數位化多功能光碟(DVD)等等)。
通訊晶片806能對傳輸資料至計算裝置800 且從計算裝置800傳輸資料進行無線通訊。「無線」之詞及其衍生詞可用以說明可藉由使用透過非固態媒體之調變的電磁輻射來傳遞資料之電路、裝置、系統、方法、技術、通訊通道等。此詞並不意味著相關裝置不包含任何線路，雖然在一些實施例中它們可能並非如此。通訊晶片806可實作一些無線標準或協定，包括但不限於WiFi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、Bluetooth、其衍生物之任一者、以及指定為3G、4G、5G以上的任何其他無線協定。計算裝置800可包括複數個通訊晶片806。例如，第一通訊晶片806可專用於如WiFi和Bluetooth之較短範圍的無線通訊，而第二通訊晶片806可專用於如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等之較長範圍的無線通訊。
計算裝置800的處理器804包括封裝在處理 器804內的積體電路晶片。在本發明之一些實作中，處理器的積體電路晶片包括一或更多裝置，如依照本發明之實作建立的MOS-FET電晶體。「處理器」之詞可指任何裝置或部分之處理來自暫存器及/或記憶體的電子資料以將 該電子資料轉換成可儲存在暫存器及/或記憶體中之其他電子資料的裝置。
通訊晶片806也包括封裝在通訊晶片806內 的積體電路晶片。依照本發明之另一實作，通訊晶片的積體電路晶片包括一或更多裝置，如依照本發明之實作建立的MOS-FET電晶體。
在其他實作中，容納在計算裝置800內的另 一元件可包含積體電路晶片，其包括一或更多裝置，如依照本發明之實作建立的MOS-FET電晶體。
在各種實作中，計算裝置800可以是膝上型 電腦、小筆電、筆記型電腦、纖薄筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、纖薄型行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描機、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位攝影機。在其他實作中，計算裝置800可以是任何其他處理資料的電子裝置。
因此，本發明之實施例包括置於閘極之活性 部分上方的閘極接觸結構及形成這類閘極接觸結構的方法。
在一實施例中，半導體結構包括一基板，具 有一活性區和一隔離區。閘極結構具有置於活性區上方的部分及置於基板之隔離區上方的部分。源極和汲極區係置於基板之活性區中，置於在活性區上方之閘極結構之部分的任一側上。閘極接觸結構係置於在基板之活性區上方的 閘極結構之部分上。
在一實施例中，閘極接觸結構係為一自動對準的通孔。
在一實施例中，基板的活性區係為一三維半導體主體。
在一實施例中，基板係為一塊體矽基板。
在一實施例中，半導體結構包括一基板，具有一活性區和一隔離區。包括複數個閘極結構，各具有置於活性區上方的部分及置於基板之隔離區上方的部分。複數個源極或汲極區係置於基板之活性區中，置於在活性區上方之閘極結構之部分之間。包括複數個溝渠接點，溝渠接點置於源極或汲極區之各者上。閘極接觸通孔係置於閘極結構之其一者上、置於在基板之活性區上方之閘極結構之部分上。溝渠接觸通孔係置於溝渠接點之其一者上。
在一實施例中，閘極接觸通孔和溝渠接觸通孔本質上係共面地置於在基板上方之相同的一層間介電層中。
在一實施例中，層間介電層係為一雙層結構，包括一上低k介電層及一下蝕刻選擇性層。
在一實施例中，閘極接觸通孔和溝渠接觸通孔係實質上彼此共面。
在一實施例中，閘極結構之各者更包括一對側壁間隔物，且溝渠接點係置為直接相鄰一對應之閘極結構的側壁間隔物。
在一實施例中，複數個閘極結構的上表面實質上係與複數個溝渠接點的上表面共面。
在一實施例中，複數個閘極結構的上表面和複數個溝渠接點的上表面係在這對側壁間隔物之各者的上表面下方。
在一實施例中，複數個閘極結構之各者包括一閘極蓋介電層、或其剩餘物，在閘極結構的上表面上且實質上係與對應之這對側壁間隔物共面。
在一實施例中，複數個溝渠接點之各者包括一溝渠蓋介電層、或其剩餘物，在溝渠接點的上表面上且實質上係與對應之這對側壁間隔物共面。
在一實施例中，閘極蓋介電層和溝渠蓋介電層具有彼此不同的蝕刻選擇性。
在一實施例中，複數個閘極結構的上表面大致上係與這對側壁間隔物之各者的上表面共面。
在一實施例中，閘極接觸通孔更置於第二個閘極結構上，置於在基板之活性區上方的第二閘極結構之部分上，且閘極接觸通孔耦接一個閘極結構和第二閘極結構。
在一實施例中，溝渠接觸通孔更置於第二個溝渠接點上，並耦接一個溝渠接點和第二溝渠接點。
在一實施例中，閘極接觸通孔係為一自動對準的通孔，且溝渠接觸通孔係為一自動對準的通孔。
在一實施例中，基板的活性區係為一三維半 導體主體。
在一實施例中，基板係為一塊體矽基板。
在一實施例中，閘極結構包括一高k閘極介電層和一金屬閘極電極。
在一實施例中，一種製造一半導體結構的方法包括形成複數個閘極結構在一基板的一活性區上方。方法亦包括於閘極結構之間形成複數個源極或汲極區在基板的活性區中。方法亦包括形成複數個溝渠接點，溝渠接點係形成在源極或汲極區之各者上。方法亦包括形成一閘極蓋介電層在閘極結構之各者上方。方法亦包括形成一溝渠蓋介電層在溝渠接點之各者上方。方法亦包括形成一閘極接觸通孔在閘極結構之其一者上，形成包括將對應之閘極蓋介電層選擇性蝕刻為一溝渠蓋介電層。方法亦包括形成一溝渠接觸通孔在溝渠接點之其一者上，形成包括將對應之溝渠蓋介電層選擇性蝕刻為一閘極蓋介電層。
在一實施例中，形成閘極接觸通孔和溝渠接觸通孔包括形成用於在相同程序操作中之兩者的導電材料。
在一實施例中，形成複數個閘極結構包括以永久閘極結構來替代假閘極結構。
在一實施例中，形成複數個溝渠接點包括以永久溝渠接觸結構來替代假閘極溝渠接觸結構。
在一實施例中，方法更包括在形成複數個閘極結構之前，從基板的活性區形成一三維主體。
在一實施例中，形成三維主體包括蝕刻一塊體半導體基板中的散熱片。
200A‧‧‧半導體結構或裝置
202‧‧‧基板
204‧‧‧擴散或活性區
206‧‧‧隔離區
208A‧‧‧閘極線
208B‧‧‧閘極線
208C‧‧‧閘極線
210A‧‧‧溝渠接點
210B‧‧‧溝渠接點
212A‧‧‧溝渠接觸通孔
212B‧‧‧溝渠接觸通孔
216‧‧‧閘極接觸通孔

Claims (27)

  1. 一種半導體結構，包含：一基板，包含一活性區和一隔離區；一閘極結構，具有置於該活性區上方的部分及置於該基板之該隔離區上方的部分；源極和汲極區，置於該基板之該活性區中，在置於在該活性區上方之該閘極結構之部分的任一側上；及一閘極接觸結構，置於在該基板之該活性區上方的該閘極結構之部分上。
  2. 如申請專利範圍第1項所述之半導體結構，其中該閘極接觸結構係為一自動對準的通孔。
  3. 如申請專利範圍第1項所述之半導體結構，其中該基板的該活性區係為一三維半導體主體。
  4. 如申請專利範圍第3項所述之半導體結構，其中該基板係為一塊體矽基板。
  5. 一種半導體結構，包含：一基板，包含一活性區和一隔離區；複數個閘極結構，各具有置於該活性區上方的部分及置於該基板之該隔離區上方的部分；複數個源極或汲極區，置於該基板之該活性區中，在置於在該活性區上方之該些閘極結構之部分之間；複數個溝渠接點，一溝渠接點置於該些源極或汲極區之各者上；一閘極接觸通孔，置於該些閘極結構之其一者上、在 置於該基板之該活性區上方之該閘極結構之部分上；及一溝渠接觸通孔，置於該些溝渠接點之其一者上。
  6. 如申請專利範圍第5項所述之半導體結構，其中該閘極接觸通孔和該溝渠接觸通孔本質上係共面地置於在該基板上方之相同的一層間介電層中。
  7. 如申請專利範圍第6項所述之半導體結構，其中該層間介電層係為一雙層結構，包含一上低k介電層及一下蝕刻選擇性層。
  8. 如申請專利範圍第5項所述之半導體結構，其中該閘極接觸通孔和該溝渠接觸通孔係實質上彼此共面。
  9. 如申請專利範圍第5項所述之半導體結構，其中該些閘極結構之各者更包含一對側壁間隔物，且其中該些溝渠接點係置為直接相鄰一對應之閘極結構的該些側壁間隔物。
  10. 如申請專利範圍第9項所述之半導體結構，其中該複數個閘極結構的上表面實質上係與該複數個溝渠接點的上表面共面。
  11. 如申請專利範圍第10項所述之半導體結構，其中該複數個閘極結構的上表面和該複數個溝渠接點的上表面係在該對側壁間隔物之各者的上表面下方。
  12. 如申請專利範圍第11項所述之半導體結構，其中該複數個閘極結構之各者包含一閘極蓋介電層、或其剩餘物，在該閘極結構的上表面上且實質上係與對應之該對側壁間隔物共面。
  13. 如申請專利範圍第12項所述之半導體結構，其中該複數個溝渠接點之各者包含一溝渠蓋介電層、或其剩餘物，在該溝渠接點的上表面上且實質上係與對應之該對側壁間隔物共面。
  14. 如申請專利範圍第13項所述之半導體結構，其中該閘極蓋介電層和該溝渠蓋介電層具有彼此不同的蝕刻選擇性。
  15. 如申請專利範圍第9項所述之半導體結構，其中該複數個閘極結構的上表面大致上係與該對側壁間隔物之各者的上表面共面。
  16. 如申請專利範圍第5項所述之半導體結構，其中該閘極接觸通孔更置於該些閘極結構之一第二者上，在置於該基板之該活性區上方的該第二閘極結構之部分上，其中該閘極接觸通孔耦接該一個閘極結構和該第二閘極結構。
  17. 如申請專利範圍第5項所述之半導體結構，其中該溝渠接觸通孔更置於該些溝渠接點之一第二者上，並耦接該一個溝渠接點和該第二溝渠接點。
  18. 如申請專利範圍第5項所述之半導體結構，其中該閘極接觸通孔係為一自動對準的通孔，且該溝渠接觸通孔係為一自動對準的通孔。
  19. 如申請專利範圍第5項所述之半導體結構，其中該基板的該活性區係為一三維半導體主體。
  20. 如申請專利範圍第19項所述之半導體結構，其中 該基板係為一塊體矽基板。
  21. 如申請專利範圍第5項所述之半導體結構，其中該些閘極結構包含一高k閘極介電層和一金屬閘極電極。
  22. 一種製造一半導體結構的方法，該方法包含：形成複數個閘極結構在一基板的一活性區上方；於該些閘極結構之間形成複數個源極或汲極區在該基板的該活性區中；形成複數個溝渠接點，一溝渠接點係形成在該些源極或汲極區之各者上；形成一閘極蓋介電層在該些閘極結構之各者上方；形成一溝渠蓋介電層在該些溝渠接點之各者上方；形成一閘極接觸通孔在該些閘極結構之其一者上，該形成包含將該對應之閘極蓋介電層選擇性蝕刻為一溝渠蓋介電層；及形成一溝渠接觸通孔在該些溝渠接點之其一者上，該形成包含將該對應之溝渠蓋介電層選擇性蝕刻為一閘極蓋介電層。
  23. 如申請專利範圍第22項所述之方法，其中形成該閘極接觸通孔和該溝渠接觸通孔包含形成用於在相同程序操作中之兩者的導電材料。
  24. 如申請專利範圍第22項所述之方法，其中形成該複數個閘極結構包含以永久閘極結構來替代假閘極結構。
  25. 如申請專利範圍第22項所述之方法，其中形成該複數個溝渠接點包含以永久溝渠接觸結構來替代假閘極溝 渠接觸結構。
  26. 如申請專利範圍第22項所述之方法，更包含：在形成該複數個閘極結構之前，從該基板的該些活性區形成一三維主體。
  27. 如申請專利範圍第26項所述之方法，其中形成該三維主體包含蝕刻一塊體半導體基板中的散熱片。
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