KR101718981B1 - 콘택 플러그를 포함하는 반도체 소자 - Google Patents

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Abstract

콘택 플러그를 포함하는 반도체 소자들을 제공한다. 일 실시예에 따르면, 게이트 전극이 활성 영역 상부에 배치되고, 층간 유전막이 기판 상에 배치될 수 있다. 게이트-콘택 플러그가 층간 유전막을 관통하여 게이트 전극에 접촉된다. 게이트-콘택 플러그의 적어도 일부가 활성 영역과 중첩될 수 있다.

Description

콘택 플러그를 포함하는 반도체 소자{SEMICONDUCTOR DEVICES HAVING A CONTACT PLUG}
본 발명은 반도체 소자에 관한 것으로, 특히, 게이트 전극에 접속된 콘택 플러그를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 논리 데이터를 저장하는 기억 소자 및 논리 데이터를 연산 처리하는 논리 소자 등으로 구분될 수 있다. 최근에는 기억 소자 및 논리 소자를 함께 포함하는 하이브리드 소자(hybrid device)등이 대두되고 있다. 이러한 반도체 소자들은 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 하지만, 단순히 스케일 다운(scaling down)에 의한 고집적화는 여러 문제점들이 발생되어 반도체 소자의 신뢰성 저하 등이 유발될 수 있다. 이에 따라, 반도체 소자의 고집적화를 위한 많은 연구들이 진행되고 있다.
본 발명의 이루고자 하는 일 기술적 과제는 고집적화에 최적화된 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 신뢰성이 우수한 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 제한된 면적에서 트랜지스터의 턴온(turn-on) 전류량을 증가시킬 수 있는 반도체 소자를 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자들을 제공한다. 일 실시예에 따른 반도체 소자는 기판에 배치되어 활성 영역을 정의하는 소자분리 패턴; 상기 활성 영역 상에 배치되되, 제1 방향으로 연장된 제1 연장부 및 상기 제1 방향과 다른 제2 방향으로 연장된 제2 연장부를 포함하는 제1 게이트 전극; 상기 제1 게이트 전극과 상기 활성 영역 사이에 개재된 게이트 유전막; 상기 제1 게이트 전극을 포함한 기판 상에 배치된 층간 유전막; 및 상기 층간 유전막을 관통하여 상기 제1 게이트 전극과 접촉되고, 적어도 일부분이 상기 활성 영역과 중첩된 제1 게이트-콘택 플러그를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 게이트 전극의 제1 연장부는 상기 제2 방향과 평행한 상기 활성 영역의 일 변에 인접한 소자분리 패턴과 중첩된 제1 가장자리부를 포함할 수 있다. 이에 더하여, 상기 제1 게이트 전극의 제2 연장부는 상기 제1 방향과 평행한 상기 활성 영역의 다른 변에 인접한 소자분리 패턴과 중첩된 제2 가장자리부를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 연장부들 중에서 적어도 하나는 랜딩부 및 비랜딩부를 포함할 수 있다. 상기 랜딩부의 폭은 상기 비랜딩부의 폭에 비하여 크고, 상기 제1 게이트-콘택 플러그는 상기 랜딩부와 접촉될 수 있다.
일 실시예에 따르면, 상기 제1 연장부가 상기 랜딩부 및 상기 비랜딩부를 포함할 수 있으며, 상기 제1 연장부의 랜딩부의 일부분은 상기 활성영역과 중첩되고, 상기 제1 연장부의 랜딩부의 다른 부분은 상기 소자분리 패턴과 중첩될 수 있다. 상기 랜딩부의 상기 소자분리 패턴과 중첩된 부분은 상기 제1 가장자리부 일 수 있다.
일 실시예에 따르면, 상기 제1 게이트 전극은 상기 제1 연장부와 평행하고 마주보는 제3 연장부를 더 포함할 수 있다. 상기 제1 연장부 및 제3 연장부는 상기 제2 연장부의 양단에 각각 연결될 수 있으며, 상기 제3 연장부의 적어도 일부는 상기 소자분리 패턴과 중첩될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 게이트 전극과 이격되고, 상기 활성 영역 상부에 배치된 제2 게이트 전극, 제3 게이트 전극 및 제4 게이트 전극; 및 상기 층간 유전막을 관통하여 상기 제2, 제3 및 제4 게이트 전극들 상에 각각 접촉되는 제2, 제3 및 제4 게이트-콘택 플러그들을 더 포함할 수 있다. 상기 제1, 제2, 제3 및 제4 게이트 전극들은 행 방향 및 열 방향을 따라 2차원적으로 배열되고, 상기 제2 게이트 전극은 상기 행 방향으로 상기 제1 게이트 전극과 실질적으로 대칭적인 구조를 갖고, 상기 제3 게이트 전극은 상기 열 방향으로 상기 제1 게이트 전극과 실질적으로 대칭적인 구조를 갖고, 상기 제4 게이트 전극은 상기 행 방향으로 상기 제3 게이트 전극과 실질적으로 대칭적인 구조를 가질 수 있다.
일 실시예에 따르면, 상기 제1, 제2, 제3 및 제4 게이트 전극들을 각각 포함하는 제1, 제2, 제3 및 제4 트랜지스터들은 상기 활성 영역 내에 형성된 하나의 소오스 영역을 공유할 수 있다. 이 경우에, 상기 제1 및 제3 트랜지스터들은 제1 센스 앰프 드라이버에 포함될 수 있으며, 상기 제2 및 제4 트랜지스터들은 제2 센스 앰프 드라이버에 포함될 수 있다.
일 실시예에 따르면, 상기 활성 영역은 제1 부분 및 제2 부분을 포함할 수 있다. 상기 활성 영역의 제1 부분은 상기 제1 및 제3 게이트 전극들 사이, 및 상기 제2 및 제3 게이트 전극들 사이에 배치되고, 상기 활성 영역의 제2 부분은 상기 제1 및 제2 게이트 전극들과 중첩된 부분 및 상기 제1 및 제2 게이트 전극들 사이에 위치한 부분을 포함할 수 있다. 이때, 상기 활성 영역의 제1 부분의 폭은 상기 활성 영역의 상기 제2 부분의 폭 보다 작을 수 있다.
일 실시예에 따르면, 상기 소자는 상기 제1 게이트 전극 일측의 상기 활성 영역 내에 형성된 드레인 영역; 상기 제1 게이트 전극의 타측의 상기 활성 영역 내에 형성된 소오스 영역; 상기 층간 유전막 내에 배치되고 상기 소오스 영역과 접촉된 소오스-콘택 플러그; 및 상기 층간 유전막 내에 배치되고 상기 드레인 영역과 접촉된 드레인-콘택 플러그를 더 할 수 있다. 상기 소오스-콘택 플러그 및 드레인-콘택 플러그의 상부면들은 평행하게 연장된 바형태(bar shape)일 수 있다.
일 실시예에 따르면, 상기 제1 게이트 전극은 상기 제1 연장부와 마주보며 상기 제1 연장부로부터 이격된 제3 연장부, 및 상기 제2 연장부와 마주보며 상기 제2 연장부로부터 이격된 제4 연장부를 더 포함할 수 있다. 평면적 관점에서 상기 제1 게이트 전극은 폐루프(closed loop) 형태일 수 있다.
일 실시예에 따르면, 상기 소자는 평면적 관점에서, 상기 폐루프 형태의 상기 제1 게이트 전극이 둘러싸인 활성 영역 내에 형성된 드레인 영역; 평면적 관점에서, 상기 폐루프 형태의 상기 게이트 전극 바깥쪽에 위치한 활성 영역 내에 형성된 소오스 영역; 상기 층간 유전막 내에 배치되고 상기 드레인 영역과 접촉된 드레인-콘택 플러그; 및 상기 층간 유전막 내에 배치되고 상기 소오스 영역과 접촉된 소오스-콘택 플러그를 더 포함할 수 있다. 상기 드레인-콘택 플러그 및 소오스-콘택 플러그의 상부면들은 평행하게 연장된 바 형태들일 수 있다.
다른 실시예에 따른 반도체 소자는 기판에 배치되어 활성 영역을 정의하는 소자분리 패턴; 상기 활성 영역 상에 제1 방향으로 연장되고, 랜딩부 및 비랜딩부를 포함하는 게이트 전극, 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 상기 랜딩부의 폭은 상기 비랜딩부의 폭 보다 크고; 상기 게이트 전극과 상기 활성 영역 사이에 개재된 게이트 유전막; 상기 게이트 전극을 포함한 기판 상에 배치된 층간 유전막; 및 상기 층간 유전막을 관통하여 상기 게이트 전극의 랜딩부에 접촉된 게이트-콘택 플러그를 포함할 수 있다. 상기 랜딩부의 적어도 일부분 및 상기 게이트-콘택 플러그의 적어도 일부분은 상기 활성 영역과 중첩될 수 있다.
일 실시예에 따르면, 상기 제2 방향으로 상기 랜딩부의 폭은 상기 게이트-콘택 플러그의 폭 보다 클 수 있다.
일 실시예에 따르면, 상기 소자는 상기 게이트 전극 상에 배치된 캐핑 유전 패턴을 더 포함할 수 있다. 상기 층간 유전막은 상기 캐핑 유전 패턴을 덮고, 상기 게이트-콘택 플러그는 상기 층간 유전막 및 캐핑 유전 패턴을 연속적으로 관통할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 게이트-콘택 플러그의 적어도 일부가 상기 활성 영역과 중첩될 수 있다. 이로 인하여, 제한된 면적 내에서 상기 활성 영역의 폭(ex, 채널 폭에 해당하는 활성 영역의 폭)을 증가시켜, 전계 효과 트랜지스터의 턴온 전류량을 증가시킬 수 있다. 그 결과, 고집적화에 최적화되고 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도.
도 1b는 도 1a의 I-I'을 따라 취해진 단면도.
도 1c는 도 1a의 II-II'을 따라 취해진 단면도.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 나타내는 평면도.
도 2b는 도 2a의 III-III'을 따라 취해진 단면도.
도 3a은 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 나타내는 평면도.
도 3b는 도 3a의 반도체 소자에 포함된 게이트 전극을 설명하기 위한 사시도.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타내는 평면도.
도 5a는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도.
도 5b는 도 5a의 IV-IV'을 따라 취해진 단면도.
도 6a는 본 발명의 실시예들에 따른 반도체 소자의 센스 앰프 블록에 포함된 엔모스 센스 앰프 드라이버를 나타내는 회로도.
도 6b는 본 발명의 실시예들에 따른 반도체 소자의 센스 앰프 블록에 포함된 피모스 센스 앰프 드라이버를 나타내는 회로도.
도 7a는 본 발명의 다른 실시예에 따른 반도체 소자의 일 변형예를 나타내는 평면도.
도 7b는 본 발명의 다른 실시예에 따른 반도체 소자의 다른 변형예를 나타내는 평면도.
도 7c는 본 발명의 다른 실시예에 따른 반도체 소자의 또 다른 변형예를 나타내는 평면도.
도 7d는 본 발명의 다른 실시예에 따른 반도체 소자의 또 다른 변형예를 나타내는 평면도.
도 7e는 본 발명의 다른 실시예에 따른 반도체 소자의 또 다른 변형예를 나타내는 평면도.
도 8a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 평면도.
도 8b는 도 8a의 V-V'을 따라 취해진 단면도이다.
도 9a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 일 변형예를 나타내는 평면도.
도 9b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 다른 변형예를 나타내는 평면도.
도 9c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 또 다른 변형예를 나타내는 평면도.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 1b는 도 1a의 I-I'을 따라 취해진 단면도이며, 도 1c는 도 1a의 II-II'을 따라 취해진 단면도이다.
도 1a, 도 1b 및 도 1c를 참조하면, 반도체 기판(100, 이하 기판이라 함)에 활성 영역(ACT)을 정의하는 소자분리 패턴(102)이 배치된다. 상기 활성 영역(ACT)은 상기 소자분리 패턴(102)으로 둘러싸인 상기 기판(100)의 일부분에 해당한다. 상기 소자분리 패턴(102)은 트렌치형 소자분리법으로 형성될 수 있다. 예컨대, 상기 소자분리 패턴(102)은 상기 기판(100)에 형성된 트렌치를 채울 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 소자분리 패턴(102)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 활성 영역(ACT)은 제1 도전형의 도펀트로 도핑될 수 있다.
게이트 전극(110)이 상기 활성 영역(ACT) 상부에 배치된다. 도 1a에 개시된 바와 같이, 평면적 관점에서(in plan view) 상기 게이트 전극(110)은 기판(100)의 상부면에 평행한 제1 방향(D1)으로 연장되어, 상기 활성 영역(ACT)을 가로지를 수 있다. 즉, 상기 제1 방향(D1)은 상기 게이트 전극(110)의 길이 방향일 수 있다. 도 1b 및 도 1c에 개시된 바와 같이, 게이트 유전막(105)이 상기 게이트 전극(110) 및 상기 활성 영역(ACT) 사이에 개재될 수 있다. 캐핑 유전 패턴(120, capping dielectric pattern)이 상기 게이트 전극(110) 상에 배치될 수 있다. 상기 캐핑 유전 패턴(120)은 상기 게이트 전극(110)의 측벽에 자기 정렬된 측벽을 가질 수 있다. 상기 게이트 유전막(110)은 산화물, 질화물, 고유전물 및/또는 산화질화물 등으로 형성된 단일층 또는 다층일 수 있다. 상기 고유전물은 질화물에 비하여 높은 유전상수를 가질 수 있다. 예컨대, 상기 고유전물은 산화하프늄, 산화알루미늄 등과 같은 절연성 금속산화물 등을 포함할 수 있다. 상기 캐핑 유전 패턴(120)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 캐핑 유전 패턴(120) 및 게이트 전극(110)은 상기 게이트 전극(110)을 정의하는 마스크 패턴(미도시함)을 이용하여 형성될 수 있다.
상기 게이트 전극(110)은 도전 물질로 형성된다. 예컨대, 상기 게이트 전극(110)은 도펀트로 도핑된 반도체(ex, 도핑된 실리콘, 도핑된 실리콘-게르마늄, 도핑된 게르마늄 등), 금속(ex, 티타늄, 탄탈늄, 텅스텐, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등), 도전성 금속-반도체 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 전극(110)은 단일층 또는 다층으로 형성될 수 있다. 일 실시예에 따르면, 상기 게이트 전극(110)은 차례로 적층된 도핑된 반도체 및 도전성 금속-반도체 화합물을 포함할 수 있다. 이와는 달리, 상기 게이트 전극(110)은 차례로 적층된 도전성 금속질화물 및 금속을 포함할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 게이트 전극(110)은 3층 이상의 적층 구조를 가질 수도 있다.
도 1a 및 도 1b에 개시된 바와 같이, 상기 게이트 전극(110)은 상기 소자분리 패턴(102)과 중첩된 제1 가장자리부(111)를 포함할 수 있다. 이에 더하여, 상기 게이트 전극(110)은 상기 제1 가장자리부(111)의 반대편에 위치한 제2 가장자리부(112)를 포함할 수 있다. 상기 제2 가장자리부(112)는 상기 제1 가장자리부(111)와 중첩된 소자분리 패턴의 일부분의 반대편에 위치한 소자분리 패턴(102)의 다른 부분과 중첩될 수 있다. 도 1a에 개시된 바와 같이, 상기 게이트 전극(110)은 상기 제1 방향(D1)으로 연장되어, 제2 방향(D2)과 평행한 상기 활성 영역(ACT)의 양 변들을 가로지를 수 있다. 상기 제2 방향(D2)은 상기 제1 방향(D1)에 수직(perpendicular) 하며, 상기 제2 방향(D2)은 상기 기판(100)의 상부면과 평행하다. 상기 제1 및 제2 가장자리부들(111, 112)은 상기 게이트 전극(110)의 상기 활성 영역(ACT)과 중첩된 부분의 양단들에 각각 연결될 수 있다. 상기 제1 가장자리부(111)는 상기 제1 방향(D1)으로 제1 길이(L1)를 갖고, 상기 제2 가장자리부(112)는 상기 제1 방향(D1)으로 제2 길이(L2)를 갖는다.
상기 게이트 전극(110) 양측의 상기 활성 영역(ACT) 내에 제1 소오스/드레인 영역(122) 및 제2 소오스/드레인 영역(124)이 각각 배치될 수 있다. 상기 제1 및 제2 소오스/드레인 영역들(122, 124)은 제2 도전형의 도펀트로 도핑된 영역들이다. 상기 제2 도전형의 도펀트는 상기 제1 도전형의 도펀트와 다르다. 예컨대, 상기 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에서 어느 하나는 n형 도펀트이고, 다른 하나는 p형 도펀트일 수 있다. 도 1c에 개시된 바와 같이, 상기 캐핑 유전 패턴(120) 및 게이트 전극(110)의 측벽 상에 게이트 스페이서(119)가 배치될 수 있다. 상기 게이트 스페이서(119)는 산화물, 질화물 및/또는 산화 질화물 등으로 형성될 수 있으며, 단일층 또는 다층일 수 있다. 상기 게이트 전극(110)을 포함하는 상기 기판(100) 전면 상에 층간 유전막(130)이 배치될 수 있다. 상기 층간 유전막(130)은 산화물, 질화물 및/또는 산화질화물 등으로 형성될 수 있으며, 단일층 또는 다층일 수 있다.
게이트-콘택 플러그(135)가 상기 층간 유전막(130) 및 캐핑 유전 패턴(120)을 연속적으로 관통하여 상기 게이트 전극(110)의 상부면과 접촉된다. 상기 게이트-콘택 플러그(135)의 하부면 전체가 상기 게이트 전극(110)과 접촉될 수 있다. 상기 게이트-콘택 플러그(135)의 적어도 일부분은 상기 활성 영역(ACT)과 중첩되는 것이 바람직하다. 다시 말해서, 상기 게이트-콘택 플러그(135)의 적어도 일부는 상기 기판(100)의 상부면에 버티칼한(vertical) 방향으로 상기 활성 영역(ACT)과 중첩되는 것이 바람직하다.
일 실시예에 따르면, 도 1a 및 도 1b에 개시된 바와 같이, 상기 제1 게이트-콘택 플러그(135)의 상부면은 상기 소자분리 패턴(102)과 중첩된 제1 부분(TS1) 및 상기 활성 영역(ACT)과 중첩된 제2 부분(TS2)을 포함할 수 있다. 다시 말해서, 상기 게이트-콘택 플러그(135)의 일부분은 상기 활성 영역(ACT)과 중첩되고, 상기 게이트-콘택 플러그(135)의 다른 부분은 상기 소자분리 패턴(102)과 중첩될 수 있다. 도 1b에 개시된 바와 같이, 상기 제1 게이트-콘택 플러그(135)의 상부면은 그것의 하부면 보다 넓을 수 있다. 이로써, 상기 제1 게이트-콘택 플러그(135)의 측벽은 경사진 형태일 수 있다. 상기 게이트-콘택 플러그(135)의 상부면의 제1 부분(TS1)은 상기 제1 가장자리부(111)와 중첩될 수 있다.
상기 게이트-콘택 플러그(135)의 상부면은 상기 제1 방향(D1)으로 제1 폭(Wc1)을 갖고, 상기 제2 방향(D2)으로 제2 폭(Wc2)을 갖는다. 이때, 상기 게이트 전극(110)의 제1 가장자리부(111)의 상기 제1 길이(L1)는 상기 제1 폭(Wc1)과, 상기 소자분리 패턴(102)과 중첩된 게이트-콘택 플러그(135)의 끝단 및 상기 제1 가장자리부(111)의 끝단 사이의 수평 거리(30)를 합한 값 보다 작을 수 있다. 상기 수평 거리(30)는 상기 제1 방향(D1)으로의 거리이다. 상기 제1 길이(L1)는 0(zero) 보다 크다. 상기 제1 가장자리부(111)의 끝단은 상기 게이트 전극(110)의 끝단에 해당할 수 있다. 일 실시예에 따르면, 상기 수평 거리(30)는 상기 제1 폭(Wc1)의 약 5% 내지 약 15%일 수 있다. 일 실시예에 따르면, 상기 제1 가장자리부(111)의 상기 제1 길이(L1)는 상기 제1 폭(Wc1) 보다 작을 수 있다.
상기 게이트 콘택 플러그(135)의 적어도 일부가 상기 활성 영역(ACT)가 중첩됨으로써, 제한된 면적 내에서 상기 활성 영역(ACT)의 상기 제1 방향(D1)으로의 폭을 증가시킬 수 있다. 예컨대, 상기 게이트 전극(110)의 상기 제1 방향(D1)의 길이 내에서 상기 활성 영역(ACT)의 상기 제1 방향(D1)의 폭을 증가시킬 수 있다. 상기 게이트 전극(110) 아래의 상기 활성 영역(ACT)에 채널 영역이 정의된다. 전계 효과 트랜지스터(이하, 트랜지스터라 함)의 동작 시에, 상기 채널 영역 내에 채널이 생성된다. 상기 활성 영역(ACT)의 상기 제1 방향(D1)으로의 폭은 상기 채널의 채널폭에 해당한다. 상기 활성 영역(ACT)의 상기 제1 방향(D1)의 폭이 증가됨으로써, 제한된 면적 내에서 상기 채널폭이 증가된다. 이에 따라, 제한된 면적 내에서 상기 게이트 전극(110)을 포함하는 트랜지스터의 턴온 전류량을 증가시킬 수 있다. 그 결과, 고집적화에 최적화되고 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다.
만약, 상기 게이트-콘택 플러그(135)의 전체가 상기 소자분리 패턴(102)과 중첩되는 경우에, 상기 제1 가장자리부(111)의 상기 제1 길이(L1)는 상기 제1 폭(Wc1) 및 상기 수평 거리(30)를 합한 값 보다 커질 수 있다. 이로 인하여, 상기 게이트 전극(110)의 상기 제1 방향(D1)의 길이가 고정된(fixed) 상태인 경우에, 상기 활성 영역(ACT)의 상기 제1 방향(D1)의 폭이 감소된다. 이 경우에, 트랜지스터의 채널폭이 감소되어 트랜지스터의 턴온 전류량이 감소된다.
하지만, 상술된 바와 같이, 본 발명의 실시예에 따르면, 상기 게이트-콘택 플러그(135)의 적어도 일부가 상기 활성 영역(ACT)과 중첩된다. 이에 따라, 상기 제1 길이(L1)가 상기 제1 폭(Wc1) 및 상기 수평 거리(30)를 합한 값 보다 작을 수 있다. 그 결과, 제한된 면적 내에서 상기 활성 영역(ACT)의 상기 제1 방향(D1)의 폭을 증가시켜, 트랜지스터의 턴온 전류량을 증가시킬 수 있어, 고집적화되고 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다.
일 실시예에 따르면, 상기 제2 가장자리부(112)의 상기 제2 길이(L2)는 상기 제1 폭(Wc1) 및 상기 수평 거리(30)를 합한 값 보다 작을 수 있다. 좀더 구체적으로, 상기 제2 가장자리부(112)의 상기 제2 길이(L2)는 상기 제1 폭(Wc1) 보다 작을 수 있다. 이로써, 제한된 면적에서, 상기 활성 영역(ACT)의 상기 제1 방향(D1)의 폭을 더욱 증가시킬 수 있다. 물론, 상기 제2 길이(L2)는 0(zero) 보다 크다.
도 1a에서, 상기 게이트-콘택 플러그(135)의 상부면은 사각형 형태로 도시되어 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 포토리소그라피 공정의 노광 효과 및/또는 레이아웃의 형태 등에 의하여, 상기 게이트-콘택 플러그(135)의 상부면은 평면적 관점에서 다각형, 원형 또는 타원형일 수 있다. 일 실시예에 따르면, 상기 게이트-콘택 플러그(135)의 상부면이 원형 또는 타원형인 경우에, 상기 게이트-콘택 플러그(135)의 상기 제1 폭(Wc1)은 상기 제1 방향(D1)의 최대 폭에 해당할 수 있다.
일 실시예에 따르면, 상기 도 1a에 도시된 바와 같이, 상기 게이트 전극(110)의 상기 제2 방향(D2)의 폭(Wg)은 실질적으로 균일 할 수 있다. 이 경우에, 상기 게이트-콘택 플러그(135)의 상기 제2 방향(D2)을 따라 발생될 수 있는 오정렬(misalign)에 대한 마진(margin)을 확보하기 위하여, 상기 게이트 전극(110)의 상기 폭(Wg)은 상기 게이트-콘택 플러그(135)의 상기 제2 폭(Wc2)에 비하여 클 수 있다. 예컨대, 상기 게이트 전극(110)의 상기 폭(Wg)은 상기 게이트-콘택 플러그(135)의 상기 제2 폭(Wc2)의 약 110% 내지 약 130%일 수 있다. 상기 게이트 전극(110)의 상기 폭(Wg)은 상기 채널 영역에 생성되는 채널의 채널 길이에 해당한다.
상기 게이트-콘택 플러그(135)는 도전 물질로 형성된다. 예컨대, 상기 게이트-콘택 플러그(135)는 금속(ex, 텅스텐, 탄탈늄, 티타늄 및/또는 구리 등) 및 도전성 금속질화물(ex, 질화 티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 다른 게이트-콘택 플러그가 상기 게이트 전극(110) 상에 제공될 수도 있다. 상기 다른 게이트-콘택 플러그는 상기 게이트-콘택 플러그(135)와 동일한 크기 및/또는 동일한 형상(shape)일 수 있다. 상기 다른 게이트-콘택 플러그는 상기 게이트-콘택 플러그(135)와 옆으로 이격될 수 있다. 상기 다른 게이트-콘택 플러그의 적어도 일부는 상기 활성 영역(ACT)과 중첩될 수 있다. 상기 다른 게이트-콘택 플러그는 부분적으로 상기 제2 가장자리부(112)와 접촉되거나, 상기 다른 게이트-콘택 플러그의 전체가 상기 활성 영역(ACT)과 중첩될 수도 있다.
도 1a 및 도 1c를 참조하면, 제1 소오스/드레인-콘택 플러그(140) 및 제2 소오스/드레인-콘택 플러그(141)가 상기 층간 유전막(130)을 관통하여 상기 제1 소오스/드레인(122) 및 제2 소오스/드레인(124)에 각각 접속될 수 있다. 상기 제1 및 제2 소오스/드레인-콘택 플러그들(140, 141)의 상부면들은 상기 제1 방향(D1)으로 나란히 연장된 바 형태(bar shape)일 수 있다. 이로 인하여, 상기 채널 영역의 중앙부와 상기 소오스/드레인-콘택 플러그들(140, 141)간의 최단 거리는 상기 채널 영역의 가장자리와 상기 소오스/드레인-콘택 플러그들(140, 141)간의 최단 거리와 실질적으로 동일할 수 있다. 그 결과, 트랜지스터의 턴온 전류량을 증가시킬 수 있다.
도 1b 및 도 1c에 개시된 바와 같이, 상기 게이트-콘택 플러그(135)의 상부면은 상기 층간 유전막(130)의 상부면과 공면(coplanar)을 이룰 수 있으며, 상기 소오스/드레인-콘택 플러그들(140, 141)의 상부면들도 상기 층간 유전막(140)의 상부면과 공면을 이룰 수 있다. 따라서, 상기 게이트-콘택 플러그(135)의 상부면은 상기 소오스/드레인-콘택 플러그들(140, 141)의 상부면과 실질적으로 동일한 레벨(level)에 위치할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 소오스/드레인-콘택 플러그들(140, 141)의 상부면들은 상기 게이트-콘택 플러그(135)의 상부면 보다 낮게 위치하거나 보다 높게 위치할 수도 있다. 상기 소오스/드레인-콘택 플러그들(140, 141)은 도전 물질로 형성된다. 예컨대, 상기 소오스/드레인-콘택 플러그들(135, 136)은 금속(ex, 텅스텐, 탄탈늄, 티타늄 및/또는 구리 등), 도전성 금속질화물(ex, 질화 티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 상기 소오스/드레인-콘택 플러그들(140, 141)은 상기 게이트-콘택 플러그(135)와 동일한 물질로 형성될 수 있다.
도 1b 및 도 1c에 개시된 바와 같이, 제1, 제2 및 제3 배선들(150a, 150b, 150c)이 상기 층간 유전막(130) 상에 배치될 수 있다. 상기 제1 배선(150a)은 상기 게이트-콘택 플러그(135)에 접속될 수 있다. 상기 제2 배선(150b)은 상기 제1 소오스/드레인-콘택 플러그(140)에 접속될 수 있으며, 상기 제3 배선(150c)은 상기 제2 소오스/드레인-콘택 플러그(141)에 접속될 수 있다. 상기 제1, 제2 및 제3 배선들(150a, 150b, 150c)은 반도체 소자가 요구하는 특성에 따라 다양한 형태로 구현될 수 있다. 일 실시예에 따르면, 도 1a, 도 1b 및 도 1c에 개시된 트랜지스터는 반도체 소자가 요구하는 다양한 용도 및/또는 다양한 기능들을 수행하는 트랜지스터들(ex, 주변회로의 트랜지스터 등)로 구현될 수 있다.
다음으로 본 실시예에 따른 반도체 소자의 변형예들을 도면들을 참조하여 설명한다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 일 변형예를 나타내는 평면도이고, 도 2b는 도 2a의 III-III'을 따라 취해진 단면도이다.
도 2a 및 도 2b를 참조하면, 게이트-콘택 플러그(135)의 전체가 상기 활성 영역(ACT)과 중첩될 수 있다. 다시 말해서, 상기 게이트-콘택 플러그(135)의 상부면의 전체가 상기 활성 영역(ACT)과 중첩될 수 있다. 상기 게이트 전극(110)은 상기 소자분리 패턴(102)과 중첩된 제1 가장자리부(111a)를 포함한다. 이때, 상기 제1 가장자리부(111a)의 상기 제1 방향(D1)의 제1 길이(L1')는 상기 게이트-콘택 플러그(135)의 상기 제1 방향(D1)의 제1 폭(Wc1) 보다 작을 수 있다. 물론, 상기 제1 가장자리부(111a)의 상기 제1 길이(L1')는 0(zero) 보다 크다. 상기 게이트 전극(110)은 제2 가장자리부(112a)를 더 포함할 수 있다. 상기 제2 가장자리부(112a)는 상기 제1 가장자리부(111a)의 반대편에 위치하고 소자분리 패턴(102)과 중첩된다. 상기 제2 가장자리부(112a)의 상기 제1 방향(D1)의 제2 길이(L2')도 상기 게이트-콘택 플러그(135)의 제1 폭(Wc1) 보다 작을 수 있다. 상기 제2 가장자리부(112a)의 제2 길이(L2')도 0(zero) 보다 크다.
본 변형예에 따르면, 상기 게이트-콘택 플러그(135)의 상부면 전체가 상기 활성 영역(ACT)과 중첩되고, 상기 제1 가장자리부(111a)의 상기 제1 길이(L1')가 상기 게이트-콘택 플러그(135)의 제1 폭(Wc1) 보다 작을 수 있다. 또한, 상기 제2 가장자리부(112a)의 상기 제2 길이(L2') 도 상기 제1 폭(Wc1) 보다 작을 수 있다. 이에 따라, 제한된 면적 내에서, 상기 활성 영역(ACT)의 상기 제1 방향(D1)의 폭을 더욱 증가시킬 수 있다.
도 3a은 본 발명의 일 실시예에 따른 반도체 소자의 다른 변형예를 나타내는 평면도이고, 도 3b는 도 3a의 반도체 소자에 포함된 게이트 전극을 설명하기 위한 사시도이다. 도 3b에서 게이트 전극의 설명을 위하여, 도 3b에서 층간 유전막(130), 캐핑 유전 패턴(120), 스페이서(119) 및 제1 소오스/드레인 플러그(140)를 생략하였다.
도 3a 및 도 3b를 참조하면, 게이트 전극(110a)이 제1 방향(D1)으로 연장되어, 활성 영역(ACT) 상부(over)를 가로질 수 있다. 상기 게이트 전극(110a)은 제1 랜딩부(114, first landing portion), 비랜딩부(116, non-landing portion) 및 제2 랜딩부(115)를 포함할 수 있다. 상기 제1 및 제2 랜딩부들(114, 115)은 상기 비랜딩부(116)의 양단에 각각 연결될 수 있다. 상기 제2 랜딩부(115), 비랜딩부(116) 및 제1 랜딩부(114)는 상기 제1 방향(D1)을 따라 순차적으로 배열될 수 있다. 제1 게이트-콘택 플러그(135)가 상기 제1 랜딩부(114)에 접촉될 수 있으며, 제2 게이트-콘택 플러그(136)가 상기 제2 랜딩부(115)에 접촉될 수 있다. 상기 비랜딩부(116)에는 게이트-콘택 플러그가 접촉되지 않는다. 즉, 상기 게이트 전극(110a)의 상기 제1 및 제2 랜딩부들(114, 115)은 상기 게이트-콘택 플러그(136)와의 접촉을 위한 부분들이다. 도 3b에서, 상기 제1 및 제2 게이트-콘택 플러그들(135, 136)은 사각 기둥 형태로 도시되어 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제1 및 제2 게이트-콘택 플러그들(135, 136)은 다른 형태(ex, 원 기둥 또는 타원 기둥 등)로 구현될 수 있다. 게이트 유전막(105)이 상기 게이트 전극(110a) 및 상기 활성 영역(ACT) 사이에 개재될 수 있다. 또한, 도 1b 및 도 1c의 캐핑 유전 패턴(120)이 상기 게이트 전극(110a) 상에 배치될 수 있다. 상기 게이트 전극(110a)은 도 1a, 도 1b 및 도 1c의 게이트 전극(110)과 동일한 물질로 형성될 수 있다.
상기 제1 랜딩부(114)는 상기 제1 방향(D1)에 수직한(perpendicular) 제2 방향(D2)으로 제1 폭(K1)을 갖고, 상기 비랜딩부(116)는 상기 제2 방향(D2)으로 제2 폭(K2)을 갖는다. 이때, 상기 제1 랜딩부(114)의 제1 폭(K1)은 상기 비랜딩부(116)의 제2 폭(K2)에 비하여 큰 것이 바람직하다. 이와 마찬가지로, 상기 제2 랜딩부(115)의 상기 제2 방향(D2)의 제3 폭(K3)도 상기 비랜딩부(116)의 제2 폭(K2) 보다 큰 것이 바람직하다. 상기 제1 랜딩부(114)의 제1 폭(K1)은 상기 제2 랜딩부의 제3 폭(K3)과 동일할 수 있다. 상기 제1 게이트-콘택 플러그(135)는 상기 제1 방향(D1)으로 제1 폭(Wc1)을 갖고, 상기 제2 방향(D2)으로 제2 폭(Wc2)을 갖는다. 상기 제2 방향(D2)으로 상기 제1 게이트-콘택 플러그(135)가 오정렬되는 것에 대한 마진(margin)을 확보하기 위하여, 상기 제1 랜딩부(114)의 제1 폭(K1)은 상기 제1 게이트-콘택 플러그(135)의 제2 폭(Wc2) 보다 클 수 있다. 예컨대, 상기 제1 랜딩부(114)의 제1 폭(K1)은 상기 제1 게이트-콘택 플러그(135)의 제2 폭(Wc2)의 약 110% 내지 약 130% 일 수 있다. 이와 마찬가지로, 상기 제2 랜딩부(115)의 제3 폭(K3)은 상기 제2 게이트-콘택 플러그(136)의 상기 제2 방향(D2)의 폭 보다 클 수 있다. 상기 제1 게이트-콘택 플러그(135)의 폭들(Wc1, Wc2)은 그것에 대응되는 제2 게이트-콘택 플러그(136)의 폭들과 각각 동일할 수 있다. 따라서, 상기 제2 랜딩부(115)의 제3 폭(K3)은 상기 제1 게이트-콘택 플러그(135)의 상기 제2 폭(Wc2)의 약 110% 내지 약 130%일 수 있다.
상기 제1 랜딩부(114)는 상기 소자분리 패턴(102)의 일부분 및 이에 인접한 상기 활성 영역(ACT)의 일부분과 중첩될 수 있다. 또한, 상기 제1 게이트-콘택 플러그(135)의 상부면도 상기 소자분리 패턴(102)의 일부분 및 이에 인접한 상기 활성 영역(ACT)의 일부분과 중첩될 수 있다. 이때, 상기 제1 랜딩부(114)의 상기 소자분리 패턴(102)과 중첩된 부분(111b)은 상기 제1 방향(D1)으로 제1 길이(La)를 갖는다. 상기 제1 길이(La)는 상기 제1 폭(Wc1)과, 제1 수평 거리(30a)를 합한 값 보다 작을 수 있다. 상기 제1 수평 거리(30a)는 상기 소자분리 패턴(102)과 중첩된 제1 게이트-콘택 플러그(135)의 끝단 및 상기 제1 랜딩부(114)의 상기 부분(111b)의 끝단 사이의 수평 거리에 해당한다. 상기 제1 랜딩부(114)의 상기 소자분리 패턴(102)과 중첩된 부분(111b)은 상기 게이트 전극(110a)의 소자분리 패턴(102)과 중첩된 제1 가장자리부에 해당할 수 있다. 상기 제1 길이(La)는 0(zero) 보다 크다. 예컨대, 상기 제1 수평 거리(30a)는 상기 제1 폭(Wc1)의 약 5% 내지 약 15%일 수 있다. 일 실시예에 따르면, 상기 제1 길이(La)는 상기 제1 폭(Wc1) 보다 작을 수 있다.
이와 유사하게, 상기 제2 랜딩부(115)는 상기 소자분리 패턴(102)의 다른 부분 및 이에 인접한 상기 활성 영역(ACT)의 다른 부분과 중첩될 수 있다. 또한, 상기 제2 게이트-콘택 플러그(136)의 상부면의 일부분은 상기 소자분리 패턴(102)에 중첩되고, 다른 부분은 상기 활성 영역(ACT)에 중첩될 수 있다. 상기 제2 랜딩부(115)의 상기 소자분리 패턴(102)과 중첩된 부분(112b)은 상기 제1 방향(D1)으로 제2 길이(Lb)를 갖는다. 상기 제2 길이(Lb)는 상기 제2 게이트-콘택 플러그(136)의 상기 제1 방향(D1)의 폭 및 제2 수평 거리(30b)를 합한 값보다 작을 수 있다. 상기 제2 수평 거리(30b)는 상기 소자분리 패턴(102)과 중첩된 제2 게이트-콘택 플러그(136)의 끝단 및 상기 제2 랜딩부(115)의 상기 부분(112b)의 끝단 사이의 수평 거리에 해당한다. 상기 제2 랜딩부(115)의 상기 소자분리 패턴(102)과 중첩된 부분(112b)은 상기 게이트 전극(110a)의 소자분리 패턴(102)과 중첩된 제2 가장자리부에 해당할 수 있다. 상기 제2 길이(Lb)는 0(zero) 보다 크다. 예컨대, 상기 제2 수평 거리(30b)는 상기 제2 게이트-콘택 플러그(136)의 제1 방향(D1)의 폭의 약 5% 내지 약 15%일 수 있다. 일 실시예에 따르면, 상기 제2 길이(Lb)는 상기 제2 게이트-콘택 플러그(136)의 제1 방향(D1)의 폭 보다 작을 수 있다.
상기 제1 랜딩부(114), 비랜딩부(116) 및 제2 랜딩부(115)의 폭들(K1, K2, K3)은 상기 게이트 전극(110a) 아래에 정의된 채널 영역의 채널 길이들에 해당한다. 상술된 바와 같이, 상기 제1 및 제2 랜딩부들(114, 115)의 폭들(K1, K3)이 상기 비랜딩부(116)의 폭(K2)에 비하여 클 수 있다. 이에 따라, 상기 랜딩부들(114, 115) 아래의 채널 길이들은 상기 비랜딩부(116) 아래의 채널 길이에 비하여 클 수 있다. 본 변형예에 따르면, 상기 제1 및 제2 랜딩부들(114, 115)의 각각은 상기 소자분리 패턴(102) 및 활성 영역(ACT)과 중첩됨으로써, 상기 제1 및 제2 랜딩부들(114, 115)은 상기 소자분리 패턴(102) 및 활성 영역(ACT)의 경계의 일부분들을 덮을 수 있다.
상기 게이트 전극(110a) 아래에 정의된 채널 영역은 제1 부분들 및 제2 부분을 포함할 수 있다. 상기 채널 영역의 상기 제1 부분들은 상기 경계에 인접하고 상기 랜딩부들(114, 115)에 의해 덮혀지고, 상기 채널 영역의 상기 제2 부분은 상기 비랜딩부(116)에 의해 덮혀진다. 상기 게이트 전극(110a)에 동작 전압이 인가되는 경우에, 상기 경계에 전기장이 집중될 수 있다. 다시 말해서, 상기 동작 전압에 의하여 상기 채널 영역의 제1 부분에 제공되는 제1 전기장의 세기가 상기 채널 영역의 제2 부분에 제공되는 제2 전기장의 세기 보다 클 수 있다. 이로 인하여, 상기 채널 영역의 제1 부분이 먼저 턴온 되어 누설전류가 발생될 수 있다. 하지만, 본 변형예에 따르면, 상기 랜딩부들(114, 115) 아래의 채널 길이가 상기 비랜딩부(116) 아래의 채널 길이에 비하여 길다. 이에 따라, 상기 채널 영역의 제1 부분의 저항이 상기 채널 영역의 제2 부분의 저항 보다 크게 되어, 상기 랜딩부들(114, 115)에 의하여 상기 채널 영역의 제1 부분들을 통한 누설전류를 최소화할 수 있다. 결과적으로, 상기 랜딩부들(114, 115) 및 게이트-콘택 플러그들(135, 136)이 부분적으로 활성 영역(ACT)과 중첩됨으로써 제한된 면적 내에서 트랜지스터의 턴온 전류량을 증가시킬 수 있으며, 또한, 랜딩부들(114, 115)이 상기 경계를 덮음으로써, 트랜지스터의 누설전류를 최소화할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타내는 평면도이다.
도 4를 참조하면, 게이트 전극(110b)은 제1 방향(D1)으로 연장되어 활성 영역(ACT) 상부(over)를 가로질 수 있다. 상기 게이트 전극(110b) 및 상기 활성 영역(ACT) 사이에 게이트 유전막(도 1b 및 1c의 105)이 개재되고, 상기 게이트 전극(110b) 상에 캐핑 유전 패턴(도 1b 및 1c의 120)이 배치될 수 있다.
상기 게이트 전극(110b)은 랜딩부(114a) 및 비랜딩부들(116a, 116b)을 포함할 수 있다. 본 변형예에 따르면, 상기 랜딩부(114a)의 전체가 상기 활성 영역(ACT)과 중첩될 수 있다. 이에 따라, 상기 랜딩부(114a) 상에 접촉된 게이트-콘택 플러그(135)의 전체가 상기 활성 영역(ACT)과 중첩될 수 있다. 상기 랜딩부(114a)는 제1 비랜딩부(116a) 및 제2 비랜딩부(116b) 사이에 배치될 수 있다. 상기 게이트 전극(110b)은 상기 소자분리 패턴(102)과 중첩된 제1 가장자리부(111c) 및 제2 가장자리부(112c)를 포함한다. 상기 제1 가장자리부(111c)는 상기 제1 비랜딩부(116a)의 일부분일 수 있으며, 상기 제2 가장자리부(112c)는 상기 제2 비랜딩부(116b)의 일부분일 수 있다. 상기 제1 가장자리부(111c)는 상기 제1 방향(D1)으로 제1 길이(La')을 갖고, 상기 제2 가장자리부(112c)는 상기 제1 방향(D1)으로 제2 길이(Lb')을 갖는다. 상기 랜딩부(114a)의 전체가 상기 활성 영역(ACT)과 중첩됨으로써, 상기 게이트 전극(110b)의 제1 가장자리부(111c)의 제1 길이(La')는 상기 게이트-콘택 플러그(135)의 제1 방향(D1)의 폭(Wc1) 보다 작을 수 있다. 이와 마찬가지로, 상기 게이트 전극(110b)의 제2 가장자리부(112c)의 제2 길이(Lb')도 상기 게이트-콘택 플러그(135)의 폭(Wc1) 보다 작을 수 있다.
본 변형예에 따르면, 상기 랜딩부(114a)의 전체가 상기 활성 영역(ACT)과 중첩될 수 있다. 이에 따라, 상기 제1 및 제2 길이들(La', Lb')은 상기 게이트-콘택 플러그(135)의 상기 폭(Wc1) 보다 작을 수 있다. 그 결과, 제한된 면적 내에서 상기 활성 영역(ACT)의 상기 제1 방향(D1)의 폭을 증가시켜, 제한된 면적 내에서 트랜지스터의 채널 폭을 증가시킬 수 있다.
일 실시예에 따르면, 상기 게이트 전극(110b)을 형성하기 전에, 상기 소자분리 패턴(102) 및 활성 영역(ACT)간 경계에 인접한 상기 활성 영역(ACT)의 가장자리부에 선택적으로 트랜지스터의 문턱전압을 조절하기 위한 도펀트 이온들을 주입할 수 있다. 이때, 상기 활성 영역(ACT)의 중앙부에는 상기 문턱전압 조절을 위한 도펀트 이온들이 주입되지 않을 수 있다. 이에 따라, 상기 경계에 인접한 채널 영역의 제1 부분 및 상기 활성 영역의 중앙부에 정의되는 채널 영역의 제2 부분의 문턱전압을 다르게 할 수 있다. 그 결과, 상기 경계에 전기장이 집중되는 것에 의한 누설전류를 최소화 할 수 있다. 즉, 상기 채널 영역의 제1 부분의 문턱전압의 절대값을 상기 채널 영역의 제2 부분의 문턱전압의 절대값 보다 크게 하여, 상기 채널 영역의 제1 부분을 통한 누설전류를 최소화할 수 있다.
(제2 실시예)
도 5a는 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 5b는 도 5a의 IV-IV'을 따라 취해진 단면도이다.
도 5a 및 도 5b를 참조하면, 기판(100)에 활성 영역(ACT)을 정의하는 소자분리 패턴(102)이 배치된다. 상기 활성 영역(ACT) 상에 제1 게이트 전극(210a)이 배치될 수 있다. 상기 활성 영역(ACT)은 상기 소자분리 패턴(102)에 의해 둘러싸인 상기 기판(100)의 일부분에 해당하며, 상기 활성 영역(ACT)은 제1 도전형의 도펀트로 도핑될 수 있다. 도 5a에 개시된 바와 같이, 상기 제1 게이트 전극(210a)은 제1 방향(Da)으로 연장된 제1 연장부(207) 및 상기 제1 방향(Da)과 다른 방향인 제2 방향(Db)으로 연장된 제2 연장부(208)을 포함할 수 있다. 상기 제1 및 제2 방향들(Da, Db)은 상기 기판(100)의 상부면과 평행하다. 상기 제2 방향(Db)은 상기 제1 방향(Da)에 수직(perpendicular)할 수 있다.
상기 제1 게이트 전극(210a)의 상기 제1 및 제2 연장부들(207, 208)은 상기 활성 영역(ACT)의 상부에서 서로 연결될 수 있다. 도 5a 개시된 바와 같이, 상기 제1 연장부(207)는 상기 소자분리 패턴(102)의 일부분과 중첩된 제1 가장자리부(211)를 포함할 수 있다. 상기 제1 연장부(207)의 제1 가장자리부(211)는 상기 제2 방향(Db)과 평행한 상기 활성 영역(ACT)의 일 변에 인접한 소자분리 패턴(102)의 일부분과 중첩될 수 있다. 상기 제2 연장부(208)는 상기 소자분리 패턴(102)의 다른 부분과 중첩된 제2 가장자리부(212)를 포함할 수 있다. 상기 제2 연장부(208)의 제2 가장자리부(212)는 상기 제1 방향(Da)과 평행한 상기 활성 영역(ACT)의 타 변에 인접한 소자분리 패턴(102)의 다른 부분과 중첩될 수 있다. 상기 제1 게이트 전극(210a)의 제1 가장자리부(211)는 상기 제1 방향(Da)으로 제1 길이(M1)를 가질 수 있으며, 상기 제1 게이트 전극(210a)의 제2 가장자리부(212)는 상기 제2 방향(Db)으로 제2 길이(M2)를 가질 수 있다.
상기 제1 게이트 전극(210a) 아래의 상기 활성 영역(ACT)에 채널 영역이 정의된다. 상기 채널 영역은 상기 제1 연장부(207) 아래에 위치한 제1 부 영역(first sub region) 및 상기 제2 연장부(208) 아래에 위치한 제2 부 영역을 포함할 수 있다. 상기 채널 영역의 채널폭은 상기 제1 부 영역의 상기 제1 방향(Da)의 길이 및 상기 제2 부 영역의 상기 제2 방향(Db)의 길이를 합한 값과 동일할 수 있다. 상기 채널 영역은 여러 방향의 채널 길이를 가질 수 있다. 예컨대, 상기 제1 부 영역은 상기 제1 연장부(207)의 상기 제2 방향(Db)으로의 폭에 해당하는 제1 채널 길이를 가질 수 있으며, 상기 제2 부 영역은 상기 제2 연장부(208)의 상기 제1 방향(Da)으로의 폭에 해당하는 제2 채널 길이를 가질 수 있다. 즉, 상기 제1 및 제2 채널 길이들은 서로 다른 방향으로 연장될 수 있다.
상기 제1 방향(Da)으로 상기 제1 게이트 전극(210a) 일 측에 제2 게이트 전극(210b)이 배치될 수 있다. 상기 제2 방향(Db)으로 상기 제1 게이트 전극(210a) 일 측에 제3 게이트 전극(210c)이 배치될 수 있다. 상기 제1 방향(Da)으로 상기 제3 게이트 전극(210c) 일 측에 제4 게이트 전극(210d)이 배치될 수 있다. 다시 말해서, 하나의 상기 활성 영역(ACT) 상부에 상기 제1, 제2, 제3 및 제4 게이트 전극들(210a, 210b, 210c, 210d)이 행 방향 및 열 방향을 따라 2차원적으로 배열될 수 있다. 상기 행 방향은 상기 열 방향과 수직(perpendicular)하다. 상기 행 방향은 상기 제1 방향(Da)과 평행할 수 있으며, 상기 열 방향은 상기 제2 방향(Db)과 평행할 수 있다. 상기 제1, 제2, 제3 및 제4 게이트 전극들(210a, 210b, 210c, 210d)은 서로 이격되어 있다. 일 실시예에 따르면, 상기 활성 영역(ACT)의 중심점(C)을 지나고 상기 제2 방향(Db)으로 연장된 제1 가상직선을 기준으로, 상기 제2 게이트 전극(210b)은 상기 제1 게이트 전극(210a)과 실질적으로 대칭적인 구조를 가질 수 있다. 상기 중심점(C)을 지나고 상기 제1 방향(Da)으로 연장된 제2 가상직선을 기준으로, 상기 제3 게이트 전극(210c)은 상기 제1 게이트 전극(210a)과 실질적으로 대칭적인 구조를 가질 수 있다. 상기 제4 게이트 전극(210d)은 상기 제1 가상직선을 기준으로 상기 제3 게이트 전극(210c)과 실질적으로 대칭적인 구조일 수 있다.
도 5b에 개시된 바와 같이, 게이트 유전막(205)이 상기 활성 영역(ACT) 및 상기 게이트 전극들(210a, 210b, 210c, 210d) 사이에 개재된다. 상기 게이트 전극들(210a, 210b, 210c, 210d)의 각각의 상에 캐핑 유전 패턴(220)이 배치될 수 있다. 게이트 스페이서(219)가 상기 게이트 전극들(210a, 210b, 210c, 210d)의 측벽들 상에 배치될 수 있다. 소오스 영역(223)이 상기 제1, 제2, 제3 및 제4 게이트 전극들(210a, 210b, 210c, 210d) 사이의 상기 활성 영역(ACT) 내에 배치될 수 있다. 도 5a에 개시된 바와 같이, 상기 소오스 영역(223)은 평면적 관점에서 "+" 형태일 수 있다. 상기 소오스 영역(223)에 대향된 상기 제1 게이트 전극(210a) 일 측의 활성 영역(ACT) 내에 제1 드레인 영역(222a)이 배치될 수 있으며, 상기 소오스 영역(223)에 대향된 상기 제2 게이트 전극(210b) 일 측의 활성 영역(ACT) 내에 제2 드레인 영역(222b)이 배치될 수 있다. 상기 소오스 영역(223)에 대향된 상기 제3 게이트 전극(210c) 일 측의 활성 영역(ACT) 내에 제3 드레인 영역(222c)이 배치될 수 있으며, 상기 소오스 영역(223)에 대향된 상기 제4 게이트 전극(210d) 일 측의 활성 영역(ACT) 내에 제3 드레인 영역(222d)이 배치될 수 있다. 상기 소오스 영역(223) 및 드레인 영역들(222a, 222b, 222c, 222d)은 제2 도전형의 도펀트로 도핑될 수 있다. 상기 제1, 제2, 제3 및 제4 게이트 전극들(210a, 210b, 210c, 210d)은 제1, 제2, 제3 및 제4 트랜지스터들에 각각 포함될 수 있다. 상기 제1, 제2, 제3 및 제4 트랜지스터들은 상기 소오스 영역(223)을 공유할 수 있다. 상기 게이트 유전막(205), 캐핑 유전 패턴(220) 및 게이트 스페이서(219)는 도 1b 및 1c에 개시된 게이트 유전막(105), 캐핑 유전 패턴(120) 및 게이트 스페이서(119)과 각각 동일한 물질로 형성될 수 있다. 상기 게이트 전극들(210a, 210b, 210c, 210d)은 도 1a, 도 1b 및 도 1c의 게이트 전극(110)과 동일한 물질로 형성될 수 있다.
층간 유전막(130)이 상기 게이트 전극들(210a, 210b, 210c, 210d)을 포함하는 기판(100) 전면 상에 배치될 수 있다. 제1 게이트-콘택 플러그(235a)가 상기 층간 유전막(130)을 관통하여 상기 제1 게이트 전극(210a)에 접촉된다. 이때, 상기 제1 게이트-콘택 플러그(235a)의 적어도 일부분은 상기 활성 영역(ACT)과 중첩되는 것이 바람직하다. 상기 제1 게이트-콘택 플러그(235a)는 상기 층간 유전막(130) 및 제1 게이트 전극(210a) 상의 캐핑 유전 패턴(220)을 연속적으로 관통하여 상기 제1 게이트 전극(210a)에 접촉될 수 있다. 상기 제1 게이트-콘택 플러그(235a)의 상부면은 상기 제1 방향(Da)으로 제1 폭(Wca)을 갖고, 상기 제2 방향(Db)으로 제2 폭(Wcb)을 갖는다.
도 5a에 도시된 바와 같이, 상기 제1 게이트-콘택 플러그(235a)의 전체가 활성 영역(ACT)과 중첩될 수 있다. 이 경우에, 상기 제1 게이트 전극(210a)의 제1 가장자리부(211)의 제1 길이(M1)는 상기 제1 게이트-콘택 플러그(235a)의 제1 폭(Wca) 보다 작을 수 있다. 상기 제1 게이트 전극(210a)의 제2 가장자리부(212)의 제2 길이(M2)는 상기 제1 게이트-콘택 플러그(235a)의 제2 폭(Wcb) 보다 작을 수 있다.
일 실시예에 따르면, 상기 제1 게이트-콘택 플러그(235a)의 제1 부분이 상기 제1 가장자리부(211)와 접촉되고, 상기 제1 게이트-콘택 플러그(235a)의 제2 부분이 상기 제1 가장자리부(211)에 인접한 활성 영역(ACT)과 중첩될 수 있다. 이 경우에, 상기 제1 가장자리부(211)의 제1 길이(M1)는 상기 제1 폭(Wca)과, 상기 소자분리 패턴(102) 상의 제1 가장자리부(211)의 끝단 및 제1 게이트-콘택 플러그(235a)의 끝단 간의 상기 제1 방향(Da)의 수평 거리를 합한 값 보다 작을 수 있다. 상기 제1 방향(Da)의 수평 거리는 상기 제1 폭(Wca)의 약 5% 내지 약 15%일 수 있다. 상기 제1 길이(M1)는 0(zero) 보다 크다.
일 실시예에 따르면, 상기 제1 게이트-콘택 플러그(235a)의 제1 부분이 상기 제2 가장자리부(212)와 접촉되고, 상기 제1 게이트-콘택 플러그(235a)의 제2 부분이 상기 제2 가장자리부(212)에 인접한 활성 영역(ACT)과 중첩될 수 있다. 이 경우에, 상기 제2 가장자리부(212)의 제2 길이(M2)는 상기 제2 폭(Wcb)과, 상기 소자분리 패턴(102) 상의 제2 가장자리부(212)의 끝단 및 제1 게이트-콘택 플러그(235a)의 끝단 간의 상기 제2 방향(Db)의 수평 거리를 합한 값 보다 작을 수 있다. 상기 제2 방향(Db)의 수평 거리는 상기 제2 폭(Wcb)의 약 5% 내지 약 15%일 수 있다. 상기 제2 길이(M2)는 0(zero) 보다 크다.
상술된 바와 같이, 상기 제1 게이트-콘택 플러그(235a)의 적어도 일부분은 상기 활성 영역(ACT)과 중첩된다. 이로써, 트랜지스터들이 형성되는 제한된 면적 내에서 상기 활성 영역(ACT)의 크기를 증가시킬 수 있다. 또한, 상기 제1 게이트 전극(210a)은 서로 다른 복수의 방향들로 연장된 채널 길이들을 포함할 수 있다. 그 결과, 제한된 면적 내에서 트랜지스터의 턴온 전류량을 증가시켜, 고집적화에 최적화되고 우수한 신뢰성을 갖는 반도체 소자를 구현할 수 있다. 또한, 4개의 트랜지스터들이 상기 활성 영역(ACT)에 형성될 수 있으며, 상기 4개의 트랜지스터들은 상기 소오스 영역(223)을 공유할 수 있다. 이로써, 상기 4개의 트랜지스터들이 차지하는 면적을 감소시킴과 더불어, 상기 트랜지스터들의 턴온 전류량을 증가시킬 수 있다.
제2, 제3 및 제4 게이트-콘택 플러그들(235b, 235c, 235d)이 상기 층간 유전막(130) 및 캐핑 유전 패턴(220)을 연속적으로 관통하여 상기 제2, 제3 및 제4 게이트 전극들(210b, 210c, 210d)에 각각 접촉될 수 있다. 상기 제2, 제3 및 제4 게이트 전극들(235b, 235c, 235d)의 각각의 적어도 일부분은 상기 활성 영역(ACT)과 중첩될 수 있다. 일 실시예에 따르면, 상기 제1 내지 제4 게이트-콘택 플러그들(235a, 235b, 235c, 235d)은 이에 연결된 배선들(미도시함)의 배치에 따라 그 위치가 조절될 수 있다. 일 실시예에 따르면, 상기 제3 게이트-콘택 플러그(235c)는, 상기 제1 게이트-콘택 플러그(235a)의 상부면의 중심점을 지나고 제2 방향(Db)으로 연장된 가상직선으로부터 오프셋(offset)될 수 있다. 상기 제2 게이트-콘택 플러그(235b)는 상기 제1 가상직선을 기준으로 상기 제1 게이트-콘택 플러그(235a)와 실질적으로 대칭적으로 배치될 수 있다. 상기 제4 게이트-콘택 플러그(235d)는 상기 제1 가상직선을 기준으로 상기 제3 게이트-콘택 플러그(235c)와 실질적으로 대칭적으로 배치될 수 있다. 상기 제1 내지 제4 게이트-콘택 플러그들(235a, 235b, 235c, 235d)는 도 1a, 도 1b 및 도 1c의 게이트-콘택 플러그들(135, 136)과 동일한 물질로 형성될 수 있다.
제1 드레인-콘택 플러그(240a)가 상기 층간 유전막(130)을 관통하여 상기 제1 드레인 영역(222a)에 접속될 수 있다. 소오스-콘택 플러그(241)가 상기 층간 유전막(130)을 관통하여 상기 소오스 영역(223)에 접속될 수 있다. 도 5a에 도시된 바와 같이, 상기 제1 드레인-콘택 플러그(240a)의 상부면은 평면적 관점에서 일 방향으로 연장된 바(bar) 형태일 수 있다. 상기 제1 게이트 전극(210a)의 제1 연장부(207)의 연장 길이 및 제2 연장부(208)의 연장 길이는 서로 다를 수 있다. 상기 제1 드레인-콘택 플러그(240a)의 상부면은 상기 제1 및 제2 연장부들(207, 208) 중에서 더 긴 연장 길이를 갖는 연장부(207 또는 208)와 평행하게 연장될 수 있다. 예컨대, 도 5a에 개시된 바와 같이, 상기 제2 연장부(208)가 상기 제1 연장부(207) 보다 더 긴 연장 길이를 갖는 경우에, 상기 제1 드레인-콘택 플러그(240a)의 상부면은 상기 제2 연장부(208)와 평행하게 연장될 수 있다. 상기 소오스-콘택 플러그(241)의 상부면은 평면적 관점에서 상기 제1 드레인-콘택 플러그(240a)의 상부면과 평행하게 연장된 바 형태일 수 있다. 일 실시예에 따르면, 상기 소오스-콘택 플러그(241)의 연장 길이는 상기 제1 드레인-콘택 플러그(240a)의 상부면의 연장 길이와 다를 수 있다. 예컨대, 도 5a에 개시된 바와 같이, 상기 소오스-콘택 플러그(241)의 연장 길이가 상기 제1 드레인-콘택 플러그(240a)의 연장 길이 보다 길 수 있다. 이 경우에, 상기 소오스 영역(223)의 평면적이 상기 제1 드레인 영역(222a)의 평면적 보다 넓을 수 있다. 상기 소오스 영역(223)은 상기 4개의 트랜지스터들에 의해 공유됨으로써, 상기 소오스 영역(223) 상에는 복수의 소오스-콘택 플러그들(241)이 배치될 수 있다.
제2, 제3 및 제4 드레인-콘택 플러그들(240b, 240c, 240d)이 상기 층간 유전막(130)을 관통하여 상기 제2, 제3 및 제4 드레인 영역들(222b, 222c, 222d)에 각각 접속될 수 있다. 상기 제2, 제3 및 제4 드레인-콘택 플러그들(240b, 240c, 240d)의 상부면들도 상기 소오스-콘택 플러그(241)의 상부면과 평행하게 연장될 수 있다.
실시예들에 따른 반도체 소자는 복수의 센스 앰프 블록들(sense amplifier blocks)을 포함할 수 있다. 상기 각 센스 앰프 블록은 엔모스 센스 앰프 드라이버(NMOS sense amplifier driver) 및 피모스 센스 앰프 드라이버(PMOS sense amplifier driver)를 포함할 수 있다. 일 실시예에 따르면, 도 5a 및 도 5b에 개시된 트랜지스터들은 상기 엔모스 센스 앰프 드라이버 및/또는 상기 피모스 센스 앰프 드라이버 내에 포함된 트랜지스터들일 수 있다. 상기 센스 앰프 드라이버들을 도면들을 참조하여 설명한다.
도 6a는 본 발명의 실시예들에 따른 반도체 소자의 센스 앰프 블록에 포함된 엔모스 센스 앰프 드라이버를 나타내는 회로도이다. 도 6b는 본 발명의 실시예들에 따른 반도체 소자의 센스 앰프 블록에 포함된 피모스 센스 앰프 드라이버를 나타내는 회로도이다.
도 6a를 참조하면, 센스 앰프 블록 내의 엔모스 센스 앰프 드라이버는 제1 엔모스 트랜지스터(Q1) 및 제2 엔모스 트랜지스터(Q2)를 포함할 수 있다. 상기 제1 엔모스 트랜지스터(Q1)의 게이트는 비트바 라인(BLB, bit bar line)에 전기적으로 연결되고, 상기 제1 엔모스 트랜지스터(Q1)의 드레인은 비트 라인(BL, bit line)에 전기적으로 연결될 수 있다. 상기 제1 엔모스 트랜지스터(Q1)의 소오스는 접지 전압 공급 라인(LAB)에 전기적으로 접속될 수 있다. 상기 제2 엔모스 트랜지스터(Q2)의 게이트는 상기 비트 라인(BL)에 전기적으로 연결되고, 상기 제2 엔모스 트랜지스터(Q2)의 드레인은 상기 비트바 라인(BLB)에 전기적으로 연결될 수 있다. 상기 제2 엔모스 트랜지스터(Q2)의 소오스는 상기 접지 전압 공급 라인(LAB)에 전기적으로 접속될 수 있다. 이에 따라, 상기 제1 및 제2 엔모스 트랜지스터들(Q1, Q2)는 래치 구조(latch structure)로 연결될 수 있다.
도 5a 및 도 6a를 참조하면, 일 실시예에 따르면, 상기 제1 내지 제4 게이트 전극들(210a, 210b, 210c, 210d)을 각각 포함하는 트랜지스터들은 엔모스 트랜지스터들일 수 있다. 이때, 상기 제1 게이트 전극(210a)을 포함하는 트랜지스터는 상기 엔모스 센스 앰프 드라이버의 제1 엔모스 트랜지스터(Q1)에 해당할 수 있으며, 상기 제3 게이트 전극(210c)을 포함하는 트랜지스터는 상기 엔모스 센스 앰프 드라이버의 제2 엔모스 트랜지스터(Q2)에 해당할 수 있다. 이 경우에, 상기 제1 드레인-콘택 플러그(240a) 및 제3 게이트-콘택 플러그(235c)가 제1 비트 라인에 전기적으로 연결될 수 있으며, 상기 제3 드레인-콘택 플러그(240c) 및 제1 게이트-콘택 플러그(235a)가 제1 비트바 라인에 전기적으로 연결될 수 있다. 상기 소오스-콘택 플러그(241)는 상기 접지 전압 공급 라인(LAB)에 전기적으로 접속될 수 있다. 상기 제1 및 제3 게이트 전극들(210a, 210c)을 포함하는 트랜지스터들은 제1 엔모스 센스 앰프 드라이버에 포함될 수 있다.
이와 유사하게, 상기 제2 및 제4 게이트 전극들(210b, 210d)을 포함하는 트랜지스터들은 제2 엔모스 센스 앰프 드라이버에 포함될 수 있다. 상기 제2 게이트 전극(210b)을 포함하는 트랜지스터는 제2 엔모스 센스 앰프 드라이버의 제1 엔모스 트랜지스터(Q1)에 해당할 수 있으며, 상기 제4 게이트 전극(210d)을 포함하는 트랜지스터는 상기 제2 엔모스 센스 앰프 드라이버의 제2 엔모스 트랜지스터(Q2)에 해당할 수 있다. 이 경우에, 상기 제2 드레인-콘택 플러그(240b) 및 제4 게이트-콘택 플러그(235d)는 제2 비트 라인에 전기적으로 연결될 수 있으며, 상기 제4 드레인-콘택 플러그(240d) 및 제2 게이트-콘택 플러그(235b)가 제2 비트바 라인에 전기적으로 연결될 수 있다. 물론, 상기 소오스-콘택 플러그(241)는 상기 접지 전압 공급 라인(LAB)에 전기적으로 접속될 수 있다.
상기 제1 엔모스 센스 앰프 드라이버에 연결된 제1 비트 라인 및 제1 비트바 라인은 각각 상기 제2 엔모스 센스 앰프 드라이버에 연결된 제2 비트 라인 및 제2 비트바 라인과 다르다. 제1 내지 제4 게이트 전극들(210a, 210b, 210c, 210d)을 포함하는 트랜지스터들은 한쌍의 엔모스 센스 앰프 드라이버들을 구성하고, 상기 한쌍의 엔모스 센스 앰프 드라이버들은 한쌍의 센스 앰프 블록들에 각각 포함될 수 있다.
도 6b는 본 발명의 실시예들에 따른 반도체 소자의 센스 앰프 블록에 포함된 피모스 센스 앰프 드라이버를 나타내는 회로도이다.
도 6b를 참조하면, 센스 앰프 블록 내의 피모스 센스 앰프 드라이버는 제1 피모스 트랜지스터(Qa) 및 제2 피모스 트랜지스터(Qb)를 포함할 수 있다. 상기 제1 피모스 트랜지스터(Qa)의 게이트는 비트바 라인(BLB)에 전기적으로 연결되고, 상기 제1 피모스 트랜지스터(Qa)의 드레인은 비트 라인(BL)에 전기적으로 연결될 수 있다. 상기 제1 피모스 트랜지스터(Qa)의 소오스는 전원 전압 공급 라인(LA)에 전기적으로 접속될 수 있다. 상기 제2 피모스 트랜지스터(Qb)의 게이트는 상기 비트 라인(BL)에 전기적으로 연결되고, 상기 제2 피모스 트랜지스터(Qb)의 드레인은 상기 비트바 라인(BLB)에 전기적으로 연결될 수 있다. 상기 제2 피모스 트랜지스터(Qb)의 소오스는 상기 전원 전압 공급 라인(LA)에 전기적으로 접속될 수 있다. 이에 따라, 상기 제1 및 제2 피모스 트랜지스터들(Qa, Qb)는 래치 구조(latch structure)로 연결될 수 있다.
도 5a 및 도 6b를 참조하면, 일 실시예에 따르면, 상기 제1 내지 제4 게이트 전극들(210a, 210b, 210c, 210d)을 각각 포함하는 트랜지스터들은 피모스 트랜지스터들일 수 있다. 이 경우에, 상기 제1 게이트 전극(210a)을 포함하는 트랜지스터는 상기 피모스 센스 앰프 드라이버의 제1 피모스 트랜지스터(Qa)에 해당할 수 있으며, 상기 제3 게이트 전극(210c)을 포함하는 트랜지스터는 상기 피모스 센스 앰프 드라이버의 제2 피모스 트랜지스터(Qb)에 해당할 수 있다. 이 경우에, 상기 제1 드레인-콘택 플러그(240a) 및 제3 게이트-콘택 플러그(235c)가 제1 비트 라인에 전기적으로 연결될 수 있으며, 상기 제3 드레인-콘택 플러그(240c) 및 제1 게이트-콘택 플러그(235a)가 제1 비트바 라인에 전기적으로 연결될 수 있다. 상기 소오스-콘택 플러그(241)는 상기 전원 전압 공급 라인(LA)에 전기적으로 접속될 수 있다. 상기 제1 및 제3 게이트 전극들(210a, 210c)을 포함하는 트랜지스터들은 제1 피모스 센스 앰프 드라이버에 포함될 수 있다.
이와 유사하게, 상기 제2 및 제4 게이트 전극들(210b, 210d)을 포함하는 트랜지스터들은 제2 피모스 센스 앰프 드라이버에 포함될 수 있다. 상기 제2 게이트 전극(210b)을 포함하는 트랜지스터는 제2 피모스 센스 앰프 드라이버의 제1 피모스 트랜지스터(Qa)에 해당할 수 있으며, 상기 제4 게이트 전극(210d)을 포함하는 트랜지스터는 상기 제2 피모스 센스 앰프 드라이버의 제2 피모스 트랜지스터(Qb)에 해당할 수 있다. 이 경우에, 상기 제2 드레인-콘택 플러그(240b) 및 제4 게이트-콘택 플러그(235d)는 제2 비트 라인에 전기적으로 연결될 수 있으며, 상기 제4 드레인-콘택 플러그(240d) 및 제2 게이트-콘택 플러그(235b)가 제2 비트바 라인에 전기적으로 연결될 수 있다. 물론, 상기 소오스-콘택 플러그(241)는 상기 전원 전압 공급 라인(LA)에 전기적으로 접속될 수 있다.
상기 제1 피모스 센스 앰프 드라이버에 연결된 제1 비트 라인 및 제1 비트바 라인은 각각 상기 제2 피모스 센스 앰프 드라이버에 연결된 제2 비트 라인 및 제2 비트바 라인과 다르다. 제1 내지 제4 게이트 전극들(210a, 210b, 210c, 210d)을 포함하는 트랜지스터들은 한쌍의 피모스 센스 앰프 드라이버들을 구성할 수 있으며, 상기 한쌍의 피모스 센스 앰프 드라이버들은 한쌍의 센스 앰프 블록들에 각각 포함될 수 있다.
일 실시예에 따르면, 반도체 소자에 포함된 각 센스 앰프 블록은 상기 엔모스 센스 앰프 드라이버 및 상기 피모스 센스 앰프 드라이버를 모두 포함할 수 있다. 이 경우에, 도 5a 및 도 5b의 게이트 전극들(210a, 210b, 210c, 210d)을 포함하는 트랜지스터들을 포함하는 트랜지스터 그룹이 반도체 소자 내에 복수로 제공될 수 있다. 이때, 상기 복수의 트랜지스터 그룹들 중에서 어느 하나는 상기 엔모스 센스 앰프 드라이버를 구현하고, 또 다른 하나는 상기 피모스 센스 앰프 드라이버를 구현할 수 있다.
상술된 바와 같이, 도 5a 및 도 5b에 개시된 트랜지스터들은 센스 앰프 블록 내 센스 앰프 드라이버로 구현될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 도 5a 및 도 5b에 개시된 트랜지스터들은 다른 용도 및/또는 다른 기능을 수행하는 트랜지스터들일 수 있다.
다음으로, 본 실시예의 다양한 변형예들을 도면들을 참조하여 설명한다. 변형예들에 따르면, 게이트 전극은 다양한 평면적인 형태들을 가질 수 있다. 변형예들의 주요 특징들을 중심으로 설명한다. 다음의 변형예들에서, 게이트 유전막이 게이트 전극 및 활성 영역 사이에 개재되며, 게이트 전극 상에는 도 5b의 캐핑 유전 패턴(220)과 같은 캐핑 유전 패턴이 배치될 수 있다. 각 변형예의 게이트 전극 상의 캐핑 유전 패턴의 상부면은 게이트 전극의 상부면과 동일한 형태를 가질 수 있다.
도 7a는 본 발명의 다른 실시예에 따른 반도체 소자의 일 변형예를 나타내는 평면도이다.
도 7a를 참조하면, 제1 게이트 전극(210a1)이 활성 영역(ACT) 상부(over)에 배치될 수 있다. 상기 제1 게이트 전극(210a)은 제1 방향(Da)으로 연장된 제1 연장부(207), 제2 방향(Db)으로 연장된 제2 연장부(208) 및 상기 제1 방향(Da)으로 연장된 제3 연장부(209)를 포함할 수 있다. 상기 제3 연장부(209)는 상기 제1 연장부(207)와 마주보며, 상기 제1 연장부(207)로부터 이격될 수 있다. 상기 제1 및 제3 연장부들(207, 209)은 상기 제2 연장부(208)의 양단에 각각 연결될 수 있다. 상기 제3 연장부(209)의 적어도 일부분은 소자분리 패턴(102)과 중첩될 수 있다. 본 변형예에 따르면, 상기 제2 연장부(208)는 소자분리 패턴(102)과 중첩된 부분을 포함하지 않을 수 있다.
복수의 제1 게이트-콘택 플러그들(235a, 236a)이 상기 제1 게이트 전극(210a1)의 상부면에 접속될 수 있다. 상기 복수의 제1 게이트-콘택 플러그들(235a, 236a) 중에서 적어도 하나는 상기 활성 영역(ACT)과 중첩되는 것이 바람직하다. 도 7a에서, 상기 제1 연장부(207) 상의 제1 게이트-콘택 플러그(235a)의 상부면 전체가 상기 활성 영역(ACT)과 중첩될 수 있다. 상기 제3 연장부(209) 상의 제1 게이트-콘택 플러그(236a)의 상부면 전체가 상기 소자분리 패턴(102)과 중첩될 수 있다.
제2, 제3 및 제4 게이트 전극들(210b1, 210c1, 210d1)이 상기 활성 영역(ACT) 상에 배치될 수 있다. 상기 제1 내지 제4 게이트 전극들(210a1, 210b1, 210c1, 210d1)은 서로 이격될 수 있으며, 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 상기 제2 게이트 전극(210b1)은 도 5a 및 도 5b를 참조하여 설명한 상기 제1 가상직선을 기준으로 상기 제1 게이트 전극(210a1)과 실질적으로 대칭적인 구조를 가질 수 있으며, 상기 제3 게이트 전극(210c1)은 상기 제2 가상직선을 기준으로 상기 제1 게이트 전극(210a1)과 실질적으로 대칭적인 구조를 가질 수 있다. 상기 제5 게이트 전극(210d1)은 상기 활성 영역(ACT)의 중심점(C)을 기준으로 상기 제1 게이트 전극(210a1)과 실질적으로 대칭적인 구조를 가질 수 있다. 복수의 제2 게이트-콘택 플러그들(235b, 236b)이 상기 제2 게이트 전극(210b1) 상에 접촉될 수 있으며, 복수의 제3 게이트-콘택 플러그들(235c, 236c)이 상기 제3 게이트 전극(210c1) 상에 접촉될 수 있다. 복수의 제4 게이트-콘택 플러그들(235d, 236d)이 상기 제4 게이트 전극들(210d1) 상에 접촉될 수 있다. 상기 제2, 제3 및 제4 게이트 전극들(210b1, 210c1, 210d1)의 제1 연장부들 상의 게이트-콘택 플러그들(235b, 235c, 235d)은 상기 활성 영역(ACT)과 중첩될 수 있다. 상기 제2, 제3 및 제4 게이트 전극들(210b1, 210c1, 210d1)의 제3 연장부들 상의 게이트-콘택 플러그들(236b, 236c, 236d)은 상기 소자분리 패턴(102)과 중첩될 수 있다.
도 7a에 개시된 제1 내지 제4 게이트 전극들(210a1, 210b1, 210c1, 210d1)을 포함하는 트랜지스터들은, 도 5a, 도 6a 및 도 6b를 참조하여 설명한 것과 같이, 한쌍의 엔모스 센스 앰프 드라이버들 또는 한쌍의 피모스 센스 앰프 드라이버들로 구현될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 도 7a의 트랜지스터들은 다른 기능 및/또는 다른 용도로 사용될 수도 있다.
도 7b는 본 발명의 다른 실시예에 따른 반도체 소자의 다른 변형예를 나타내는 평면도이다.
도 7b를 참조하면, 제1 게이트 전극(210a1)의 제3 연장부(209) 상의 제1 게이트-콘택 플러그(236a)의 적어도 일부는 활성 영역(ACT)과 중첩될 수 있다. 이로 인하여, 상기 활성 영역(ACT)의 제2 방향(Db)의 폭이 증가되어, 제한된 면적 내에서 트랜지스터의 턴온 전류량을 더욱 증가시킬 수 있다. 이 경우에, 상기 제3 연장부(209)의 상기 소자분리 패턴(102)과 중첩된 부분은 상기 제2 방향(Db)으로 중첩 길이를 가질 수 있다. 상기 중첩 길이는 상기 제1 게이트-콘택 플러그(236a)의 상기 제2 방향(Db)의 폭과, 상기 소자분리 패턴(102) 상의 상기 제1 게이트-콘택 플러그(236a)의 끝단 및 상기 제3 연장부(209)의 끝단 사이의 수평 거리를 합한 값 보다 작을 수 있다.
도 7c는 본 발명의 다른 실시예에 따른 반도체 소자의 또 다른 변형예를 나타내는 평면도이다.
도 7c를 참조하면, 제1 게이트 전극(210a2)은 제1 방향(Da)으로 연장된 제1 연장부(207a) 및 제2 방향(Db)으로 연장된 제2 연장부(208a)를 포함할 수 있다. 이때, 상기 제1 및 제2 연장부들(207a, 208b) 중에서 적어도 하나는 랜딩부 및 비랜딩부를 포함할 수 있다. 본 변형예에 따르면, 상기 제1 연장부(207a)는 제1 랜딩부(214) 및 비랜딩부를 포함할 수 있으며, 제2 연장부(208a)는 제2 랜딩부(215) 및 비랜딩부를 포함할 수 있다. 상기 제1 및 제2 연장부들(207a, 208a)의 비랜딩부들이 서로 연결되어, 하나의 꺽어진 비랜딩부(216)를 구현할 수 있다.
상기 제1 랜딩부(214)는 상기 제2 방향(Db)과 평행한 상기 활성 영역(ACT)의 일변에 인접한 소자분리 패턴(102)의 일부분 및 활성 영역(ACT)의 일부분과 중첩될 수 있다. 상기 제1 랜딩부(214)의 상기 제2 방향(Db)의 폭은 상기 제1 연장부(207a)의 비랜딩부(216)의 상기 제2 방향(Db)의 폭 보다 클 수 있다. 상기 제1 랜딩부(214)의 소자분리 패턴(102)과 중첩된 부분은 상기 제1 연장부(207a)의 상기 소자분리 패턴(102)과 중첩된 제1 가장자리부(211a)에 해당할 수 있다. 상기 제2 랜딩부(215)는 상기 제1 방향(Da)과 평행한 상기 활성 영역(ACT)의 일변에 인접한 소자분리 패턴(102)의 다른 부분 및 활성 영역(ACT)의 다른 부분과 중첩될 수 있다. 상기 제2 랜딩부(215)의 상기 제1 방향(Da)의 폭은 상기 제2 연장부(208a)의 비랜딩부(216)의 상기 제1 방향(Da)의 폭 보다 클 수 있다. 상기 제2 랜딩부(215)의 소자분리 패턴(102)과 중첩된 부분은 상기 제2 연장부(208a)의 상기 소자분리 패턴(102)과 중첩된 제2 가장자리부(212a)에 해당할 수 있다. 한쌍의 제1 게이트-콘택 플러그들(235a, 236a)이 상기 제1 랜딩부(214) 및 제2 랜딩부(215)에 각각 접촉될 수 있다. 상술된 제1 실시예와 같이, 상기 제1 랜딩부(214)의 상기 제1 및 제2 방향들(Da, Db)의 폭들은 각각 상기 제1 게이트-콘택 플러그(235a)의 상기 제1 및 제2 방향들(Da, Db)의 폭들 보다 클 수 있다. 이와 마찬가지로, 상기 제2 랜딩부(215)의 상기 제1 및 제2 방향들(Da, Db)의 폭들은 제2 랜딩부(215) 상의 제1 게이트-콘택 플러그(236a)의 상기 제1 및 제2 방향들(Da, Db)의 폭들 보다 각각 클 수 있다.
상기 제1 가장자리부(211a)는 상기 제1 방향(Da)으로 제1 길이(M1a)를 가질 수 있다. 상기 제1 길이(M1a)는 상기 제1 게이트-콘택 플러그(235a)의 상기 제1 방향(Da)으로의 폭(Wca) 및 제1 수평 거리(40a)를 합한 값 보다 작을 수 있다. 상기 제1 수평 거리(40a)는 상기 소자분리 패턴(102)과 중첩된 상기 제1 랜딩부(214)의 끝단 및 상기 제1 게이트-콘택 플러그(235a)의 끝단 간의 상기 제1 방향(Da)으로의 거리에 해당할 수 있다. 일 실시예에 따르면, 상기 제1 길이(M1a)는 상기 제1 게이트-콘택 플러그(235a)의 상기 폭(Wca) 보다 작을 수 있다. 이와 유사하게, 상기 제2 가장자리부(212a)는 상기 제2 방향(Db)으로 제2 길이(M2a)를 가질 수 있다. 상기 제2 길이(M2a)는 상기 제1 게이트-콘택 플러그(236a)의 상기 제2 방향(Db)으로의 폭(Wcc) 및 제2 수평 거리(40b)를 합한 값 보다 작을 수 있다. 상기 제2 수평 거리(40b)는 상기 소자분리 패턴(102)과 중첩된 상기 제2 랜딩부(215)의 끝단 및 제1 게이트-콘택 플러그(236a)의 끝단 간의 상기 제2 방향(Db)으로의 거리에 해당할 수 있다. 일 실시예에 따르면, 상기 제2 길이(M2a)는 제1 게이트-콘택 플러그(236a)의 상기 폭(Wcc) 보다 작을 수 있다. 상기 폭(Wcc)은 상기 제1 랜딩부(214) 상의 제1 게이트-콘택 플러그(235a)의 상기 제2 방향(Db)의 폭과 동일할 수 있다.
제2, 제3 및 제4 게이트 전극들(210b2, 210c2, 210d2)이 상기 활성 영역(ACT) 상에 배치될 수 있다. 상기 제2 게이트 전극(210b2)은 도 5a를 참조하여 설명한 제1 가상직선을 기준으로 상기 제1 게이트 전극(210a2)과 실질적으로 대칭적인 구조를 가질 수 있다. 상기 제3 게이트 전극(210c2)은 도 5a를 참조하여 설명한 제2 가상직선을 기준으로 상기 제1 게이트 전극(210a2)과 실질적으로 대칭적인 구조를 가질 수 있다. 상기 제4 게이트 전극(210d2)은 상기 제1 가상직선을 기준으로 상기 제3 게이트 전극(210c2)과 실질적으로 대칭적인 구조를 가질 수 있다. 한쌍의 제2 게이트-콘택 플러그들(235b, 236b)이 상기 제2 게이트 전극(210b2)의 제1 및 제2 랜딩부들에 각각 접촉될 수 있으며, 한쌍의 제3 게이트-콘택 플러그들(235c, 236c)이 상기 제3 게이트 전극(210c2)의 제1 및 제2 랜딩부들에 각각 접촉될 수 있다. 한상의 제4 게이트-콘택 플러그들(235d, 236d)이 상기 제4 게이트 전극(210d2)의 제1 및 제2 랜딩부들에 각각 접촉될 수 있다.
도 7c에 개시된 제1 내지 제4 게이트 전극들(210a2, 210b2, 210c2, 210d2)을 포함하는 트랜지스터들은, 도 5a, 도 6a 및 도 6b를 참조하여 설명한 것과 같이, 한쌍의 엔모스 센스 앰프 드라이버들 또는 한쌍의 피모스 센스 앰프 드라이버들로 구현될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 도 7c의 트랜지스터들은 다른 기능 및/또는 다른 용도로 사용될 수도 있다.
도 7d는 본 발명의 다른 실시예에 따른 반도체 소자의 또 다른 변형예를 나타내는 평면도이다.
도 7d를 참조하면, 제1 게이트 전극(210a3)은 제1 방향(Da)으로 연장된 제1 연장부(207b) 및 제2 방향(Db)으로 연장된 제2 연장부(208b)를 포함할 수 있다. 상기 제1 및 제2 연장부들(207b, 208b) 중에서 적어도 하나는 랜딩부 및 비랜딩부를 포함할 수 있다. 이때, 상기 랜딩부의 상부면 전체가 활성 영역(ACT)과 중첩될 수 있다. 본 변형예에 따르면, 상기 제1 연장부(207b)는 랜딩부(214a) 및 제1 비랜딩부(216a)를 포함할 수 있으며, 상기 제2 연장부(208b)는 비랜딩부(216b)만을 포함할 수 있다. 다시 말해서, 상기 제2 연장부(208b)의 전체가 제2 비랜딩부(216b)에 해당할 수 있다. 상기 제1 비랜딩부(216a)는 상기 랜딩부(214a)의 일 변에 연결되고, 상기 소자분리 패턴(102)의 일부분과 중첩된 제1 가장자리부(211b)를 포함할 수 있다. 상기 제2 비랜딩부(216b)는 상기 랜딩부(214a)의 타 변에 연결되고 상기 소자분리 패턴(102)의 다른 부분과 중첩된 제2 가장자리부(212b)를 포함할 수 있다. 상기 제1 및 제2 가장자리부들(211b, 212b)은 상기 제1 및 제2 비랜딩부들(216a, 216b)의 일부분들로 이루어짐으로써, 상기 제1 가장자리부(211b)의 상기 제1 방향(Da)의 길이는 상기 제1 게이트-콘택 플러그(235a)의 상기 제1 방향(Da)의 폭 보다 작을 수 있다. 상기 제2 가장자리부(212b)의 상기 제2 방향(Db)의 길이는 상기 제1 게이트-콘택 플러그(235a)의 상기 제2 방향(Db)의 폭 보다 작을 수 있다
제2, 제3 및 제4 게이트 전극들(210b3, 210c3, 210d3)이 상기 활성 영역(ACT) 상에 배치될 수 있다. 상기 제2 게이트 전극(210b3)은 도 5a를 참조하여 설명한 제1 가상직선을 기준으로 상기 제1 게이트 전극(210a3)과 실질적으로 대칭적인 구조를 가질 수 있다. 상기 제3 게이트 전극(210c3)의 랜딩부(80)의 일부분은 상기 소자분리 패턴(102)과 중첩될 수 있다. 상기 제4 게이트 전극(210d3)은 상기 제1 가상직선을 기준으로 상기 제3 게이트 전극(210c3)과 실질적으로 대칭적인 구조를 가질 수 있다.
본 변형예에 따르면, 상기 제1 내지 제4 게이트 전극들(210a3, 210b3, 210c3, 210d3)의 랜딩부들은 게이트-콘택 플러그들(235a, 235b, 235c, 235d)과 접속되는 배선들(미도시함)의 배치 및/또는 형태에 따라 상기 제1 내지 제4 게이트 전극들(210a3, 210b3, 210c3, 210d3) 내에서 임의의 위치에 배치될 수 있다. 이때, 상기 랜딩부들의 적어도 일부분은 상기 활성 영역(ACT)과 중첩되는 것이 바람직하다.
도 7d에 개시된 제1 내지 제4 게이트 전극들(210a3, 210b3, 210c3, 210d3)을 포함하는 트랜지스터들은, 도 5a, 도 6a 및 도 6b를 참조하여 설명한 것과 같이, 한쌍의 엔모스 센스 앰프 드라이버들 또는 한쌍의 피모스 센스 앰프 드라이버들로 구현될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 도 7d의 트랜지스터들은 다른 기능 및/또는 다른 용도로 사용될 수도 있다.
도 7e는 본 발명의 다른 실시예에 따른 반도체 소자의 또 다른 변형예를 나타내는 평면도이다.
도 7e를 참조하면, 상기 활성 영역(ACT)은 제1 부분 및 제2 부분을 포함할 수 있다. 상기 활성 영역(ACT)의 제1 부분은 상기 제1 및 제3 게이트 전극들(210a, 210c) 사이 및 제2 및 제4 게이트 전극들(210b, 210d) 사이의 영역에 해당할 수 있다. 상기 활성 영역(ACT)의 제2 부분은 상기 제1 및 제2 게이트 전극들(210a, 210b)과 중첩된 부분들, 제1 및 제2 드레인 영역들(222a, 222b)이 형성된 부분들, 및 상기 제1 및 제2 게이트 전극들(210a, 210b) 사이에 위치한 부분을 포함할 수 있다. 본 변형예에 따르면, 상기 활성 영역(ACT)의 제1 부분의 상기 제1 방향(Da)의 폭(60)은 상기 활성 영역(ACT)의 제2 부분의 상기 제1 방향(Da)의 폭(50) 보다 작을 수 있다.
도 7e에 개시된 4개의 트랜지스터들은, 도 5a, 도 6a 및 도 6b를 참조하여 설명한 것과 같이, 한쌍의 엔모스 센스 앰프 드라이버들 또는 한쌍의 피모스 센스 앰프 드라이버들로 구현될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 도 7e의 트랜지스터들은 다른 기능 및/또는 다른 용도로 사용될 수도 있다.
(제3 실시예)
도 8a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 8b는 도 8a의 V-V'을 따라 취해진 단면도이다.
도 8a 및 도 8b를 참조하면, 기판(100)에 활성 영역(ACT)을 정의하는 소자분리 패턴(102)이 배치될 수 있다. 상기 활성 영역(ACT)은 제1 방향(Da)으로 연장될 수 있다. 제1, 제2, 제3 및 제4 게이트 전극들(310a, 310b, 310c, 310d)이 상기 활성 영역(ACT) 상부에 배치될 수 있다. 상기 제1 내지 제4 게이트 전극(310a, 310b, 310c, 310d)은 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 상기 행들은 상기 제1 방향(Da)과 평행할 수 있다. 게이트 유전막(305)이 상기 제1 내지 제4 게이트 전극들(310a, 310b, 310c, 310d)과 상기 활성 영역(ACT) 사이에 개재될 수 있다. 캐핑 유전 패턴(320)이 상기 제1 내지 제4 게이트 전극들(310a, 310b, 310c, 310d)의 각각 상에 배치될 수 있다. 게이트 스페이서(319)가 상기 게이트 전극들(310a, 310b, 310c, 310d)의 측벽들 상에 배치될 수 있다. 상기 게이트 유전막(305), 캐핑 유전 패턴(320) 및 게이트 스페이서(319)는 각각 도 1a, 도 1b 및 도 1c의 게이트 유전막(105), 캐핑 유전 패턴(120) 및 게이트 스페이서(119)와 동일한 물질로 형성될 수 있다.
도 8a을 참조하면, 상기 제1 게이트 전극(310a)은 제1, 제2, 제3 및 제4 연장부들(331, 332, 333, 334)을 포함할 수 있다. 상기 제1 연장부(331)는 상기 제1 방향(Da)으로 연장되고, 상기 제2 연장부(332)는 상기 제1 방향(Da)과 다른 제2 방향(Db)으로 연장될 수 있다. 일 실시예에 따르면, 상기 제2 방향(Db)은 상기 제1 방향(Da)에 수직(perpendicular)할 수 있다. 상기 제3 연장부(333)는 상기 제1 연장부(331)로부터 이격 되고, 상기 제1 연장부(331)와 평행하게 연장될 수 있다. 상기 제1 및 제3 연장부들(331, 333)은 상기 제2 연장부(332)의 양단들에 각각 연결될 수 있으며, 서로 마주보는 형태일 수 있다. 상기 제4 연장부(334)는 상기 제2 연장부(332)로부터 이격되고, 상기 제2 연장부(332)와 평행하게 연장될 수 있다. 상기 제2 및 제4 연장부들(332, 334)은 서로 마주보는 형태일 수 있다. 상기 제1 및 제3 연장부들(331, 333)은 상기 제4 연장부(334)의 양단들에 각각 연결될 수 있다. 도 8a에 개시된 바와 같이, 상기 제1 게이트 전극(310a)은 평면적 관점에서 폐루프(closed loop) 형태일 수 있다. 상기 제2 게이트 전극(310b)은 상기 제1 방향(Da)으로 상기 제1 게이트 전극(310a)과 실질적으로 대칭적인 구조일 수 있으며, 상기 제3 게이트 전극(310c)은 상기 제2 방향(Db)으로 상기 제1 게이트 전극(310a)과 실질적으로 대칭적인 구조일 수 있다. 상기 제4 게이트 전극(310d)은 상기 제1 방향(Da)으로 상기 제3 게이트 전극(310c)과 실질적으로 대칭적인 구조일 수 있다.
층간 유전막(130)이 상기 기판(100) 전면 상에 배치될 수 있다. 적어도 하나의 제1 게이트-콘택 플러그들(335a, 336a)이 상기 층간 유전막(130) 및 캐핑 유전 패턴(320)을 연속적으로 관통하여 상기 제1 게이트 전극(310a)에 접촉될 수 있다. 상기 제1 게이트-콘택 플러그들(335a, 336a) 중에서 적어도 하나는 상기 활성 영역(ACT)과 중첩될 수 있다. 본 변형예에 따르면, 상기 게이트-콘택 플러그들(335a, 336a)이 상기 제1 및 제3 연장부들(331, 333) 상에 각각 배치될 수 있다. 상기 제1 연장부(331) 상의 제1 게이트-콘택 플러그(335a)의 상부면 전체는 상기 활성 영역(ACT)과 중첩될 수 있다. 상기 제3 연장부(333) 상의 제1 게이트-콘택 플러그(336a)의 일부분은 상기 활성 영역(ACT)과 중첩될 수 있으며, 다른 일부는 상기 소자분리 패턴(102)과 중첩될 수 있다. 이 경우에, 상기 제3 연장부(333)의 상기 소자분리 패턴(102)과 중첩된 부분은 상기 제2 방향(Db)으로 길이(Qa)를 갖는다. 상기 길이(Qa)는 상기 제1 게이트-콘택 플러그(336a)의 상기 제2 방향(Db)의 폭(Wc) 및, 상기 소자분리 패턴(102)과 중첩된 상기 제1 게이트-콘택 플러그(336a)의 끝단과 제3 연장부(333)의 끝단 간 상기 제2 방향(Db)의 수평 거리를 합한 값 보다 작을 수 있다.
이와 유사하게, 적어도 하나의 제2 게이트-콘택 플러그들(335b, 336b)이 상기 층간 유전막(130) 및 캐핑 유전 패턴(320)을 연속적으로 관통하여 상기 제2 게이트 전극(310b)에 접촉될 수 있으며, 적어도 하나의 제3 게이트-콘택 플러그들(335c, 336c)이 상기 층간 유전막(130) 및 캐핑 유전 패턴(320)을 연속적으로 관통하여 상기 제3 게이트 전극(310c)에 접촉될 수 있다. 적어도 하나의 제4 게이트-콘택 플러그들(335d, 336d)이 상기 층간 유전막(130) 및 캐핑 유전 패턴(320)을 연속적으로 관통하여 상기 제2 게이트 전극(310d)에 접촉될 수 있다.
도 8a에 개시된 바와 같이, 평면적 관점에서 폐루프 형태인 제1 게이트 전극(310a)으로 둘러싸인 활성 영역(ACT) 내에 제1 드레인 영역(322a)이 배치될 수 있다. 이와 마찬가지로, 제2, 제3 및 제4 드레인 영역들(322b, 322c, 322d)이 상기 제2, 제3 및 제4 게이트 전극들(310a, 310b, 310c)에 의해 둘러싸인 활성 영역(ACT)의 일부분들 내에 각각 배치될 수 있다. 평면적 관점에서 상기 제1 내지 제4 게이트 전극들(310a, 310b, 310c, 310d) 사이의 활성 영역(ACT) 내에 소오스 영역(323)이 배치될 수 있다. 상기 제1 내지 제4 게이트 전극들(310a, 310b, 310c, 310d)을 각각 포함하는 제1 내지 제4 트랜지스터들은 상기 소오스 영역(323)을 공유할 수 있다.
제1, 제2, 제3 및 제4 드레인-콘택 플러그들(340a, 340b, 340c, 340d)이 상기 층간 유전막(130)을 관통하여 상기 제1, 제2, 제3 및 제4 드레인 영역들(322a, 322b, 322c, 322d)에 각각 접촉될 수 있으며, 소오스-콘택 플러그들(341)이 상기 층간 유전막(130)을 관통하여 상기 소오스 영역(323)에 접촉될 수 있다. 상기 제1 드레인-콘택 플러그(340a) 및 소오스-콘택 플러그(341)의 상부면들은 서로 나란히 연장된 바 형태들일 수 있다. 일 실시예에 따르면, 상기 제1 드레인-콘택 플러그(340a) 및 소오스-콘택 플러그(341)의 상부면들은 상기 제1 연장부(331) 및 제2 연장부(332) 중에서 더 큰 연장 길이를 갖는 연장부와 평행하게 연장될 수 있다. 본 변형예에 따르면, 상기 제2 연장부(332)의 연장길이가 상기 제1 연장부(331)의 연장길이 보다 길고, 상기 제1 드레인-콘택 플러그(340a) 및 소오스-콘택 플러그(341)의 상부면들은 상기 제2 방향(Db)으로 연장될 수 있다. 상기 소오스 영역(323) 상에는 복수의 소오스-콘택 플러그들(341)이 배치될 수 있다. 상기 복수의 소오스-콘택 플러그들(341)는 상기 제1 및 제2 방향들(Da, Db)을 따라 2차원적으로 배열될 수 있다. 일 실시예에 따르면, 도시된 바와 같이, 상기 소오스-콘택 플러그들(341)은 한쌍의 행들을 이룰 수 있다. 상기 한쌍의 행들 중에서 제1 행에 포함된 소오스-콘택 플러그들(341) 사이에 상기 제1 및 제2 드레인-콘택 플러그들(340a, 340b)이 배치될 수 있으며, 상기 한쌍의 행들 중에서 제2 행에 포함된 소오스-콘택 플러그들(341) 사이에 상기 제3 및 제4 드레인-콘택 플러그들(340c, 340d)이 배치될 수 있다.
도 8a에 개시된 4개의 트랜지스터들은, 도 5a, 도 6a 및 도 6b를 참조하여 설명한 것과 같이, 한쌍의 엔모스 센스 앰프 드라이버들 또는 한쌍의 피모스 센스 앰프 드라이버들로 구현될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 도 8a의 트랜지스터들은 다른 기능 및/또는 다른 용도로 사용될 수도 있다.
다음으로, 본 실시예의 다양한 변형예들을 설명한다. 하술되는 변형예들에서 설명되지 않은 구성들은 도 8a 및 도 8b를 참조하여 설명한 것과 동일할 수 있다. 본 변형예들은 특징적인 부분들을 중심으로 설명한다.
도 9a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 일 변형예를 나타내는 평면도이다.
도 9a를 참조하면, 제1 게이트 전극(340a)의 제3 연장부(333) 상의 제1 게이트-콘택 플러그(336a)의 상부면 전체가 소자분리 패턴(102)과 중첩될 수도 있다. 이 경우에, 상기 제1 게이트 전극(340a)에 접촉된 다른 제1 게이트-콘택 플러그(335a)의 적어도 일부는 상기 활성 영역(ACT)과 중첩되는 것이 바람직하다. 이와 유사하게, 제2, 제3 및 제4 게이트 전극(340a)의 제3 연장부들 상의 게이트-콘택 플러그들(336b, 336c, 336d)의 상부면들 전체도 상기 소자분리 패턴(102)과 중첩될 수 있다. 물론 이 경우에, 상기 제2, 제3 및 제4 게이트 전극(340a)에 접촉된 다른 게이트-콘택 플러그들(335b, 335c, 335d)는 상기 활성 영역(ACT)과 중첩되는 것이 바람직하다.
일 실시예에 따르면, 소오스 영역(323) 상에 접촉된 소오스-콘택 플러그(341a)는 제1 드레인-콘택 플러그(340a)의 상부면 동일한 연장길이를 가질 수도 있다. 이 경우에, 상기 소오스 영역(323) 상에는 도 8a의 소오스-콘택 플러그(341)의 개수 보다 많은 개수의 소오스-콘택 플러그(341a)이 배치될 수 있다. 상기 소오스-콘택 플러그들(341a)은 제1 및 제2 방향들(Da, Db)을 따라 2차원적으로 배열될 수 있다. 일 실시예에 따르면, 상기 소오스-콘택 플러그들(341a)은 제1, 제2 및 제3 행들을 이룰 수 있다. 상기 제1 행에 포함된 소오스-콘택 플러그들(341a) 사이에 상기 제1 및 제2 드레인-콘택 플러그들(340a, 340b)이 배치될 수 있으며, 상기 제3 행에 포함된 소오스-콘택 플러그들(341a) 사이에 상기 제3 및 제4 드레인-콘택 플러그들(340c, 340d)이 배치될 수 있다.
도 9a에 개시된 4개의 트랜지스터들은, 도 5a, 도 6a 및 도 6b를 참조하여 설명한 것과 같이, 한쌍의 엔모스 센스 앰프 드라이버들 또는 한쌍의 피모스 센스 앰프 드라이버들로 구현될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 도 9a의 트랜지스터들은 다른 기능 및/또는 다른 용도로 사용될 수도 있다.
도 9b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 다른 변형예를 나타내는 평면도이다.
도 9b를 참조하면, 제1 게이트 전극(310a')의 연장부들(331', 332, 333, 334) 중에서 적어도 하나는 랜딩부(314) 및 비랜딩부를 포함할 수 있다. 제1 게이트-콘택 플러그(335a)는 상기 랜딩부(314)에 접촉될 수 있다. 상기 랜딩부(314)는 상기 비랜딩부에 비하여 큰 폭을 가질 수 있다. 본 변형예에 따르면, 상기 제1 게이트 전극(310a')의 제1 연장부(331')가 상기 랜딩부(314) 및 비랜딩부를 포함할 수 있다. 상기 랜딩부(314)의 전체가 상기 활성 영역(ACT)과 중첩될 수 있다. 이와 유사하게, 제2, 제3 및 제4 게이트 전극들(310b, 310c, 310d)의 각각의 연장부들 중에서 적어도 하나는 랜딩부 및 비랜딩부를 포함할 수 있다. 상기 제2, 제3 및 제4 게이트 전극들(310b, 310c, 310d)의 랜딩부들의 전체가 상기 활성 영역(ACT)과 중첩될 수 있다.
도 9b에 개시된 4개의 트랜지스터들은, 도 5a, 도 6a 및 도 6b를 참조하여 설명한 것과 같이, 한쌍의 엔모스 센스 앰프 드라이버들 또는 한쌍의 피모스 센스 앰프 드라이버들로 구현될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 도 9b의 트랜지스터들은 다른 기능 및/또는 다른 용도로 사용될 수도 있다.
도 9c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 또 다른 변형예를 나타내는 평면도이다.
도 9c를 참조하면, 제1 게이트 전극(310a")에 포함된 연장부들(331, 332, 333', 334) 중에서 제3 연장부(333')가 랜딩부(314a) 및 비랜딩부를 포함할 수 있다. 제1 게이트-콘택 플러그(336a)가 상기 랜딩부(314a)에 접촉될 수 있다. 상기 랜딩부(314a)의 일부분은 상기 활성 영역(ACT)의 일부분과 중첩되고, 다른 부분은 상기 소자분리 패턴(102)의 일부분과 중첩될 수 있다. 이로써, 상기 제1 게이트-콘택 플러그(336a)의 상부면의 일부는 상기 활성 영역(ACT)과 중첩되고, 다른 부분은 상기 소자분리 패턴(102)과 중첩될 수 있다. 상기 랜딩부(314a)의 상기 소자분리 패턴(102)과 중첩된 부분은 상기 제2 방향(Db)으로 길이(Qb)를 가질 수 있다. 상기 길이(Qb)는 상기 제1 게이트-콘택 플러그(336a)의 상기 제2 방향(Db)의 폭, 및 상기 소자분리 패턴(102)과 중첩된 제1 게이트 콘택 플러그(336a)의 끝단과 랜딩부(314a)의 끝단 간 상기 제2 방향(Db)의 수평 거리(41)을 합한 값 보다 작을 수 있다. 제2 게이트 전극(310b")은 상기 제1 방향(Da)으로 상기 제1 게이트 전극(310a")에 실질적으로 대칭적인 구조일 수 있으며, 제3 게이트 전극(310c")은 상기 제2 방향(Db)으로 상기 제1 게이트 전극(310a")에 실질적으로 대칭적인 구조일 수 있다. 제4 게이트 전극(310d")은 상기 제1 방향(Da)으로 상기 제3 게이트 전극(310c")에 실질적으로 대칭적인 구조일 수 있다.
도 9c에 개시된 4개의 트랜지스터들은, 도 5a, 도 6a 및 도 6b를 참조하여 설명한 것과 같이, 한쌍의 엔모스 센스 앰프 드라이버들 또는 한쌍의 피모스 센스 앰프 드라이버들로 구현될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 도 9c의 트랜지스터들은 다른 기능 및/또는 다른 용도로 사용될 수도 있다.
상술된 제1, 제2 및 제3 실시예들은 서로 조합될 수 있다. 예컨대, 본 발명의 실시예에 따른 반도체 소자는 상술된 제1, 제2 및 제3 실시예들에 개시된 트랜지스터들을 조합하여 포함할 수도 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (23)

  1. 기판에 배치되어 활성 영역을 정의하는 소자분리 패턴;
    상기 활성 영역 상에 배치된 제1 게이트 전극, 제2 게이트 전극, 제3 게이트 전극 및 제4 게이트 전극;
    상기 제1, 제2, 제3 및 제4 게이트 전극들과 상기 활성 영역 사이에 각각 개재된 게이트 유전막들;
    상기 제1, 제2, 제3 및 제4 게이트 전극들을 포함한 기판 상에 배치된 층간 유전막; 및
    상기 층간 유전막을 관통하여 상기 제1, 제2, 제3 및 제4 게이트 전극들 상에 각각 접촉되는 제1, 제2, 제3 및 제4 게이트 콘택 플러그들을 포함하되,
    상기 제1 게이트 전극은 제1 방향으로 연장된 제1 연장부 및 상기 제1 방향과 다른 제2 방향으로 연장된 제2 연장부를 포함하고,
    상기 제1, 제2, 제3 및 제4 게이트 전극들은 행 방향 및 열 방향을 따라 2차원적으로 배열되고,
    상기 제2 게이트 전극은 상기 행 방향을 기준으로 상기 제1 게이트 전극과 대칭적인 구조를 갖고, 상기 제3 게이트 전극은 상기 열 방향을 기준으로 상기 제1 게이트 전극과 대칭적인 구조를 갖고, 상기 제4 게이트 전극은 상기 행 방향을 기준으로 상기 제3 게이트 전극과 대칭적인 구조를 갖고,
    상기 활성 영역은 제1 부분 및 제2 부분을 포함하며,
    상기 활성 영역의 제1 부분은 상기 제1 및 제3 게이트 전극들 사이, 및 상기 제2 및 제4 게이트 전극들 사이에 배치되고,
    상기 활성 영역의 제2 부분은 상기 제1 및 제2 게이트 전극들과 중첩된 부분 및 상기 제1 및 제2 게이트 전극들 사이에 위치한 부분을 포함하고,
    상기 활성 영역의 상기 제1 부분의 폭은 상기 활성 영역의 상기 제2 부분의 폭 보다 작은 반도체 소자.
  2. 청구항 1항에 있어서,
    상기 제1 게이트 전극의 제1 연장부는 상기 제2 방향과 평행한 상기 활성 영역의 일 변에 인접한 소자분리 패턴과 중첩된 제1 가장자리부를 포함하는 반도체 소자.
  3. 청구항 2항에 있어서,
    상기 제1 게이트 전극의 제2 연장부는 상기 제1 방향과 평행한 상기 활성 영역의 다른 변에 인접한 소자분리 패턴과 중첩된 제2 가장자리부를 포함하는 반도체 소자.
  4. 청구항 2항에 있어서,
    상기 제1 및 제2 연장부들 중에서 적어도 하나는 랜딩부 및 비랜딩부를 포함하고,
    상기 랜딩부의 폭은 상기 비랜딩부의 폭에 비하여 크고,
    상기 제1 게이트 콘택 플러그는 상기 랜딩부와 접촉되는 반도체 소자.
  5. 청구항 4항에 있어서,
    상기 제1 연장부는 상기 랜딩부 및 상기 비랜딩부를 포함하고,
    상기 제1 연장부의 랜딩부의 일부분은 상기 활성영역과 중첩되고, 상기 제1 연장부의 랜딩부의 다른 부분은 상기 소자분리 패턴과 중첩되고,
    상기 랜딩부의 상기 소자분리 패턴과 중첩된 부분은 상기 제1 가장자리부인 반도체 소자.
  6. 청구항 2항에 있어서,
    상기 제1 게이트 전극은 상기 제1 연장부와 평행하고 마주보는 제3 연장부를 더 포함하고,
    상기 제1 연장부 및 제3 연장부는 상기 제2 연장부의 양단에 각각 연결되고,
    상기 제3 연장부의 적어도 일부는 상기 소자분리 패턴과 중첩된 반도체 소자.
  7. 삭제
  8. 청구항 1항에 있어서,
    상기 제1, 제2, 제3 및 제4 게이트 전극들을 각각 포함하는 제1, 제2, 제3 및 제4 트랜지스터들은 상기 활성 영역 내에 형성된 하나의 소오스 영역을 공유하고,
    상기 제1 및 제3 트랜지스터들은 제1 센스 앰프 드라이버에 포함되고,
    상기 제2 및 제4 트랜지스터들은 제2 센스 앰프 드라이버에 포함되는 반도체 소자.
  9. 삭제
  10. 청구항 2항에 있어서,
    상기 제1 게이트 전극 일측의 상기 활성 영역 내에 형성된 드레인 영역;
    상기 제1 게이트 전극의 타측의 상기 활성 영역 내에 형성된 소오스 영역;
    상기 층간 유전막 내에 배치되고 상기 소오스 영역과 접촉된 소오스 콘택 플러그; 및
    상기 층간 유전막 내에 배치되고 상기 드레인 영역과 접촉된 드레인 콘택 플러그를 더 포함하되, 상기 소오스 콘택 플러그 및 드레인 콘택 플러그의 상부면들은 평행하게 연장된 바형태(bar shape)인 반도체 소자.
  11. 청구항 1항에 있어서,
    상기 제1 게이트 전극은 상기 제1 연장부와 마주보며 상기 제1 연장부로부터 이격된 제3 연장부, 및 상기 제2 연장부와 마주보며 상기 제2 연장부로부터 이격된 제4 연장부를 더 포함하고, 평면적 관점에서 상기 제1 게이트 전극은 폐루프(closed loop) 형태인 반도체 소자.
  12. 청구항 11항에 있어서,
    상기 제1, 제2, 제3 및 제4 연장부들 중에서 적어도 하나는 상기 제1 게이트 콘택 플러그와의 접촉을 위한 랜딩부, 및 비랜딩부를 포함하고,
    상기 랜딩부의 폭은 상기 비랜딩부의 폭에 비하여 큰 반도체 소자.
  13. 삭제
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