JP2012064854A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2012064854A
JP2012064854A JP2010209224A JP2010209224A JP2012064854A JP 2012064854 A JP2012064854 A JP 2012064854A JP 2010209224 A JP2010209224 A JP 2010209224A JP 2010209224 A JP2010209224 A JP 2010209224A JP 2012064854 A JP2012064854 A JP 2012064854A
Authority
JP
Japan
Prior art keywords
impurity diffusion
regions
region
active
diffusion regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010209224A
Other languages
English (en)
Inventor
Masaki Kato
雅紀 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010209224A priority Critical patent/JP2012064854A/ja
Priority to US13/053,401 priority patent/US20120068274A1/en
Publication of JP2012064854A publication Critical patent/JP2012064854A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】複雑な形状を有しながらも応力分布のばらつきが少ない活性領域を有する半導体装置を提供する。
【解決手段】一実施の形態による半導体装置は、素子分離領域を有する基板と、前記素子分離領域に分離された、不純物拡散領域を有する前記基板上の複数の四角形の活性領域と、前記複数の活性領域の集合からなり、段差を含む輪郭形状を有する大活性領域とを有する。前記複数の活性領域の前記不純物拡散領域のうち、前記素子分離領域を挟んで向かい合う不純物拡散領域は、電気的に接続される。
【選択図】図１Ａ

Description

本発明の実施の形態は、半導体装置に関する。
従来、トランジスタのチャネル幅を確保しつつ回路の面積を小さくするために、段差を含む複雑な形状に形成した活性領域を有する半導体装置が知られている。
しかし、複雑な形状の活性領域においては、基板のシリコンと素子分離領域の絶縁膜との熱膨張率の差に起因する圧縮応力の分布のばらつきが大きく、トランジスタの電流特性のばらつきが大きいという問題がある。
Aikawa, H.; Sanuki, T.; Sakata, A.; Morifuji, E.; Yoshimura, H.; Asami, T.; Otani, H.; Oyamatsu, H., "Compact model for layout dependent variability", Electron Devices Meeting (IEDM), 2009 IEEE International Digital Object Identifier 10.1109IEDM.2009.5424244 Publication Year 2009, pp. 1-4. Jiying Xue; Zuochang Ye; Yangdong Deng; Hongrui Wang; Liu Yang; Zhiping Yu, "Layout-dependent STI stress analysis and stress-aware RFanalog circuit design optimization", Computer-Aided Design-Digest of Technical Papers, 2009. ICCAD 2009. IEEEACM International Conference on Publication Year 2009, pp. 521-528.
本発明の課題は、複雑な形状を有しながらも応力分布のばらつきが少ない活性領域を有する半導体装置を提供することにある。
一実施の形態による半導体装置は、素子分離領域を有する基板と、前記素子分離領域に分離された、不純物拡散領域を有する前記基板上の複数の四角形の活性領域と、前記複数の活性領域の集合からなり、段差を含む輪郭形状を有する大活性領域とを有する。前記複数の活性領域の前記不純物拡散領域のうち、前記素子分離領域を挟んで向かい合う不純物拡散領域は、電気的に接続される。
（ａ）、（ｂ）は、第１の実施の形態に係る半導体装置の上面図。 （ｃ）は、第１の実施の形態に係る半導体装置の上面図。 第１の実施の形態に係る半導体装置の図１Ｂ（ｃ）の線分II−IIに沿った垂直断面図。 （ａ）、（ｂ）は、第２の実施の形態に係る半導体装置の上面図。 第２の実施の形態に係る半導体装置の図３（ｂ）の線分IV−IVに沿った垂直断面図。 （ａ）、（ｂ）は、第３の実施の形態に係る半導体装置の上面図。 （ｃ）は、第３の実施の形態に係る半導体装置の上面図。 （ａ）、（ｂ）は、第４の実施の形態に係る半導体装置の上面図。 （ｃ）は、第４の実施の形態に係る半導体装置の上面図。
〔第１の実施の形態〕
（半導体装置の構成）
図１Ａ（ａ）、（ｂ）、図１Ｂ（ｃ）は、第１の実施の形態に係る半導体装置１００の上面図である。図２は、図１Ｂ（ｃ）の線分II−IIに沿った垂直断面図である。
半導体装置１００は、半導体基板１と、半導体基板１上に形成された素子分離領域２と、素子分離領域２に分離された半導体基板１上の領域である活性領域１１〜１８と、活性領域１１〜１６内に形成された不純物拡散領域１１ａ〜１６ａ、１１ｂ〜１６ｂと、半導体基板１上に形成された層間絶縁膜３と、層間絶縁膜３中に形成されたコンタクトプラグ２１〜２８およびゲート電極３１〜３４と、層間絶縁膜３上に形成された配線層絶縁膜４と、配線層絶縁膜４中に形成された配線４１、４２と、を有する。
なお、図１Ｂ（ｃ）においては層間絶縁膜３および配線層絶縁膜４の図示を省略し、図１Ａ（ｂ）においては層間絶縁膜３、配線層絶縁膜４および配線４１、４２の図示を省略し、図１Ａ（ａ）においては層間絶縁膜３、配線層絶縁膜４、配線４１、４２、コンタクトプラグ２１〜２８、ゲート電極３１〜３４、および不純物拡散領域１１ａ〜１６ａ、１１ｂ〜１６ｂの図示を省略する。
半導体基板１は、Ｓｉ結晶等のＳｉ系結晶からなる。
素子分離領域２は、例えば、ＳＴＩ（Shallow Trench Isolation）構造を有し、ＳｉＯ２等の絶縁材料が埋め込まれる。
半導体基板１の材料の熱膨張率と、素子分離領域２内の絶縁材料の熱膨張率は異なる。この熱膨張率の差により、活性領域１１〜１８に圧縮応力が発生する。
活性領域１１〜１６の集合は、１つの大活性領域１０として機能する。大活性領域１０の輪郭１０ａの形状は、段差を含む複雑な形状、すなわち２つ以上の異なる面積の四角形を結合した形状である。活性領域１１〜１６が素子分離領域２で分離されずに連続して形成された場合、すなわち輪郭１０ａと同じ形状の１つの活性領域が形成された場合、形状の複雑さに起因して活性領域中の応力分布のばらつきが大きくなる。
活性領域１１〜１６の形状は、それぞれ長方形、正方形等の四角形であり、段差を含む複雑な形状、すなわち２つ以上の異なる面積の四角形を結合した形状ではない。そのため、活性領域１１〜１６中の応力分布のばらつきは少なく、活性領域１１〜１６が構成する大活性領域１０の応力分布のばらつきも少ない。つまり、大活性領域１０は複雑な形状を有するにもかかわらず、応力分布のばらつきが少ない。また、大活性領域１０がより複雑な形状を有する場合であっても、四角形の活性領域の集合で大活性領域１０を構成することにより、応力分布のばらつきを抑えることができる。
特に、活性領域１１〜１６は全て同じ形状、同じ面積を有することが好ましい。さらに、活性領域１１〜１６は、周期的に配置されることが好ましい。これらにより、活性領域１１〜１６の領域間の応力分布のばらつきが減り、大活性領域１０の応力分布のばらつきをより効果的に抑えることができる。
また、大活性領域１０の面積を小さくするため、素子分離領域２の活性領域１１〜１６を分離する部分の幅は、できるだけ狭い（例えば０．０５〜０．１μｍ）ことが好ましい。
ゲート電極３１〜３４は、例えば、導電型不純物を含む多結晶シリコン等のＳｉ系多結晶からなる。また、ゲート電極３１〜３４は、金属からなるメタルゲート電極であってもよく、さらに、金属層と、金属層上のＳｉ系多結晶層からなる二層構造を有してもよい。
ゲート電極３１は、ゲート絶縁膜を介して活性領域１１、１５上に共通して形成される。ゲート電極３２は、ゲート絶縁膜を介して活性領域１２、１６上に共通して形成される。ゲート電極３３は、ゲート絶縁膜を介して活性領域１３、１７上に共通して形成される。ゲート電極３４は、ゲート絶縁膜を介して活性領域１４、１８上に共通して形成される。
活性領域１１内のゲート電極３１の両側には、不純物拡散領域１１ａ、１１ｂが形成される。活性領域１２内のゲート電極３２の両側には、不純物拡散領域１２ｂ、１２ａが形成される。活性領域１３内のゲート電極３３の両側には、不純物拡散領域１３ａ、１３ｂが形成される。活性領域１４内のゲート電極３４の両側には、不純物拡散領域１４ｂ、１４ａが形成される。活性領域１５内のゲート電極３１の両側には、不純物拡散領域１５ａ、１５ｂが形成される。活性領域１６内のゲート電極３２の両側には、不純物拡散領域１６ｂ、１６ａが形成される。なお、活性領域１７、１８内の不純物拡散領域の図示は省略する。
不純物拡散領域１１ａ〜１６ａ、１１ｂ〜１６ｂは、導電型不純物を含む領域であり、トランジスタのソース・ドレイン領域として機能する。
不純物拡散領域１１ａ〜１６ａ、１１ｂ〜１６ｂのうち、不純物拡散領域１１ｂと１２ｂ、不純物拡散領域１２ａと１３ａ、不純物拡散領域１３ｂと１４ｂ、不純物拡散領域１５ｂと１６ｂ、不純物拡散領域１１ａと１５ａ、不純物拡散領域１１ｂと１５ｂ、不純物拡散領域１２ｂと１６ｂ、不純物拡散領域１２ａと１６ａは、素子分離領域２を挟んで向かい合い、電気的に接続される。
コンタクトプラグ２１の底部は不純物拡散領域１１ａ、１５ａに接し、コンタクトプラグ２１は不純物拡散領域１１ａと１５ａとを電気的に接続する。同様に、コンタクトプラグ２２は不純物拡散領域１１ｂと１２ｂとを電気的に接続する。コンタクトプラグ２４は不純物拡散領域１５ｂと１６ｂとを電気的に接続する。コンタクトプラグ２５は不純物拡散領域１２ａと１３ａとを電気的に接続する。コンタクトプラグ２６は不純物拡散領域１２ａと１６ａとを電気的に接続する。コンタクトプラグ２７は不純物拡散領域１３ｂと１４ｂとを電気的に接続する。
また、コンタクトプラグ２３の底部は不純物拡散領域１１ｂ、１２ｂ、１５ｂ、１６ｂに接し、コンタクトプラグ２３は不純物拡散領域１１ｂ、１２ｂ、１５ｂ、および１６ｂを電気的に接続する。コンタクトプラグ２３のように、３つ以上の隣接する不純物拡散領域を接続するコンタクトプラグを形成してもよい。なお、活性領域１７、１８上のコンタクトプラグの図示は省略する。
配線４１は、コンタクトプラグ２５、２６の少なくともいずれか１つと、コンタクトプラグ２１、２８に接続され、コンタクトプラグ２２、２３、２４、２７に接続されない。
配線４２は、コンタクトプラグ２２、２３、２４の少なくともいずれか１つと、コンタクトプラグ２７に接続され、コンタクトプラグ２１、２５、２６、２８に接続されない。
すなわち、不純物拡散領域１１ａ〜１６ａは、コンタクトプラグ２１、２５、２６、２８、および配線４１を介して電気的に接続され、同電位に設定される。また、不純物拡散領域１１ｂ〜１６ｂは、コンタクトプラグ２２、２３、２４、２７、および配線４２を介して電気的に接続され、同電位に設定される。不純物拡散領域１１ａ〜１６ａと不純物拡散領域１１ｂ〜１６ｂの一方が大活性領域１０内のトランジスタのソース領域として機能し、他方がドレイン領域として機能する。このような構成により、活性領域１１〜１６の集合は、１つの大活性領域１０として機能する。
コンタクトプラグ２１〜２８は、Ｗ等の導電材料からなる。配線４１、４２は、Ｃｕ等の導電材料からなる。コンタクトプラグ２１〜２８と配線４１、４２の材料は同じであってもよい。層間絶縁膜３および配線層絶縁膜４は、ＳｉＯ２等の絶縁材料からなる。
〔第２の実施の形態〕
第２の実施の形態は、大活性領域内の向かい合う不純物拡散領域を接続する構造が第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
（半導体装置の構成）
図３（ａ）、（ｂ）は、第２の実施の形態に係る半導体装置２００の上面図である。図４は、図３（ｂ）の線分IV−IVに沿った垂直断面図である。
半導体装置２００は、半導体基板１と、半導体基板１上に形成された素子分離領域２と、素子分離領域２に分離された半導体基板１上の領域である活性領域１１〜１８と、活性領域１１〜１６内に形成された不純物拡散領域１１ａ〜１６ａ、１１ｂ〜１６ｂと、半導体基板１上に形成された層間絶縁膜３と、層間絶縁膜３中に形成されたコンタクトプラグ５１〜６７およびゲート電極３１〜３４と、層間絶縁膜３上に形成された配線層絶縁膜４と、配線層絶縁膜４中に形成された配線７１〜７５と、を有する。
なお、図３（ｂ）においては層間絶縁膜３および配線層絶縁膜４の図示を省略し、図３（ａ）においては層間絶縁膜３、配線層絶縁膜４および配線７１〜７５の図示を省略する。
不純物拡散領域１１ａ〜１６ａ、１１ｂ〜１６ｂのうち、不純物拡散領域１１ｂと１２ｂ、不純物拡散領域１２ａと１３ａ、不純物拡散領域１３ｂと１４ｂ、不純物拡散領域１５ｂと１６ｂ、不純物拡散領域１１ａと１５ａ、不純物拡散領域１１ｂと１５ｂ、不純物拡散領域１２ｂと１６ｂ、不純物拡散領域１２ａと１６ａは、素子分離領域２を挟んで向かい合い、電気的に接続される。
不純物拡散領域１１ａ上のコンタクトプラグ５１、不純物拡散領域１５ａ上のコンタクトプラグ５２、およびコンタクトプラグ５１と５２を接続する配線７１は、不純物拡散領域１１ａと１５ａを電気的に接続する。不純物拡散領域１１ｂ上のコンタクトプラグ５３、不純物拡散領域１２ｂ上のコンタクトプラグ５７、およびコンタクトプラグ５３と５７を接続する配線７３は、不純物拡散領域１１ｂと１２ｂを電気的に接続する。不純物拡散領域１５ｂ上のコンタクトプラグ５６、不純物拡散領域１６ｂ上のコンタクトプラグ６０、およびコンタクトプラグ５６と６０を接続する配線７２は、不純物拡散領域１５ｂと１６ｂを電気的に接続する。不純物拡散領域１２ａ上のコンタクトプラグ６１、不純物拡散領域１３ａ上のコンタクトプラグ６４、およびコンタクトプラグ６１と６４を接続する配線７１は、不純物拡散領域１２ａと１３ａを電気的に接続する。不純物拡散領域１２ａ上のコンタクトプラグ６２、不純物拡散領域１６ａ上のコンタクトプラグ６３、およびコンタクトプラグ６２と６３を接続する配線７５は、不純物拡散領域１２ａと１６ａを電気的に接続する。不純物拡散領域１３ｂ上のコンタクトプラグ６５、不純物拡散領域１４ｂ上のコンタクトプラグ６６、およびコンタクトプラグ６５と６６を接続する配線７２は、不純物拡散領域１３ｂと１４ｂを電気的に接続する。
また、不純物拡散領域１１ｂ上のコンタクトプラグ５４、不純物拡散領域１２ｂ上のコンタクトプラグ５８、不純物拡散領域１５ｂ上のコンタクトプラグ５５、不純物拡散領域１６ｂ上のコンタクトプラグ５９、およびコンタクトプラグ５４、５８、５５、および５９を接続する配線７４は、不純物拡散領域１１ｂ、１２ｂ、１５ｂ、および１６ｂを電気的に接続する。これらのように、３つ以上の隣接する不純物拡散領域を接続するコンタクトプラグおよび配線を形成してもよい。なお、活性領域１７、１８上のコンタクトプラグの図示は省略する。
配線７１は、コンタクトプラグ５１、５２、６１、６４、６７に接続され、コンタクトプラグ５３、５７、５４、５５、５８、５９、５６、６０、６５、６６に接続されない。なお、配線７５は配線７１に接続されてもよい。
配線７２は、コンタクトプラグ５６、６０、６５、６６に接続され、コンタクトプラグ５１、５２、６１、６４、６２、６３、６７に接続されない。なお、配線７３、７４は配線７２に接続されてもよい。
すなわち、不純物拡散領域１１ａ〜１６ａは、コンタクトプラグ５１、５２、６１、６４、６２、６３、６７、および配線７１、７５を介して電気的に接続され、同電位に設定される。また、不純物拡散領域１１ｂ〜１６ｂは、コンタクトプラグ５３、５７、５４、５５、５８、５９、５６、６０、６５、６６、および配線７２、７３、７４を介して電気的に接続され、同電位に設定される。不純物拡散領域１１ａ〜１６ａと不純物拡散領域１１ｂ〜１６ｂの一方が大活性領域１０内のトランジスタのソース領域として機能し、他方がドレイン領域として機能する。このような構成により、活性領域１１〜１６の集合は、１つの大活性領域１０として機能する。
コンタクトプラグ５１〜６７は、Ｗ等の導電材料からなる。配線７１〜７５は、Ｃｕ等の導電材料からなる。コンタクトプラグ５１〜６７と配線７１〜７５の材料は同じであってもよい。
〔第３の実施の形態〕
第３の実施の形態は、大活性領域中の活性領域の構成が第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
（半導体装置の構成）
図５Ａ（ａ）、（ｂ）、図５Ｂ（ｃ）は、第３の実施の形態に係る半導体装置３００の上面図である。
半導体装置３００は、半導体基板１と、半導体基板１上に形成された素子分離領域２と、素子分離領域２に分離された半導体基板１上の領域である活性領域８１〜８３と、活性領域８１、８２内に形成された不純物拡散領域８１ａ〜８１ｅ、８２ａ〜８２ｃと、半導体基板１上に形成された層間絶縁膜３と、層間絶縁膜３中に形成されたコンタクトプラグ９１〜９５およびゲート電極３１〜３４と、層間絶縁膜３上に形成された配線層絶縁膜４と、配線層絶縁膜４中に形成された配線１０１、１０２と、を有する。
なお、図５Ｂ（ｃ）においては層間絶縁膜３および配線層絶縁膜４の図示を省略し、図５Ａ（ｂ）においては層間絶縁膜３、配線層絶縁膜４および配線１０１、１０２の図示を省略し、図１Ａ（ａ）においては層間絶縁膜３、配線層絶縁膜４、配線１０１、１０２、コンタクトプラグ９１〜９５、ゲート電極３１〜３４、および不純物拡散領域８１ａ〜８１ｅ、８２ａ〜８２ｃの図示を省略する。
活性領域８１、８２の集合は、１つの大活性領域８０として機能する。大活性領域８０の輪郭８０ａの形状は、段差を含む複雑な形状、すなわち２つ以上の異なる面積の四角形を結合した形状である。活性領域８１、８２が素子分離領域２で分離されずに連続して形成された場合、すなわち輪郭８０ａと同じ形状の１つの活性領域が形成された場合、形状の複雑さに起因して活性領域中の応力分布のばらつきが大きくなる。
活性領域８１、８２の形状は、それぞれ長方形、正方形等の四角形であり、段差を含む複雑な形状、すなわち２つ以上の異なる面積の四角形を結合した形状ではない。そのため、活性領域８１、８２中の応力分布のばらつきは少なく、活性領域８１、８２が構成する大活性領域１０の応力分布のばらつきも少ない。つまり、大活性領域８０は複雑な形状を有するにもかかわらず、応力分布のばらつきが少ない。
活性領域８１は、第１の実施の形態の活性領域１１〜１４を結合させたものに相当する。活性領域８２は、第１の実施の形態の活性領域１５〜１６を結合させたものに相当する。活性領域８１、８２内には素子分離領域２が存在しないため、大活性領域８０の面積を第１の実施の形態の大活性領域１０の面積よりも小さくすることができる。すなわち、各活性領域が四角形からなるという条件を満たす範囲で、一部の活性領域を結合させ、大活性領域の面積を小さくすることができる。
活性領域８１内のゲート電極３１の外側、ゲート電極３１と３２の間、ゲート電極３２と３３の間、ゲート電極３３と３４の間、ゲート電極３４の外側には、不純物拡散領域８１ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅがそれぞれ形成される。活性領域８２内のゲート電極３１の外側、ゲート電極３１と３２の間、ゲート電極３２の外側には、不純物拡散領域８２ａ、８２ｂ、８２ｃがそれぞれ形成される。なお、活性領域８３内の不純物拡散領域の図示は省略する。
不純物拡散領域８１ａ〜８１ｅ、８２ａ〜８２ｃは、導電型不純物を含む領域であり、トランジスタのソース・ドレイン領域として機能する。
不純物拡散領域８１ａ〜８１ｅ、８２ａ〜８２ｃのうち、不純物拡散領域８１ａと８２ａ、不純物拡散領域８１ｂと８２ｂ、不純物拡散領域８１ｃと８２ｃは、素子分離領域２を挟んで向かい合い、電気的に接続される。
コンタクトプラグ９１の底部は不純物拡散領域８１ａ、８２ａに接し、コンタクトプラグ９１は不純物拡散領域８１ａと８２ａとを電気的に接続する。同様に、コンタクトプラグ９２は不純物拡散領域８１ｂと８２ｂとを電気的に接続する。コンタクトプラグ９３は不純物拡散領域８１ｃと８２ｃとを電気的に接続する。なお、活性領域８３上のコンタクトプラグの図示は省略する。
配線１０１は、コンタクトプラグ９１、９３、９５に接続され、コンタクトプラグ９２、９４に接続されない。
配線１０２は、コンタクトプラグ９２、９４に接続され、コンタクトプラグ９１、９３、９５に接続されない。
すなわち、不純物拡散領域８１ａ、８１ｃ、８１ｅ、８２ａ、８２ｃは、コンタクトプラグ９１、９３、９５、および配線１０１を介して電気的に接続され、同電位に設定される。また、不純物拡散領域８１ｂ、８１ｄ、８２ｂは、コンタクトプラグ９２、９４、および配線１０２を介して電気的に接続され、同電位に設定される。不純物拡散領域８１ａ、８１ｃ、８１ｅ、８２ａ、８２ｃと不純物拡散領域８１ｂ、８１ｄ、８２ｂの一方が大活性領域８０内のトランジスタのソース領域として機能し、他方がドレイン領域として機能する。このような構成により、活性領域８１、８２の集合は、１つの大活性領域８０として機能する。
コンタクトプラグ９１〜９５は、Ｗ等の導電材料からなる。配線１０１、１０２は、Ｃｕ等の導電材料からなる。コンタクトプラグ９１〜９５と配線１０１、１０２の材料は同じであってもよい。
〔第４の実施の形態〕
第４の実施の形態は、大活性領域とそれに隣接する活性領域の分離に電位が固定されたダミーゲート電極を用いる点において第３の実施の形態と異なる。なお、第３の実施の形態と同様の点については説明を省略または簡略化する。
（半導体装置の構成）
図６Ａ（ａ）、（ｂ）、図６Ｂ（ｃ）は、第４の実施の形態に係る半導体装置４００の上面図である。
半導体装置４００は、半導体基板１と、半導体基板１上に形成された素子分離領域２と、素子分離領域２に分離された半導体基板１上の領域である活性領域１１１、１１４と、活性領域１１１、１１４内に形成された不純物拡散領域１１１ａ〜１１１ｅ、１１２ａ〜１１２ｃと、半導体基板１上に形成された層間絶縁膜３と、層間絶縁膜３中に形成されたコンタクトプラグ１２１〜１２５、ゲート電極１３１〜１３４、およびダミーゲート電極１３５と、層間絶縁膜３上に形成された配線層絶縁膜４と、配線層絶縁膜４中に形成された配線１４１、１４２と、を有する。
なお、図６Ｂ（ｃ）においては層間絶縁膜３および配線層絶縁膜４の図示を省略し、図６Ａ（ｂ）においては層間絶縁膜３、配線層絶縁膜４および配線１４１、１４２の図示を省略し、図１Ａ（ａ）においては層間絶縁膜３、配線層絶縁膜４、配線１４１、１４２、コンタクトプラグ１２１〜１２５、ゲート電極１３１〜１３４、ダミーゲート電極１３５、および不純物拡散領域１１１ａ〜１１１ｅ、１１２ａ〜１１２ｃの図示を省略する。
活性領域１１４は、活性領域１１２と１１３を含む。活性領域１１２と１１３は、素子分離領域２により分割されない連続した領域であるが、ダミーゲート電極１３５により電気的に絶縁されるため、分離された２つの活性領域として機能する。
ダミーゲート電極１３５は、ゲート絶縁膜を介して活性領域１１４内の活性領域１１２と１１３の境界上に形成される。ダミーゲート電極１３５は、電位が固定された電極（例えば、活性領域１１２と１１３がｎ型である場合は０Ｖに固定される）であり、常に閉じたゲートとして機能する。
活性領域１１２、１１３をダミーゲート電極１３５により分離することにより、素子分離領域２により分離する場合よりも面積を小さくすることができる。
活性領域１１１、１１２の集合は、１つの大活性領域１１０として機能する。大活性領域１１０の輪郭１１０ａの形状は、段差を含む複雑な形状、すなわち２つ以上の異なる面積の四角形を結合した形状である。活性領域１１１、１１２が素子分離領域２で分離されずに連続して形成された場合、すなわち輪郭１１０ａと同じ形状の１つの活性領域が形成された場合、形状の複雑さに起因して活性領域中の応力分布のばらつきが大きくなる。
活性領域１１１、１１４の形状は、それぞれ長方形、正方形等の四角形であり、段差を含む複雑な形状、すなわち２つ以上の異なる面積の四角形を結合した形状ではない。そのため、活性領域１１１、１１４中の応力分布のばらつきは少なく、活性領域１１１、１１２が構成する大活性領域１１０の応力分布のばらつきも少ない。つまり、大活性領域１１０は複雑な形状を有するにもかかわらず、応力分布のばらつきが少ない。
活性領域１１１内のゲート電極１３１の外側、ゲート電極１３１と１３２の間、ゲート電極１３２と１３３の間、ゲート電極１３３と１３４の間、ゲート電極１３４の外側には、不純物拡散領域１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅがそれぞれ形成される。活性領域１１２内のゲート電極１３１の外側、ゲート電極１３１と１３２の間、ゲート電極１３２の外側には、不純物拡散領域１１２ａ、１１２ｂ、１１２ｃがそれぞれ形成される。なお、活性領域１１３内の不純物拡散領域の図示は省略する。
不純物拡散領域１１１ａ〜１１１ｅ、１１２ａ〜１１２ｃは、導電型不純物を含む領域であり、トランジスタのソース・ドレイン領域として機能する。
不純物拡散領域１１１ａ〜１１１ｅ、１１２ａ〜１１２ｃのうち、不純物拡散領域１１１ａと１１２ａ、不純物拡散領域１１１ｂと１１２ｂ、不純物拡散領域１１１ｃと１１２ｃは、素子分離領域２を挟んで向かい合い、電気的に接続される。
コンタクトプラグ１２１の底部は不純物拡散領域１１１ａ、１１２ａに接し、コンタクトプラグ１２１は不純物拡散領域１１１ａと１１２ａとを電気的に接続する。同様に、コンタクトプラグ１２２は不純物拡散領域１１１ｂと１１２ｂとを電気的に接続する。コンタクトプラグ１２３は不純物拡散領域１１１ｃと１１２ｃとを電気的に接続する。なお、活性領域１１３上のコンタクトプラグの図示は省略する。
配線１４１は、コンタクトプラグ１２１、１２３、１２５に接続され、コンタクトプラグ１２２、１２４に接続されない。
配線１４２は、コンタクトプラグ１２２、１２４に接続され、コンタクトプラグ１２１、１２３、１２５に接続されない。
すなわち、不純物拡散領域１１１ａ、１１１ｃ、１１１ｅ、１１２ａ、１１２ｃは、コンタクトプラグ１２１、１２３、１２５、および配線１４１を介して電気的に接続され、同電位に設定される。また、不純物拡散領域１１１ｂ、１１１ｄ、１１２ｂは、コンタクトプラグ１２２、１２４、および配線１４２を介して電気的に接続され、同電位に設定される。不純物拡散領域１１１ａ、１１１ｃ、１１１ｅ、１１２ａ、１１２ｃと不純物拡散領域１１１ｂ、１１１ｄ、１１２ｂの一方が大活性領域１１０内のトランジスタのソース領域として機能し、他方がドレイン領域として機能する。このような構成により、活性領域１１１、１１２の集合は、１つの大活性領域１１０として機能する。
コンタクトプラグ１２１〜１２５は、Ｗ等の導電材料からなる。配線１４１、１４２は、Ｃｕ等の導電材料からなる。コンタクトプラグ１２１〜１２５と配線１４１、１４２の材料は同じであってもよい。
（実施の形態の効果）
第１〜４の実施の形態によれば、
トランジスタのチャネル幅を確保しつつ回路の面積を小さくするために複雑な形状の大活性領域を形成する場合であっても、四角形の活性領域の集合で大活性領域を構成することにより、大活性領域内の応力分布のばらつきを抑えることができる。
また、大活性領域を構成する活性領域の各々は四角形という単純な形状を有するため、これらを精度よく形成することができる。
〔他の実施の形態〕
本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、活性領域、コンタクトプラグ、配線等の各部材の形状、大きさ、個数、配置等は上述のものに限定されない。
また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。例えば、第３の実施の形態または第４の実施の形態を第２の実施の形態と組み合わせてもよい。
１００、２００、３００、４００ 半導体装置、 １０、８０、１１０ 大活性領域、 １０ａ、８０ａ、１１０ａ 輪郭、 １１〜１６、８１、８２、１１１、１１２ 活性領域、 １１ａ〜１６ａ、１１ｂ〜１６ｂ、８１ａ〜８１ｅ、８２ａ〜８２ｃ、１１１ａ〜１１１ｅ、１１２ａ〜１１２ｃ 不純物拡散領域、 ２１〜２８、５１〜６７、９１〜９５、１２１〜１２５、 コンタクトプラグ、 ４１、４２、７１〜７５、１０１、１０２、１４１、１４２ 配線

Claims (5)

  1. 素子分離領域を有する基板と、
    前記素子分離領域に分離された、不純物拡散領域を有する前記基板上の複数の四角形の活性領域と、
    前記複数の活性領域の集合からなり、段差を含む輪郭形状を有する大活性領域と、
    を有し、
    前記複数の活性領域の前記不純物拡散領域のうち、前記素子分離領域を挟んで向かい合う不純物拡散領域は、電気的に接続される半導体装置。
  2. 前記素子分離領域を挟んで向かい合う前記不純物拡散領域のうち、少なくとも１組の向かい合う不純物拡散領域は、それらの両方に底部が接する少なくとも１つの第１のコンタクトプラグにより接続される、
    請求項１に記載の半導体装置。
  3. 前記素子分離領域を挟んで向かい合う前記不純物拡散領域のうち、少なくとも１組の向かい合う不純物拡散領域は、それぞれに接続された第２のコンタクトプラグおよび前記第２のコンタクトプラグを接続する上層配線により接続される、
    請求項１または２に記載の半導体装置。
  4. 前記複数の活性領域は、同じ形状および同じ面積を有する、
    請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記複数の活性領域は、前記大活性領域に隣接する前記大活性領域に含まれない第１の活性領域と連続する第２の活性領域を含み、
    前記第１の活性領域と前記第２の活性領域は、電位が固定されたダミーゲート電極により電気的に分離される、
    請求項１〜４のいずれか１つに記載の半導体装置。
JP2010209224A 2010-09-17 2010-09-17 半導体装置 Pending JP2012064854A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010209224A JP2012064854A (ja) 2010-09-17 2010-09-17 半導体装置
US13/053,401 US20120068274A1 (en) 2010-09-17 2011-03-22 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010209224A JP2012064854A (ja) 2010-09-17 2010-09-17 半導体装置

Publications (1)

Publication Number Publication Date
JP2012064854A true JP2012064854A (ja) 2012-03-29

Family

ID=45816981

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010209224A Pending JP2012064854A (ja) 2010-09-17 2010-09-17 半導体装置

Country Status (2)

Country Link
US (1) US20120068274A1 (ja)
JP (1) JP2012064854A (ja)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02268464A (ja) * 1989-04-10 1990-11-02 Nissan Motor Co Ltd ゲートアレイの基本セル
JPH0471270A (ja) * 1990-07-12 1992-03-05 Kawasaki Steel Corp 配線パターンのレイアウト方法
JPH07307448A (ja) * 1994-03-15 1995-11-21 Toshiba Corp 半導体集積回路装置の設計方法
JPH09289251A (ja) * 1996-04-23 1997-11-04 Matsushita Electric Ind Co Ltd 半導体集積回路のレイアウト構造およびその検証方法
JP2000114262A (ja) * 1998-10-05 2000-04-21 Toshiba Corp 半導体装置及びその製造方法
JP2006005103A (ja) * 2004-06-16 2006-01-05 Matsushita Electric Ind Co Ltd 標準セル、標準セルライブラリおよび半導体集積回路
JP2006179555A (ja) * 2004-12-21 2006-07-06 Sanyo Electric Co Ltd 半導体回路装置およびその設計方法
JP2009188223A (ja) * 2008-02-07 2009-08-20 Seiko Instruments Inc 半導体装置
JP2010021469A (ja) * 2008-07-14 2010-01-28 Nec Electronics Corp 半導体集積回路

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4786613A (en) * 1987-02-24 1988-11-22 International Business Machines Corporation Method of combining gate array and standard cell circuits on a common semiconductor chip
JPH02177457A (ja) * 1988-12-28 1990-07-10 Hitachi Ltd 半導体装置
EP0488801B1 (en) * 1990-11-30 1998-02-04 Sharp Kabushiki Kaisha Thin-film semiconductor device
JP3355817B2 (ja) * 1994-10-20 2002-12-09 株式会社デンソー 半導体装置
TW392307B (en) * 1998-01-13 2000-06-01 Mitsubishi Electric Corp A method of the manufacture and the setup of the semiconductor apparatus
JP2001044294A (ja) * 1999-08-02 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7109558B2 (en) * 2001-06-06 2006-09-19 Denso Corporation Power MOS transistor having capability for setting substrate potential independently of source potential
JP4132936B2 (ja) * 2002-04-16 2008-08-13 富士通株式会社 半導体装置の製造方法
KR100493059B1 (ko) * 2003-04-18 2005-06-02 삼성전자주식회사 게이트 캐패시턴스를 감소시킬 수 있는 트랜지스터
JP4504633B2 (ja) * 2003-05-29 2010-07-14 パナソニック株式会社 半導体集積回路装置
JP2005243928A (ja) * 2004-02-26 2005-09-08 Fujitsu Ltd トレンチアイソレーションで分離されたトランジスタ対を有する半導体装置
JP2006190727A (ja) * 2005-01-04 2006-07-20 Renesas Technology Corp 半導体集積回路
US7402874B2 (en) * 2005-04-29 2008-07-22 Texas Instruments Incorporated One time programmable EPROM fabrication in STI CMOS technology
US7294892B2 (en) * 2005-05-27 2007-11-13 Faraday Technology Corp. Multi-transistor layout capable of saving area
US7719058B2 (en) * 2005-10-12 2010-05-18 Seliskar John J Mixed-signal semiconductor platform incorporating fully-depleted castellated-gate MOSFET device and method of manufacture thereof
CN101341591B (zh) * 2005-12-19 2013-01-02 富士通株式会社 半导体器件及该半导体器件的制造方法
JP2007335808A (ja) * 2006-06-19 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置
KR100806339B1 (ko) * 2006-10-11 2008-02-27 삼성전자주식회사 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법
US7759734B2 (en) * 2008-03-07 2010-07-20 United Microelectronics Corp. Semiconductor device
US8258572B2 (en) * 2009-12-07 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with FinFETs having multiple fins
US8390078B2 (en) * 2010-06-10 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Quadrangle MOS transistors
KR101718981B1 (ko) * 2010-06-30 2017-03-23 삼성전자주식회사 콘택 플러그를 포함하는 반도체 소자

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02268464A (ja) * 1989-04-10 1990-11-02 Nissan Motor Co Ltd ゲートアレイの基本セル
JPH0471270A (ja) * 1990-07-12 1992-03-05 Kawasaki Steel Corp 配線パターンのレイアウト方法
JPH07307448A (ja) * 1994-03-15 1995-11-21 Toshiba Corp 半導体集積回路装置の設計方法
JPH09289251A (ja) * 1996-04-23 1997-11-04 Matsushita Electric Ind Co Ltd 半導体集積回路のレイアウト構造およびその検証方法
JP2000114262A (ja) * 1998-10-05 2000-04-21 Toshiba Corp 半導体装置及びその製造方法
JP2006005103A (ja) * 2004-06-16 2006-01-05 Matsushita Electric Ind Co Ltd 標準セル、標準セルライブラリおよび半導体集積回路
JP2006179555A (ja) * 2004-12-21 2006-07-06 Sanyo Electric Co Ltd 半導体回路装置およびその設計方法
JP2009188223A (ja) * 2008-02-07 2009-08-20 Seiko Instruments Inc 半導体装置
JP2010021469A (ja) * 2008-07-14 2010-01-28 Nec Electronics Corp 半導体集積回路

Also Published As

Publication number Publication date
US20120068274A1 (en) 2012-03-22

Similar Documents

Publication Publication Date Title
TWI743566B (zh) 半導體裝置
US11784188B2 (en) Semiconductor integrated circuit device
US9660022B2 (en) Semiconductive device with a single diffusion break and method of fabricating the same
CN104377200B (zh) 半导体器件及其制造方法
CN104157604B (zh) 用于集成电路产品的密集封装的标准单元及其制法
TWI697051B (zh) 雙載子接面電晶體
WO2015029280A1 (ja) 半導体集積回路装置
KR950021600A (ko) 반도체 집적회로장치 및 그 제조방법
KR101547390B1 (ko) 케스케이드 ｍｏｓ 트랜지스터를 포함하는 반도체 장치
JP2008211215A (ja) マルチフィンガートランジスタ
TW202023938A (zh) 二極體
WO2014181819A1 (ja) 半導体装置
JP2005251896A (ja) 半導体装置及びその製造方法
CN109872992A (zh) 具有鳍状结构的半导体装置
JP2012064854A (ja) 半導体装置
JP2011199034A (ja) 半導体装置
TW201417229A (zh) 電晶體佈局裝置
JP5755757B2 (ja) 半導体装置
KR20210075471A (ko) 반도체 장치
KR102544806B1 (ko) 트랜지스터 구조 및 관련 인버터
US9899365B1 (en) Layout of semiconductor device
WO2021065590A1 (ja) 半導体集積回路装置および半導体集積回路装置の製造方法
JPH0122736B2 (ja)
JPH0582637A (ja) 半導体装置
JPH02272772A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120810

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121012

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130405