CN104377200B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了半导体器件及其制造方法。形成从半导体衬底的主表面在半导体衬底的内部延伸的第一凹部。在主表面之上、第一凹部的侧壁和底壁之上形成绝缘膜，以便覆盖元件并且在第一凹部内形成带盖的中空。在绝缘膜内形成第一孔部分，以便从绝缘膜的上表面到达第一凹部内的中空，并且到达第一凹部的底壁上的半导体衬底，而保留第一凹部的侧壁之上的绝缘膜。形成从绝缘膜的上表面到达导电部分的第二孔部分。以相同的蚀刻处理形成第一孔部分和第二孔部分。

Description

半导体器件及其制造方法
相关申请的交叉引用
通过引用将提交于2013年8月12日的日本专利申请No.2013-167690的公开完整结合在此，包括其说明书、附图和摘要。
背景技术
本发明涉及半导体器件及其制造方法，并且具体地涉及具有凹部的半导体器件及其制造方法。
相关技术的描述
在半导体衬底的彼此相对的一对主表面的一个(上侧)主表面侧上，可以形成用于取得上述主表面对的另一个(下侧)主表面侧的电位的深槽(凹部)。这种用于提取半导体衬底的电位的深凹部可被称为衬底电极或者衬底接触件。例如，在日本专利待审公开No.2008-130829(专利文献1)、国际专利申请No.2008-511981的国家公布(专利文献2)、日本专利待审公开No.05-29603(专利文献3)、日本专利待审公开No.62-213121(专利文献4)和日本专利待审公开No.2003-218356(专利文献5)中公开了上述衬底电极。
此外，例如，在日本专利待审公开No.11-45890(专利文献6)中，公开了出于将形成在半导体衬底上的元件与半导体衬底上的其它区域电分离的目的，在半导体衬底的主表面对的一个(上侧)主表面内以深凹部形成器件隔离凹部的技术。
为了形成上述专利文件中所示的深凹部，在很多情况下需要长时间热处理，并且制造成本会增加。
另外，除了在形成半导体器件时形成上述深凹部的处理之外，通常可能需要，例如，在半导体衬底的上述一个主表面侧上形成用于从半导体器件拉出电极的凹部的处理，所述凹部比上述的深凹部浅。在所有上述专利文件中，形成深凹部的处理和形成浅凹部的处理被作为分开的处理进行处理。在这种情况下，因为处理变得复杂，并且形成所述凹部所需的掩模的数目增加，制造成本会上升。
从本说明书的描述和附图将明了其它目的和新的特征。
发明内容
一种用于制造一个实施例的半导体器件的方法包括下面的处理。首先，形成元件，该元件具有位于半导体衬底的主表面处的导电部分。形成从上述主表面在所述半导体衬底内部延伸的第一凹部。在所述主表面之上、所述第一凹部的侧壁和底壁之上形成绝缘膜，以便覆盖上述元件，并在所述第一凹部内形成带盖的中空(capped hollow)。在所述绝缘膜内形成第一孔部分，以便从上述绝缘膜的上表面到达所述第一凹部内的所述中空，并且到达所述第一凹部的底壁上的半导体衬底，而保留所述第一凹部的侧壁之上的绝缘膜。形成从上述绝缘膜的上表面到达所述导电部分的第二孔部分。以相同的蚀刻处理形成上述第一孔部分和第二孔部分。
另一个实施例的半导体器件包括下面的配置。上述半导体器件包括:具有第一凹部的半导体衬底；具有导电区域的元件；和绝缘膜，该绝缘膜被形成在主表面之上以便覆盖所述元件，并且被形成为暴露所述第一凹部的第一底壁上的半导体衬底。形成从所述绝缘膜的上表面通过所述第一凹部的内部到达所述第一凹部的底壁的第一孔部分，并形成从所述绝缘膜的上表面到达所述导电区域的第二孔部分。所述半导体器件包括:形成在所述第一孔部分内的第一导电层；和形成在所述第二孔部分内的第二导电层。所述第一导电层和第二导电层包括相同的材料。
根据关于一个实施例和另一个实施例的半导体器件及其制造方法，可以通过减少的处理次数、处理时间和制造成本，提供具有第一凹部的半导体器件。
附图说明
图1是示出了第一实施例中的芯片状态下的半导体器件的配置的示意平面图；
图2是一个部分截断立体图，示出了图1所示的元件形成区域在平面图内由凹部围绕；
图3是沿着图1的线III-III的部分中的示意截面图，示出了第一实施例中的芯片状态下的半导体器件的配置；
图4是详细示出在图3的每一个区域内形成的元件等等的方面的示意截面图；
图5是示出了用于制造第一实施例中的半导体器件的方法的第一处理的示意截面图；
图6是示出了用于制造第一实施例中的半导体器件的方法的第二处理的示意截面图；
图7是示出了用于制造第一实施例中的半导体器件的方法的第三处理的示意截面图；
图8是示出了用于制造第一实施例中的半导体器件的方法的第四处理的示意截面图；
图9是示出了用于制造第一实施例中的半导体器件的方法的第五处理的示意截面图；
图10是示出了用于制造第一实施例中的半导体器件的方法的第六处理的示意截面图；
图11是示出了用于制造第一实施例中的半导体器件的方法的第七处理的示意截面图；
图12是示出了用于制造第一实施例的半导体器件的方法的第八处理的示意截面图；
图13是示出了用于制造第一实施例中的半导体器件的方法的第九处理的示意截面图；
图14是示出了用于制造第一实施例中的半导体器件的方法的第十处理的示意截面图；
图15是示出了用于制造第一实施例的半导体器件的方法的第十一处理的示意截面图；
图16是示出了用于制造第一实施例中的半导体器件的方法的第十二处理的示意截面图；
图17是沿着图1的线III-III的部分中的示意截面图，示出了第一实施例的比较例中的芯片状态下的半导体器件的配置；
图18A是示出了第一实施例中的衬底接触件的配置和尺寸的示意立体图，并且图18B是示出了比较例中的衬底接触件的配置和尺寸的示意立体图；
图19是类似于沿着图1的线III-III的部分的部分中的示意截面图，示出了第二实施例中的芯片状态下的半导体器件的配置；
图20是类似于沿着图1的线III-III的部分的部分中的示意截面图，示出了第二实施例的比较例中的芯片状态下的半导体器件的配置；
图21是类似于沿着图1的线III-III的部分的部分中的示意截面图，示出了第三实施例中的芯片状态下的半导体器件的配置；
图22是类似于沿着图1的线III-III的部分的部分中的示意截面图，示出了第三实施例的比较例中的芯片状态下的半导体器件的配置；
图23是示出了第四实施例中的芯片状态下的半导体器件的配置的示意平面图；
图24是沿着图23的线XXIV-XXIV的部分中的示意截面图，示出了第四实施例中的芯片状态下的半导体器件的配置；以及
图25是详细示出了在图24的每一个区域内形成的元件等的方面的示意截面图。
具体实施方式
以下，将基于附图解释一个实施例。
(第一实施例)
首先，使用图1和2，将解释本实施例的半导体器件的半导体衬底的主表面上的每一个元件形成区域的布置。
参考图1，本实施例的半导体器件，例如，在半导体芯片CHP内的半导体衬底SUB的主表面上具有:逻辑部分LG，作为CMOS(互补MOS)晶体管区域，其中集成了低压CMOS晶体管；和输出驱动器部分HV，作为使用高电压元件的高电压MOS晶体管区域。在上述半导体器件中，作为一个例子，一个逻辑部分LG和三个输出驱动器部分HV在平面图内被布置为矩阵形式。
衬底电极区域被布置在布置有逻辑部分LG和输出驱动器部分HV的区域的外部(例如，比较靠近半导体芯片CHP的外边缘的区域)，并且衬底接触件SCN被形成在所述衬底电极区域内。然而，形成衬底接触件SCN的位置不限于半导体芯片CHP的外边缘侧，并且它们可被设置在任意的位置。例如，可以在半导体芯片CHP的中心形成衬底接触件SCN。
参考图1和2，在平面图内，元件形成区域DFR(如逻辑部分LG或者输出驱动器部分HV)被元件隔离区域DTR(如在具有高纵横比的凹部内具有绝缘膜的所谓的DTI(深沟隔离)结构)围绕。元件隔离区域DTR被形成在半导体衬底SUB的主表面上。
接着，将使用图3解释上述半导体器件的截面配置。
参考图3，半导体衬底SUB具有，例如，P型杂质区域PSB、P型外延层PE1、N型隐埋层NBL和P型外延层PE2被以这样的顺序堆叠的配置。
P型杂质区域PSB是具有比较高的P型(第一导电类型)杂质浓度的衬底区域(如p+区域)，并且被形成在与半导体衬底的其上形成CMOS晶体管等的主表面相距最远的区域内(图3的半导体衬底SUB的最低区域)。
N型隐埋层NBL(隐埋区域)是N型杂质区域，其被形成为在半导体衬底SUB内位于比P型杂质区域PSB更靠近其上形成CMOS晶体管等的主表面的一侧(图3中的上侧)，该N型杂质区域具有中等N型(第二导电类型)杂质浓度。P型外延层PE1和PE2是具有比较低的P型杂质浓度的p-区域。
构成半导体衬底SUB的这些相应层全部被形成为包含N型或者P型导电杂质的半导体区域。同时，在平面图内，上述相应的区域(P型杂质区域PSB、P型外延层PE1、N型隐埋层NBL和P型外延层PE2)被形成在半导体衬底SUB的整个表面上。然而，此处整个表面意指半导体衬底SUB的平面图内除了形成元件隔离区域DTR、衬底接触件SCN等等的区域之外的整个区域。
N型晶体管和P型晶体管两者可被作为逻辑部分LG形成在CMOS晶体管区域内，以及作为输出驱动器部分HV形成在高电压MOS晶体管区域内。为此，如图3所示，可以在形成P型外延层PE2的区域内形成高电压N型阱区域HNW，或者例如，可以取代高电压N型阱区域HNW，形成未示出的P型阱区域。可替换地，可以形成N型阱区域和P型阱区域两者。
围绕作为逻辑部分LG的CMOS晶体管区域和作为输出驱动器部分HV的高电压MOS晶体管区域的元件隔离区域DTR具有这样的配置，其中在凹部TI内形成绝缘膜II1和中空AG。特别地，形成凹部TI以便在半导体衬底SUB内部从半导体衬底SUB的主表面(在与接触N型隐埋层NBL的P型外延层PE2的主表面相反侧上的主表面)延伸，并且在垂直于半导体衬底SUB的主表面的方向(堆叠外延层PE1等的方向)上延伸。绝缘膜II1形成在凹部TI的侧壁和底壁上，并且中空AG(如在其中不布置绝缘膜II1的空隙(空泡(bubble)))被形成在凹部TI内以绝缘膜II1围绕的区域内。
衬底电极区域的衬底接触件SCN具有这样的配置，其中绝缘膜II1和衬底接触件导电层CDL被形成在凹部TI内部。特别地，绝缘膜II1被形成在凹部TI的侧壁上，并且凹部TI内的以绝缘膜II1围绕的区域被填充以衬底接触件导电层CDL。衬底接触件导电层CDL沿着凹部TI延伸的方向延伸，并且被形成为到达凹部TI的底壁。
绝缘膜II1被形成为在半导体衬底SUB(P型外延层PE2)的主表面内覆盖层间绝缘膜II的上表面，层间绝缘膜II覆盖形成元件隔离区域DTR、衬底接触件SCN和插头导电层PL1(在CMOS晶体管区域内等等)的区域之外的区域。这个绝缘膜II1被形成为从层间绝缘膜II的上表面之上的区域一直延续到凹部TI的内部。此处，凹部TI的内部意指构成元件隔离区域DTR的凹部TI的侧壁和底壁以及构成衬底接触件SCN的凹部TI的侧壁之上的部分。
在半导体衬底SUB内部，元件隔离区域DTR和衬底接触件SCN的凹部TI被形成为从P型外延层PE2的一个主表面穿过P型外延层PE2、N型隐埋层NBL和P型外延层PE1，并且到达P型杂质区域PSB的内部。然而，凹部TI不限于这个方面，并且例如它可以具有穿过P型外延层PE2、N型隐埋层NBL和P型外延层PE1，并且从而延伸到P型外延层PE1的最低部分(只要不进入P型杂质区域PSB的内部)的方面。然而，凹部TI优选地被形成为穿过N型隐埋层NBL到达P型杂质区域PSB。
同时，如后面将记载的，布线层ICL1被形成为覆盖衬底接触件SCN的衬底接触件导电层CDL和插头导电层PL1，并且被电耦接到这些层。
接着，通过使用图4，将更详细地解释图3的CMOS晶体管区域和高电压MOS晶体管区域的配置。
参考图4，包括在半导体芯片CHP内的半导体衬底SUB被以：P型杂质区域PSB；P型外延层PE1；N型隐埋层NBL；和P型外延层PE2形成(如上所述)，并且所有这些都是包含导电杂质的半导体区域。即，半导体衬底SUB仅包括半导体区域。
此处，半导体衬底SUB"仅包括半导体区域"意指体半导体衬底，而不包括其间夹着绝缘膜的衬底，诸如SOI(绝缘体上的硅)衬底。然而，可以在这种"半导体衬底"上形成器件隔离绝缘膜，诸如LOCOS(硅的局部氧化)和STI(浅沟隔离)。
因此，在不穿过具有绝缘性能的区域的情况下形成元件隔离区域DTR的凹部TI等等。然而，如后面所提到的，半导体衬底SUB还可以包括P型隐埋层。
例如，CMOS晶体管被形成在CMOS晶体管区域内，并且该CMOS晶体管具有这样的配置，其中图4左侧上的NMOS晶体管和右侧上的PMOS晶体管被彼此组合在一起。即，分别地，CMOS晶体管区域具有形成NMOS晶体管的NMOS区域和形成PMOS晶体管的PMOS区域，并且NMOS晶体管被形成在NMOS区域内，以及PMOS晶体管被形成在PMOS区域内。同时，此处，在用作逻辑电路的CMOS晶体管当中，作为一个例子示出了电耦接到其它半导体器件的用作输入/输出电路(I/O电路)的NMOS晶体管和PMOS晶体管。
NMOS晶体管主要具有:形成在P型外延层PE2处的P型阱区域PWR；作为源区或者漏区的n+区域NR(导电区域)；栅极绝缘膜GI；栅电极层GE；和侧壁绝缘膜SW。PMOS晶体管主要具有:形成在P型外延层PE2处的N型阱区域NWR；作为源区或者漏区的p+区域PR(导电区域)；栅极绝缘膜GI；栅电极层GE；和侧壁绝缘膜SW。
在高电压MOS晶体管区域内，形成可以经得起在高电压下使用的高电压MOS晶体管。该高电压MOS晶体管主要具有:N型阱区域NWR；N型偏移区域NOR；P型阱区域PWR；作为源区或者漏区的n+区域NR和p+区域PR(导电区域)；栅极绝缘膜GI；栅电极层GE；和侧壁绝缘膜SW。如上所述，诸如NMOS晶体管的元件被形成为在半导体衬底SUB的主表面处具有导电区域。
同时，虽然在图4中构成CMOS晶体管和高电压MOS晶体管的P型阱区域PWR和N型阱区域NWR被形成在P型外延层PE2处，它们可以被形成在图3所示的高电压N型阱区域HNW处。另外，虽然在本实施例中，优选地在n+区域NR、p+区域PR和栅电极层GE的相应表面之上形成硅化钴层SC，但可以省略硅化钴层SC。此外，虽然优选地还在栅电极层GE等等的硅化钴层SC之上形成氮化物膜NF，也可以省略该氮化物膜NF。
为了电分离NMOS晶体管和PMOS晶体管组(作为在图4的CMOS晶体管区域内形成的CMOS晶体管)，在NMOS晶体管和PMOS晶体管之间在半导体衬底SUB的主表面上形成隐埋绝缘膜BIL。隐埋绝缘膜BIL具有这样的配置，在该配置中，被有选择地形成在半导体衬底SUB的主表面内的凹部的内部被填充以绝缘膜(例如，氧化硅膜)。
还在高电压MOS晶体管的某些区域内形成类似的隐埋绝缘膜BIL。另外，从外部平面地围绕CMOS晶体管(区域)和高电压MOS晶体管(区域)的元件隔离区域DTR穿过在半导体衬底SUB的主表面上形成的隐埋绝缘膜BIL，以便将CMOS晶体管(区域)和高电压MOS晶体管(区域)与它们的外部区域电分离，并且元件隔离区域DTR将隐埋绝缘膜BIL划分为左右两个部分。此外，衬底接触件SCN也穿过形成在半导体衬底SUB的主表面上的隐埋绝缘膜BIL，并且将隐埋绝缘膜BIL划分为左右两个部分。
例如，在半导体衬底SUB(P型外延层PE2)的、在其上形成元件隔离区域DTR的主表面上形成包括氧化硅膜的层间绝缘膜II，以便覆盖CMOS晶体管和高电压MOS晶体管。例如，包括氧化硅膜的层间绝缘膜II1(绝缘膜)被形成为覆盖层间绝缘膜II的上表面。该层间绝缘膜II1被形成为以与层间绝缘膜II相同的方式覆盖CMOS晶体管和高电压MOS晶体管(元件)，并且被形成为还在CMOS晶体管区域和高电压MOS晶体管区域的平面图中的外侧覆盖半导体衬底SUB的主表面上形成的元件隔离区域DTR的侧壁和底壁。
被形成为从半导体衬底SUB的主表面延伸到内部的凹部TI具有:构成衬底电极区域内的衬底接触件SCN的第一凹部TI；构成元件隔离区域DTR的第二凹部TI，元件隔离区域DTR被形成为在平面图中从外部围绕CMOS晶体管区域和高电压MOS晶体管区域，第二凹部TI不同于第一凹部。第一凹部TI和第二凹部TI两者被形成为从半导体衬底SUB的主表面延伸到内部。
在半导体衬底SUB的主表面之上形成的层间绝缘膜II1被形成为填充凹部TI的内部的一部分，所述凹部TI构成形成在半导体衬底SUB的主表面上的元件隔离区域DTR。然而，层间绝缘膜II1不完全地填充构成元件隔离区域DTR的凹部TI的内部，而是部分地填充它。为此，在构成元件隔离区域DTR的凹部TI内部形成带盖的中空AG。结果，在元件隔离区域DTR中，具体地，凹部TI内部的侧壁和底壁被形成为被以层间绝缘膜II1覆盖。层间绝缘膜II1优选地覆盖构成元件隔离区域DTR的凹部TI的整个侧壁和底壁。
元件隔离区域DTR内的中空AG沿着凹部TI延伸的方向(图4的垂直方向)延伸，并且具有比凹部TI的长度(在图4的垂直方向上)短的长度，以及比凹部TI的宽度(在图4的水平方向上)窄的宽度。然而，中空AG优选地具有对于图4的垂直方向来说比较接近凹部TI的长度的长度。换言之，中空AG优选地从靠近半导体衬底SUB(P型外延层PE2)的主表面的区域延伸到靠近凹部TI的底壁的区域。
另外，在图4中，中空AG被优选地形成为上部的宽度比下部的宽度窄。即，虽然在图3中，中空AG整个被示出为具有大体恒定的宽度，实际上，中空AG优选地具有图4所示的锥形形状。具有锥形形状的中空AG的上端带有盖子，并且中空AG被形成为空泡，其外围被以层间绝缘膜II1围绕。
另外，在衬底电极区域的衬底接触件SCN内，以与元件隔离区域DTR相同的方式，凹部TI被形成为在图4的垂直方向上从半导体衬底SUB的一个主表面(接触层间绝缘膜II1的主表面)延伸到与元件隔离区域DTR的凹部TI的底面近似相同的深度(例如，在P型杂质区域PSB内)。
在半导体衬底SUB的主表面之上形成的层间绝缘膜II1被形成为填充构成形成在半导体衬底SUB的主表面上的衬底接触件SCN的第一凹部TI的内部的一部分。虽然该层间绝缘膜II1被形成为覆盖第一凹部TI的侧壁，但是层间绝缘膜II1被形成为在凹部TI的底壁上暴露半导体衬底SUB，而不覆盖其底壁的至少一部分(例如，中心部分)。层间绝缘膜II1优选地覆盖构成衬底接触件SCN的第一凹部TI的整个侧壁。
作为第一导电层的衬底接触件导电层CDL被形成为从层间绝缘膜II1的一个主表面(接触半导体衬底SUB的主表面的相反侧上的主表面)到达凹部TI的底壁，所述第一导电层以凹部TI在衬底接触件SCN的第一凹部TI的内部(例如，在凹部TI内由绝缘膜II1围绕的中心部分)延伸的方向(图4的垂直方向)延伸。换言之，衬底接触件SCN的衬底接触件导电层CDL被形成为填充在层间绝缘膜II1的某些区域内以及凹部TI内形成的接触孔CH1A的内部，接触孔CH1A类似于上述元件隔离区域DTR的中空AG。
另外，布线层ICL1被形成在层间绝缘膜II1的、在其中形成衬底接触件SCN的第一凹部TI的一个主表面之上，并且该布线层ICL1被形成为覆盖衬底接触件SCN的衬底接触件导电层CDL。因此，衬底接触件SCN的衬底接触件导电层CDL被电耦接到布线层ICL1和半导体衬底SUB(P型杂质区域PSB)两者。
在层间绝缘膜II1的一个主表面之上，布线层ICL1不仅被形成在衬底接触件SCN的衬底接触件导电层CDL的正上方的区域内，而且被形成在作为CMOS晶体管和高电压MOS晶体管的源/漏区(导电部分)的区域NR和PR的正上方的区域内。在上述区域NR和PR，以及在所述区域正上方形成的布线层ICL1之间，形成插头导电层PL1，插头导电层PL1延伸以便在图4的垂直方向上穿过层间绝缘膜II和层间绝缘膜II1。
同时，作为第二导电层的插头导电层PL1被形成为填充接触孔CH1B的内部，接触孔CH1B被形成为从层间绝缘膜II1的一个主表面到达在另一个主表面(半导体衬底SUB的一个主表面)上形成的CMOS晶体管和高电压MOS晶体管的区域NR和PR。插头导电层PL1将位于其正上方的布线层ICL1电耦接到位于其正下方的区域NR和PR(诸如CMOS晶体管的元件)。
作为第一孔部分的接触孔CH1A在图4的垂直方向上延伸以便从层间绝缘膜II1的上表面(上侧表面)通过衬底电极区域的第一凹部TI的内部到达凹部TI的底壁，并且通向布置有凹部TI的底壁的P型杂质区域PSB。另外，作为第二孔部分的接触孔CH1B被形成为从层间绝缘膜II1的上表面(上侧表面)到达CMOS晶体管等等的源/漏区(导电区域)。
作为第一导电层的衬底接触件SCN的衬底接触件导电层CDL和作为第二导电层的插头导电层PL1被以相同材料形成。
在布线层ICL1的上侧(半导体衬底SUB的相反侧)上，在层间绝缘膜II1之上形成层间绝缘膜II2，以便覆盖布线层ICL1。形成接触孔CH2以便从层间绝缘膜II2的一个主表面(与层间绝缘膜II1接触的侧的相反侧)到达布线层ICL1的上表面，并且形成插头导电层PL2以便填充接触孔CH2的内部。即，插头导电层PL2延伸以便在图4的垂直方向上穿过层间绝缘膜II2。在插头导电层PL2之上，以与上面相同的方式，形成：层间绝缘膜II3和II4；接触孔CH3和CH4；插头导电层PL3和PL4；和布线层ICL2、ICL3和ICL4。上述的材料等等全部基本类似于上述的层间绝缘膜II1、接触孔CH1、插头导电层PL1和布线层ICL1的材料。此外，可以在上述层间绝缘膜II3和II4、接触孔CH3和CH4、插头导电层PL3和PL4和布线层ICL2、ICL3和ICL4之上形成玻璃涂覆膜BM的图案。
接着，使用图5到15，解释用于制造作为一个实施例的半导体器件的在图4中所示的具有CMOS晶体管区域、高电压MOS晶体管区域和衬底电极区域的半导体芯片CHP的方法。同时，图5到15示出了图4中所示的配置的制造方法的每一个处理，并且图5到15所示的每一个区域基本上与图4所示的每一个区域相同。
参考图5，作为半导体衬底，首先，制备P型杂质区域PSB，P型杂质区域PSB包括具有比较高浓度的P型杂质区域(如第一导电类型衬底区域的p+区域)。
参考图6，通过使用通常的外延技术，在P型杂质区域PSB的一个主表面(例如，上侧主表面)之上形成具有比P型杂质区域PSB相对低的P型杂质浓度的P型外延层PE1。
参考图7，如图7中的箭头所示，通过使用通常的离子注入技术，N型杂质被注入P型外延层PE1。因此，参考图8，作为N型(第二导电类型)扩散层的N型隐埋层NBL被比P型杂质区域PSB更靠近主表面(图7中的上侧)地形成在P型外延层PE1的整个表面上。
此外，参考图8，P型杂质被通过使用通常的离子注入技术注入N型隐埋层NBL内部，并且因此，可以在N型隐埋层NBL的主表面的整个表面上形成作为P型扩散层的P型隐埋层PBL。还通过使用通常的外延技术，在P型隐埋层PBL之上形成具有比P型杂质区域PSB相对低的P型杂质浓度的P型外延层PE2。
如上所述，在该平面图中的整个表面内，形成其内具有P型杂质区域PSB、P型外延层PE1、N型隐埋层NBL、P型隐埋层PBL和P型外延层PE2的半导体衬底SUB。
参考图9，诸如CMOS晶体管和MOS晶体管的元件被形成在图5到8的每一个处理内形成的半导体衬底SUB的主表面(图9中的上侧主表面)的预定位置处。
特别地，在P型外延层PE2(或者在图3中所示的高电压N型阱区域HNW处)，NMOS晶体管被形成在CMOS晶体管区域的NMOS区域内，并且PMOS晶体管被形成在CMOS晶体管区域的PMOS区域内。NMOS晶体管主要具有:在P型外延层PE2处形成的P型阱区域PWR；作为源区或者漏区(导电部分)的n+区域；栅极绝缘膜GI；栅电极层GE；和侧壁绝缘膜SW。PMOS晶体管主要具有:在P型外延层PE2处形成的N型阱区域NWR；作为源区或者漏区的p+区域PR；栅极绝缘膜GI；栅电极层GE；和侧壁绝缘膜SW。
另外，高电压MOS晶体管被形成在高电压MOS晶体管区域内的P型外延层PE2(或者图3中所示的高电压N型阱区域HNW)处。高电压MOS晶体管主要具有:N型阱区域NWR；N型偏移区域NOR；P型阱区域PWR；n+区域NR；p+区域PR；栅极绝缘膜GI；栅电极层GE；和侧壁绝缘膜SW。
上述CMOS晶体管和MOS晶体管可以包括硅化钴层SC。另外，在从外部平面地围绕上述每一个元件的区域、衬底电极区域、和NMOS晶体管和PMOS晶体管之间的区域内形成隐埋绝缘膜BIL。
参考图10，可以包括氮化物膜NF(参考图4)，以便覆盖形成的CMOS晶体管和高电压MOS晶体管。另外，例如，通过使用CVD(化学气相淀积)方法，在半导体衬底SUB上形成包括氧化硅膜的层间绝缘膜II。
参考图11，涂敷光刻胶PHR以便覆盖层间绝缘膜II。通过通常的光刻技术对光刻胶PHR构图。使用该构图后的光刻胶PHR作为掩模按顺序执行层间绝缘膜II和隐埋绝缘膜BIL的各向异性蚀刻。因此，形成穿过层间绝缘膜II和隐埋绝缘膜BIL的穿通凹部TIA。此后，通过灰化等等去除光刻胶PHR。
参考图12，使用层间绝缘膜II作为掩模，对P型外延层PE2应用各向异性蚀刻。因此，有选择地去除穿通凹部TIA正下方的半导体衬底SUB(P型外延层PE2)。因此，形成凹部TI，例如，以便穿过P型外延层PE2、P型隐埋层PBL、N型隐埋层NBL和P型外延层PE1，从而从半导体衬底SUB(P型外延层PE2)的表面到达P型杂质区域PSB。该凹部TI优选地被形成为穿过N型隐埋层NBL，从而到达P型杂质区域PSB。
以如上所述的方式，形成从半导体衬底SUB的主表面在半导体衬底SUB内部延伸的凹部TI，凹部TI最终作为(serve)第一凹部和第二凹部。即，换言之，第一凹部TI和第二凹部TI被以相同的蚀刻处理同时形成。
参考图13，在每一个元件上并且在凹部TI内形成绝缘膜II1(绝缘膜)，以便覆盖每一个元件和衬底电极区域的P型外延层PE2的表面上的层间绝缘膜II，并且在凹部TI内形成带盖的中空AG。特别地，在半导体衬底SUB的主表面、凹部TI的侧壁和底壁上形成层间绝缘膜II1。此处，因为凹部TI的纵横比是高的，并且(层间)绝缘膜II1难以填充凹部TI的整个内部，所以不给凹部TI的中心(具体地不包括凹部TI的侧壁和底壁)提供绝缘膜II1，并且结果形成泡状中空AG。
上述绝缘膜II1被以，例如厚度为1320nm的BP-TEOS和通常的氧化硅膜形成。该绝缘膜II1的上表面被以CMP(化学机械抛光)方法抛光和去除。然而，绝缘膜II1不限于如上所述的包含导电杂质的绝缘膜(BP-TEOS)，其可以是，例如，不包含导电杂质的通常的氧化硅膜。
这里，在凹部TI内形成的中空AG优选地具有对于图13的垂直方向来说(相对)接近凹部TI的长度的长度，即，具有与凹部TI大体相同的长度(在图13的垂直方向上)。即，中空AG优选地从接近半导体衬底SUB(P型外延层PE2)的主表面的区域延伸到接近凹部TI的底壁的区域。另外，中空AG被形成为图13的凹部TI的上侧(接近半导体衬底SUB的主表面的一侧)的宽度比其下侧(接近凹部TI的底壁的一侧)窄。换言之，在凹部TI的侧壁上形成的绝缘膜II1(层间绝缘膜II1)的厚度在凹部TI的上侧变得比其下侧厚。
如上所述，在图13的处理中，最终在作为第一凹部TI的凹部TI和作为第二凹部TI的凹部TI两者的侧壁和底壁上形成绝缘膜II1。
参考图14，涂敷光刻胶PHR以便覆盖层间绝缘膜II1。对该光刻胶PHR执行通常的光刻技术，并且因此执行构图，从而在CMOS晶体管和高电压MOS晶体管的导电部分(源/漏区)的正上方，并且在衬底电极区域内在凹部TI的内部的正上方形成开口。通过使用该构图后的光刻胶PHR作为掩模，执行层间绝缘膜II1的各向异性蚀刻。
因此，在CMOS晶体管区域和高电压MOS晶体管区域中，形成作为第二孔部分的接触孔CH1B，以便从层间绝缘膜II1的最上表面到达CMOS晶体管和高电压MOS晶体管的导电部分(源/漏区)。另外，此时，在衬底电极区域中，形成作为第一孔部分的接触孔CH1A，以便到达凹部TI内部，具体地，到达凹部TI内的中空AG。
此处形成的接触孔CH1A具有这样的方面，其中被以与接触孔CH1B相同的方式通过蚀刻处理形成的部分以及最初存在的中空AG被耦接以便被合为一体(integrate)。在将接触孔CH1A与中空AG合为一体之后，蚀刻存在于中空AG的正下方的凹部TI的底壁上形成的绝缘膜II1，并且接触孔CH1A被形成为从中空AG的底壁到达凹部TI的底壁(P型杂质区域PSB)，并且最终暴露凹部TI的底壁上的半导体衬底SUB(P型杂质区域PSB)。更具体地，对于接触孔CH1A，首先蚀刻层间绝缘膜II1，从而层间绝缘膜II1从层间绝缘膜II1的上表面向着图14的下侧到达凹部TI内的中空AG。此时，执行蚀刻以便到达凹部TI的底壁上的半导体衬底SUB(例如，P型杂质区域PSB)，同时保留凹部TI的侧壁上的绝缘膜II1，换言之，以便去除凹部TI的底壁上(夹在凹部TI的底壁和中空AG的底壁之间)的绝缘膜II1。
在另一方面，以与为了形成接触孔CH1A在图14的下方蚀刻层间绝缘膜II1相同的蚀刻处理(在到达中空AG之前)，形成接触孔CH1B。即，接触孔CH1B被形成为从层间绝缘膜II1的上表面到达元件的导电部分(源/漏区等等)。
接触孔CH1A和接触孔CH1B被以相同的蚀刻处理形成。如上所述，中空AG(例如在其中不布置在凹部TI等等内形成的绝缘膜II1的空泡)，被形成为延伸到凹部TI的最上部分，即，到半导体衬底SUB(P型外延层PE2)的主表面的附近。为此，接触孔CH1B应该从层间绝缘膜II1的上侧表面到达作为导电部分的区域NR、PR等等的距离和接触孔CH1A应该从层间绝缘膜II1的上侧表面到达中空AG的距离之间没有大的差异。
因此，层间绝缘膜II1应当被蚀刻以便形成接触孔CH1A的深度和层间绝缘膜II1应当被蚀刻以便形成接触孔CH1B的深度之间没有大的差异。为此，可以通过相同的蚀刻处理形成看上去深度完全不同的接触孔CH1A和接触孔CH1B。
衬底电极区域的凹部TI内的接触孔CH1A被通过上述蚀刻处理与中空AG合为一体，并且随后，进一步去除存在于中空AG正下方的凹部TI的底壁上的绝缘膜II1。为此，接触孔CH1A被形成为从层间绝缘膜II1的上侧表面到达凹部TI的底壁。
接触孔CH1A和接触孔CH1B的宽度(在图14的水平方向上)优选地比用于形成元件隔离区域DTR的凹部TI的宽度(在图14的水平方向上)窄。根据上述配置，接触孔CH1A可被被形成为通过凹部TI的内部到达凹部TI的底壁。另外，从接触孔CH1A和接触孔CH1B被以相同蚀刻处理形成的角度看，这两者的宽度(在图14的水平方向上)优选地彼此相等。
作为一个例子，优选地，接触孔CH1A和接触孔CH1B的宽度被设置为0.4μm，并且用于形成元件隔离区域DTR(和衬底接触件SCN)的凹部TI的宽度被设置为0.8μm。当元件隔离区域DTR被形成得深度很深时，用于形成元件隔离区域DTR(和衬底接触件SCN)的凹部TI的宽度须被设置得宽，但是当上述深度近似为20μm或者更小时，凹部TI的宽度可被设置为0.8μm。
参考图15，在通过灰化等等去除光刻胶PHR之后，例如，通过通常的溅射方法，形成钛(Ti)和氮化钛(TiN)的薄膜作为阻挡金属，以便覆盖层间绝缘膜II1和接触孔CH1A和CH1B内部的壁表面，并且随后通过等离子体CVD方法形成钨(W)的金属薄膜。接着，通过回蚀去除层间绝缘膜II1上的上述阻挡金属和金属薄膜。
以这种方式，在接触孔CH1B内部形成包括钨的金属薄膜的插头导电层PL1，并且同时，在接触孔CH1A内部形成包括钨的金属薄膜的衬底接触件导电层CDL。即，衬底接触件导电层CDL和插头导电层PL1被以相同的成膜处理形成，并且这两者被以相同材料形成。插头导电层PL1被形成为电耦接到CMOS晶体管和高电压MOS晶体管的源/漏区(导电部分)。衬底接触件导电层CDL被形成为电耦接到半导体衬底SUB(例如，P型杂质区域PSB)。
同时，衬底接触件导电层CDL可被这样形成，使得在其内部形成类似于上述中空AG的如空泡的中空AGA。然而，在下面每一个图中省略中空AGA。
如上所述，虽然插头导电层PL1和衬底接触件导电层CDL可被以钨的金属薄膜形成，它们可以是由例如铝形成的金属薄膜。
参考图16，在层间绝缘膜II1上形成布线层ICL1，以便接触插头导电层PL1和衬底接触件导电层CDL的上表面，并且将这些层电耦接到每一个元件的导电部分或者半导体衬底SUB(P型杂质区域PSB)。虽然该布线层ICL1优选地，例如，被通过通常的溅射方法，形成为氮化钛以及铜和铝的合金(AlCu)的层叠结构，其可由与上述插头导电层PL1和衬底接触件导电层CDL相同的材料形成。作为一个例子例如，形成26.5nm的氮化钛和450nm的AlCu的层叠结构。
如上所述，在衬底电极区域内，衬底接触件导电层CDL被形成在凹部TI内的接触孔CH1A内。该衬底接触件导电层CDL被形成为将半导体衬底SUB(P型杂质区域PSB)电耦接到布线层ICL1。另外，在CMOS晶体管区域和高电压MOS晶体管区域内，在接触孔CH1B内形成插头导电层PL1，并且该插头导电层PL1被形成为将诸如CMOS晶体管的元件(的导电部分)电耦接到布线层ICL1。
然后，图4中所示的布线层ICL1的上侧上的每一层被以类似于上述层间绝缘膜II1、插头导电层PL1和布线层ICL1的形成处理的基本重复的形成处理形成，而省略对这些处理的详细解释。
接着，将解释本实施例的操作效果。
在本实施例中，通过相同的蚀刻处理，形成接触孔CH1A作为形成在凹部TI内的第一孔部分，以便在衬底电极区域内形成衬底接触件SCN(衬底接触件导电层CDL)，并且形成接触孔CH1B作为在CMOS晶体管区域等等内形成的第二孔部分。因此，例如，与以不同的蚀刻处理形成接触孔CH1A和接触孔CH1B的情况相比，可以减少蚀刻处理所需的掩模数目和处理所需的时间。结果，可以显著地减少处理所需的成本。
在本实施例中，接触孔CH1A在图4的垂直方向延伸，以便从层间绝缘膜II1的上表面通过衬底电极区域内的第一凹部TI到达凹部TI的底壁，并且通向布置凹部TI的底壁的P型杂质区域PSB。另外，接触孔CH1B被形成为从层间绝缘膜II1的上表面到达CMOS晶体管等等的源/漏区(导电区域)。结果，可以证实通过相同蚀刻处理形成了接触孔CH1A和接触孔CH1B。
可以实现通过相同蚀刻处理形成接触孔CH1A和接触孔CH1B的处理的第一个原因是在形成接触孔CH1B的衬底电极区域的凹部TI内形成未被填充绝缘膜II1的中空AG。即，如果不存在中空AG，那么与应当蚀刻以便形成接触孔CH1B的深度(层间绝缘膜II1的厚度)相比，应当蚀刻以便形成接触孔CH1A的深度(大体等于层间绝缘膜II1的厚度和凹部TI的深度的和)变得非常大，并且因此变得难以在相同处理内蚀刻这两者。因为凹部TI的纵横比非常高，层间绝缘膜II1仅部分地填充凹部TI的内部，并且形成中空AG，那么，如果进展到中空AG的最上部分，蚀刻基本上足够以形成接触孔CH1A。
可以实现通过相同蚀刻处理形成接触孔CH1A和接触孔CH1B的处理的第二原因是接触孔CH1A被形成为穿过半导体衬底SUB的仅半导体区域。即，如果在形成接触孔CH1A时，接触孔CH1A需要穿过隐埋在所谓的SOI衬底内部的绝缘膜，填充的绝缘膜是厚的，所以蚀刻需要很多时间等，并且因此变得难以通过与接触孔CH1B的相同蚀刻处理完成蚀刻。因为用于本实施例的半导体衬底SUB仅包括具有导电性的半导体区域，并且不具有如上所述的隐埋的绝缘膜，所以可以用与接触孔CH1B基本相同的蚀刻量容易地形成接触孔CH1A。
接着，在本实施例中，用于形成衬底接触件SCN的第一凹部TI和用于形成元件隔离区域DTR的第二凹部TI被以图11和12所示的相同蚀刻处理形成。另外，用于形成衬底接触件SCN的凹部TI内的绝缘膜II1和用于形成元件隔离区域DTR的凹部TI内的绝缘膜II1被以图13所示的相同成膜处理形成。结果，与上述两个绝缘膜II1被以分开的处理形成的情况相比，可以减少处理次数、处理时间和制造成本。
在本实施例中，为衬底电极区域内的衬底接触件SCN形成的凹部TI和为诸如CMOS晶体管区域的元件隔离区域DTR形成的凹部TI被以相同的处理形成。换言之，在本实施例中，利用本来为了形成元件隔离区域DTR而形成的凹部TI的一部分形成衬底接触件SCN。如上所述，与假设不存在中空AG的情况相比，由于中空AG的存在，用于形成衬底接触件SCN的接触孔CH1A的形成变得更容易。因此，可以利用在其它处理(形成元件隔离区域DTR的处理)中形成的凹部TI更容易地形成衬底接触件SCN，而不执行用于形成衬底接触件SCN的附加处理。即，在存在通过使用衬底接触件SCN从半导体衬底SUB前侧的表面引出衬底背侧的电位的要求的情况下，本实施例具有实际的优点。
因为在元件隔离区域DTR内形成中空AG，与假设不形成中空AG的情况相比，可以减少半导体衬底SUB内的元件隔离区域DTR的凹部TI附近的应力。
另外，填充接触孔CH1A内部的衬底接触件导电层CDL和填充接触孔CH1B内部的插头导电层PL1被以相同的成膜处理以相同材料形成。同样，因此，与以不同的成膜处理形成衬底接触件导电层CDL和插头导电层PL1的情况相比，可以减少处理次数、处理时间和制造成本。
接着，参考图17，作为本实施例的比较例的半导体芯片CHP具有基本上类似于图3的本实施例的半导体芯片CHP的配置，但衬底电极区域内的衬底接触件的配置不同于本实施例。特别地，该衬底接触件由：P型隐埋层PBL和深P型扩散层DPW形成，P型隐埋层PBL和深的P型扩散层DPW被形成为与P型外延层PE2相同的层。更具体地，相对于图17的垂直方向，深P型扩散层DPW、P型隐埋层PBL、P型外延层PE1和P型杂质区域PSB被以这样的顺序从半导体衬底SUB(P型外延层PE2)的上侧的主表面侧排列(align)，并且这些层相对于图17的垂直方向互相接续。此外，在图17中，不形成层间绝缘膜II，但是形成层间绝缘膜II1以便覆盖半导体衬底SUB的主表面。
因为深P型扩散层DPW和P型隐埋层PBL两者是包含P型杂质的区域，所以所有这些区域作为衬底电极区域内包含P型杂质的区域。因此，例如，在衬底电极区域内，可以将在P型外延层PE2(深P型扩散层DPW)上形成的布线层电耦接到P型杂质区域PSB。
在另一方面，在CMOS晶体管区域和高电压MOS晶体管区域内，例如，为了切断高电压N型阱区域HNW(P型外延层PE2)和在半导体衬底SUB下方的P型杂质区域PSB(其中形成有元件)之间的电耦接，形成N型隐埋层NBL。如果在衬底电极区域内形成这个N型隐埋层NBL，那么因为在该区域内形成p-n结，不能取得衬底电位。因此，图17的比较例中，N型隐埋层NBL需被构图以便不被形成在衬底电极区域内(换言之，因此N型隐埋层NBL仅被形成在CMOS晶体管区域等等内)。
然而，如果如本实施例中，利用与用于形成元件隔离区域DTR的凹部TI相同的凹部形成的衬底接触件SCN被用于衬底电极区域，还可以在衬底电极区域内形成类似于CMOS晶体管区域等等的N型隐埋层NBL。这是因为，对于衬底接触件SCN，以凹部TI内的衬底接触件导电层CDL形成与P型杂质区域PSB的传导，并且因为只要使用衬底接触件SCN，填充围绕衬底接触件SCN的半导体区域的杂质的导电类型不影响衬底接触件SCN的导电性。因此，在本实施例中，不必执行构图以便局部地(有选择地)形成N型隐埋层NBL，并且可以在平面图内在整个半导体衬底SUB上形成N型隐埋层NBL。
因此，可以跳过对N型隐埋层NBL构图的处理，并且用于对N型隐埋层NBL构图的掩模的制备变得是不必要的。因此，处理可被更加简化，并且可以减少制造成本。
另外，参考图18A和18B的立体图，通过使用本实施例的衬底接触件SCN，与比较例中使用深P型扩散层DPW和包括P型隐埋层PBL的衬底接触件的情况相比，可以减小衬底接触件的电阻。此处，衬底接触件的电阻意指从作为半导体衬底SUB的最上层的P型外延层PE2的上侧表面到作为半导体衬底SUB的最低层的P型杂质区域PSB的上侧表面的电阻值。
因此，如果应用本实施例，可以使得图18A中所示的衬底接触件SCN的宽度W1(相对于图18A的水平方向)小于图18B中所示的衬底接触件的宽度W2。这是因为，例如，当如图18B中形成深扩散层DPW作为衬底接触件的组成部件时，必须通过长时间执行热处理深深地形成扩散层，因此扩散层的区域在平面图内变得过宽，并且可能增加衬底接触件的面积。
结果，同样在图18A中所示的衬底接触件SCN的深度D1和图18B中所示的衬底接触件的深度D1彼此相等的情况下，与图18B相比，在平面图中，在图18A内可以使得衬底接触件占据的面积较小。因此，可以减小在其中形成半导体器件的半导体芯片CHP的尺寸(参考图1)。
(第二实施例)
一个实施例中的衬底接触件SCN可被形成为电耦接到作为元件的所谓垂直MOS晶体管的漏区的漏电极。
参考图19，本实施例的半导体衬底SUB具有这样的配置，其中P型杂质区域PSB、P型外延层PE1、N型隐埋层NBL和高电压N型阱区域HNW被以这样的顺序堆叠。另外，半导体衬底SUB具有通过元件隔离区域DTR围绕高电压N型阱区域HNW的与高电压N型阱区域HNW为相同层的P型外延层PE2。
在高电压N型阱区域HNW内形成垂直元件区域，并且在该垂直元件区域内布置多个垂直MOS晶体管，以便在沿着半导体衬底SUB的主表面的方向上排列。每一个垂直MOS晶体管主要具有:深P型扩散层DPW、插头导电层PL1、衬底接触件SCN、源极布线层SO和漏极布线层DR。除此之外，图19示出了：构成垂直MOS晶体管的栅极绝缘膜GI、栅电极层GE和隐埋绝缘膜BIL。
深P型扩散层DPW是作为在高电压N型阱区域HNW内形成的源区的P型杂质区域。插头导电层PL1被形成为以与第一实施例的插头导电层PL1相同的方式穿过层间绝缘膜II和层间绝缘膜II1，并且被形成为到达在深P型扩散层DPW处形成的将在后面提及的n+区域NR和p+区域PR。源极布线层SO对应于第一实施例的布线层ICL1，并且被形成为覆盖插头导电层PL1。
在本实施例中的衬底接触件SCN具有这样的配置，其中绝缘膜II1和衬底接触件导电层CDL被以与第一实施例的衬底接触件SCN相同的方式形成在凹部TI内部。在图19中，作为一个例子，作为漏电极的衬底接触件SCN延伸以便从半导体衬底SUB的主表面到达作为漏区的N型隐埋层NBL的内部，并且将漏极布线层DR电耦接到N型隐埋层NBL。漏极布线层DR对应于第一实施例的布线层ICL1，并且被形成为覆盖衬底接触件SCN。另外，本实施例中的元件隔离区域DTR具有这样的配置，其中绝缘膜II1和中空AG被以与第一实施例的元件隔离区域DTR相同的方式形成在凹部TI内部。
在其中形成作为源区的深P型扩散层DPW的半导体衬底SUB(高电压N型阱区域HNW)的主表面上，n+区域NR、p+区域PR和n+区域NR被布置为以这种顺序排列。
在这些区域当中，n+区域NR是这样的区域，在其中源极布线层SO和高电压N型阱区域HNW，以及N型隐埋层NBL和漏区通过利用在栅电极层GE和栅极绝缘膜GI直接下方的高电压N型阱区域HNW内产生的电场效应彼此电耦接。另外，布置p+区域PR以便构成将p+区域PR电耦接到其正下方的深P型扩散层DPW的所谓的后栅结构。
与第一实施例的配置相比，本实施例的配置在上述方面不同，并且因为其它方面类似于第一实施例的配置，给相同元件附加相同的符号，并且不重复其解释。
接着，将参考图20的比较例解释本实施例的操作效果。同时，虽然类似于第一实施例的操作效果在本实施例中基本上也适用，此处将解释相对于第一实施例的操作优点的附加操作优点。
参考图20，虽然作为本实施例的比较例的半导体芯片CHP具有基本上类似于图19的本实施例的半导体芯片CHP的配置，但是漏电极不是衬底接触件SCN，而是被以深N型扩散层DNW形成，该深N型扩散层DNW延伸以便从半导体衬底SUB的主表面到达N型隐埋层NBL。虽然图20在这方面与图19不同，其它方面基本上类似于图19，并且因此给相同元件附加相同符号，并且不重复其解释。
如同在本实施例中使用衬底接触件SCN形成漏区，并且因此与由深N型扩散层DNW形成漏区的情况相比，可以显著地减小漏区的电阻。结果，可以显著地增强安装在半导体芯片CHP上的半导体器件(半导体元件)的性能。
另外，当形成深N型扩散层DNW作为漏区时，需要执行长时间的热处理，因此扩散层被加宽，并且其在平面图内的面积变大，但是如果将漏区形成为衬底接触件SCN，该漏区在平面图内的面积可以减小。因此，在本实施例中，可以减小在其中形成半导体器件的半导体芯片CHP的尺寸(参考图1)。
(第三实施例)
一个实施例中的衬底接触件SCN(衬底接触件导电层CDL)可以具有构成所谓的活性势垒结构的活性势垒区域。
参考图21，本实施例的半导体衬底SUB具有这样的配置，其中例如P型杂质区域PSB、P型外延层PE1和P型阱区域PWR被以这种顺序堆叠。另外，同样在本实施例的半导体芯片CHP内，以与第一实施例的半导体芯片CHP相同的方式，半导体衬底SUB具有CMOS晶体管区域(第一元件形成区域)和高电压MOS晶体管区域(第二元件形成区域)。
图21的CMOS晶体管具有:以与图3的第一实施例的CMOS晶体管区域相同的方式，P型外延层PE1；N型隐埋层NBL；和高电压N型阱区域HNW。然而，图21的高电压MOS晶体管区域被简化，并且被示出为具有:P型外延层PE1；N型隐埋层NBL；深N型扩散层DNW；N型阱区域NWR和n+区域NR。图21的高电压MOS晶体管可以具有这样的配置，或者可以具有类似于图3的高电压MOS晶体管区域的配置。
同样在图21中，以与图3相同的方式，元件隔离区域DTR被形成为围绕CMOS晶体管区域和高电压MOS晶体管区域，并且具有这样的配置，其中绝缘膜II1和中空AG被形成在凹部TI内部。另外，图21的衬底电极区域被形成在这样的区域内，在该区域内P型外延层PE1和P型阱区域PWR已堆叠在P型杂质区域PSB之上，以及，在衬底电极区域内，以与图3的第一实施例的衬底电极区域相同的方式，形成具有这样配置的衬底接触件SCN，其中绝缘膜II1和衬底接触件导电层CDL被形成在凹部TI内部。衬底接触件SCN，例如，耦接到接地端子GND。
在图21中，CMOS晶体管区域和高电压MOS晶体管区域沿着半导体衬底SUB的主表面相对于一个方向(图21的水平方向)彼此分开地定位。在CMOS晶体管区域和高电压MOS晶体管区域之间的位置处形成活性势垒区域。
活性势垒结构包括:第二导电类型(N型)的第二区域，其具有这样的配置，其中N型隐埋层NBL、深N型扩散层DNW、N型阱区域NWR和n+区域NR被以这种顺序堆叠；衬底接触件SCN，其具有类似于其它实施例的配置；和作为将第二区域电耦接到衬底接触件SCN的耦接导电层的布线层ICL1。即，衬底接触件SCN的衬底接触件导电层CDL被形成为穿过层间绝缘膜II1和II、P型阱区域PWR和P型外延层PE1，从而从层间绝缘膜II1的最上表面到达P型杂质区域PSB。
因为上述的衬底接触件SCN被形成为穿过P型阱区域PWR和P型外延层PE1以便到达P型杂质区域PSB，其起到活性势垒结构的P型区域的作用。作为活性势垒结构的P型区域的衬底接触件SCN还具有这样的配置，其中绝缘膜II1和衬底接触件导电层CDL被以与衬底电极区域的衬底接触件SCN相同的方式形成在凹部TI内部。
构成活性势垒结构的N型区和衬底接触件SCN(具体地，衬底接触件导电层CDL)欧姆耦接。虽然未示出欧姆耦接的N型区和衬底接触件SCN，但例如它们可被耦接到接地端子。
在图21中(以与其它实施例相同的方式)，半导体衬底SUB的P型杂质区域PSB被形成在半导体衬底SUB的平面图内的整个表面处。即，形成P型杂质区域PSB作为第一导电类型(P型)第一区域，以便从CMOS晶体管区域沿着半导体衬底SUB的主表面在该方向延伸，通过活性势垒区域，至少到达高电压MOS晶体管区域。
在活性势垒区域内在半导体衬底SUB的主表面处形成构成活性势垒结构的第二导电类型(N型)的第二区域，以便与包括第一区域的第一导电类型区域(构成P型杂质区域PSB的p+区域)构成p-n结。即，在半导体衬底SUB(P型阱区域PWR)的主表面处形成n+区域NR，n+区域NR形成第二区域内的最上层。另外，在P型外延层PE1内形成N型隐埋层NBL，N型隐埋层NBL形成第二区域内的最低层。
此处将简单地解释图21的半导体芯片CHP内的活性势垒结构的工作原理。例如，当给CMOS晶体管区域施加负电位，并且电子被从元件诸如CMOS晶体管吸引到半导体衬底SUB的P型杂质区域PSB内时，电子向着具有比CMOS晶体管区域高的电位的高电压MOS晶体管区域侧，即，图21的右侧移动。一部分电子被吸引到活性势垒结构的N型区内。类似于被吸引的电子，空穴从活性势垒结构的衬底接触件SCN(其起到P型区域的作用)向着P型杂质区域PSB移动。因此，电位在活性势垒结构的衬底接触件SCN(其起到P型区域的作用)附近减小，对于试图向着高电压MOS晶体管区域移动的电子，这成为势垒。因此，电子变得难以在高电压MOS晶体管区域的方向上移动，并且很可能向着P型杂质区域PSB的深区侧(图21的下侧)前进。如上所述，可以抑制由于电子无意地进入高电压MOS晶体管区域而引起的高电压MOS晶体管的误动作。
与第一实施例的配置相比，本实施例的配置在上述方面不同，并且因为其它方面类似于第一实施例的配置，给相同元件附加相同的符号，并且不重复其解释。
接着，将参考图22的比较例解释本实施例的操作效果。同时，虽然类似于第一实施例的操作效果在本实施例中基本上也适用，此处将解释相对于第一实施例的操作优点的附加操作优点。
参考图22，虽然作为本实施例的比较例的半导体芯片CHP具有基本上类似于图21的本实施例的半导体芯片CHP的配置，但活性势垒结构的P型区域被以具有相对高的杂质浓度的p+区域PR形成，而不是以衬底接触件SCN形成。虽然图22在这方面与图21不同，但图22在其它方面基本上类似于图21。因此，给相同的元件附加相同符号，并且不重复其解释。
如在本实施例中，使用衬底接触件SCN形成活性势垒结构的P型区域，并且因此与由P型杂质区域PR形成P型区域的情况相比，可以减小P型区域的电阻。结果，更顺畅地执行空穴从作为P型区域的衬底接触件SCN向衬底的P型杂质区域PSB的移动，并且可以增强形成电子的势垒的活性势垒结构的效率。因此，本实施例的配置可以比比较例的配置更大地增强活性势垒结构的功能。
(第四实施例)
参考图23到25，在本实施例中，使用本来为形成元件隔离区域DTR而形成的所有凹部TI，以便形成衬底接触件SCN。在这方面，本实施例与第一实施例不同，在第一实施例中，仅使用本来为了形成元件隔离区域DTR而形成的凹部TI的一部分(即，仅在衬底电极区域内形成的第一凹部TI)以便形成衬底接触件SCN，并且其它凹部TI被用作用于形成元件隔离区域DTR的第二凹部TI。
特别地，参考图23，在本实施例的半导体芯片CHP中，衬底接触件SCN被形成在这样的区域(围绕逻辑部分LG和输出驱动器部分HV)内，在图1的半导体芯片CHP内，元件隔离区域DTR形成在该区域内。换言之，在本实施例的半导体芯片CHP中，逻辑部分LG和输出驱动器部分HV在平面图中被以衬底接触件SCN围绕。
在图23中不形成元件隔离区域DTR。另外，在图23中，不在图1中形成衬底接触件SCN的区域内形成衬底接触件SCN。
类似地，参考图24和25，在本实施例中，衬底电极区域(衬底接触件SCN)被形成为围绕CMOS晶体管区域和高电压MOS晶体管区域。在这方面，本实施例不同于第一实施例(图3和4)，在第一实施例中，元件隔离区域DTR被形成为围绕CMOS晶体管区域和高电压MOS晶体管区域。
同时，虽然图24和25的衬底接触件SCN被布置在比图3和4的元件隔离区域DTR更略微偏离CMOS晶体管区域等等的位置处，本实施例不限于这个方面。
虽然本实施例和上述相应的第一到第三实施例的衬底接触件SCN被用作用于从上面取得衬底电位的衬底电极，它具有以绝缘膜II1(层间绝缘膜II1)围绕衬底接触件导电层CDL的外围的配置。因此，衬底接触件SCN具有作为衬底电极的功能和以与元件隔离区域DTR相同的方式将元件与其它区域电分离的功能两者。
因此，通过如本实施例中以衬底接触件SCN围绕的元件形成区域的配置，元件形成区域可被与其它区域电分离，并且可以取得衬底电位。
另外，因为衬底接触件SCN具有类似于元件隔离区域DTR的功能，如第一实施例那样形成元件隔离区域DTR成为是不必要的。另外，在本实施例中，不必在形成图1中的衬底接触件SCN的区域内形成任何东西。因此，可以减少半导体芯片CHP的组成元件，并且可以减小半导体芯片CHP的尺寸。
以上，虽然已经基于实施例具体地解释了本发明的发明人做出的发明，但本发明不限于上述实施例，并且不用说的是，在本发明的范围内可以有各种修改，而不脱离本发明的要旨。

Claims (11)

1.一种用于制造半导体器件的方法，包括以下步骤：
形成元件，所述元件具有位于半导体衬底的主表面上的导电部分；
形成第一凹部，所述第一凹部从所述主表面在所述半导体衬底内部延伸；
在所述主表面之上以及在所述第一凹部的侧壁和底壁之上形成绝缘膜，以便覆盖所述元件并且在所述第一凹部内形成带盖的中空；
在所述绝缘膜内形成第一孔部分，以便从所述绝缘膜的上表面到达所述第一凹部内的所述中空，并且到达所述第一凹部的底壁内的半导体衬底，而保留所述第一凹部的侧壁之上的所述绝缘膜；和
形成第二孔部分，所述第二孔部分从所述绝缘膜的上表面到达所述导电部分，
其中以同一蚀刻处理过程形成所述第一孔部分和所述第二孔部分。
2.根据权利要求1所述的用于制造半导体器件的方法，还包括以下步骤：
在所述第一孔部分内形成第一导电层以便电耦接到所述半导体衬底；和
在所述第二孔部分内形成第二导电层以便电耦接到所述导电部分，
其中以同一成膜处理过程形成所述第一导电层和所述第二导电层。
3.根据权利要求2所述的用于制造半导体器件的方法，
其中将所述第一导电层形成为漏电极，所述漏电极电耦接到所述元件的漏区。
4.根据权利要求2所述的用于制造半导体器件的方法，
其中所述半导体衬底具有彼此分开地定位的第一元件形成区域和第二元件形成区域，以及定位在所述第一元件形成区域和所述第二元件形成区域之间的第一活性势垒区域，
该方法还包括以下步骤：
在所述半导体衬底内形成第一导电类型的第一区域，以便从所述第一元件形成区域通过所述活性势垒区域至少延伸到所述第二元件形成区域；
在所述活性势垒区域的主表面上形成第二导电类型的第二区域，以便与包括所述第一区域的第一导电类型区域构成p-n结；和
形成定位在所述主表面之上并且将所述第一导电层电耦接到所述第二区域的耦接导电层，并且
其中所述第一导电层被形成为到达所述活性势垒区域内的所述第一区域。
5.根据权利要求1所述的用于制造半导体器件的方法，还包括以下步骤：
在所述半导体衬底内形成第一导电类型的衬底区域；和
形成位于比所述衬底区域更靠近所述主表面的第二导电类型的隐埋区域，
其中形成所述第一凹部以便穿过所述隐埋区域，从而到达所述衬底区域，并且
其中所述隐埋区域被形成在所述半导体衬底在平面图中的整个表面上。
6.根据权利要求1所述的用于制造半导体器件的方法，还包括形成从所述主表面在所述半导体衬底内部延伸的第二凹部的步骤，
其中在所述第二凹部的侧壁和底壁之上形成所述绝缘膜，以便在所述第二凹部内形成带盖的中空，并且
其中以相同的蚀刻处理形成所述第一凹部和所述第二凹部。
7.一种半导体器件，包括：
半导体衬底，所述半导体衬底具有主表面，并且具有形成为从所述主表面延伸到内部的第一凹部；
元件，所述元件具有位于所述半导体衬底的所述主表面上的导电区域；和
绝缘膜，所述绝缘膜被形成在所述主表面之上以便覆盖所述元件，还被形成在所述第一凹部内的所述第一凹部的侧壁之上，并且从而被形成为暴露所述第一凹部的底壁内的所述半导体衬底，
其中形成有第一孔部分，所述第一孔部分从所述绝缘膜的上表面通过所述第一凹部的内部到达所述第一凹部的所述底壁，并且形成有第二孔部分，所述第二孔部分从所述绝缘膜的所述上表面到达所述导电区域，
所述半导体器件还包括：
在所述第一孔部分内形成的第一导电层；和
在所述第二孔部分内形成的第二导电层，并且
其中所述第一导电层和第二导电层包括相同的材料。
8.根据权利要求7所述的半导体器件，
其中所述第一导电层形成为漏电极，所述漏电极电耦接到所述元件的漏区。
9.根据权利要求7所述的半导体器件，
其中所述半导体衬底包括在所述半导体衬底上彼此分开地定位的第一元件形成区域和第二元件形成区域，以及定位在所述第一元件形成区域和第二元件形成区域之间的活性势垒区域，
所述半导体器件还包括：
第一导电类型的第一区域，所述第一导电类型的第一区域形成在所述半导体衬底内，以便从所述第一元件形成区域通过所述活性势垒区域至少延伸到所述第二元件形成区域；
第二导电类型的第二区域，所述第二导电类型的第二区域形成在所述活性势垒区域的主表面上，以便与包括所述第一区域的第一导电类型区域构成p-n结；和
耦接导电层，所述耦接导电层被定位在所述主表面之上，并且将所述第一导电层电耦接到所述第二区域，并且
其中所述第一导电层被形成为到达所述活性势垒区域内的所述第一区域。
10.根据权利要求7所述的半导体器件，还包括：
第一导电类型的衬底区域，所述第一导电类型的衬底区域被形成在所述半导体衬底内；和
第二导电类型的隐埋区域，所述第二导电类型的隐埋区域被形成在所述半导体衬底内，并且被定位为比所述衬底区域更靠近所述主表面，
其中所述第一凹部穿过所述隐埋区域到达所述衬底区域，并且
其中所述隐埋区域被形成在所述半导体衬底在平面图中的整个表面上。
11.根据权利要求7所述的半导体器件，
其中不同于所述第一凹部的第二凹部在所述主表面内形成，并且
其中所述绝缘膜在所述主表面之上，并在所述第二凹部的侧壁和底壁之上形成，以便在所述第二凹部内形成带盖的中空。
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