WO2013033877A1 - 半导体结构及其制造方法 - Google Patents

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WO2013033877A1
WO2013033877A1 PCT/CN2011/002003 CN2011002003W WO2013033877A1 WO 2013033877 A1 WO2013033877 A1 WO 2013033877A1 CN 2011002003 W CN2011002003 W CN 2011002003W WO 2013033877 A1 WO2013033877 A1 WO 2013033877A1
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transistors
semiconductor
conductive material
transistor
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PCT/CN2011/002003
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朱慧珑
尹海洲
骆志炯
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中国科学院微电子研究所
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to the field of semiconductor fabrication technology, and more particularly to semiconductor structures and methods of fabricating the same. Background technique ,
  • an integrated circuit includes a combination of an NMOS (n-type metal-oxide-semiconductor) transistor and a PMOS (p-type metal-oxide-semiconductor) transistor formed on a substrate.
  • NMOS n-type metal-oxide-semiconductor
  • PMOS p-type metal-oxide-semiconductor
  • SOI Silicon On Insulator
  • BOX buried oxide layer
  • complete dielectric isolation between components in an integrated circuit is achieved, so SOI-CMOS integrated circuits essentially avoid parasitic latch-up effects in bulk silicon CMOS circuits.
  • the fully depleted SOI device has a small short channel effect, can naturally form a shallow junction, and has a small leakage current. Therefore, fully depleted SOI-MOSFETs with ultra-thin SOI and dual gates have attracted wide attention.
  • a ground plane is formed under the ultra-thin oxide buried layer in the SOI-MOSFET device (the layer is also used to connect the semiconductor layer), and the ground layer is low.
  • the resistor is formed to form a back gate structure of the transistor.
  • additional contact and wiring are required, resulting in an increase in the device footprint.
  • a semiconductor structure including: a semiconductor substrate; a first insulating material layer on the semiconductor substrate; and the first insulating material layer a first conductive material layer; a second insulating material layer on the first conductive material layer; a second conductive material layer on the second insulating material layer; on the second conductive material layer An insulating buried layer; a semiconductor layer on the insulating buried layer; a transistor formed on the semiconductor layer, the transistor including at least a first group of transistors and a second group of transistors, wherein channel regions of the transistors are formed
  • Each of the semiconductor layers has a back gate composed of the second conductive material layer; a dielectric layer covering the semiconductor and the transistor; and an isolation structure for electrically isolating at least each transistor from an adjacent transistor
  • the top of the isolation structure is flush with or slightly higher than the upper surface of the semiconductor layer, and the bottom portion is located in the second insulating material layer; An electrically conductive contact that penetrates the
  • a method for fabricating a semiconductor structure comprising the steps of: providing a semiconductor substrate; sequentially forming a first insulating material layer, a first conductive material layer, a second insulating material layer, a second conductive material layer, and an insulating buried layer; bonding a semiconductor layer on the insulating buried layer; forming an isolation structure through the semiconductor layer, the insulating buried layer, and the second conductive material layer, a top of the isolation structure is flush with or slightly higher than an upper surface of the semiconductor layer, and a bottom is located in the second insulating material layer; a transistor is formed on the semiconductor layer, the transistor includes at least a first group of transistors And a second group of transistors, wherein channel regions of the transistors are formed in the semiconductor layer and each have a back gate formed of the second conductive material layer, wherein each transistor is connected to an adjacent transistor by the isolation structure Electrically isolating; forming a dielectric layer covering the semiconductor
  • a semiconductor structure comprising: a semiconductor substrate; a first insulating material layer on the semiconductor substrate; a first conductive material on the first insulating material layer a second insulating material layer on the first conductive material layer; a second conductive material layer on the second insulating material layer; a third insulating material layer on the second conductive material layer; a third conductive material layer on the third insulating material layer; an insulating buried layer on the third conductive material layer; a semiconductor layer on the insulating buried layer; a transistor formed on the semiconductor layer
  • the transistor includes at least a first group of transistors and a second group of transistors, wherein channel regions of the transistors are formed in the semiconductor layer and each have a back gate formed of the third layer of conductive material; a semiconductor layer and a dielectric layer of the transistor; a plurality of first isolation structures, a top portion thereof being flush with or slightly higher than an upper surface of the semiconductor layer, and a bottom
  • a method for fabricating a semiconductor structure comprising the steps of: providing a semiconductor substrate; sequentially forming a first insulating material layer, a first conductive material layer, a second insulating material layer, a second conductive material layer, a third insulating material layer, a third conductive material layer, and an insulating buried layer; bonding a semiconductor layer on the insulating buried layer; forming a plurality of first isolation structures, the top portion thereof The upper surface of the semiconductor layer is flush or slightly higher, and the bottom portion is located in the second insulating material layer; a plurality of second isolation structures are formed, the top of which is flush with the upper surface of the semiconductor layer or slightly higher, and a bottom portion is located in the third insulating material layer; a transistor is formed on the semiconductor layer, the transistor includes at least a first group of transistors and a second group of transistors, a channel of the transistor Forming regions are formed in the semiconductor layer and each having
  • the back gate of at least some of the transistors can be connected to the conductive layer capacitor connected to the outside through conductive contacts below it. Sexually coupled, thereby applying a voltage. Therefore, the footprint of at least some of the transistors can be greatly reduced, thereby increasing the utilization of the wafer.
  • the back gates of all of the nMOSFETs are capacitively coupled to a common conductive layer to be connected to the outside by a conductive contact, and the back gates of all of the pMOSFETs are capacitively coupled to another common conductive layer to thereby Another conductive contact is connected to the outside. Therefore, only a contact for the back gate needs to be formed on the entire integrated circuit, which greatly improves the utilization of the wafer.
  • FIG. 1 shows a schematic cross-sectional view of a semiconductor structure including a transistor having a back gate in accordance with a first embodiment of the present invention.
  • Figure 2 shows a schematic cross-sectional view of a fabrication stage of the semiconductor structure of Figure 1.
  • Figure 3 shows a schematic top view of another stage of fabrication of the semiconductor structure of Figure 1.
  • Figure 4 is a cross-sectional view taken along line AA of Figure 3.
  • Figure 5 shows a schematic cross-sectional view of a semiconductor structure including a transistor having a back gate in accordance with a second embodiment of the present invention.
  • Figure 6 shows a schematic cross-sectional view of a fabrication stage of the semiconductor structure of Figure 5.
  • Figure 7 shows a schematic top view of another stage of fabrication of the semiconductor structure shown in Figure 5.
  • Figure 8 is a cross-sectional view taken along line AA of Figure 7.
  • Figure 9 is a cross-sectional view taken along line BB in Figure 7.
  • Figure 10 shows a schematic top view of the layout of the isolation structure around the transistor in accordance with an embodiment of the present invention.
  • Fig. 11 is a cross-sectional view taken along line AA of Fig. 10.
  • Figure 12 is a cross-sectional view taken along line BB in Figure 10 . detailed description
  • FIG. 1 shows a schematic cross-sectional view of a semiconductor structure 10 including a transistor having a back gate in accordance with a first embodiment of the present invention.
  • the semiconductor structure 10 includes: a semiconductor substrate 100; a first insulating material layer 102 on the semiconductor substrate 100; a first conductive material layer 104 on the first insulating material layer 102; a second on the first conductive material layer 104 An insulating material layer 106; a second conductive material layer 108 on the second insulating material layer 106; an insulating buried layer 14 on the second conductive material layer 108; and a semiconductor layer 116 bonded on the insulating buried layer 14.
  • the semiconductor structure 10 also includes a transistor formed on the semiconductor layer 116.
  • the conductive channels of these transistors are formed in the semiconductor layer 116, and their back gates are each formed by the second conductive material layer 108.
  • the transistor includes a transistor 107 of a first conductivity type and a transistor 109 of a second conductivity type.
  • the first conductivity type is different from the second conductivity type.
  • a dielectric layer 1 18 is overlying the semiconductor layer 16 and the transistor.
  • the semiconductor structure 10 further includes a first isolation structure for electrically isolating the respective transistors
  • the lower surfaces of the isolation structures 101 and 101 are flush with the lower surface of the second conductive material layer 108 or below the lower surface of the second conductive material layer 108, It is in the second insulating material 106, and the top surface is flush with or slightly higher than the upper surface of the semiconductor layer 116.
  • the conductive contact 1 1 1 for electrically connecting the first conductive material layer 104 to the outside may penetrate the dielectric layer 18, the second isolation structure 101, and the second insulating material layer 106 to reach the first conductive material layer 104.
  • the surface is either in the first layer of conductive material 104.
  • the conductive contact 111 may penetrate the dielectric layer 118, the semiconductor layer 116, the insulating buried layer 114, the second conductive material layer 108, and the second insulating material layer 106 to reach the upper surface of the first conductive material layer 104 or at the A layer of conductive material 104 is simultaneously isolated from the respective transistors by the second isolation structure 101 and the first isolation structure 101.
  • the back gate voltage of the transistor is controlled by applying a voltage from the outside by means of the conductive contact 11 1 .
  • the back gate voltage of a part or all of the first conductivity type transistor or a part or all of the second conductivity type transistor can be selected as needed.
  • Other transistors that are not applied with a back gate voltage through the conductive contacts 111 can be fabricated using their conventional techniques to fabricate their back gate contacts (as exemplarily shown for transistor 117 of the second conductivity type in FIG. 1), as will be appreciated by those skilled in the art. Well-known, no longer repeat here.
  • the semiconductor structure 10 also includes top gate contacts (not shown) and source/drain contacts and the like for the respective transistors.
  • the transistor of the first conductivity type is, for example, an nMOSFET or a pMOSFET
  • the transistor of the second conductivity type is, for example, a pMOSFET or an nMOSFET.
  • all of the transistors 107 of the first conductivity type may be replaced by a group of transistors that need to apply a specific back gate voltage, in which case the transistors of the group are not required.
  • the type of conductivity is defined, that is, the set of transistors does not necessarily have the same conductivity type, as long as the same back gate voltage can be applied to the particular set of transistors without the need to add additional conductive contacts.
  • the back gate of the transistor 107 of the first conductivity type is applied with a voltage by capacitive coupling between the second conductive material layer 108 and the first conductive material layer 104.
  • a first insulating material layer 102, a first conductive material layer 104, a second insulating material layer 106, a second conductive material layer 108, and an insulating buried layer 144 are sequentially deposited on the semiconductor substrate 100.
  • the insulating buried layer 144 is a thin oxide layer.
  • the semiconductor layer 116 is bonded to the insulating buried layer 114.
  • the resulting structure is shown in Figure 2.
  • the semiconductor layer 116 can be bonded to the buried insulating layer 114 by, for example, the SmartCutTM technology well known in the art to form a semiconductor-on-insulator (SOI) structure.
  • SOI semiconductor-on-insulator
  • a first isolation structure 101 is formed around the region where the transistor is to be formed.
  • a second isolation structure 101 is formed.
  • the lower surfaces of the isolation structures 101 and 101 are flush with the lower surface of the second conductive material layer 108 or below the lower surface of the second conductive material layer 108, in the second insulating material 106, and the top surface and the semiconductor
  • the upper surface of layer 116 is flush or slightly higher.
  • Figs. 3 and 4 is obtained, and Fig. 4 is a cross-sectional view taken along line AA in Fig. 3.
  • Reference numerals 103 and 105 denote regions where a transistor 107 of a first conductivity type and a transistor 109 of a second conductivity type are to be formed, respectively.
  • the formation of the isolation structures 101 and 10 can be formed by photolithography, etching, and deposition processes well known in the art, and the features and advantages of the present invention will not be described in detail herein.
  • a transistor 107 of the first conductivity type and a transistor 109 of the second conductivity type are formed in regions 103 and 105, respectively, using process steps well known in the art; then, dielectric layer 118, top gate contact of each transistor (not Show) contact with source/drain.
  • dielectric layer 118, top gate contact of each transistor (not Show) contact with source/drain As an example, a back gate contact of the transistor 109 of the second conductivity type is also formed, and through the dielectric layer 181, the second isolation structure 101, and the second insulating material layer 106 form a conductive contact 11 1 , and many more. Since the above process steps are well known in the art, the features and advantages of the present invention are not described in detail herein.
  • an isolation structure 101 is additionally formed for accommodating the conductive contacts 11 1 .
  • the present invention is not limited thereto, and those skilled in the art can also form the conductive contact 11 1 in any isolation structure 101 as needed.
  • Figure 5 shows a schematic cross-sectional view of a semiconductor structure 20 including a transistor having a back gate in accordance with a second embodiment of the present invention.
  • the semiconductor structure 20 includes: a semiconductor substrate 200; a first insulating material layer 202 on the semiconductor substrate 200; a first conductive material layer 204 on the first insulating material layer 202; a second insulating material layer 206 on the first conductive material layer 204; a second conductive material layer 208 on the second conductive material layer 206; a third insulating material layer 210 on the second conductive material layer 208; A third conductive material layer 212 on the third insulating material layer 210; an insulating buried layer 214 on the third conductive material layer 212; and a semiconductor layer 216 bonded on the insulating buried layer 214.
  • the semiconductor structure 20 also includes a transistor formed on the semiconductor layer 216.
  • the conductive channels of these transistors are formed in the semiconductor layer 216, and their backs are formed by the third conductive material layer 212.
  • the transistor includes a transistor 207 of a first conductivity type and a transistor 209 of a second conductivity type.
  • the first conductivity type is different from the second conductivity type.
  • a dielectric layer 218 overlies the semiconductor layer 216 and the transistor.
  • the semiconductor structure 20 further includes a first isolation structure 201 and a second isolation structure 201 for electrically isolating the respective transistors, and a third isolation structure 201".
  • the lower surface of the first isolation structure 201 and the third isolation structure 201" The lower surface of the second conductive material layer 208 is flush or below the lower surface of the second conductive material layer 208, in the second insulating material 206, and the top surface is flush with or slightly higher than the upper surface of the semiconductor layer 216.
  • the lower surface of the second isolation structure 201 is flush with the lower surface of the third conductive material layer 212 or below the lower surface of the third conductive material layer 212, in the third insulating material 210, and the top surface and the semiconductor layer 216 The upper surface is flush or slightly higher.
  • the transistors are all completely enclosed by the isolation structure such that a portion of the area under each transistor is completely blocked laterally by the isolation structure.
  • the transistor 207 of the first conductivity type is completely surrounded by the first isolation structure 201
  • the isolation structure surrounding the transistor 209 of the second conductivity type is formed of the second isolation structure 20 ⁇ at least on one side, ie
  • the second conductivity type transistor 209 is electrically isolated from other transistors by at least one side through the second isolation structure 201, and the isolation structure surrounding the transistor 209 of the second conductivity type is formed by the first isolation structure 201 on the remaining side, thereby Portions of the second conductive material layer 208 under the second conductivity type transistor 209 are in electrical communication with the second isolation structure 201 and the portion of the lower second conductive material layer 208.
  • the transistor 209 of the second conductivity type may be completely surrounded by only the second isolation structure 201.
  • all of the first conductivity type transistor 207 or the second conductivity type transistor 209 may be replaced with a transistor that requires a specific back gate voltage to be applied.
  • the conductivity type is defined, that is, each group of transistors does not necessarily have the same conductivity type, as long as the same back gate voltage can be applied to each particular group of transistors without adding additional conductive contacts.
  • the semiconductor structure 20 further includes: a through-the dielectric layer 218, the second isolation structure 201, and the third insulating material layer 210 to reach an upper surface of the second conductive material layer 208 or in the second conductive material layer 208 a conductive contact 21 1 ; and through the dielectric layer 218 , the third isolation structure 201 ′′ and the second insulating material layer 206 to reach the upper surface of the first conductive material layer 204 or in the first conductive material a conductive contact 21 1 in the layer 204.
  • a portion of the conductive contact 21 1 is included in the second isolation structure 201, thereby being used to connect only the second conductive material layer 208 to the outside;
  • a portion of the contact 21 1, is included in the third isolation structure 201", thereby being used to connect only the first conductive material layer 204 to the outside, as shown in FIG.
  • the semiconductor structure 20 also includes top gate contacts (not shown) and source/drain contacts and the like for the respective transistors.
  • the back gate of the transistor 207 of the first conductivity type passes through the capacitance between the third conductive material layer 212, the second conductive material layer 208, and the first conductive material layer 204.
  • a voltage is applied while being coupled.
  • portions of the second conductive material layer 208 under each of the second conductivity type transistors 209 are in electrical communication with the second isolation structure 201 and portions of the lower second conductive material layer 208, the second The back gate of the conductivity type transistor 209 can be applied with a voltage by capacitive coupling between the third conductive material layer 212 and the second conductive material layer 208.
  • the method for fabricating the semiconductor structure 20 is described below.
  • a first insulating material layer 202, a first conductive material layer 204, a second insulating material layer 206, a second conductive material layer 208, a third insulating material layer 210, a third conductive material layer 212, and the like are sequentially deposited on the semiconductor substrate 200.
  • the insulating buried layer 214 is a thin oxide layer.
  • the semiconductor layer 216 is bonded on the insulating buried layer 214.
  • the resulting structure is shown in Figure 6.
  • semiconductor layer 216 can be bonded to insulating buried layer 214 by, for example, the SmartCutTM technology well known in the art to form a semiconductor-on-insulator (SOI) structure.
  • SOI semiconductor-on-insulator
  • a mask layer (eg, a photoresist or a hard mask layer) is used to cover a region of the first isolation structure 201 where the transistor 207 of the first conductivity type and the periphery thereof are to be formed.
  • the two opposite sides of the region forming the transistor 209 of the second conductivity type form a second isolation structure 20A whose lower surface is flush with the lower surface of the third conductive material layer 212 or enters the third insulating material layer 210 and the top surface It is flush with or slightly higher than the upper surface of the semiconductor layer 216.
  • the mask layer is removed.
  • the transistor 209 to be formed with the second conductivity type and the isolation structure 20A that has been formed are again covered with the mask layer, and the first isolation structure 201 is formed around the region where the transistor 207 of the first conductivity type is to be formed, and simultaneously forms the first
  • the third isolation structure 201" the lower surface of the isolation structures 201 and 201" is flush with the lower surface of the second conductive material layer 208 or enters the second insulating material layer 206 and the top surface is flush with the upper surface of the semiconductor layer 216 or Slightly higher.
  • FIGS. 7-9 is obtained, wherein FIG. 7 is a plan view of the resulting structure, FIG. 8 is a cross-sectional view taken along line AA of FIG. 7, and FIG. 9 is a line BB along FIG. , the sectional view.
  • Reference numerals 203 and 205 denote regions where a transistor 207 of a first conductivity type and a transistor 209 of a second conductivity type are to be formed, respectively.
  • the back gate of the transistor 207 of the first conductivity type is applied with a voltage by capacitive coupling between the third conductive material layer 212, the second conductive material layer 208, and the first conductive material layer 204. Moreover, since portions of the second conductive material layer 208 under each of the second conductivity type transistors 209 are in electrical communication with the second isolation structure 201 and portions of the lower second conductive material layer 208, the second The back gate of the conductivity type transistor 209 can be applied with a voltage by capacitive coupling between the third conductive material layer 212 and the second conductive material layer 208.
  • the isolation structure shown in FIGS. 7-9 and its formation method are exemplary formation isolation structures 201 and
  • the portion of the lower second conductive material layer 208 may be in electrical communication with the second isolation structure 201 and the portion of the lower second conductive material layer 208.
  • the formation of isolation structures 201, 201, and 201" can be formed by photolithography, etching, and deposition processes well known in the art to highlight the features and advantages of the present invention and will not be described in detail herein.
  • a first conductivity type transistor 207 and a second conductivity type transistor 209 are formed in regions 203 and 205, respectively, using process steps well known in the art; forming dielectric layer 218, top gate contact of each transistor (not shown) And a source/drain contact or the like; forming a conductive contact 21 1 through the dielectric layer 218, the second isolation structure 201, and the third insulating material layer 210; and penetrating the dielectric layer 218, the first Three isolation structure 201", And the second layer of insulating material 206 forms a conductive contact 21 1 . Since the above process steps are well known in the art, the features and advantages of the present invention are not described in detail herein.
  • the positional arrangement of the transistor 207 of the first conductivity type and the transistor 209 of the second conductivity type is also exemplary, and the present invention is not limited thereto, and the transistor 207 and the second transistor of the first conductivity type may also be used.
  • Conductive type transistors 209 are arranged in rows, respectively. Alternatively, the positions of the transistors 207 and 209 can be arranged as needed.
  • the grouping of the transistors of the present invention is not limited to being divided according to the conductivity type. It is also possible to group transistors of different conductivity types that are desired to be applied with the same back gate voltage as required, and other transistors of different conductivity types that are expected to be applied with another same voltage are grouped into another group.
  • the first set of transistors and the second set of transistors can be isolated separately in accordance with the isolation described above with respect to transistor 207 of the first conductivity type and transistor 209 of the second conductivity type.
  • the first group of transistors is completely surrounded by the first isolation structure 201, and the isolation structure surrounding the second group of transistors is composed of the second isolation structure 201 on at least one side and the first isolation structure 201 on the remaining side.
  • the two transistors 209 shown in Fig. 5 may also have different conductivity types, but their back gates may be controlled to the same voltage by the solution of the embodiment of the present invention.
  • the isolation structure 201 in addition to the isolation structure 201 for isolating the transistor, the isolation structure 201 is additionally formed for the conductive contact 21 1.
  • the present invention is not limited thereto, and those skilled in the art may also The conductive contact 21 1" is formed in any isolation structure 201.
  • the conductive contact 21 1 is illustrated as being formed in the isolation structure 201 for electrically isolating the transistor 209 of the second conductivity type, the present invention is not limited thereto, and a lower surface and the third conductive material layer 212 may be additionally formed separately.
  • the lower surface of the lower surface is flush and the top surface is flush with or slightly higher than the upper surface of the semiconductor layer 216 to accommodate a portion of the conductive contact 21 1 .
  • the back gate voltage of any particular transistor is controlled by the same conductive contact, and the back gate voltages of other transistors are controlled by different conductive contacts, thereby greatly saving
  • the occupied area of the conductive contact increases the utilization of the wafer.
  • the opposite side of the transistor 209 of the second conductivity type is designed as the second isolation structure.
  • the other opposite side of the transistor 209 of the second conductivity type and the side of the transistor 207 of the first conductivity type are the first isolation junction Structure 201.
  • the isolation structures around the first conductivity type transistor 207 and the second conductivity type transistor 209 may also be arranged in other ways.
  • FIGS. 10-12 illustrate another layout of an isolation structure around a transistor in accordance with an embodiment of the present invention, wherein FIG. 10 is a top view and FIG. 11 is an A cross-sectional view of line AA in Fig. 10, and Fig. 12 is a cross-sectional view along line BB in Fig. 10.
  • FIG. 10 is a top view
  • FIG. 11 is an A cross-sectional view of line AA in Fig. 10
  • Fig. 12 is a cross-sectional view along line BB in Fig. 10.
  • reference numerals 303 and 305 respectively indicate areas where transistors of the first and second conductivity types are to be formed.
  • the region 305 of the transistor of the second conductivity type is formed on both sides of the second isolation structure 30 ⁇ to form the first
  • the two sides of the region 303 of the transistor of the conductivity type are the first isolation structure 301; on the cross section parallel to the line BB in FIG. 10, the two sides of the region 305 forming the transistor of the second conductivity type are respectively the first
  • the isolation structure 301 and the second isolation structure 301 ′ are formed on both sides of the region 303 forming the transistor of the first conductivity type as the first isolation structure 301 .
  • the transistor of the first conductivity type is completely surrounded by the first isolation structure 301, and the isolation structure completely surrounding the transistor of the second conductivity type is constituted by the second isolation structure 301 on three sides, and The remaining side is constituted by the first isolation structure 301.
  • portions of the second layer of electrically conductive material 308 under each transistor of the second conductivity type are in electrical communication with portions of the second isolation structure 301 and the portion of the second layer of electrically conductive material 308 below.
  • the deposition of the various layers involved may be by chemical vapor deposition (CVD), physical vapor deposition (PVD), pulsed laser deposition (PLD), atomic layer deposition (ALD), as is well known in the art.
  • CVD chemical vapor deposition
  • PVD physical vapor deposition
  • PLAD pulsed laser deposition
  • ALD atomic layer deposition
  • PEALD Plasma enhanced atomic layer deposition
  • the lithography and etching processes involved can be performed by reactive ion etching (RIE), electron cyclotron resonance (ECR), inductive coupling, which are well known in the art.
  • ICP Plasma etching
  • the semiconductor substrate semiconductor substrates 100 and 200 involved are preferably silicon wafers, of course, any other suitable substrate may be selected as needed;
  • the first, second, and The third insulating material layer is preferably an oxide layer;
  • the first, second, and third conductive material layers are preferably polysilicon layers, and may be reduced in resistance by ion implantation, and for the ion implantation, for example, As, P, or the like may be used.
  • n-type ion doping is performed using, for example, In, B, etc., and the doping concentration is usually 10 18 to 10 21 cm" 3 ;
  • the material of the semiconductor layers 116, 216 may include one of Si, SiGe, SiC, and SiGeC. Or a combination of several;
  • the isolation material in the isolation structure may be an oxide, a nitride or a combination thereof;
  • the material used to form the conductive contacts 111, 211 and 211 may be, but not limited to: Cu, Al, W, Polycrystalline silicon or a combination thereof.
  • the contact inner layer may also be formed of, for example, Ti, TiN, or a combination thereof before forming the conductive contacts 211 and: / or 211.

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Abstract

一种半导体结构及其制造方法，该半导体结构包括：半导体基底；依次形成在半导体基底上的第一绝缘材料层、第一导电材料层、第二绝缘材料层、第二导电材料层、绝缘埋层；结合在绝缘埋层上的半导体层；形成在半导体层上的晶体管，晶体管的沟道区均形成于半导体层中且均具有由第二导电材料层构成的背栅；覆盖半导体层以及晶体管的介质层；用于至少将每一个晶体管与相邻晶体管电隔离的隔离结构，隔离结构的顶部与半导体层的上表面齐平或略高，且底部位于第二绝缘材料层中；以及贯穿介质层并向下延伸到第一导电材料层中的导电接触。

Description

半导体结构及其制造方法 优先权要求
本申请要求了 2011年 9月 7日提交的、申请号为 201 1 10263440.2、 发明名称为 "半导体结构及其制造方法" 的中国专利申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及半导体制造技术领域， 更具体地涉及半导体结构及其 制造方法。 背景技术 、
通常， 集成电路 （IC ) 包含形成在衬底上的 NMOS ( n型金属-氧 化物-半导体） 晶体管和 PMOS ( p型金属 -氧化物-半导体） 晶体管的组 合。 为了提高超大规模集成电路的效率并降低其制造成本， 持续的趋 势是减小器件的特征尺寸， 尤其是栅电极的长度。 然而， 栅电极长度 的减小会导致短沟道效应， 从而降低半导体器件和整个集成电路的性 能。
SOI (绝缘体上硅）技术是在顶层硅和背衬底之间引入了一层埋氧 化层 （BOX ) 。 由于埋氧化层的存在， 实现了集成电路中元器件之间 的完全的介质隔离， 因此 SOI-CMOS 集成电路从本质上避免了体硅 CMOS电路中的寄生闩锁效应。 而完全耗尽型 SOI器件的短沟道效应 较小， 能自然形成浅结， 泄露电流较小。 因此， 具有超薄 SOI和双栅 的全耗尽 SOI-MOSFET吸引了广泛关注。 为了调整阈值电压和抑制短 沟道效应， 在 SOI-MOSFET 器件中的超薄氧化物埋层下形成接地层 ( ground plane, 有时该层也用于接半导体层） ， 并对该接地层进行低电 阻化从而形成晶体管的背栅结构。 然而， 根据传统方法， 为了将 NMOSFET和 PMOSFET的接地层连接到相应的电压源，需要额外的接 触和布线， 导致器件占用面积增加。
因此， 需要改进的方法来将 NMOSFET和 PMOSFET的接地层连 接到相应的电压源以减小器件占用面积。 发.明内容
本发明的目的在于通过提供一种改进的半导体结构及其制造方 法， 使得可以在制造集成电路时不需要为每一个晶体管单独提供用于 背栅的接触， 从而减小晶体管的占用面积。
为了实现上述目的， 根据本发明的第一方面， 提供一种半导体结 构， 所述半导体结构包括：，半导体基底； 在所述半导体基底上的第一 绝缘材料层； 在所述第一绝缘材料层上的第一导电材料层； 在所述第 一导电材料层上的第二绝缘材料层； 在所述第二绝缘材料层上的第二 导电材料层； 在所述第二导电材料层上的绝缘埋层； 在所述绝缘埋层 上的半导体层； 形成在所述半导体层上的晶体管， 所述晶体管至少包 括第一组晶体管和第二组晶体管， 所述晶体管的沟道区均形成于所述 半导体层中且均具有由所述第二导电材料层构成的背栅； 覆盖所述半 导体募以及所述晶体管的介质层； 用于至少将每一个晶体管与相邻晶 体管电隔离的隔离结构， 所述隔离结构的顶部与所述半导体层的上表 面齐平或略高， 且底部位于所述第二绝缘材料层中； 以及贯穿所述介 质层并向下延伸到所述第一导电材料层中的导电接触， 所述导电接触 借助所述隔离结构中的至少一个隔离结构与所述晶体管隔离开， 并且 通过所述导电接触将所述第一导电材料层电连接到外部以实现对第一 组晶体管的背栅电压的控制。
根据本发明的第二方面， 提供一种用于制造半导体结构的方法， 所述方法包括以下步骤： 提供半导体基底； 在所述半导体基底上依次 形成第一绝缘材料层、 第一导电材料层、 第二绝缘材料层、 第二导电 材料层以及绝缘埋层； 在所述绝缘埋层上结合半导体层； 贯穿所述半 导体层、 所述绝缘埋层和所述第二导电材料层形成隔离结构， 所述隔 离结构的顶部与所述半导体层的上表面齐平或略高， 且底部位于所述 第二绝缘材料层中； 在所述半导体层上形成晶体管， 所述晶体管至少 包括第一组晶体管和第二组晶体管， 所述晶体管的沟道区均形成于所 述半导体层中且均具有由所述第二导电材料层构成的背栅， 其中每一 个晶体管借助所述隔离结构与相邻晶体管电隔离； 形成覆盖所述半导 体层以及所述晶体管的介质层； 以及形成贯穿所述介质层并向下延伸 到所述第一导电材料层中的导电接触， 所述导电接触借助所述隔离结 构中的至少一个隔离结构与所述晶体管隔离开， 并且通过所述导电接 触将所述第一导电材料层电连接到外部以实现对第一組晶体管的背栅 电压的控制。
根据本发明的第三方面， 提供一种半导体结构， 所述半导体结构 包括： 半导体基底； 在所述半导体基底上的第一绝缘材料层； 在所述 第一绝缘材料层上的第一导电材料层； 在所述第一导电材料层上的第 二绝缘材料层； 在所述第二绝缘材料层上的第二导电材料层； 在所述 第二导电材料层上的第三绝缘材料层； 在所述第三绝缘材料层上的第 三导电材料层； 在所述第三导电材料层上的绝缘埋层； 在所述绝缘埋 层上的半导体层； 形成在所述半导体层上的晶体管， 所述晶体管至少 包括第一组晶体管和第二组晶体管， 所述晶体管的沟道区均形成于所 述半导体层中且均具有由所述第三导电材料层构成的背栅； 覆盖所述 半导体层以及所述晶体管的介质层； 多个第一隔离结构， 其顶部与所 述半导体层的上表面齐平或略高， 且底部位于所述第二绝缘材料层中; 多个第二隔离结构， 其顶部与所述半导体层的上表面齐平或略高， 且 底部位于所述第三绝缘材料层中； 贯穿所述介质层、 所述第一隔离结 构之一和所述第二绝缘材料层以到达所述第一导电材料层的第一导电 接触； 以及贯穿所述介质层、 所述第二隔离结构之一和所述第三绝缘 材料层以到达所述第二导电材料层的第二导电接触， 其中包围第一组 晶体管中的每一个晶体管的隔离体由第一隔离结构构成， 包围第二组 晶体管中的每一个晶体管的隔离体在其至少一侧由第二隔离结构构成 并且在其余侧由第一隔离结构构成， 使得第二组晶体管中的每一个晶 体管下方的第二导电材料层的部分与所述第二导电接触下方的第二导 电材料层的部分是相互电连通的。
根据本发明的第四方面， 提供一种用于制造半导体结构的方法， 所述方法包括以下步骤： 提供半导体基底； 在所述半导体基底上依次 形成第一绝缘材料层、 第一导电材料层、 第二绝缘材料层、 第二导电 材料层、 第三绝缘材料层、 第三导电材料层以及绝缘埋层； 在所述绝 缘埋层上结合半导体层； 形成多个第一隔离结构， 其顶部与所述半导 体层的上表面齐平或略高， 且底部位于所述第二绝缘材料层中； 形成 多个第二隔离结构， 其顶部与所述半导体层的上表面齐平或略高， 且 底部位于所述第三绝缘材料层中； 在所述半导体层上形成晶体管， 所 述晶体管至少包括第一组晶体管和第二组晶体管， 所述晶体管的沟道 区均形成于所述半导体层中且均具有由所述第三导电材料层构成的背 栅； 形成覆盖所述半导体层以及所述晶体管的介质层； 贯穿所述介质 层、 所述第一隔离结构之一和所述第二绝缘材料层形成第一导电接触'; 以及贯穿所述介质层、 所述第二隔离结构之一和所述第三绝缘材料层 形成第二导电接触， 其中包围第一组晶体管中的每一个晶体管的隔离 体由第一隔离结构构成， 包围第二组晶体管中的每一个晶体管的隔离 体在其至少一侧由第二隔离结构构成并且在其余侧由第一隔离结构构 成， 使得第二组晶体管中的每一个晶体管下方的第二导电材料层的部 分与所述第二导电接触下方的第二导电材料层的部分是相互电连通 的。
利用根据本发明的方法制造的半导体结构， 不需要为每一个晶体 管单独提供用于背栅的接触， 而是， 至少一些晶体管的背栅可以通过 与其下方的通过导电接触连接到外部的导电层电容性耦合， 从而被施 加电压。 因此， 至少一些晶体管的占用面积可以大大减小， 从而提高 了晶片的利用率。在一个优选实施方式中， 所有的 nMOSFET的背栅电 容性耦合到一个共同的导电层从而借助一个导电接触连接到外部， 而 所有的 pMOSFET 的背栅电容性耦合到另一个共同的导电层从而借助 另一个导电接触连接到外部。 因此在整个集成电路上仅仅需要形成 个用于背栅的接触， 极大地提高了晶片的利用率。 附图说明
图 1 示出了根据本发明的第一实施方式的包含具有背栅的晶体管 的半导体结构的示意性剖面图。
图 2示出了图 1所示半导体结构的一个制造阶段的示意性剖面图。 图 3示出了图 1所示半导体结构的另一个制造阶段的示意性俯视 图。
图 4是沿着图 3中的线 AA，的剖面图。
图 5 示出了根据本发明的第二实施方式的包含具有背栅的晶体管 的半导体结构的示意性剖面图。
图 6示出了图 5所示半导体结构的一个制造阶段的示意性剖面图。 图 7示出了图 5所示半导体结构的另一个制造阶段的示意性俯视 图。 图 8是沿着图 7中的线 AA，的剖面图。
图 9是沿着图 7中的线 BB，的剖面图。
图 10示出了根据本发明的实施方式的晶体管周围的隔离结构布局 的示意性俯视图.。
图 1 1是沿着图 10中的线 AA，的剖面图。
图 12是沿着图 10中的线 BB，的剖面图。 具体实施方式
以下结合附图描述本发明的示例性实施方式。 附图是示意性的并 未按比例绘制， 且只是为了说明本发明的实施例而并不意图限制本发 明的保护范围。 贯穿附图使用相同或类似的附图标记表示相同或类似 的部件。 为了使本发明的技术方案更清楚， 本领域熟知的工艺步骤及 器件结构在此省略。 此外， 在本说明书的上下文中， 一个层位于另一 个层上， 既包括这两个层直接接触的情况， 也包括这两个层之间插入 有其它层或元件的情况。 〈第一实施方式〉
图 1 示出了根据本发明的第一实施方式的包含具有背栅的晶体管 的半导体结构 10的示意性剖面图。
该半导体结构 10包括： 半导体基底 100; 在半导体基底 100上的 第一绝缘材料层 102;在第一绝缘材料层 102上的第一导电材料层 104; 在第一导电材料层 104 上的第二绝缘材料层 106; 在第二绝缘材料层 106 上的第二导电材料层 108; 在第二导电材料层 108 上的绝缘埋层 1 14; 在绝缘埋层 1 14上结合的半导体层 1 16。
该半导体结构 10还包括形成在半导体层 1 16上的晶体管。这些晶 体管的导电沟道均形成于半导体层 1 16 中， 且其背栅均由第二导电材 料层 108形成。 作为例子， 所述晶体管包括第一导电类型的晶体管 107 和第二导电类型的晶体管 109。 优选地， 第一导电类型不同于第二导电 类型。 介质层 1 18覆盖在半导体层 1 16和所述晶体管上。
该半导体结构 10 还包括用于电隔离各个晶体管的第一隔离结构
101 , 以及第二隔离结构 101，。 隔离结构 101和 101，的下表面与第二导 电材料层 108的下表面齐平或在第二导电材料层 108 的下表面以下、 处于第二绝缘材料 106之中， 且顶面与半导体层 116的上表面齐平或 略高。 用于将第一导电材料层 104 电连接到外部的导电接触 1 1 1 可以 贯穿介质层 1 18、 第二隔离结构 101，以及第二绝缘材料层 106， 以到达 第一导电材料层 104的上表面或处于第一导电材料层 104之中。 可替 换地，导电接触 111可以贯穿介质层 118、半导体层 1 16、绝缘埋层 114、 第二导电材料层 108和第二绝缘材料层 106以到达第一导电材料层 104 的上表面或处于第一导电材料层 104之中，同时借助第二隔离结构 101， 和第一隔离结构 101与各个晶体管隔离开。
在借助导电接触 11 1将第一导电材料层 104电连接到外部的情况 下， 由于作为晶体管的背栅的第二导电材料层 108 与第一导电材料层 104之间的电容性耦合作用，可以借助导电接触 1 1 1通过从外部施加电 压来控制晶体管的背栅电压。 由此， 可以根据需要来选择对部分或全 部的第一导电类型的晶体管或者部分或全部的第二导电类型的晶体管 的背栅电压进行控制。 其他不通过导电接触 111 被施加背栅电压的晶 体管可以利用常规技术来制作其背栅接触 （如图 1 中针对第二导电类 型的晶体管 109 示例性示出的） ， 这是本领域技术人员所熟知的， 在 此不再赘述。
当然， 该半导体结构 10还包含各个晶体管的顶栅接触 （未示出） 和源 /漏接触等。 在本实施方式中， 所述第一导电类型的晶体管例如是 nMOSFET或 pMOSFET, 相应地， 所述第二导电类型的晶体管例如是 pMOSFET或 nMOSFET。
这里需要说明的是， 在本发明的其他实施例中， 所有第一导电类 型的晶体管 107 可以被替换为一组需要施加特定背栅电压的晶体管， 在这种情况下不需要对该组晶体管的导电类型进行限定， 也就是说， 该组晶体管不一定具有相同的导电类型， 只要能够实现为该组特定的 晶体管施加相同的背栅电压而不需要增加额外的导电接触即可。
在根据本实施方式的半导体结构 10 中， 第一导电类型的晶体管 107的背栅通过第二导电材料层 108和第一导电材料层 104之间的电容 性耦合被施加电压。 由此， 不需要单独为每一个第一导电类型的晶体 管 107 制造背栅接触。 从而减小了单个器件的占地面积， 提高了晶片 的利用效率。
以下描述用于制造半导体结构 10的方法。 首先在半导体基底 100上依次沉积第一绝缘材料层 102、第一导电 材料层 104、 第二绝缘材料层 106、 第二导电材料层 108以及绝缘埋层 1 14。 优选地， 该绝缘埋层 1 14为薄氧化物层。 之后， 在所述绝缘埋层 1 14上结合半导体层 1 16。 所得到的结构在图 2中示出。 作为例子， 半 导体层 116可以通过例如本领域熟知的 SmartCut™ (智能剥离 ) 技术 结合到绝缘埋层 114上， 从而形成绝缘体上半导体 （SOI ) 结构。
接下来，在要形成晶体管的区域周围形成第一隔离结构 101。并且， 形成第二隔离结构 101，。 所述隔离结构 101和 101，的下表面与第二导 电材料层 108的下表面齐平或在第二导电材料层 108的下表面以下、 处于第二绝缘材料 106之中， 且顶面与半导体层 116的上表面齐平或 略高。 由此， 得到图 3和图 4所示的结构， 其中图 4是沿图 3 中的线 AA，的截面图。附图标记 103和 105分别表示要形成第一导电类型的晶 体管 107和第二导电类型的晶体管 109的区域。 隔离结构 101及 10Γ 的形成可通过本领域熟知的光刻、 蚀刻以及沉积工艺形成， 为了突出 本发明的特征和优点， 在此不再详细描述。
-然后， 使用本领域熟知的工艺步骤， 在区域 103和 105 中分别形 成第一导电类型的晶体管 107和第二导电类型的晶体管 109; 然后， 成介质层 118、 各个晶体管的顶栅接触 （未示出） 和源 /漏极接触。 作 为示例， 还形成第二导电类型的晶体管 109 的背栅接触， 以及贯穿所 述介质层 1 18、，所述第二隔离结构 101，以及所述第二绝缘材料层 106 形成导电接触 11 1 , 等等。 由于上述工艺步骤在本领域中是公知的， 因 此为了突出本发明的特征和优点， 在此不再详细描述。
尽管在本实施方式中， 除了用于隔离晶体管的隔离结构 101之外， 另外形成隔离结构 101，用于容纳导电接触 11 1。然而，本发明不限于此， 本领域技术人员也可以根据需要在任何隔离结构 101 中形成所述导电 接触 11 1。
〈第二实施方式>
图 5 示出了根据本发明的第二实施方式的包含具有背栅的晶体管 的半导体结构 20的示意性剖面图。
该半导体结构 20包括： 半导体基底 200; 在半导体基底 200上的 第一绝缘材料层 202;在第一绝缘材料层 202上的第一导电材料层 204; 在第一导电材料层 204 上的第二绝缘材料层 206; 在第二绝缘材料层 206上的第二导电材料层 208; 在第二导电材料层 208上的第三绝缘材 料层 210; 在第三绝缘材料层 210上的第三导电材料层 212; 在第三导 电材料层 212上的绝缘埋层 214; 在绝缘埋层 214上结合的半导体层 216。
该半导体结构 20还包括形成在半导体层 216上的晶体管。这些晶 体管的导电沟道均形成于半导体层 216 中， 且其背 均由第三导电材 料层 212形成。 所述晶体管包括第一导电类型的晶体管 207和第二导 电类型的晶体管 209。 优选地， 第一导电类型不同于第二导电类型。 介 质层 218覆盖在半导体层 216和所述晶体管上。
该半导体结构 20 还包括用于电隔离各个晶体管的第一隔离结构 201和第二隔离结构 201，， 以及第三隔离结构 201"。 第一隔离结构 201 和第三隔离结构 201"的下表面与第二导电材料层 208的下表面齐平或 在第二导电材料层 208的下表面以下、 处于第二绝缘材料 206之中， 且顶面与半导体层 216的上表面齐平或略高。 第二隔离结构 201，的下 表面与第三导电材料层 212的下表面齐平或在第三导电材料层 212的 下表面以下、 处于第三绝缘材料 210之中， 且顶面与半导体层 216的 上表面齐平或略高。
所述晶体管均被隔离结构完全包围， 从而使得各晶体管下方的区 域的一部分借助隔离结构在横向上被完全隔断。 具体而言， 作为示例, 第一导电类型的晶体管 207完全被第一隔离结构 201 包围， 而包围第 二导电类型的晶体管 209 的隔离结构至少在一侧是由第二隔离结构 20Γ构成的，即第二导电类型的晶体管 209至少在一侧通过第二隔离结 构 201，与其它晶体管电隔离， 而包围第二导电类型的晶体管 209的隔 离结构在其余侧由第一隔离结构 201 构成， 从而使得每个第二导电类 型的晶体管 209 下方的第二导电材料层 208 的部分与第二隔离结构 201，下方的第二导电材料层 208的部分之间是相互电连通的。在一个示 例性实施例中，第二导电类型的晶体管 209可以仅由第二隔离结构 201， 完全包围。
这里需要说明的是， 在本发明的其他实施例中， 所有第一导电类 型的晶体管 207或者第二导电类型的晶体管 209均可以被替换为一且 需要施加特定背栅电压的晶体管， 在这种情况下不需要对每组晶体管 的导电类型进行限定， 也就是说， 每组晶体管不一定具有相同的导电 类型， 只要能够实现为每组特定的晶体管施加相同的背栅电压而不需 要增加额外的导电接触即可。
该半导体结构 20进一步包括： 贯穿所述介质层 218、 所述第二隔 离结构 201，以及所述第三绝缘材料层 210 以到达第二导电材料层 208 的上表面或处于第二导电材料层 208之中的导电接触 21 1 ; 以及贯穿所 述介质层 218、 所述第三隔离结构 201 "以及所述第二绝缘材料层 206 以到达第一导电材料层 204的上表面或处于第一导电材料层 204之中 的导电接触 21 1，。 所述导电接触 21 1 的一部分被包含在所述第二隔离 结构 201，中， 从而用于仅将第二导电材料层 208连接到外部； 所述导 电接触 21 1，的一部分被包含在所述第三隔离结构 201"中， 从而用于仅 将第一导电材料层 204连接到外部， 如图 5所示。 当然， 该半导体结 构 20还包含各个晶体管的顶栅接触 （未示出） 和源 /漏接触等。
在根据本实施方式的半导体结构 20中， 作为示例， 第一导电类型 的晶体管 207的背栅通过第三导电材料层 212、第二导电材料层 208和 第一导电材料层 204之间的电容性耦合而被施加电压。 并且， 由于每 个第二导电类型的晶体管 209下方的第二导电材料层 208的部分与第 二隔离结构 201，下方的第二导电材料层 208 的部分之间是相互电连通 的， 所以第二导电类型的晶体管 209 的背栅能够通过第三导电材料层 212和第二导电材料层 208之间的电容性耦合而被施加电压。 由此， 不 需要单独为每一个晶体管 207、 209制造背栅接触， 从而更进一步减小 了单个器件的占地面积， 提高了晶片的利用效率。
以下描述用于制造半导体结构 20的方法。
首先在半导体基底 200上依次沉积第一绝缘材料层 202、第一导电 材料层 204、 第二绝缘材料层 206、 第二导电材料层 208以及第三绝缘 材料层 210、 第三导电材料层 212以及绝缘埋层 214。 优选地， 该绝缘 埋层 214为薄氧化物层。 之后， 在所述绝缘埋层 214上结合半导体层 216。 所得到的结构在图 6中示出。 作为例子， 半导体层 216可以通过 例如本领域熟知的 SmartCut™ (智能剥离） 技术结合到绝缘埋层 214 上， 从而形成绝缘体上半导体 （ SOI ) 结构。
接下来， 利用掩模层 （例如， 光刻胶或硬掩模层） 覆盖要形成第 一导电类型的晶体管 207及其周围的第一隔离结构 201 的区域， 在要 形成第二导电类型的晶体管 209 的区域的两个相对侧形成第二隔离结 构 20Γ , 其下表面与第三导电材料层 212的下表面齐平或者进入到第 三绝缘材料层 210 中且顶面与半导体层 216的上表面齐平或略高。 随 后， 除去该掩模层。 接下来， 再次利用掩模层覆盖要形成第二导电类 型的晶体管 209以及已经形成的隔离结构 20Γ , 在要形成第一导电类 型的晶体管 207的区域周围形成第一隔离结构 201 ,并且同时形成第三 隔离结构 201 "， 隔离结构 201和 201 "的下表面与第二导电材料层 208 的下表面齐平或者进入到第二绝缘材料层 206中且顶面与半导体层 216 的上表面齐平或略高。 由此， 得到图 7-9所示的结构， 其中图 7是所得 到的结构的俯视图， 图 8是沿图 7中的线 AA，的截面图， 图 9是沿着 图 7中的线 BB，的截面图。附图标记 203和 205分别表示要形成第一导 电类型的晶体管 207和第二导电类型的晶体管 209的区域。
由图 7-9可以看出， 第一导电类型的晶体管 207的背栅通过第三 导电材料层 212、第二导电材料层 208和第一导电材料层 204之间的电 容性耦合而被施加电压。 并且， 由于每个第二导电类型的晶体管 209 下方的第二导电材料层 208的部分与第二隔离结构 201，下方的第二导 电材料层 208 的部分之间是相互电连通的， 所以第二导电类型的晶体 管 209的背栅能够通过第三导电材料层 212和第二导电材料层 208之 间的电容性耦合而被施加电压。由此，不需要单独为每一个晶体管 207、 209制造背栅接触， 从而更进一步减小了单个器件的占地面积， 提高了 晶片的利用效率。 此 图 7-9所示的隔离结构及其形成方法是示例性 形成隔离结构 201 和
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下方的第二导电材料层 208的部分与第二隔离结构 201，下方的第二导 电材料层 208 的部分之间是相互电连通的即可。 隔离结构 201、 201， 及 201"的形成可通过本领域熟知的光刻、 蚀刻以及沉积工艺形成， 为 了突出本发明的特征和优点， 在此不再详细描述。
然后， 使用本领域熟知的工艺步骤， 在区域 203和 205 中分别形 成第一导电类型的晶体管 207和第二导电类型的晶体管 209;形成介质 层 218、 各个晶体管的顶栅接触 （未示出） 和源 /漏极接触等等； 贯穿 所述介质层 218、 所述第二隔离结构 201，以及所述第三绝缘材料层 210 形成导电接触 21 1 ;以及贯穿所述介质层 218、所述第三隔离结构 201"、 以及所述第二绝缘材料层 206形成导电接触 21 1，。 由于上述工艺步骤 在本领域中是公知的， 因此为了突出本发明的特征和优点， 在此不再 详细描述。
此外， 在本实施方式中， 第一导电类型的晶体管 207和第二导电 类型的晶体管 209 的位置布局也是示例性的， 本发明不限于此， 也可 以将第一导电类型的晶体管 207和第二导电类型的晶体管 209分别排 成行。 或者， 可以根据需要来安排晶体管 207和 209的位置。
另外， 本发明对晶体管的分组并不限于根据导电类型来划分。 也 可以根据要求将期望被施加相同背栅电压的不同导电类型的晶体管分 成一组， 其他期望被施加另一相同电压的不同导电类型的晶体管被分 成另一组。 第一组晶体管和第二组晶体管可以按照上面关于第一导电 类型的晶体管 207和第二导电类型的晶体管 209描述的隔离方式被分 别隔离。 具体而言， 第一组晶体管完全被第一隔离结构 201 包围， 而 包围第二组晶体管的隔离结构在至少一侧由第二隔离结构 201，构成, 且在其余侧由第一隔离结构 201 构成， 从而实现仅利用一个导电接触 给一组晶体管的背栅施加电压。 例如， 对于图 5 中所示的两个晶体管 209, 也可以具有不同的导电类型， 但可以通过本发明实施例的方案将 其背栅控制为同一电压。 尽管在本实施方式中， 除了用于隔离晶体管 的隔离结构 201之外， 另外形成隔离结构 201 "用于导电接触 21 1，。 然 而， 本发明不限于此， 本领域技术人员也可以根据需要在任何隔离结 构 201 中形成所述导电接触 21 1"。 此外， 尽管导电接触 21 1示为形成 在用于电隔离第二导电类型的晶体管 209的隔离结构 201，中， 但是本 发明不限于此， 可以另外单独形成一个下表面与第三导电材料层 212 的下表面齐平且顶面与半导体层 216 的上表面齐平或略高的隔离结构 用来容纳部分导电接触 21 1。 例如， 通过隔离结构的不同深度设计， 将 任意一组特定的晶体管的背栅电压通过同一导电接触来控制， 将其他 的晶体管的背栅电压通过不同的另一导电接触来控制， 从而能够大大 节省导电接触的占用面积， 提高晶片的利用率。
此外， 在描述制造半导体結构 20的方法中， 为了便于说明且作为 例子， 在与图 7中的线 BB，平行的剖面上， 第二导电类型的晶体管 209 的相对侧被设计为第二隔离结构 201，， 而第二导电类型的晶体管 209 的另一相对侧以及第一导电类型的晶体管 207 的各侧均为第一隔离结 构 201。 本领域技术人员可以理解， 第一导电类型的晶体管 207和第二 导电类型的晶体管 209周围的隔离结构还可以以其他方式来布置。
为了说明第一和第二隔离结构的不同布置方式， 图 10-12 示出了 根据本发明的实施方式的晶体管周围的隔离结构的另一种布局， 其中 图 10是俯视图， 图 11是沿图 10中的线 AA，的截面图， 图 12是沿着 图 10中的线 BB，的截面图。 为了简洁， 图中仅示例性地示出了第一和 第二隔离结构的位置， 而省略了晶体管， 附图标记 303和 305分别表 示要形成第一和第二导电类型的晶体管的区域。
需要说明的是， 参考图 1 1，在与图 10中的线 AA，平行方向的剖面 上， 形成第二导电类型的晶体管的区域 305 的两侧均为第二隔离结构 30Γ ,而形成第一导电类型的晶体管的区域 303的两侧均为第一隔离结 构 301 ; 在与图 10中的线 BB，平行方向的剖面上， 形成第二导电类型 的晶体管的区域 305 的两侧分别为第一隔离结构 301 和第二隔离结构 301 ' ,而形成第一导电类型的晶体管的区域 303的两侧均为第一隔离结 构 301。 因此， 在该实施方式中， 第一导电类型的晶体管被第一隔离结 构 301 完全包围， 而完全包围第二导电类型的晶体管的隔离结构在三 个侧上由第二隔离结构 301，构成，且在剩余的一侧由第一隔离结构 301 构成。 由此， 每个第二导电类型的晶体管下方的第二导电材料层 308 的部分与第二隔离结构 301，下方的第二导电材料层 308 的部分之间是 相互电连通。 工艺和材料：
在上面描述的各实施方式中， 所涉及的各层的沉积可以采用本领 域熟知的化学气相沉积 （CVD ) 、 物理气相沉积 （PVD ) 、 脉沖激光 沉积（ PLD )、原子层沉积（ ALD )、等离子体增强原子层沉积（ PEALD ) 或其他适合的工艺来完成； 所涉及的光刻和蚀刻工艺可以采用本领域 熟知的反应离子刻蚀 （RIE ) 、 电子回旋共振刻蚀 （ECR ) 、 感应耦合 等离子体刻蚀 （ICP ) 等来完成； 所涉及的半导体衬底半导体基底 100 和 200优选为硅晶片， 当然， 也可以根据需要选择其他任何合适的衬 底； 所述第一、 第二、 第三绝缘材料层优选为氧化物层； 所述第一、 第二、 第三导电材料层优选为多晶硅层， 并且可以通过离子注入被低 电阻化， 关于该离子注入， 可以采用例如 As、 P等进行 n型离子掺杂， 或者采用例如 In、 B 等进行 p 型离子掺杂， 掺杂浓度通常为 1018~ 1021cm"3; 所述半导体层 116、 216 的材料可以包含 Si、 SiGe、 SiC和 SiGeC中的一种或几种的组合；所述隔离结构中的隔离材料可采用氧化 物、 氮化物或其组合； 用于形成导电接触 111、 211和 211，的材料可以 为但不限于： Cu、 Al、 W、 多晶硅或其组合。 在形成导电接触 211和: / 或 211，之前还可以由例如 Ti、 TiN或其组合形成接触 †里层。
尽管上文已经通过各示例性实施方式详细描述了本发明， 但是本 领域技术人员应当理解， 在不脱离由所附权利要求限定的本发明的精 神和范围的情况下， 可以对本发明进行多种替换和变型。

Claims

权 利 要 求
1. 一种半导体结构， 包括：
半导体基底；
在所述半导体基底上的第一绝缘材料层；
在所述第一绝缘材料层上的第一导电材料层；
在所述第一导电材料层上的第二绝缘材料层；
在所述第二绝缘材料层上的第二导电材料层;
在所述第二导电材料层上的绝缘埋层；
在所述绝缘埋层上的半导体层；
形成在所述半导体层上的晶体管， 所述晶体管至少包括第一组晶 体管和第二组晶体管， 所述晶体管的沟道区均形成于所述半导体层中 且均具有由所述第二导电材料层构成的背栅；
覆盖所述半导体层以及所述晶体管的介质层；
用于至少将每一个晶体管与相邻晶体管电隔离的隔离结构， 所述 隔离结构的顶部与所述半导体层的上表面齐平或略高， 且底部位于所 述第二绝缘材料层中； 以及
贯穿所述介质层并向下延伸到所述第一导电材料层中的导电接 触， 所述导电接触借助所述隔离结构中的至少一个隔离结构与所述晶 体管隔离开， 并且通过所述导电接触将所述第一导电材料层电连接到 外部以实现对第一组晶体管的背栅电压的控制。
2. 根据权利要求 1所述的半导体结构， 其中所述导电接触还贯穿 所述隔离结构中的至少一个隔离结构以向下延伸到所述第一导电材料 层中。
3. 根据权利要求 1或 2所述的半导体结构， 其中第一组晶体管是 nMOSFET , 第二组晶体管是 pMOSFET； 或者第一组晶体管是 pMOSFET, 第二组晶体管是 nMOSFET。
4. 一种用于制造半导体结构的方法， 包括以下步骤：
提供半导体基底；
在所述半导体基底上依次形成第一绝缘材料层、 第一导电材料层、 第二绝缘材料层、 第二导电材料层以及绝缘埋层；
在所述绝缘埋层上结合半导体层； 贯穿所述半导体层、 所述绝缘埋层和所述第二导电材料层形成隔 离结构， 所述隔离结构的顶部与所述半导体层的上表面齐平或略高， 且底部位于所述第二绝缘材料层中；
在所述半导体层上形成晶体管， 所述晶体管至少包括第 纽晶体 管和第二组晶体管， 所述晶体管的沟道区均形成于所述半导体层中且 均具有由所述第二导电材料层构成的背栅， 其中每一个晶体管借助所 述隔离结构与相邻晶体管电隔离；
形成覆盖所述半导体层以及所述晶体管的介质层； 以及
形成贯穿所述介质层并向下延伸到所述第一导电材料层中的导电 接触， 所述导电接触借助所述隔离结构中的至少一个隔离结构与所述 晶体管隔离开， 并且通过所述导电接触将所述第一导电材料层电连接 到外部以实现对第一组晶体管的背栅电压的控制。
5. 根据权利要求 4所述的方法， 其中所述导电接触还贯穿所述隔 离结构中的至少一个隔离结构以向下延伸到所述第一导电材料层中。
6. 根据权利要求 4 或 5 所述的方法， 其中第一组晶体管是 nMOSFET , 第二组晶体管是 pMOSFET； 或者第一组晶体管是 pMOSFET, 第二组晶体管是 nMOSFET。
7. 一种半导体结构， 包括：
半导体基底；
在所述半导体基底上的第一绝缘材料层；
在所述第一绝缘材料层上的第一导电材料层；
在所述第一导电材料层上的第二绝缘材料层；
在所述第二绝缘材料层上的第二导电材料层；
在所述第二导电材料层上的第三绝缘材料层；
在所述第三绝缘材料层上的第三导电材料层；
在所述第三导电材料层上的绝缘埋层；
在所述绝缘埋层上的半导体层；
形成在所述半导体层上的晶体管， 所述晶体管至少包括第一组晶 体管和第二组晶体管， 所述晶体管的沟道区均形成于所述半导体层中 且均具有由所述第三导电材料层构成的背栅；
覆盖所述半导体层以及所述晶体管的介质层；
多个第一隔离结构， 其顶部与所述半导体层的上表面齐平或略高， 且底部位于所述第二绝缘材料层中；
多个第二隔离结构， 其顶部与所述半导体层的上表面齐平或略高， 且底部位于所述第三绝缘材料层中；
贯穿所述介质层、 所述第一隔离结构之一和所述第二绝缘材料层 以到达所述第一导电材料层的第一导电接触； 以及
贯穿所述介质层、 所述第二隔离结构之一和所述第三绝缘材料层 以到达所述第二导电材料层的第二导电接触，
其中包围第一组晶体管中的每一个晶体管的隔离体由第一隔离结 构构成， 包围第二组晶体管中的每一个晶体管的隔离体在其至少一侧 由第二隔离结构构成并且在其余侧由第一隔离结构构成， 使得第二组 晶体管中的每一个晶体管下方的第二导电材料层的部分与所述第二导 电接触下方的第二导电材料层的部分是相互电连通的。
8. 根据权利要求 7所述的半导体结构， 其中包围第二组晶体管中 的每一个晶体管的隔离体在其相对侧由第二隔离结构构成， 在其另外 的相对侧由第一隔离结构构成。
9. 根据权利要求 7或 8所述的半导体结构， 其中第一组晶体管是 nMOSFET , 第二组晶体管是 pMOSFET； 或者第一组晶体管是 pMOSFET, 第二组晶体管是 nM0SFET。
'
10. 一种制造半导体结构的方法， 包括以下步骤：
提供半导体基底；
在所述半导体基底上依次形成第一绝缘材料层、 第一导电材料层 ;、 第二绝缘材料层、 第二导电材料层、 第三绝缘材料层、 第三导电材料 层以及绝缘埋层；
在所述绝缘埋层上结合半导体层；
形成多个第一隔离结构， 其顶部与所述半导体层的上表面齐平或 略高， 且底部位于所述第二绝缘材料层中；
形成多个第二隔离结构， 其顶部与所述半导体层的上表面齐平或 略高， 且底部位于所述第三绝缘材料层中；
在所述半导体层上形成晶体管， 所述晶体管至少包括第一组晶体 管和第二组晶体管， 所述晶体管的沟道区均形成于所述半导体层中且 均具有由所述第三导电材料层构成的背栅；
形成覆盖所述半导体层以及所述晶体管的介质层； 贯穿所述介质层、 所述第一隔离结构之一和所述第二绝缘材料层 形成第一导电接触； 以及
贯穿所述介质层、 所述第二隔离结构之一和所述第三绝缘材料层 形成第二导电接触，
其中包围第一组晶体管中的每一个晶体管的隔离体由第一隔离结 构构成， 包围第二组晶体管中的每一个晶体管的隔离体在其至少一侧 由第二隔离结构构成并且在其余侧由第一隔离结构构成， 使得第二组 晶体管中的每一个晶体管下方的第二导电材料层的部分与所述第二导 电接触下方的第二导电材料层的部分是相互电连通的。
1 1. 根据权利要求 10所述的方法， 其中包围第二组晶体管中的每 一个晶体管的隔离体在其一个相对侧由第二隔离结构构成， 在其另外 的相对侧由第一隔离结构构成。
12. 根据权利要求 10 或 1 1 所述的方法， 其中第一组晶体管是 nMOSFET , 第二组晶体管是 pMOSFET； 或者第一组晶体管是 pMOSFET, 第二组晶体管是 nM0SFET。
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