CN102983140A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明涉及半导体结构及其制造方法。一种半导体结构包括：半导体基底；依次形成在半导体基底上的第一绝缘材料层、第一导电材料层、第二绝缘材料层、第二导电材料层、绝缘埋层；结合在绝缘埋层上的半导体层；形成在半导体层上的晶体管，晶体管的沟道区均形成于半导体层中且均具有由第二导电材料层构成的背栅；覆盖半导体层以及晶体管的介质层；用于至少将每一个晶体管与相邻晶体管电隔离的隔离结构，隔离结构的顶部与半导体层的上表面齐平或略高，且底部位于第二绝缘材料层中；以及贯穿介质层并向下延伸到第一导电材料层中的导电接触。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体制造技术领域，更具体地涉及半导体结构及其制造方法。
背景技术
通常，集成电路（IC）包含形成在衬底上的NMOS（n型金属-氧化物-半导体）晶体管和PMOS（p型金属-氧化物-半导体）晶体管的组合。为了提高超大规模集成电路的效率并降低其制造成本，持续的趋势是减小器件的特征尺寸，尤其是栅电极的长度。然而，栅电极长度的减小会导致短沟道效应，从而降低半导体器件和整个集成电路的性能。
SOI（绝缘体上硅）技术是在顶层硅和背衬底之间引入了一层埋氧化层（BOX）。由于埋氧化层的存在，实现了集成电路中元器件之间的完全的介质隔离，因此SOI-CMOS集成电路从本质上避免了体硅CMOS电路中的寄生闩锁效应。而完全耗尽型SOI器件的短沟道效应较小，能自然形成浅结，泄露电流较小。因此，具有超薄SOI和双栅的全耗尽SOI-MOSFET吸引了广泛关注。为了调整阈值电压和抑制短沟道效应，在SOI-MOSFET器件中的超薄氧化物埋层下形成接地层（ground plane，有时该层也用于接半导体层），并对该接地层进行低电阻化从而形成晶体管的背栅结构。然而，根据传统方法，为了将NMOSFET和PMOSFET的接地层连接到相应的电压源，需要额外的接触和布线，导致器件占用面积增加。
因此，需要改进的方法来将NMOSFET和PMOSFET的接地层连接到相应的电压源以减小器件占用面积。
发明内容
本发明的目的在于通过提供一种改进的半导体结构及其制造方法，使得可以在制造集成电路时不需要为每一个晶体管单独提供用于背栅的接触，从而减小晶体管的占用面积。
为了实现上述目的，根据本发明的第一方面，提供一种半导体结构，所述半导体结构包括：半导体基底；在所述半导体基底上的第一绝缘材料层；在所述第一绝缘材料层上的第一导电材料层；在所述第一导电材料层上的第二绝缘材料层；在所述第二绝缘材料层上的第二导电材料层；在所述第二导电材料层上的绝缘埋层；在所述绝缘埋层上的半导体层；形成在所述半导体层上的晶体管，所述晶体管至少包括第一组晶体管和第二组晶体管，所述晶体管的沟道区均形成于所述半导体层中且均具有由所述第二导电材料层构成的背栅；覆盖所述半导体层以及所述晶体管的介质层；用于至少将每一个晶体管与相邻晶体管电隔离的隔离结构，所述隔离结构的顶部与所述半导体层的上表面齐平或略高，且底部位于所述第二绝缘材料层中；以及贯穿所述介质层并向下延伸到所述第一导电材料层中的导电接触，所述导电接触借助所述隔离结构中的至少一个隔离结构与所述晶体管隔离开，并且通过所述导电接触将所述第一导电材料层电连接到外部以实现对第一组晶体管的背栅电压的控制。
根据本发明的第二方面，提供一种用于制造半导体结构的方法，所述方法包括以下步骤：提供半导体基底；在所述半导体基底上依次形成第一绝缘材料层、第一导电材料层、第二绝缘材料层、第二导电材料层以及绝缘埋层；在所述绝缘埋层上结合半导体层；贯穿所述半导体层、所述绝缘埋层和所述第二导电材料层形成隔离结构，所述隔离结构的顶部与所述半导体层的上表面齐平或略高，且底部位于所述第二绝缘材料层中；在所述半导体层上形成晶体管，所述晶体管至少包括第一组晶体管和第二组晶体管，所述晶体管的沟道区均形成于所述半导体层中且均具有由所述第二导电材料层构成的背栅，其中每一个晶体管借助所述隔离结构与相邻晶体管电隔离；形成覆盖所述半导体层以及所述晶体管的介质层；以及形成贯穿所述介质层并向下延伸到所述第一导电材料层中的导电接触，所述导电接触借助所述隔离结构中的至少一个隔离结构与所述晶体管隔离开，并且通过所述导电接触将所述第一导电材料层电连接到外部以实现对第一组晶体管的背栅电压的控制。
根据本发明的第三方面，提供一种半导体结构，所述半导体结构包括：半导体基底；在所述半导体基底上的第一绝缘材料层；在所述第一绝缘材料层上的第一导电材料层；在所述第一导电材料层上的第二绝缘材料层；在所述第二绝缘材料层上的第二导电材料层；在所述第二导电材料层上的第三绝缘材料层；在所述第三绝缘材料层上的第三导电材料层；在所述第三导电材料层上的绝缘埋层；在所述绝缘埋层上的半导体层；形成在所述半导体层上的晶体管，所述晶体管至少包括第一组晶体管和第二组晶体管，所述晶体管的沟道区均形成于所述半导体层中且均具有由所述第三导电材料层构成的背栅；覆盖所述半导体层以及所述晶体管的介质层；多个第一隔离结构，其顶部与所述半导体层的上表面齐平或略高，且底部位于所述第二绝缘材料层中；多个第二隔离结构，其顶部与所述半导体层的上表面齐平或略高，且底部位于所述第三绝缘材料层中；贯穿所述介质层、所述第一隔离结构之一和所述第二绝缘材料层以到达所述第一导电材料层的第一导电接触；以及贯穿所述介质层、所述第二隔离结构之一和所述第三绝缘材料层以到达所述第二导电材料层的第二导电接触，其中包围第一组晶体管中的每一个晶体管的隔离体由第一隔离结构构成，包围第二组晶体管中的每一个晶体管的隔离体在其至少一侧由第二隔离结构构成并且在其余侧由第一隔离结构构成，使得第二组晶体管中的每一个晶体管下方的第二导电材料层的部分与所述第二导电接触下方的第二导电材料层的部分是相互电连通的。
根据本发明的第四方面，提供一种用于制造半导体结构的方法，所述方法包括以下步骤：提供半导体基底；在所述半导体基底上依次形成第一绝缘材料层、第一导电材料层、第二绝缘材料层、第二导电材料层、第三绝缘材料层、第三导电材料层以及绝缘埋层；在所述绝缘埋层上结合半导体层；形成多个第一隔离结构，其顶部与所述半导体层的上表面齐平或略高，且底部位于所述第二绝缘材料层中；形成多个第二隔离结构，其顶部与所述半导体层的上表面齐平或略高，且底部位于所述第三绝缘材料层中；在所述半导体层上形成晶体管，所述晶体管至少包括第一组晶体管和第二组晶体管，所述晶体管的沟道区均形成于所述半导体层中且均具有由所述第三导电材料层构成的背栅；形成覆盖所述半导体层以及所述晶体管的介质层；贯穿所述介质层、所述第一隔离结构之一和所述第二绝缘材料层形成第一导电接触；以及贯穿所述介质层、所述第二隔离结构之一和所述第三绝缘材料层形成第二导电接触，其中包围第一组晶体管中的每一个晶体管的隔离体由第一隔离结构构成，包围第二组晶体管中的每一个晶体管的隔离体在其至少一侧由第二隔离结构构成并且在其余侧由第一隔离结构构成，使得第二组晶体管中的每一个晶体管下方的第二导电材料层的部分与所述第二导电接触下方的第二导电材料层的部分是相互电连通的。
利用根据本发明的方法制造的半导体结构，不需要为每一个晶体管单独提供用于背栅的接触，而是，至少一些晶体管的背栅可以通过与其下方的通过导电接触连接到外部的导电层电容性耦合，从而被施加电压。因此，至少一些晶体管的占用面积可以大大减小，从而提高了晶片的利用率。在一个优选实施方式中，所有的nMOSFET的背栅电容性耦合到一个共同的导电层从而借助一个导电接触连接到外部，而所有的pMOSFET的背栅电容性耦合到另一个共同的导电层从而借助另一个导电接触连接到外部。因此在整个集成电路上仅仅需要形成两个用于背栅的接触，极大地提高了晶片的利用率。
附图说明
图1示出了根据本发明的第一实施方式的包含具有背栅的晶体管的半导体结构的示意性剖面图。
图2示出了图1所示半导体结构的一个制造阶段的示意性剖面图。
图3示出了图1所示半导体结构的另一个制造阶段的示意性俯视图。
图4是沿着图3中的线AA’的剖面图。
图5示出了根据本发明的第二实施方式的包含具有背栅的晶体管的半导体结构的示意性剖面图。
图6示出了图5所示半导体结构的一个制造阶段的示意性剖面图。
图7示出了图5所示半导体结构的另一个制造阶段的示意性俯视图。
图8是沿着图7中的线AA’的剖面图。
图9是沿着图7中的线BB’的剖面图。
图10示出了根据本发明的实施方式的晶体管周围的隔离结构布局的示意性俯视图。
图11是沿着图10中的线AA’的剖面图。
图12是沿着图10中的线BB’的剖面图。
具体实施方式
以下结合附图描述本发明的示例性实施方式。附图是示意性的并未按比例绘制，且只是为了说明本发明的实施例而并不意图限制本发明的保护范围。贯穿附图使用相同或类似的附图标记表示相同或类似的部件。为了使本发明的技术方案更清楚，本领域熟知的工艺步骤及器件结构在此省略。此外，在本说明书的上下文中，一个层位于另一个层上，既包括这两个层直接接触的情况，也包括这两个层之间插入有其它层或元件的情况。
<第一实施方式>
图1示出了根据本发明的第一实施方式的包含具有背栅的晶体管的半导体结构10的示意性剖面图。
该半导体结构10包括：半导体基底100；在半导体基底100上的第一绝缘材料层102；在第一绝缘材料层102上的第一导电材料层104；在第一导电材料层104上的第二绝缘材料层106；在第二绝缘材料层106上的第二导电材料层108；在第二导电材料层108上的绝缘埋层114；在绝缘埋层114上结合的半导体层116。
该半导体结构10还包括形成在半导体层116上的晶体管。这些晶体管的导电沟道均形成于半导体层116中，且其背栅均由第二导电材料层108形成。作为例子，所述晶体管包括第一导电类型的晶体管107和第二导电类型的晶体管109。优选地，第一导电类型不同于第二导电类型。介质层118覆盖在半导体层116和所述晶体管上。
该半导体结构10还包括用于电隔离各个晶体管的第一隔离结构101，以及第二隔离结构101’。隔离结构101和101’的下表面与第二导电材料层108的下表面齐平或在第二导电材料层108的下表面以下、处于第二绝缘材料106之中，且顶面与半导体层116的上表面齐平或略高。用于将第一导电材料层104电连接到外部的导电接触111可以贯穿介质层118、第二隔离结构101’以及第二绝缘材料层106，以到达第一导电材料层104的上表面或处于第一导电材料层104之中。可替换地，导电接触111可以贯穿介质层118、半导体层116、绝缘埋层114、第二导电材料层108和第二绝缘材料层106以到达第一导电材料层104的上表面或处于第一导电材料层104之中，同时借助第二隔离结构101’和第一隔离结构101与各个晶体管隔离开。
在借助导电接触111将第一导电材料层104电连接到外部的情况下，由于作为晶体管的背栅的第二导电材料层108与第一导电材料层104之间的电容性耦合作用，可以借助导电接触111通过从外部施加电压来控制晶体管的背栅电压。由此，可以根据需要来选择对部分或全部的第一导电类型的晶体管或者部分或全部的第二导电类型的晶体管的背栅电压进行控制。其他不通过导电接触111被施加背栅电压的晶体管可以利用常规技术来制作其背栅接触（如图1中针对第二导电类型的晶体管109示例性示出的），这是本领域技术人员所熟知的，在此不再赘述。
当然，该半导体结构10还包含各个晶体管的顶栅接触（未示出）和源/漏接触等。在本实施方式中，所述第一导电类型的晶体管例如是nMOSFET或pMOSFET，相应地，所述第二导电类型的晶体管例如是pMOSFET或nMOSFET。
这里需要说明的是，在本发明的其他实施例中，所有第一导电类型的晶体管107可以被替换为一组需要施加特定背栅电压的晶体管，在这种情况下不需要对该组晶体管的导电类型进行限定，也就是说，该组晶体管不一定具有相同的导电类型，只要能够实现为该组特定的晶体管施加相同的背栅电压而不需要增加额外的导电接触即可。
在根据本实施方式的半导体结构10中，第一导电类型的晶体管107的背栅通过第二导电材料层108和第一导电材料层104之间的电容性耦合被施加电压。由此，不需要单独为每一个第一导电类型的晶体管107制造背栅接触。从而减小了单个器件的占地面积，提高了晶片的利用效率。
以下描述用于制造半导体结构10的方法。
首先在半导体基底100上依次沉积第一绝缘材料层102、第一导电材料层104、第二绝缘材料层106、第二导电材料层108以及绝缘埋层114。优选地，该绝缘埋层114为薄氧化物层。之后，在所述绝缘埋层114上结合半导体层116。所得到的结构在图2中示出。作为例子，半导体层116可以通过例如本领域熟知的SmartCutTM（智能剥离）技术结合到绝缘埋层114上，从而形成绝缘体上半导体（SOI）结构。
接下来，在要形成晶体管的区域周围形成第一隔离结构101。并且，形成第二隔离结构101’。所述隔离结构101和101’的下表面与第二导电材料层108的下表面齐平或在第二导电材料层108的下表面以下、处于第二绝缘材料106之中，且顶面与半导体层116的上表面齐平或略高。由此，得到图3和图4所示的结构，其中图4是沿图3中的线AA’的截面图。附图标记103和105分别表示要形成第一导电类型的晶体管107和第二导电类型的晶体管109的区域。隔离结构101及101’的形成可通过本领域熟知的光刻、蚀刻以及沉积工艺形成，为了突出本发明的特征和优点，在此不再详细描述。
然后，使用本领域熟知的工艺步骤，在区域103和105中分别形成第一导电类型的晶体管107和第二导电类型的晶体管109；然后，形成介质层118、各个晶体管的顶栅接触（未示出）和源/漏极接触。作为示例，还形成第二导电类型的晶体管109的背栅接触，以及贯穿所述介质层118、所述第二隔离结构101’以及所述第二绝缘材料层106形成导电接触111，等等。由于上述工艺步骤在本领域中是公知的，因此为了突出本发明的特征和优点，在此不再详细描述。
尽管在本实施方式中，除了用于隔离晶体管的隔离结构101之外，另外形成隔离结构101’用于容纳导电接触111。然而，本发明不限于此，本领域技术人员也可以根据需要在任何隔离结构101中形成所述导电接触111。
<第二实施方式>
图5示出了根据本发明的第二实施方式的包含具有背栅的晶体管的半导体结构20的示意性剖面图。
该半导体结构20包括：半导体基底200；在半导体基底200上的第一绝缘材料层202；在第一绝缘材料层202上的第一导电材料层204；在第一导电材料层204上的第二绝缘材料层206；在第二绝缘材料层206上的第二导电材料层208；在第二导电材料层208上的第三绝缘材料层210；在第三绝缘材料层210上的第三导电材料层212；在第三导电材料层212上的绝缘埋层214；在绝缘埋层214上结合的半导体层216。
该半导体结构20还包括形成在半导体层216上的晶体管。这些晶体管的导电沟道均形成于半导体层216中，且其背栅均由第三导电材料层212形成。所述晶体管包括第一导电类型的晶体管207和第二导电类型的晶体管209。优选地，第一导电类型不同于第二导电类型。介质层218覆盖在半导体层216和所述晶体管上。
该半导体结构20还包括用于电隔离各个晶体管的第一隔离结构201和第二隔离结构201’，以及第三隔离结构201”。第一隔离结构201和第三隔离结构201”的下表面与第二导电材料层208的下表面齐平或在第二导电材料层208的下表面以下、处于第二绝缘材料206之中，且顶面与半导体层216的上表面齐平或略高。第二隔离结构201’的下表面与第三导电材料层212的下表面齐平或在第三导电材料层212的下表面以下、处于第三绝缘材料210之中，且顶面与半导体层216的上表面齐平或略高。
所述晶体管均被隔离结构完全包围，从而使得各晶体管下方的区域的一部分借助隔离结构在横向上被完全隔断。具体而言，作为示例，第一导电类型的晶体管207完全被第一隔离结构201包围，而包围第二导电类型的晶体管209的隔离结构至少在一侧是由第二隔离结构201’构成的，即第二导电类型的晶体管209至少在一侧通过第二隔离结构201’与其它晶体管电隔离，而包围第二导电类型的晶体管209的隔离结构在其余侧由第一隔离结构201构成，从而使得每个第二导电类型的晶体管209下方的第二导电材料层208的部分与第二隔离结构201’下方的第二导电材料层208的部分之间是相互电连通的。在一个示例性实施例中，第二导电类型的晶体管209可以仅由第二隔离结构201’完全包围。
这里需要说明的是，在本发明的其他实施例中，所有第一导电类型的晶体管207或者第二导电类型的晶体管209均可以被替换为一组需要施加特定背栅电压的晶体管，在这种情况下不需要对每组晶体管的导电类型进行限定，也就是说，每组晶体管不一定具有相同的导电类型，只要能够实现为每组特定的晶体管施加相同的背栅电压而不需要增加额外的导电接触即可。
该半导体结构20进一步包括：贯穿所述介质层218、所述第二隔离结构201’以及所述第三绝缘材料层210以到达第二导电材料层208的上表面或处于第二导电材料层208之中的导电接触211；以及贯穿所述介质层218、所述第三隔离结构201”以及所述第二绝缘材料层206以到达第一导电材料层204的上表面或处于第一导电材料层204之中的导电接触211’。所述导电接触211的一部分被包含在所述第二隔离结构201’中，从而用于仅将第二导电材料层208连接到外部；所述导电接触211’的一部分被包含在所述第三隔离结构201”中，从而用于仅将第一导电材料层204连接到外部，如图5所示。当然，该半导体结构20还包含各个晶体管的顶栅接触（未示出）和源/漏接触等。
在根据本实施方式的半导体结构20中，作为示例，第一导电类型的晶体管207的背栅通过第三导电材料层212、第二导电材料层208和第一导电材料层204之间的电容性耦合而被施加电压。并且，由于每个第二导电类型的晶体管209下方的第二导电材料层208的部分与第二隔离结构201’下方的第二导电材料层208的部分之间是相互电连通的，所以第二导电类型的晶体管209的背栅能够通过第三导电材料层212和第二导电材料层208之间的电容性耦合而被施加电压。由此，不需要单独为每一个晶体管207、209制造背栅接触，从而更进一步减小了单个器件的占地面积，提高了晶片的利用效率。
以下描述用于制造半导体结构20的方法。
首先在半导体基底200上依次沉积第一绝缘材料层202、第一导电材料层204、第二绝缘材料层206、第二导电材料层208以及第三绝缘材料层210、第三导电材料层212以及绝缘埋层214。优选地，该绝缘埋层214为薄氧化物层。之后，在所述绝缘埋层214上结合半导体层216。所得到的结构在图6中示出。作为例子，半导体层216可以通过例如本领域熟知的SmartCutTM（智能剥离）技术结合到绝缘埋层214上，从而形成绝缘体上半导体（SOI）结构。
接下来，利用掩模层（例如，光刻胶或硬掩模层）覆盖要形成第一导电类型的晶体管207及其周围的第一隔离结构201的区域，在要形成第二导电类型的晶体管209的区域的两个相对侧形成第二隔离结构201’，其下表面与第三导电材料层212的下表面齐平或者进入到第三绝缘材料层210中且顶面与半导体层216的上表面齐平或略高。随后，除去该掩模层。接下来，再次利用掩模层覆盖要形成第二导电类型的晶体管209以及已经形成的隔离结构201’，在要形成第一导电类型的晶体管207的区域周围形成第一隔离结构201，并且同时形成第三隔离结构201”，隔离结构201和201”的下表面与第二导电材料层208的下表面齐平或者进入到第二绝缘材料层206中且顶面与半导体层216的上表面齐平或略高。由此，得到图7-9所示的结构，其中图7是所得到的结构的俯视图，图8是沿图7中的线AA’的截面图，图9是沿着图7中的线BB’的截面图。附图标记203和205分别表示要形成第一导电类型的晶体管207和第二导电类型的晶体管209的区域。
由图7-9可以看出，第一导电类型的晶体管207的背栅通过第三导电材料层212、第二导电材料层208和第一导电材料层204之间的电容性耦合而被施加电压。并且，由于每个第二导电类型的晶体管209下方的第二导电材料层208的部分与第二隔离结构201’下方的第二导电材料层208的部分之间是相互电连通的，所以第二导电类型的晶体管209的背栅能够通过第三导电材料层212和第二导电材料层208之间的电容性耦合而被施加电压。由此，不需要单独为每一个晶体管207、209制造背栅接触，从而更进一步减小了单个器件的占地面积，提高了晶片的利用效率。此外，图7-9所示的隔离结构及其形成方法是示例性的，本发明不限于此，并且本领域技术人员可以采用任何合适的方式形成隔离结构201和201’，只要使得每个第二导电类型的晶体管209下方的第二导电材料层208的部分与第二隔离结构201’下方的第二导电材料层208的部分之间是相互电连通的即可。隔离结构201、201’及201”的形成可通过本领域熟知的光刻、蚀刻以及沉积工艺形成，为了突出本发明的特征和优点，在此不再详细描述。
然后，使用本领域熟知的工艺步骤，在区域203和205中分别形成第一导电类型的晶体管207和第二导电类型的晶体管209；形成介质层218、各个晶体管的顶栅接触（未示出）和源/漏极接触等等；贯穿所述介质层218、所述第二隔离结构201’以及所述第三绝缘材料层210形成导电接触211；以及贯穿所述介质层218、所述第三隔离结构201”、以及所述第二绝缘材料层206形成导电接触211’。由于上述工艺步骤在本领域中是公知的，因此为了突出本发明的特征和优点，在此不再详细描述。
此外，在本实施方式中，第一导电类型的晶体管207和第二导电类型的晶体管209的位置布局也是示例性的，本发明不限于此，也可以将第一导电类型的晶体管207和第二导电类型的晶体管209分别排成行。或者，可以根据需要来安排晶体管207和209的位置。
另外，本发明对晶体管的分组并不限于根据导电类型来划分。也可以根据要求将期望被施加相同背栅电压的不同导电类型的晶体管分成一组，其他期望被施加另一相同电压的不同导电类型的晶体管被分成另一组。第一组晶体管和第二组晶体管可以按照上面关于第一导电类型的晶体管207和第二导电类型的晶体管209描述的隔离方式被分别隔离。具体而言，第一组晶体管完全被第一隔离结构201包围，而包围第二组晶体管的隔离结构在至少一侧由第二隔离结构201’构成，且在其余侧由第一隔离结构201构成，从而实现仅利用一个导电接触给一组晶体管的背栅施加电压。例如，对于图5中所示的两个晶体管209，也可以具有不同的导电类型，但可以通过本发明实施例的方案将其背栅控制为同一电压。尽管在本实施方式中，除了用于隔离晶体管的隔离结构201之外，另外形成隔离结构201”用于导电接触211’。然而，本发明不限于此，本领域技术人员也可以根据需要在任何隔离结构201中形成所述导电接触211”。此外，尽管导电接触211示为形成在用于电隔离第二导电类型的晶体管209的隔离结构201’中，但是本发明不限于此，可以另外单独形成一个下表面与第三导电材料层212的下表面齐平且顶面与半导体层216的上表面齐平或略高的隔离结构用来容纳部分导电接触211。例如，通过隔离结构的不同深度设计，将任意一组特定的晶体管的背栅电压通过同一导电接触来控制，将其他的晶体管的背栅电压通过不同的另一导电接触来控制，从而能够大大节省导电接触的占用面积，提高晶片的利用率。
此外，在描述制造半导体结构20的方法中，为了便于说明且作为例子，在与图7中的线BB’平行的剖面上，第二导电类型的晶体管209的相对侧被设计为第二隔离结构201’，而第二导电类型的晶体管209的另一相对侧以及第一导电类型的晶体管207的各侧均为第一隔离结构201。本领域技术人员可以理解，第一导电类型的晶体管207和第二导电类型的晶体管209周围的隔离结构还可以以其他方式来布置。
为了说明第一和第二隔离结构的不同布置方式，图10-12示出了根据本发明的实施方式的晶体管周围的隔离结构的另一种布局，其中图10是俯视图，图11是沿图10中的线AA’的截面图，图12是沿着图10中的线BB’的截面图。为了简洁，图中仅示例性地示出了第一和第二隔离结构的位置，而省略了晶体管，附图标记303和305分别表示要形成第一和第二导电类型的晶体管的区域。
需要说明的是, 参考图11，在与图10中的线AA’平行方向的剖面上，形成第二导电类型的晶体管的区域305的两侧均为第二隔离结构301’，而形成第一导电类型的晶体管的区域303的两侧均为第一隔离结构301；在与图10中的线BB’平行方向的剖面上，形成第二导电类型的晶体管的区域305的两侧分别为第一隔离结构301和第二隔离结构301’，而形成第一导电类型的晶体管的区域303的两侧均为第一隔离结构301。因此，在该实施方式中，第一导电类型的晶体管被第一隔离结构301完全包围，而完全包围第二导电类型的晶体管的隔离结构在三个侧上由第二隔离结构301’构成，且在剩余的一侧由第一隔离结构301构成。由此，每个第二导电类型的晶体管下方的第二导电材料层308的部分与第二隔离结构301’下方的第二导电材料层308的部分之间是相互电连通。
工艺和材料：
在上面描述的各实施方式中，所涉及的各层的沉积可以采用本领域熟知的化学气相沉积（CVD）、物理气相沉积（PVD）、脉冲激光沉积（PLD）、原子层沉积（ALD）、等离子体增强原子层沉积（PEALD）或其他适合的工艺来完成；所涉及的光刻和蚀刻工艺可以采用本领域熟知的反应离子刻蚀（RIE）、电子回旋共振刻蚀（ECR）、感应耦合等离子体刻蚀（ICP）等来完成；所涉及的半导体衬底半导体基底100和200优选为硅晶片，当然，也可以根据需要选择其他任何合适的衬底；所述第一、第二、第三绝缘材料层优选为氧化物层；所述第一、第二、第三导电材料层优选为多晶硅层，并且可以通过离子注入被低电阻化，关于该离子注入，可以采用例如As、P等进行n型离子掺杂，或者采用例如In、B等进行p型离子掺杂，掺杂浓度通常为1018～1021cm-3；所述半导体层116、216的材料可以包含Si、SiGe、SiC和SiGeC中的一种或几种的组合；所述隔离结构中的隔离材料可采用氧化物、氮化物或其组合；用于形成导电接触111、211和211’的材料可以为但不限于：Cu、Al、W、多晶硅或其组合。在形成导电接触211和/或211’之前还可以由例如Ti、TiN或其组合形成接触衬里层。
尽管上文已经通过各示例性实施方式详细描述了本发明，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对本发明进行多种替换和变型。

Claims (12)

1. 一种半导体结构，包括：
半导体基底；
在所述半导体基底上的第一绝缘材料层；
在所述第一绝缘材料层上的第一导电材料层；
在所述第一导电材料层上的第二绝缘材料层；
在所述第二绝缘材料层上的第二导电材料层；
在所述第二导电材料层上的绝缘埋层；
在所述绝缘埋层上的半导体层；
形成在所述半导体层上的晶体管，所述晶体管至少包括第一组晶体管和第二组晶体管，所述晶体管的沟道区均形成于所述半导体层中且均具有由所述第二导电材料层构成的背栅；
覆盖所述半导体层以及所述晶体管的介质层；
用于至少将每一个晶体管与相邻晶体管电隔离的隔离结构，所述隔离结构的顶部与所述半导体层的上表面齐平或略高，且底部位于所述第二绝缘材料层中；以及
贯穿所述介质层并向下延伸到所述第一导电材料层中的导电接触，所述导电接触借助所述隔离结构中的至少一个隔离结构与所述晶体管隔离开，并且通过所述导电接触将所述第一导电材料层电连接到外部以实现对第一组晶体管的背栅电压的控制。
2. 根据权利要求1所述的半导体结构，其中所述导电接触还贯穿所述隔离结构中的至少一个隔离结构以向下延伸到所述第一导电材料层中。
3. 根据权利要求1或2所述的半导体结构，其中第一组晶体管是nMOSFET，第二组晶体管是pMOSFET；或者第一组晶体管是pMOSFET，第二组晶体管是nMOSFET。
4. 一种用于制造半导体结构的方法，包括以下步骤：
提供半导体基底；
在所述半导体基底上依次形成第一绝缘材料层、第一导电材料层、第二绝缘材料层、第二导电材料层以及绝缘埋层；
在所述绝缘埋层上结合半导体层；
贯穿所述半导体层、所述绝缘埋层和所述第二导电材料层形成隔离结构，所述隔离结构的顶部与所述半导体层的上表面齐平或略高，且底部位于所述第二绝缘材料层中；
在所述半导体层上形成晶体管，所述晶体管至少包括第一组晶体管和第二组晶体管，所述晶体管的沟道区均形成于所述半导体层中且均具有由所述第二导电材料层构成的背栅，其中每一个晶体管借助所述隔离结构与相邻晶体管电隔离；
形成覆盖所述半导体层以及所述晶体管的介质层；以及
形成贯穿所述介质层并向下延伸到所述第一导电材料层中的导电接触，所述导电接触借助所述隔离结构中的至少一个隔离结构与所述晶体管隔离开，并且通过所述导电接触将所述第一导电材料层电连接到外部以实现对第一组晶体管的背栅电压的控制。
5. 根据权利要求4所述的方法，其中所述导电接触还贯穿所述隔离结构中的至少一个隔离结构以向下延伸到所述第一导电材料层中。
6. 根据权利要求4或5所述的方法，其中第一组晶体管是nMOSFET，第二组晶体管是pMOSFET；或者第一组晶体管是pMOSFET，第二组晶体管是nMOSFET。
7. 一种半导体结构，包括：
半导体基底；
在所述半导体基底上的第一绝缘材料层；
在所述第一绝缘材料层上的第一导电材料层；
在所述第一导电材料层上的第二绝缘材料层；
在所述第二绝缘材料层上的第二导电材料层；
在所述第二导电材料层上的第三绝缘材料层；
在所述第三绝缘材料层上的第三导电材料层；
在所述第三导电材料层上的绝缘埋层；
在所述绝缘埋层上的半导体层；
形成在所述半导体层上的晶体管，所述晶体管至少包括第一组晶体管和第二组晶体管，所述晶体管的沟道区均形成于所述半导体层中且均具有由所述第三导电材料层构成的背栅；
覆盖所述半导体层以及所述晶体管的介质层；
多个第一隔离结构，其顶部与所述半导体层的上表面齐平或略高，且底部位于所述第二绝缘材料层中；
多个第二隔离结构，其顶部与所述半导体层的上表面齐平或略高，且底部位于所述第三绝缘材料层中；
贯穿所述介质层、所述第一隔离结构之一和所述第二绝缘材料层以到达所述第一导电材料层的第一导电接触；以及
贯穿所述介质层、所述第二隔离结构之一和所述第三绝缘材料层以到达所述第二导电材料层的第二导电接触，
其中包围第一组晶体管中的每一个晶体管的隔离体由第一隔离结构构成，包围第二组晶体管中的每一个晶体管的隔离体在其至少一侧由第二隔离结构构成并且在其余侧由第一隔离结构构成，使得第二组晶体管中的每一个晶体管下方的第二导电材料层的部分与所述第二导电接触下方的第二导电材料层的部分是相互电连通的。
8. 根据权利要求7所述的半导体结构，其中包围第二组晶体管中的每一个晶体管的隔离体在其相对侧由第二隔离结构构成，在其另外的相对侧由第一隔离结构构成。
9. 根据权利要求7或8所述的半导体结构，其中第一组晶体管是nMOSFET，第二组晶体管是pMOSFET；或者第一组晶体管是pMOSFET，第二组晶体管是nMOSFET。
10. 一种制造半导体结构的方法，包括以下步骤：
提供半导体基底；
在所述半导体基底上依次形成第一绝缘材料层、第一导电材料层、第二绝缘材料层、第二导电材料层、第三绝缘材料层、第三导电材料层以及绝缘埋层；
在所述绝缘埋层上结合半导体层；
形成多个第一隔离结构，其顶部与所述半导体层的上表面齐平或略高，且底部位于所述第二绝缘材料层中；
形成多个第二隔离结构，其顶部与所述半导体层的上表面齐平或略高，且底部位于所述第三绝缘材料层中；
在所述半导体层上形成晶体管，所述晶体管至少包括第一组晶体管和第二组晶体管，所述晶体管的沟道区均形成于所述半导体层中且均具有由所述第三导电材料层构成的背栅；
形成覆盖所述半导体层以及所述晶体管的介质层；
贯穿所述介质层、所述第一隔离结构之一和所述第二绝缘材料层形成第一导电接触；以及
贯穿所述介质层、所述第二隔离结构之一和所述第三绝缘材料层形成第二导电接触，
其中包围第一组晶体管中的每一个晶体管的隔离体由第一隔离结构构成，包围第二组晶体管中的每一个晶体管的隔离体在其至少一侧由第二隔离结构构成并且在其余侧由第一隔离结构构成，使得第二组晶体管中的每一个晶体管下方的第二导电材料层的部分与所述第二导电接触下方的第二导电材料层的部分是相互电连通的。
11. 根据权利要求10所述的方法，其中包围第二组晶体管中的每一个晶体管的隔离体在其一个相对侧由第二隔离结构构成，在其另外的相对侧由第一隔离结构构成。
12. 根据权利要求10或11所述的方法，其中第一组晶体管是nMOSFET，第二组晶体管是pMOSFET；或者第一组晶体管是pMOSFET，第二组晶体管是nMOSFET。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108054132A (zh) * 2017-12-13 2018-05-18 上海华虹宏力半导体制造有限公司 半导体器件及其制备方法
WO2022237231A1 (zh) * 2021-05-10 2022-11-17 无锡华润上华科技有限公司 双绝缘体上硅器件及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1830090A (zh) * 2003-08-13 2006-09-06 国际商业机器公司 利用自对准后栅极控制前栅极绝缘体上硅mosfet的器件阈值
CN1901228A (zh) * 2005-07-22 2007-01-24 精工爱普生株式会社 半导体装置以及半导体装置的制造方法
CN1909231A (zh) * 2005-08-01 2007-02-07 株式会社瑞萨科技 半导体器件及使用该半导体器件的半导体集成电路
US20070075317A1 (en) * 2005-09-30 2007-04-05 Seiko Epson Corporation Semiconductor device and semiconductor device manufacturing method
US20080182380A1 (en) * 2007-01-26 2008-07-31 Seiko Epson Corporation Method for manufacturing semiconductor device
CN101800228A (zh) * 2009-02-06 2010-08-11 索尼公司 半导体装置
JP2011138876A (ja) * 2009-12-28 2011-07-14 Seiko Epson Corp 半導体装置及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200703668A (en) 2005-07-05 2007-01-16 Adv Lcd Tech Dev Ct Co Ltd Thin-film transistor, method for manufacturing thin-film transistor, and display using thin-film transistor
JP4231909B2 (ja) 2005-07-22 2009-03-04 セイコーエプソン株式会社 半導体装置の製造方法
JP5098261B2 (ja) 2005-12-09 2012-12-12 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
CN1979879A (zh) * 2005-12-09 2007-06-13 精工爱普生株式会社 半导体装置及半导体装置的制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1830090A (zh) * 2003-08-13 2006-09-06 国际商业机器公司 利用自对准后栅极控制前栅极绝缘体上硅mosfet的器件阈值
CN1901228A (zh) * 2005-07-22 2007-01-24 精工爱普生株式会社 半导体装置以及半导体装置的制造方法
CN1909231A (zh) * 2005-08-01 2007-02-07 株式会社瑞萨科技 半导体器件及使用该半导体器件的半导体集成电路
US20070075317A1 (en) * 2005-09-30 2007-04-05 Seiko Epson Corporation Semiconductor device and semiconductor device manufacturing method
US20080182380A1 (en) * 2007-01-26 2008-07-31 Seiko Epson Corporation Method for manufacturing semiconductor device
CN101800228A (zh) * 2009-02-06 2010-08-11 索尼公司 半导体装置
JP2011138876A (ja) * 2009-12-28 2011-07-14 Seiko Epson Corp 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108054132A (zh) * 2017-12-13 2018-05-18 上海华虹宏力半导体制造有限公司 半导体器件及其制备方法
WO2022237231A1 (zh) * 2021-05-10 2022-11-17 无锡华润上华科技有限公司 双绝缘体上硅器件及其制造方法

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