KR101789063B1 - 칼럼 iii-v 소자 분리 영역들을 갖는 반도체 구조 - Google Patents

칼럼 iii-v 소자 분리 영역들을 갖는 반도체 구조 Download PDF

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Abstract

유전체; 상기 유전체 상부에 배치되는 비-칼럼 III-V 도핑된 반도체층; 및 상기 반도체층을 통해 상기 유전체까지 수직하게 배치되는 칼럼 III-V 물질을 포함하는 절연 배리어를 갖는 반도체 구조가 제공된다. 일 실시예에 있어서, 상기 반도체층은 실리콘이며, 상기 유전체의 제1 영역 상부의 상기 반도체층 내에 배치되는 CMOS 트랜지스터들 및 상기 유전체의 다른 영역 상부에 배치되는 III-V 트랜지스터를 가진다. 상기 배리어는 상기 칼럼 III-V 트랜지스터를 상기 CMOS 트랜지스터들과 전기적으로 분리시킨다. 일 실시예에 있어서, 상기 구조는 상기 반도체층 상부에 배치되는 수동 소자 및 복수의 측방으로 이격되는 III-V 구조들을 포함하며, 상기 III-V 구조들은 상기 수동 소자 아래에 배치되고, 상기 III-V 구조들은 상기 절연층까지 상기 반도체층을 수직하게 통과한다.

Description

칼럼 III-V 소자 분리 영역들을 갖는 반도체 구조{SEMICONDUCTOR STRUCTURE HAVING COLUMN III-V ISOLATION REGIONS}
본 발명은 대체로 반도체 구조에 관한 것이며, 보다 상세하게는 내부에 칼럼 III-V 소자 분리 영역들을 갖는 반도체 구조들에 관한 것이다.
해당 기술 분야에 알려진 바와 같이, 실리콘 온 인슐레이터(SOI) CMOS 또는 표준 실리콘 상보성 금속 산화물 반도체(CMOS) 공정을 기반으로 하는 집적 회로들은 통상적으로 다양한 방식들로 다중 공급 전압들 및 다중 디지털 로직 레벨들의 문제를 처리한다. SOI 기술들은 풀-트렌치(full-trench) 또는 부분 트렌치 소자 분리(S. Maeda 등의 "Feasibility of 0.18㎛ SOI CMOS technology using hybrid trench isolation with high resistivity substrate for embedded RF/analog applications"(IEEE Transactions on Electron Devices, vol. 48, No. 9, September 2001, pp. 2065-2073) 참조)를 통합할 수 있어, 트랜지스터의 몸체에 대해 제공되는 단자를 갖는 플로팅-바디(floating-body) 전계 효과 트랜지스터들(FET) 또는 바디-타이드(body-tied) FET 소자들을 가져올 수 있다(도 1). 선택적으로는, 모든 nMOS 트랜지스터들의 몸체 단자를 연결하는 공통 p-형 벌크를 갖는 표준 CMOS 장치들은 삼중 웰(well) 구조를 생성하도록 추가적인 깊은 n-형 웰 주입을 이용한다(미국 특허 제5,281,842호, Yasuda 등의 "Dynamic Random Access Memory with Isolated Well Structure", 미국 특허 제6218,895호(B1) 및 De 등의 "Multiple Well Transistor Circuits Having Forward Body Bias" 참조). 이러한 추가적인 웰은 표준 pMOS 장치들과 결합되는 분리된 nMOS 장치가 단일 집적 회로 상의 다중 공급 전압들 및 로직 전압들을 구현하게 할 수 있다(도 2).
이산화실리콘 트렌치 소자 분리는 또한 상기 실리콘 기판 상부에 형성되는 수동 소자들 또는 구조들의 큐 인자(quality factor)를 향상시키기 위해 이용될 수 있다. 상기 트렌치 소자 분리는 저비저항 기판 또는 상기 수동 소자 아래에 존재할 수 있는 임의의 표면 전하와 관련된 손실들을 감소시키도록 상기 수동 소자들 바로 아래에 위치하며, 이에 따라 상기 구성 요소의 큐 인자를 향상시킨다.
개략적으로 전술한 접근 방식들이 SOI CMOS 및 표준 CMOS 기술들을 위한 웰을 작용시키지만, 이들은 III-V/CMOS 이종 집적화(heterogeneous integration) 기술을 위한 매력적인 해결책은 아니다. 최근의 연구 노력들은 GaN-CMOS 이종 집적 기술의 효율을 입증하였으며(T. Kazior 등의 "High performance mixed signal and RF circuits enabled by the direct monolithic heterogeneous integration of GaN HEMTs and Si CMOS on a silicon substrate"(IEEE CSICS, 2011) 참조), 이는 CMOS 소자들과 동일한 실리콘 기판 상에 GaN HEMT 소자들의 통합을 가능하게 한다. 상기 GaN HEMT 소자들은 실리콘-온-인슐레이터(SOI) 웨이퍼의 윈도우 영역 내에 성장되는 GaN 에피택셜 버퍼층 상에 형성된다. 상기 CMOS 구성 요소들은 표준 CMOS 공정 흐름을 이용하여 매립 산화물(BOX)층 상부의 얇은 실리콘층 내에 제조된다.
소스 및 드레인 주입들이 상기 매립 산화물층까지 모든 방향으로 연장되는 완전히 공핍된 박막 SOI CMOS 소자들과는 달리, 상기 CMOS 소자들의 소스 및 드레인 주입들은 상부 실리콘층을 통해서 부분적으로만 연장된다(후막 SOI 기술과 유사). 이는 모든 실리콘 구성 요소들 사이에 공유되는 얕은 p-형 물질을 형성하여, 본질적으로 상기 CMOS 구성 요소들을 위한 얕은 벌크 기판으로 기능한다.
비록 상기 공정 흐름에 풀-트렌치 소자 분리 또는 추가적인 n-웰 주입을 추가하는 것이 가능하지만, 이는 바람직하지 않다. 풀-트렌치 소자 분리 또는 추가적인 웰 주입의 통합은 추가적인 마스크들과 제조 단계들(보다 높은 비용을 가져오는) 뿐만 아니라 추가적인 공정 복잡성을 요구하게 된다. 상기 GaN 버퍼층의 두께 및 실리콘 물질의 상단 레벨의 두께는 상기 기술에 대해 추가적인 제한들을 생성하는 공정 동안의 상기 전체 트렌치 소자 분리 깊이 또는 상기 깊은 n-웰 주입 깊이에 대해 균형을 이루는 것을 요구한다. 전체 트렌치 소자 분리 또는 깊은 웰 주입들이 없이 분리된 FET 소자들과 커패시터들 및 인덕터들과 같은 고품질의 수동 소자들을 생성하는 능력이 이종 집적 GaN-CMOS 기술에 유리할 수 있다.
본 발명에 따르면, 유전체; 상기 유전체 상부에 배치되는 비-칼럼(non-column) III-V 도핑된 반도체층; 그리고 상기 반도체층을 통해 상기 유전체까지 수직하게 배치되는 칼럼 III-V 물질을 포함하는 전기적으로 절연인 배리어를 가지는 반도체 구조가 제공된다.
일 실시예에 있어서, 한 쌍의 트랜지스터 소자들을 갖는 반도체 구조가 제공되며, 상기 한 쌍의 소자들의 하나는 칼럼 III-V 트랜지스터 소자이고, 상기 한 쌍의 트랜지스터 소자들의 다른 하나는 비-칼럼 III-V 트랜지스터 소자이다. 상기 구조는, 기판을 포함하고; 상기 기판 상에 배치되는 비-칼럼 III-V 반도체층을 포함하며, 상기 칼럼 III-V 트랜지스터 소자는 상기 기판의 하나의 영역 상부에 형성되고, 상기 비-칼럼 III-V 트랜지스터 소자는 상기 기판의 다른 하나의 영역 상부에 형성되며; 상기 칼럼 III-V 트랜지스터 소자를 상기 비-칼럼 III-V 트랜지스터 소자와 전기적으로 분리시키도록 상기 반도체층을 통해서 상기 한 쌍의 트랜지스터 소자들 주위로 수직하게 배치되는 칼럼 III-V 물질의 배리어를 포함한다.
일 실시예에 있어서, 상기 반도체층은 실리콘이며, 상기 기판의 제1 영역 상부의 상기 반도체층 내에 배치되는 CMOS 트랜지스터들 및 상기 기판의 다른 영역 상부에 배치되는 III-V 트랜지스터를 가진다. 상기 칼럼 III-V 절연 배리어들은 상기 칼럼 III-V 트랜지스터를 상기 CMOS 트랜지스터들과 전기적으로 분리시킨다.
일 실시예에 있어서, 상기 반도체층은 실리콘이고, 상기 기판의 제1 영역 상부의 상기 반도체층 내에 배치되는 실리콘 트랜지스터들 및 상기 기판의 다른 영역 상부에 배치되는 III-V 트랜지스터를 가지며, 상기 칼럼 III-V 절연 배리어들은 상기 칼럼 III-V 트랜지스터를 상기 실리콘 트랜지스터와 전기적으로 분리시킨다.
일 실시예에 있어서, 상기 구조는 상기 반도체층 상부에 배치되는 수동 소자(passive device) 및 III-V 절연 배리어들의 격자(grid)를 포함하며, 상기 III-V 절연 배리어들은 상기 수동 소자 아래에 배치되고, 상기 III-V 절연 배리어들은 상기 절연층까지 상기 반도체층을 수직하게 통과한다.
일 실시예에 있어서, 상기 비-칼럼 III-V 반도체층은 상기 유전체 상부에 배치되고, 상기 칼럼 III-V 트랜지스터 소자는 상기 유전체의 하나의 영역 상부에 형성되며, 상기 비-칼럼 III-V 트랜지스터 소자는 상기 기판의 다른 하나의 영역 상부의 상기 반도체층의 영역 내에 형성된다. 상기 칼럼 III-V 절연 배리어들은 상기 칼럼 III-V 트랜지스터 소자를 상기 비-칼럼 III-V 트랜지스터 소자와 전기적으로 분리시키도록 상기 반도체층을 통해 상기 유전체층까지 및 상기 칼럼 III-V 트랜지스터 소자 또는 상기 비-칼럼 III-V 트랜지스터 소자의 주위까지 수직하게 배치된다.
일 실시예에 있어서, 상기 비-칼럼 III-V 트랜지스터 소자는 칼럼 IV 트랜지스터 소자이다.
일 실시예에 있어서, 상기 반도체층은 실리콘이며, 상기 칼럼 IV 소자는 실리콘 트랜지스터 소자이다.
일 실시예에 있어서, 상기 반도체 구조는 상기 반도체층 내에 CMOS 트랜지스터 소자들을 제공하기 위한 상기 반도체층 내에 제2의 실리콘 트랜지스터 소자를 포함하며, 상기 배리어는 상기 CMOS 트랜지스터 소자들을 상기 칼럼 III-V 트랜지스터 소자와 전기적으로 분리시킨다.
일 실시예에 있어서, 상기 수동 소자는 마이크로파 전송 라인(microwave transmission line)이다.
일 실시예에 있어서, 상기 마이크로파 전송 라인은 코플래너 웨이브가이드(coplanar waveguide)이다.
일 실시예에 있어서, 상기 수동 소자는 리액티브 소자(reactive element)이다.
일 실시예에 있어서, 상기 리액티브 소자는 인덕터이다.
일 실시예에 있어서, 상기 CMOS 트랜지스터들의 하나는 상기 반도체층의 도핑된 영역 내에 형성되며, 상기 도핑된 영역은 상기 반도체층과 반대되는 유형의 도펀트(dopant)를 가진다.
이와 같은 구조로써, III-V 트랜지스터 소자들의 형성과 함께 형성되는 "더미(dummy)" III-V 절연 배리어들이 nMOS 및 pMOS 소자들을 위할 뿐만 아니라 상기 기판으로부터 수동 소자들을 차폐하기 위한 분리된 영역들을 생성하도록 포함된다. 상기 III-V 절연 배리어 물질은 nMOS 및 pMOS 소자들 모두를 위해 분리된 p-형 물질의 터브(tub)를 형성하도록 단일 또는 다중 nMOS 및/또는 pMOS 트랜지스터들의 둘레 주위에 사용된다. 분리된 p-형 물질의 이러한 터브 또한 실리콘 온 인슐레이터(SOI) 물질과 연관된 상기 매립 산화물(BOX)층에 의해 물질로부터 분리된다. 보다 상세하게는, 상기 III-V 트랜지스터가 게이트 채널을 생성하는 액티브 영역층(즉, 게이트 전극의 제어 하에서 캐리어들이 소스 및 드레인 전극들 사이를 통과하는 영역)을 갖지만, 이러한 액티브 영역층은 상기 칼럼 III-V 절연 배리어들 상에 형성되지 않으므로 상기 칼럼 III-V 절연 배리어들 상에 캐리어들 또는 시트 전하(sheet charge)가 존재하지 않는 점에 유의한다.
일 실시예에 있어서, 상기 칼럼 III-V 물질은 갈륨 질화물(GaN)이며, 상기 III-V 트랜지스터 및 상기 절연 배리어의 형성을 위해 사용된다. 알루미늄 질화물(AlN) 층(상기 GaN 물질 바로 아래)은 절연체로도 기능하는 핵형성층 또는 전이층이다. 이들 비도전성 물질들을 결합시키는 것은 상기 nMOS 및 pMOS 소자들의 주위에 경계를 생성하며, 상기 트랜지스터들을 위한 분리된 p-형 영역을 효과적으로 형성한다. 이는 상기 소자들을 상기 웨이퍼의 나머지와 분리시키고, 디지털, 아날로그 및 RF 회로들을 위한 다양한 공급 전압들, 디지털 로직 레벨 그리고 백-게이트 바이어싱(back-gate biasing) 기술들 의 이용을 가능하게 한다. 이러한 설계 능력은 본질적으로 GaN-CMOS 이종 집적 플랫폼(heterogeneously integrated platform)을 위해 유용하고, 여기서 상기 CMOS 소자들은 상기 GaN HEMT 소자들을 위한 바이어스 및 제어 회로부를 생성할 수 있으며, 이는 통상적으로 -5V로부터 0V까지 범위의 음의 게이트 바이어스를 요구한다.
이들 GaN 버퍼층들은 또한 수동 소자들을 위한 RF 차폐로 이용될 수 있다. 나선형 인덕터 또는 코플래너 웨이브가이드(CPW) 전송 라인과 같은 수동 회로 아래에 GaN 버퍼층들의 메시(mesh)를 형성하는 것은 상단 실리콘 물질 또는 상기 BOX층과 벌크 기판 사이에 유도된 전자 밀도에 의해 발생되는 손실을 감소시킨다.
따라서, GaN "더미"(즉, 수동) 절연 배리어들의 사용은 분리된 CMOS 소자들의 섬(island) 또는 터브를 생성하고, 상기 소자들을 위한 분리된 기판 바이어스 전위의 사용을 가능하게 하며, 또한 수동 소자들을 위한 RF 차폐로 기능하고, 단일 집적 회로 상에 다중의 상이한 공급 전압 레벨들, 디지털 전압 레벨들 및 아날로그 전압 레벨들을 수득하는 수단을 제공하고, GaN HEMT 소자들 및 상기 CMOS 소자들 사이에 이종 집적 기술 플랫폼 내에서 이들을 제어할 것인 간단한 인터페이스 회로들을 가능하게 한다.
본 발명의 하나 또는 그 이상의 실시예들의 세부 사항들은 첨부된 도면들과 다음의 설명에서 설시된다. 본 발명의 다른 특징들, 목적들 및 이점들은 다음의 설명과 도면들 및 특허 청구 범위로부터 명확해질 것이다.
도 1은 종래 기술에 따라 일 형태의 소자 분리를 갖는 CMOS 트랜지스터들의 개략적인 도면이다.
도 2는 종래 기술에 따라 다른 형태의 소자 분리를 갖는 CMOS 트랜지스터들의 개략적인 도면이다.
도 3a 및 도 3b는 본 발명에 따른 모놀리식 마이크로웨이브 집적 회로(Monolithic Microwave Integrated Circuit: MMIC)의 상면의 개략적인 도면들이며, 도 3a는 그 최종 금속화 이전이고, 도 3b는 그 최종 금속화 이후이며, 상기 MMIC는 마이크로파 GaN FET 트랜지스터 및 비-분리된 nMOS 및 pMOS 소자들과 함께 분리된 nMOS 및 pMOS 소자들과 차폐된 수동 소자를 생성하도록 GaN 절연 배리어들을 포함하는 이종 집적 회로의 반도체 영역들을 가진다.
도 4a 및 도 4b는 본 발명에 따른 도 3a의 MMIC의 개략적인 단면도들이며, 도 4a는 도 3a의 4A-4A 라인을 따른 단면도이고, 도 4b는 도 3a의 4B-4B 라인을 따른 단면도이다.
도 5는 본 발명에 따른 도 3b의 5-5 라인을 따른 단면도와 같은 도 3b의 MMIC의 개략적인 단면도이다.
도 6은 본 발명에 따른 코플래너 웨이브가이드 전송 라인을 갖는 MMIC의 일부의 상면도이다.
다양한 도면들에서 동일한 참조 부호들은 같은 요소들을 나타낸다.
도 3a, 도 3b, 도 4a, 도 4b 및 도 5를 이제 참조하면, MMIC 반도체 구조(10)의 일부가 소자 상호 연결 이전(도 3a, 도 4a, 도 4b)에서와 최종 금속화 이후(도 3b, 도 5)에 도시된다. 상기 구조(10)의 일부는 도시된 바와 같이, 여기서는 예를 들면 GaN pHEMT인 칼럼 III-V 트랜지스터 소자(12), 여기서는 예를 들면 나선형 인덕터인 수동 마이크로파 소자(도 3b)(14), 그리고 여기서는 nMOS 트랜지스터(26) 및 분리된 pMOS 트랜지스터(18)를 제공하는 CMOS 실리콘 트랜지스터들(16)의 쌍인 비-칼럼 III-V 소자들을 모두 포함하도록 도시되며, 모두는 여기서는 실리콘 기판인 공통 기판(20) 상에 형성된다.
도 4a 및 도 4b를 보다 상세하게 참조하면, 상기 반도체 구조(10)는 여기서는 매립 산화물층(BOX)인 유전체층(22)을 가지고 상기 실리콘 기판(20) 상에 제공된다. 여기서는 예를 들면, p-형의 도핑된 실리콘인 비-칼럼 III-V 도핑된 반도체층(24)이 상기 유전체층(22) 상부에 배치된다. 먼저, 상기 p-형의 도핑된 실리콘층(24)이 상기 SOI 물질과 관련되는 상기 매립 산화물(BOX)층(22)에 의해 상기 벌크 실리콘 기판(20)으로부터 수직하게 분리되는 점에 유의한다. 다음으로, 상기 p-형의 도핑된 실리콘 반도체층(24)이, 여기서는 예를 들면 GaN 물질의 상부에 형성되는 실리콘 질화물(SiN)인 유전 또는 보호층(29)(도 4a, 도 4b)을 가지는, 예를 들면 알루미늄 질화물(AlN)인 핵형성 또는 전이층(23) 상에 형성되는 여기서는 GaN인 상기 III-V 트랜지스터 소자(12)(도 3a)를 형성하는 물질의 일부와 동일한, 여기서는 예를 들면 칼럼 III-V 물질인 수직하게 연장되는 칼럼 III-V 물질의 III-V 절연 배리어들(isolation barriers)(25)에 의해 전기적으로 분리된 영역들 또는 터브들(tubs) 내로 수평하게 분리되는 점에 유의한다. 상기 칼럼 III-V 물질의 절연 배리어들(25)이 상기 III-V 트랜지스터 소자들(12)을 위해 사용되는 III-V 물질과 동시에 형성되지만, 상기 트랜지스터 소자들(12)이 여기서는 AlGaN의 층인 능동 소자 반도체층(27)(액티브 영역(27)) 내에 형성되는 반면, 상기 배리어들(25)은 능동 소자 반도체층과 함께 형성되지 않는 점에 유의한다. 즉, 상기 배리어들(25)은 액티브 영역들(27)을 가지지 않는다. 또한, 능동 트랜지스터 소자(12)의 소스(S), 드레인(D) 및 게이트(G) 콘택들은 나타낸 바와 같이 상기 III-V 액티브 영역(27) 물질과 접촉하도록 이 경우에서는 SiN인 상기 유전체층(29)을 통과하는 반면, 상기 III-V 절연 배리어들(25)은 전술한 바와 같이 도전성 영역들(27)을 가지지 않는다. 따라서, 상기 III-V 절연 배리어들(25)(버퍼층들)은 상기 액티브 III-V 영역들과 관련되는 시트(sheet) 연관 전하(2차원 전자 가스(2DEG))가 존재하지 않도록 형성되며, 이에 따라 상기 배리어들(25)은 트랜지스터 소자들과 마찬가지로 실리콘 영역들 사이에서 도체로 작용하지 않는다.
소스(S), 드레인(D) 및 게이트(G) 전극들을 가지는 상기 CMOS 트랜지스터들(16)은 상기 p-형 반도체층(24)의 일부 내에 형성된다. 보다 상세하게는, 상기 p-형 실리콘(24)은 이에 대한 콘택(PW)을 갖는 p-형 터브이며, 상기 p-형 터브(24)는 nMOS 트랜지스터(18)와 같은 nMOS 트랜지스터들을 내부에 형성하는 데 이용된다. 상기 p-형 반도체 터브(24) 내에는 n-형의 도핑된 웰들(30)이 형성된다. 상기 n-형의 도핑된 웰들(30)은 내부에 형성된 pMOS 트랜지스터들(26)을 가진다. 콘택(NW)이 도시된 바와 같이 상기 n-형의 도핑된 웰(30)과 접촉되도록 제공된다. 전술한 바와 같이, 상기 pMOS 트랜지스터들(18)(도 3a 및 도 3b) 또한 상기 p-형의 층(24)의 영역들과 분리된 별도의 절연 배리어(25) 상에 형성된다. 따라서, 상기 pMOS 및 nMOS 트랜지스터들(26, 18)은 배리어(25)에 의해 형성되는 섬(island) 내에 CMOS 트랜지스터들(16)을 제공한다(도 3a).
배리어들(25)의 하나의 부분은 다른 유형들의 트랜지스터 소자들, 예를 들면 실리콘 p-형, 실리콘 n-형, CMOS 및 III-V 소자들의 형성을 위한 상기 p-형의 층(24)의 영역들을 분리시키지만, 예를 들면 상기 배리어들(25)의 제2의 부분은 수동 소자들을 위한 RF 차폐, 여기서는 예를 들면 도 3b 및 도 5에 도시한 바와 같은 나선형 인덕터(34)로도 기능하도록 메시(mesh)(32) 내에 배열되는 점에 유의한다. 상기 메시(32)는 상기 배리어들(25)의 열들과 행들로 구성되며, 상기 실리콘층(24) 또는 상기 BOX층 및 벌크 기판 사이의 유도된 전자 밀도에 의해 발생되는 손실을 감소시키도록 수동 소자(34) 아래에 배치된다.
상기 트랜지스터 소자들(12, 18, 26)과 상기 배리어들(25)이 형성되며, 백-엔드 오브 라인(back-end of line: BEOL) 층들(50)이 형성되어 상기 기술과 관련된 금속화, 상호 연결, 절연, 유전체 그리고 수동 소자들을 생성한다(도 5). 여기서, 층들(60, 86)을 갖는 SiO2 유전체층을 나타내는 층들(55, 56, 57, 58)은 금속화 층들을 나타낸다. 여기서, 비아층(via layer)을 나타내는 층(58)은 층(60)을 층(86)에 연결한다. 층(60)의 일부들(60a, 60b, 60c)이 인덕터(34)의 하부들을 제공하고, 층(86)의 일부들이 상기 인덕터(34)의 상부들을 제공하는 점에 유의한다. 상기 금속화 층들은, 예를 들면 도 3b 및 도 5에도 도시된 바와 같이 전기적 상호 연결들 및 전력 버스들(60), 마이크로파 전송 라인들(microwave transmission lines)(62) 그리고 수동 소자들을 제공한다. 여기서, 상기 구조(10)의 일부는 상기 이산화실리콘층 상에 배치되는 여기서는 상기 나선형 인덕터(34)인 수동 소자를 포함한다. 상기 인덕터(34)를 위한 전기적 상호 연결(60)이 도전성 비아(86)로 금속화의 상부 레벨로부터 금속화의 하부 레벨까지 유전체(58)를 통과하는 점에 유의한다.
상기 칼럼들(25)이 실리콘 영역들 사이에서 도체도 작용하지 않으며, 상기 III-V 트랜지스터 소자들과 관련된 상기 유전체층들도 그러한 점에 유의한다. 이들 유전체층들은 제조 공정의 세부 사항들에 따라, 예를 들면, 알루미늄 산화물(Al2O3), SiNx, SiO2, HfO2, 또는 다른 물질들을 포함한다. 유사하게, 상기 알루미늄 질화물(AlN) 층(상기 III-V 버퍼층 바로 아래)은 또한 절연체로 기능한다. 이들 비도전성 물질들을 결합시키는 것은 상기 nMOS 및 pMOS 소자들 주위에 경계를 생성하며, 상기 트랜지스터들을 위한 분리된 p-형 영역을 효과적으로 형성한다. 이는 상기 소자들을 상기 웨이퍼의 나머지와 분리시키며, 디지털, 아날로그 및 RF 회로들을 위한 다양한 공급 전압들, 디지털 로직 레벨들 및 백-게이트 바이어싱 기술들의 사용을 가능하게 한다(도 5). 이러한 설계 능력은 GaN-CMOS 이종 집적 플랫폼을 위해 특히 유용하며, 여기서 상기 CMOS 소자들은 도 3b애 도시한 바와 같이 상기 GaN HEMT 소자들을 위한 바이어스 및 제어 회로부를 생성할 수 있고, 이는 통상적으로 -5V로부터 0V까지 범위의 음의 게이트 바이어스들을 요구한다. 전술한 바와 같이, 상기 수동 소자(34) 아래의 상기 배리어들(25)은 상기 수동 소자들을 위한 RF 차폐로 이용된다. 또 다른 메시(14')를 위한 구조(10)의 별도의 영역 상에 형성되는 한 쌍의 접지면 도체들(71) 사이에 배치되는 중심 스트립(strip) 도체(72)를 갖는 상기 나선형 인덕터 또는 코플래너 웨이브가이드(coplanar waveguide: CPW) 전송 라인(70)(도 6)과 같은 상기 수동 회로(34) 아래에 GaN 버퍼층들의 메시를 생성하는 것은, 도 3a에 도시한 바와 같이, 상기 도핑된 실리콘층 또는 상기 BOX층 및 벌크 실리콘 기판 사이에 유도된 전자 밀도에 의해 발생되는 손실을 감소시킨다.
본 발명에 따른 반도체 구조가, 기판; 상기 기판 상부에 배치되는 비-칼럼(non-column) III-V 도핑된 반도체층; 그리고 상기 반도체층을 통해 수직하게 배치되는 칼럼 III-V 물질을 포함하는 절연 배리어를 구비하는 점을 인지하여야 한다. 또한, 다음의 특징들의 하나 또는 그 이상이 독립적으로 다음 사항들을 포함하는 다른 특징과 결합되어 포함될 수 있다: 여기서 상기 반도체층은 실리콘이고, 상기 기판의 제1 영역 상부의 상기 반도체층 내에 배치되는 CMOS 트랜지스터들 및 상기 기판의 다른 영역 상부에 배치되는 III-V 트랜지스터를 가지며, 상기 절연 배리어가 상기 칼럼 III-V 트랜지스터를 상기 CMOS 트랜지스터들과 전기적으로 분리시키고; 여기서 상기 반도체층은 실리콘이며, 상기 기판의 제1 영역 상부의 상기 반도체층 내에 배치되는 실리콘 트랜지스터들 및 상기 기판의 다른 영역 상부에 배치되는 III-V 트랜지스터를 가지고, 상기 절연 배리어는 상기 칼럼 III-V 트랜지스터를 상기 실리콘 트랜지스터들과 전기적으로 분리시키며; 상기 반도체층 상부에 배치되는 수동 소자 및 복수의 측방으로 이격된 III-V 구조들을 포함하고, 상기 III-V 구조들은 상기 수동 소자 아래에 배치되며, 상기 III-V 구조들은 상기 반도체층을 통해 수직하게 통과하고; 상기 반도체층 상부에 배치되는 수동 소자 및 상기 수동 소자 아래에 배치되고 복수의 측방으로 이격된 III-V 구조들을 포함하며, 상기 III-V 구조들은 상기 반도체층을 수직하게 통과하고; 상기 반도체층 상부에 배치되는 수동 소자 및 III-V 구조들의 메시를 포함하고, 상기 III-V 구조들은 상기 수동 소자 아래에 배치되며, 상기 III-V 구조들은 상기 반도체층을 수직하게 통과하고; 상기 반도체층 상부에 배치되는 수동 소자 및 상기 수동 소자 아래에 배치되는 III-V 구조들을 포함하며, 상기 III-V 구조들은 상기 반도체층을 수직하게 통과한다.
이제 본 발명에 따라 내부에 칼럼 III-V 트랜지스터 소자 및 비-칼럼 III-V 트랜지스터 소자를 갖는 반도체 구조가, 기판을 포함하고; 상기 기판 상부에 배치되는 비-칼럼 III-V 반도체층을 포함하며; 여기서 상기 칼럼 III-V 트랜지스터 소자는 상기 기판의 하나의 영역 상부에 형성되고, 상기 비-칼럼 III-V 트랜지스터 소자는 상기 기판의 다른 영역 상부의 상기 반도체층의 영역 내에 형성되며; 상기 칼럼 III-V 트랜지스터 소자를 상기 비-칼럼 III-V 트랜지스터 소자와 전기적으로 분리시키도록 상기 반도체층을 통해 상기 칼럼 III-V 트랜지스터 소자 또는 상기 비-칼럼 III-V 트랜지스터 소자 주위로 수직하게 배치되는 칼럼 III-V 물질의 배리어를 포함하는 점이 인식되어야 한다. 또한, 다음의 특징들의 하나 또는 그 이상이 독립적으로 또는 다음을 포함하는 다른 특징과 결합되어 포함될 수 있다: 여기서 상기 비-칼럼 III-V 트랜지스터 소자는 칼럼 IV 트랜지스터 소자이고; 여기서 상기 반도체층은 실리콘이며, 상기 칼럼 IV 소자는 실리콘 트랜지스터 소자이고; 상기 반도체층 내에 CMOS 트랜지스터 소자들을 제공하도록 상기 반도체층 내의 제2의 실리콘 트랜지스터 소자를 포함하며, 여기서 상기 배리어는 상기 CMOS 트랜지스터 소자들을 상기 칼럼 III-V 트랜지스터 소자와 전기적으로 분리시키고; 상기 반도체층 상부에 배치되는 수동 소자 및 상기 수동 소자 아래에 배치되는 복수의 측방으로 이격된 III-V 구조들을 포함하며, 상기 III-V 구조들은 상기 반도체층을 수직으로 통과하고; 여기서 상기 수동 소자는 마이크로파 전송 라인이며; 여기서 상기 마이크로파 전송 라인은 코플래너 웨이브가이드이고; 여기서 상기 수동 소자는 리액티브 소자(reactive element)이며; 여기서 상기 리액티브 소자는 인덕터이고; 여기서 상기 CMOS 트랜지스터들의 하나는 상기 반도체층의 도핑된 영역 내에 형성되며, 상기 도핑된 영역은 상기 반도체층의 경우와 반대되는 유형의 도펀트(dopant)를 가진다.
이제 본 발명에 따라 한 쌍의 트랜지스터 소자들을 가지고, 상기 한 쌍의 소자들의 하나가 칼럼 III-V 트랜지스터 소자이며, 상기 한 쌍의 트랜지스터 소자들의 다른 하나가 비-칼럼 III-V 트랜지스터 소자인 반도체 구조가, 기판을 포함하고; 상기 기판 상에 배치되는 비-칼럼 III-V 반도체층을 포함하며, 여기서 상기 칼럼 III-V 트랜지스터 소자는 상기 기판의 하나의 영역 상부에 형성되고, 상기 비-칼럼 III-V 트랜지스터 소자는 상기 기판의 다른 하나의 영역 상부에 형성되며; 상기 칼럼 III-V 트랜지스터 소자를 상기 비-칼럼 III-V 트랜지스터 소자와 전기적으로 분리시키도록 상기 반도체층을 통해서 상기 한 쌍의 트랜지스터 소자들의 하나의 주위로 수직하게 배치되는 칼럼 III-V 물질의 배리어를 포함하는 점이 인지되어야 한다. 또한, 다음의 특징들의 하나 또는 그 이상이 독립적으로 또는 다음을 포함하는 또 다른 특징과 결한되어 포함될 수 있다: 여기서 상기 비-칼럼 III-V 트랜지스터 소자는 칼럼 IV 트랜지스터 소자이고; 여기서 상기 반도체층은 실리콘이며, 상기 칼럼 IV 소자는 실리콘 트랜지스터 소자이다.
본 발명의 많은 실시예들이 설명되었다. 그럼에도 불구하고, 다양한 변경들이 본 발명의 사상과 범주를 벗어나지 않고 이루어질 수 있는 점이 이해될 것이다. 이에 따라, 다른 실시예들도 다음의 특허 청구 범위의 범주 내에 속한다.

Claims (20)

  1. 기판을 구비하고;
    상기 기판 상부에 배치되는 비-칼럼(non-column) III-V 도핑된 반도체층을 구비하며, 상기 비-칼럼 III-V 도핑된 반도체층은 내부에 형성되는 비-칼럼 III-V 트랜지스터를 포함하고;
    상기 기판의 다른 영역 상부에 배치되고, 상기 비-칼럼 III-V 트랜지스터로부터 측방으로 이격되는 칼럼 III-V 물질을 포함하는 트랜지스터를 구비하며;
    상기 반도체층을 통해 수직하게 배치되고, 상기 비-칼럼 III-V 트랜지스터 및 상기 칼럼 III-V 트랜지스터 사이에 측방으로 이격되는 칼럼 III-V 물질을 포함하는 절연 배리어(isolation barrier)를 구비하며, 상기 절연 배리어는 상기 칼럼 III-V 트랜지스터를 상기 측방으로 이격된 비-칼럼 III-V 트랜지스터와 전기적으로 분리시키고;
    상기 칼럼 III-V 트랜지스터의 저면 및 상기 기판 사이에 배치되는 칼럼 III-V 물질을 구비하며,
    상기 칼럼 III-V 트랜지스터의 저면 및 상기 기판 사이에 배치되는 상기 칼럼 III-V 물질은 상기 절연 배리어의 물질과 동일하고, 상기 칼럼 III-V 트랜지스터의 물질과 다른 것을 특징으로 하는 반도체 구조.
  2. 제 1 항에 있어서, 상기 반도체층은 실리콘이고, 상기 기판의 제1 영역 상부의 상기 반도체층 내에 배치되는 CMOS 트랜지스터들을 포함하며, 상기 절연 배리어는 상기 칼럼 III-V 트랜지스터와 상기 CMOS 트랜지스터들을 전기적으로 분리시키도록 상기 CMOS 트랜지스터들 및 상기 칼럼 III-V 트랜지스터 사이에 측방으로 배치되는 것을 특징으로 하는 반도체 구조.
  3. 제 1 항에 있어서, 상기 반도체층은 실리콘이고, 상기 기판의 제1 영역 상부의 상기 반도체층 내에 배치되는 실리콘 트랜지스터들 및 상기 기판의 다른 영역 상부에 배치되는 III-V 트랜지스터를 포함하며, 상기 절연 배리어는 상기 칼럼 III-V 트랜지스터와 상기 실리콘 트랜지스터들을 전기적으로 분리시키는 것을 특징으로 하는 반도체 구조.
  4. 제 1 항에 있어서,
    상기 반도체층 상부에 배치되는 수동 소자(passive device); 및
    복수의 측방으로 이격되는 III-V 구조들을 포함하며, 상기 III-V 구조들은 상기 수동 소자 아래에 배치되고, 상기 III-V 구조들은 상기 반도체층 내로 수직하게 통과하는 것을 특징으로 하는 반도체 구조.
  5. 제 3 항에 있어서,
    상기 반도체층 상부에 배치되는 수동 소자; 및
    상기 수동 소자 아래에 배치되는 복수의 측방으로 이격되는 III-V 구조들을 포함하며, 상기 III-V 구조들은 상기 반도체층 내로 수직하게 통과하는 것을 특징으로 하는 반도체 구조.
  6. 내부에 칼럼 III-V 트랜지스터 소자 및 비-칼럼 III-V 트랜지스터 소자를 갖는 반도체 구조에 있어서,
    비-칼럼 III-V 기판을 포함하고;
    상기 기판 상부에 배치되는 비-칼럼 III-V 반도체층을 포함하며,
    상기 칼럼 III-V 트랜지스터 소자는 상기 기판의 하나의 영역 상부에 배치되고, 상기 비-칼럼 III-V 트랜지스터 소자는 상기 기판의 다른 하나의 영역 상부의 상기 반도체층의 영역 내에 배치되며;
    상기 칼럼 III-V 트랜지스터 소자를 상기 비-칼럼 III-V 트랜지스터 소자와 전기적으로 분리시키도록 상기 반도체층을 통해 상기 칼럼 III-V 트랜지스터 소자 및 상기 비-칼럼 III-V 트랜지스터 소자 사이에 측방으로 수직하게 배치되는 칼럼 III-V 물질의 배리어를 포함하고;
    상기 칼럼 III-V 트랜지스터의 저면 및 상기 기판 사이에 배치되는 칼럼 III-V 물질을 포함하며,
    상기 칼럼 III-V 트랜지스터의 저면 및 상기 기판 사이에 배치되는 상기 칼럼 III-V 물질은 상기 배리어의 물질과 동일하고, 상기 칼럼 III-V 트랜지스터의 물질과 다른 것을 특징으로 하는 반도체 구조.
  7. 제 6 항에 있어서, 상기 비-칼럼 III-V 트랜지스터 소자는 칼럼 IV 트랜지스터 소자인 것을 특징으로 하는 반도체 구조.
  8. 제 7 항에 있어서, 상기 반도체층은 실리콘이며, 상기 칼럼 IV 소자는 실리콘 트랜지스터 소자인 것을 특징으로 하는 반도체 구조.
  9. 제 8 항에 있어서, 상기 반도체층 내에 CMOS 트랜지스터 소자들을 제공하기 위한 상기 반도체층 내의 제2의 실리콘 트랜지스터 소자를 포함하며, 상기 배리어는 상기 CMOS 트랜지스터 소자들을 상기 칼럼 III-V 트랜지스터 소자와 전기적으로 분리시키는 것을 특징으로 하는 반도체 구조.
  10. 제 9 항에 있어서,
    상기 반도체층 상부에 배치되는 수동 소자; 및
    상기 수동 소자 아래에 배치되는 복수의 측방으로 이격되는 III-V 구조들을 포함하며, 상기 III-V 구조들은 상기 반도체층 내로 수직하게 통과하는 것을 특징으로 하는 반도체 구조.
  11. 제 10 항에 있어서, 상기 수동 소자는 마이크로파 전송 라인인 것을 특징으로 하는 반도체 구조.
  12. 제 11 항에 있어서, 상기 마이크로파 전송 라인은 코플래너 웨이브가이드(coplanar waveguide)인 것을 특징으로 하는 반도체 구조.
  13. 제 12 항에 있어서, 상기 수동 소자는 리액티브 소자(reactive element)인 것을 특징으로 하는 반도체 구조.
  14. 제 13 항에 있어서, 상기 리액티브 소자는 인덕터인 것을 특징으로 하는 반도체 구조.
  15. 제 11 항에 있어서, 상기 CMOS 트랜지스터들의 하나는 상기 반도체층의 도핑된 영역 내에 형성되고, 상기 도핑된 영역은 상기 반도체층과 반대되는 유형의 도펀트를 가지는 것을 특징으로 하는 반도체 구조.
  16. 한 쌍의 트랜지스터 소자들을 가지며, 상기 한 쌍의 트랜지스터 소자들의 하나가 칼럼 III-V 트랜지스터 소자이고, 상기 한 쌍의 트랜지스터 소자들의 다른 하나가 비-칼럼 III-V 트랜지스터 소자인 반도체 구조에 있어서,
    비-칼럼 III-V 기판을 포함하고;
    상기 기판 상에 배치되는 비-칼럼 III-V 반도체층을 포함하며, 상기 칼럼 III-V 트랜지스터 소자는 상기 기판의 하나의 영역 상부에 형성되고, 상기 비-칼럼 III-V 트랜지스터 소자는 상기 기판의 다른 하나의 영역의 상부에 형성되며;
    상기 칼럼 III-V 트랜지스터 소자를 상기 비-칼럼 III-V 트랜지스터 소자와 측방으로 분리시키도록 상기 반도체층을 통해 상기 칼럼 III-V 트랜지스터 소자의 측방으로 수직하게 배치되는 칼럼 III-V 물질의 배리어를 포함하며;
    상기 칼럼 III-V 트랜지스터 소자의 저면 및 상기 기판 사이에 배치되는 칼럼 III-V 물질을 포함하고,
    상기 칼럼 III-V 트랜지스터의 소자 저면 및 상기 기판 사이에 배치되는 상기 칼럼 III-V 물질은 상기 배리어의 물질과 동일하고, 상기 칼럼 III-V 트랜지스터 소자의 물질과 다른 것을 특징으로 하는 반도체 구조.
  17. 제 16 항에 있어서, 상기 비-칼럼 III-V 트랜지스터 소자는 칼럼 IV 트랜지스터 소자인 것을 특징으로 하는 반도체 구조.
  18. 제 17 항에 있어서, 상기 반도체층은 실리콘이며, 상기 칼럼 IV 소자는 실리콘 트랜지스터 소자인 것을 특징으로 하는 반도체 구조.
  19. 제 1 항에 있어서,
    상기 반도체층 상부에 배치되는 수동 소자; 및
    칼럼 III-V 구조들의 메시(mesh)를 포함하며, 상기 칼럼 III-V 구조들은 상기 수동 소자 아래에 배치되고, 상기 칼럼 III-V 구조들은 상기 반도체층 내로 수직하게 통과하며,
    상기 칼럼 III-V 구조들의 메시의 물질은 상기 절연 배리어의 물질과 동일한 것을 특징으로 하는 반도체 구조.
  20. 제 3 항에 있어서,
    상기 반도체층 상부에 배치되는 수동 소자; 및
    상기 수동 소자 아래에 배치되는 칼럼 III-V 구조들의 메시를 포함하며, 상기 칼럼 III-V 구조들은 상기 반도체층 내로 수직하게 통과하며,
    상기 칼럼 III-V 구조들의 메시의 물질은 상기 절연 배리어의 물질과 동일한 것을 특징으로 하는 반도체 구조.
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