CN113454768B - 用于数字应用和射频应用的半导体结构 - Google Patents

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Abstract

本发明涉及绝缘体上半导体多层结构(1)，其包括：‑从结构的背面到正面包括以下层的称为背叠层的叠层：半导体载体衬底(2)、第一电绝缘层(3)、第一半导体层(4)，所述半导体载体衬底(2)的电阻率介于00Ω.cm至30kΩ.cm之间，‑至少一个隔离沟道(8)，所述隔离沟道(8)在背叠层中至少延伸至第一电绝缘层(3)，并使多层结构的两个相邻区域电隔离，多层结构(1)的主要特征在于，其还包括至少一个FD‑SOI第一区域和至少一个RF‑SOI第二区域。

Description

用于数字应用和射频应用的半导体结构
技术领域
本发明涉及用于数字应用和射频应用的绝缘体上半导体结构。本发明还涉及一种通过将层从第一衬底(称为“供体衬底”)转移至第二衬底(称为“受体衬底”)来制造这种结构的工艺。
背景技术
绝缘体上半导体结构是多层结构，其包括衬底、设置在衬底顶部的电绝缘层和设置在绝缘层顶部的半导体层，所述衬底通常由硅制成，所述电绝缘层通常为氧化物层，例如氧化硅层，在所述半导体层中实现所述晶体管的源极、通道和漏极，并且所述半导体层通常为硅层。
当半导体为硅时，绝缘体上半导体(SeOI)结构称为“绝缘体上硅”(SOI)结构。
在现有的SOI结构中，全耗尽绝缘体上硅(FD-SOI)结构通常用于数字应用。FD-SOI结构的特征在于存在设置在硅衬底上的薄氧化物层和设置在氧化物层上的非常薄的半导体层(称为SOI层)。
氧化物层位于衬底和SOI层之间。于是氧化物层称为是“掩埋”的，并称为“BOX”(掩埋氧化物)。
SOI层能够在FD-SOI结构中形成导电通道。
由于BOX层和SOI层厚度较小且是均匀的，无需掺杂导电通道，因此该结构能够在全耗尽模式下工作。
相对于没有BOX层的结构，FD-SOI结构具有改进的静电特性。BOX层降低了源极和漏极之间的寄生电容，并且还能够通过结合电子流向导电通道来显著减少从导电通道至衬底的电子泄露，从而减少电流损耗并改善结构的性能。
FD-SOI结构可以与射频(RF)应用兼容，但是仍然会在所述衬底中出现电损耗。
为了补偿这些电损耗并改善RF性能，已知使用具有高电阻率的衬底，特别是SOI衬底，这种类型的衬底通常称为“HR衬底”(高电阻率衬底)。HR衬底有利地与电荷俘获层(即，富陷阱层)相结合。然而，这种类型的衬底与可以通过背面栅极(反向偏压)来控制阈值电压的晶体管的使用不兼容。
具体地，该包含被俘获电荷的层的存在阻碍了反向偏置(向背面施加电势差)，此外，可以导致掺杂剂的加速扩散，从而由于结漏的问题而阻止高质量PN结的实现。
除了包括一个BOX层的FD-SOI结构之外，还实现了包括两个BOX层的FD-SOI结构(称为“双BOX”结构)。
在FD-SOI结构包括双栅极晶体管的情况下，双BOX技术是有利的，所述双栅极晶体管的栅极电极同时在导电通道的上方和下方形成。因此，背栅极的SOI层(称为背栅极SOI层)与前栅极的SOI层(称为前栅极SOI层)通过第一BOX层电分离，并且还与基体衬底通过第二BOX层电分离。
文献US 2010/0176482描述了用于CMOS技术的这种包括两个BOX层的FD-SOI结构的示例。
根据该文献，使用经优化的工艺制造具有高k栅极电介质且栅极长度小至30nm的CMOS结构，从而能够在器件和背栅极之间获得良好的绝缘。
现有的双BOX技术用于数字应用，但是不能同时用于射频应用和数字应用。
发明内容
本发明的一个目的为提供一种能够克服上述缺点的绝缘体上半导体结构。本发明旨在提供能够结合数字应用和射频应用的这种结构。
为此，本发明提供了一种绝缘体上半导体结构，所述绝缘体上半导体结构包括：
-从结构的背面到正面包括以下层的称为背叠层的叠层：
·半导体载体衬底，其电阻率介于500Ω.cm至30kΩ.cm之间，
·第一电绝缘层，
·第一半导体层，
-至少一个隔离沟道，所述隔离沟道延伸穿过背叠层并至少延伸至第一电绝缘层，并且使多层结构的两个相邻区域电隔离，
多层结构的主要特征在于其还包括：
-至少一个FD-SOI第一区域，所述FD-SOI第一区域包括设置在背叠层上的称为前叠层的叠层，所述前叠层包括：
·设置在第一半导体层上的第二电绝缘层，
·设置在第二电绝缘层上的称为活性层的第二半导体层，
其中，第一电绝缘层的厚度大于第二电绝缘层的厚度，并且第一半导体层的厚度大于活性层的厚度，所述FD-SOI第一区域在活性层中还包括至少一个数字组件，
-至少一个RF-SOI第二区域，其通过隔离沟道与FD-SOI区域电隔离，所述RF-SOI第二区域包括与第一电绝缘层垂直的至少一个射频组件。
根据其它方面，所提出的结构具有以下各种特征，这些特征可以单独实施，或者以技术上可行的组合实施：
-背叠层还包括设置在载体衬底和第一电绝缘层之间的电荷俘获层；
-电荷俘获层由多晶硅或多孔硅制成；
-射频组件设置在第一半导体层中；
-RF-SOI第二区域包括设置在背叠层上的前叠层，并且其中，射频组件设置在活性层中；
-第一半导体层由晶体材料制成；
-第一半导体层由非晶材料制成；
-第二半导体层由晶体材料制成；
-第一电绝缘层为氧化硅层；
-第二电绝缘层为氧化硅层；
-第一电绝缘层的厚度介于50nm至1500nm之间；
-第二电绝缘层的厚度介于10nm至100nm之间；
-第一半导体层的厚度介于10nm至200nm之间；
-活性层的厚度介于3nm至30nm之间。
本发明还涉及一种制造绝缘体上半导体多层结构的工艺，所述工艺包括以下步骤：
-提供第一供体衬底，
-在所述第一供体衬底中形成弱化区域，从而限定第一半导体层，
-将所述第一半导体层转移至半导体载体衬底，第一电绝缘层位于供体衬底和载体衬底之间的界面处，从而形成包括载体衬底、第一电绝缘层和经转移的第一半导体层的背叠层，
-提供第二供体衬底，
-在所述第二供体衬底中形成弱化区域，从而限定称为活性层的第二半导体层，
-将所述半导体层转移至背叠层，第二电绝缘层位于第二供体衬底和背叠层之间的界面处，从而形成包括第二电绝缘层和经转移的第二半导体层的前叠层，
-形成至少一个隔离沟道，所述隔离沟道延伸穿过前叠层和背叠层，并至少延伸至第一电绝缘层，从而使包括至少一个FD-SOI区域和至少一个RF-SOI区域的两个相邻区域电隔离，
-实现：
·至少一个数字组件，所述数字组件位于活性层中并位于FD-SOI区域中，和
·至少一个射频组件，所述射频组件与第一电绝缘层垂直。
本发明还涉及一种制造绝缘体上半导体多层结构的工艺，所述工艺包括以下步骤：
-通过在覆盖有第一电绝缘层的载体衬底上沉积第一半导体层来形成背叠层，
-提供供体衬底，
-在所述供体衬底中形成弱化区域，从而限定第二半导体层，
-将所述第二半导体层转移至背叠层，第二电绝缘层位于第二供体衬底和背叠层之间的界面处，从而在背叠层上形成前叠层，
-形成至少一个隔离沟道，所述隔离沟道延伸穿过前叠层和背叠层，并至少延伸至第一电绝缘层，从而使包括至少一个FD-SOI区域和至少一个RF-SOI区域的两个相邻区域电隔离，
-实现：
·至少一个数字组件，所述数字组件位于活性层中并位于FD-SOI区域中，和
·至少一个射频组件，所述射频组件与第一电绝缘层垂直。
根据其它方面，所提出的工艺具有以下各种特征，这些特征可以单独实施，或者以技术上可行的组合实施：
-在实现射频组件之前，所述工艺包括选择性地去除RF-SOI区域的活性层和第二电绝缘层的步骤，其中，然后在第一半导体层中形成射频组件；
-在转移步骤之前，所述工艺还包括在受体衬底上形成电荷俘获层，所述电荷俘获层设置在载体衬底和第一电绝缘层之间。
本发明的多层结构用作制造晶体管(特别是MOSFET)的载体。MOSFET为包括三个活性电极(即，称为栅极的输入电极、称为漏极的输出电极和称为源极的第三电极)的半导体器件。这些晶体管能够通过栅极控制漏极的电压(或电流)输出。
在本文中，当术语“上”涉及第一层相对于第二层的位置或者组件相对于层的位置时，其不一定意味着第一层与第二层直接接触或者组件与层直接接触。除非另有说明，否则该术语不排除在第一层和第二层之间或者在组件和层之间的一个或多个中间其它层。
附图说明
通过阅读参考以下附图的以说明性和非限制性示例的方式给出的以下描述，本发明的其它特征和优点将变得明显：
图1为根据本发明的多层结构的第一实施方案的示意图，所述多层结构包括两个FD-SOI区域和一个RF-SOI区域，其中，在FD-SOI区域的活性层中实现数字组件，并在RF-SOI区域的活性层中实现射频组件；
图2为根据本发明的多层结构的第二实施方案的示意图，所述多层结构包括两个FD-SOI区域和一个RF-SOI区域，其中，在FD-SOI区域的活性层中实现数字组件，并在RF-SOI区域的第一半导体层中实现射频组件；
图3A为示出在第一供体衬底中形成弱化区域的示意图；
图3B为在将第一半导体层与受体衬底结合之后获得的背叠层的示意图；
图3C为示出在第二供体衬底中形成弱化区域的示意图；
图3D为在将第二半导体层与背叠层结合之后获得的结构的示意图；
图3E显示了使用根据第一实施方案的制造工艺获得的多层结构；
图4A显示了已局部去除活性层和第二电绝缘层的一部分以形成空腔的多层结构；
图4B显示了使用根据第二实施方案的制造工艺获得的图4A的结构；
图5A显示了设置有隔离沟道的结构；
图5B显示了根据制造工艺的第三实施方案的已局部去除第一半导体层的横向部分从而形成空腔的图5A的结构；
图5C显示了空腔填充有第三电绝缘层的图5B的结构。
具体实施方式
本发明的第一主题涉及可同时用于数字应用和射频应用的绝缘体上半导体多层结构。
图1示出了根据本发明的这种多层结构1的第一实施方案。
参考图1，多层结构1从结构的背面到正面包括半导体载体衬底2、第一电绝缘层3和第一半导体层4的叠层(称为背叠层)。
半导体载体衬底2为高电阻衬底，即，其电阻率介于500Ω.cm至30kΩ.cm之间，优选介于1kΩ.cm至10kΩ.cm之间。高电阻率使得载体衬底能够限制电损耗并改善结构的射频性能。
第一电绝缘层3使得载体衬底2能够与第一半导体层4和所述第一半导体层上方的层绝缘。
第一电绝缘层3优选为氧化物层。由于该层掩埋在载体衬底2和第一半导体层4之间的结构中，因此其还可称为“第一BOX”。第一电绝缘层3优选为氧化硅层。
第一电绝缘层3的厚度相对较大，并优选介于50nm(纳米)至1500nm之间。具体地，太小的厚度(特别是小于50nm的厚度)将产生击穿第一电绝缘层的风险。
任选地，结构1还包括电荷俘获层7，所述电荷俘获层7优选由多晶硅或多孔硅制成，并设置在载体衬底2和第一电绝缘层3之间。该电荷俘获层能够俘获积聚在第一电绝缘层3下方的电荷。
第一半导体层4为设置在第一电绝缘层3和第二电绝缘层5之间的中间层，其将在下文中更详细地描述。第一半导体层4的厚度优选介于10nm至200nm之间。
半导体层4有利地由晶体材料或非晶材料制成，其可任选地在FD-SOI区域中掺杂。选择该材料使得FD-SOI区域中的半导体层可以被偏置，以控制晶体管的阈值电压(反向偏压)。
优选地，半导体层4的材料在RF-SOI区域中未掺杂，从而优化背叠层的电阻率并因此限制电损耗。
半导体层4的材料优选地选自：单晶硅、多晶硅和硅-锗。
多层结构1包括旨在用于不同应用的多个区域，其包括用于数字应用的至少一个FD-SOI区域和用于射频应用的至少一个RF-SOI区域。
为了能够在同一结构中结合FD-SOI区域和RF-SOI区域，位于第一半导体层上的叠层(称为前叠层)的组成层的特性根据所述叠层形成FD-SOI区域的一部分还是RF-SOI区域的一部分而不同。
根据图1所示的第一实施方案，两个FD-SOI区域和RF-SOI区域包括相同的前叠层。该前叠层包括设置在第一半导体层4上的第二电绝缘层5和设置在第二电绝缘层5上的称为活性层的第二半导体层6。
结构1还包括隔离沟道8，所述隔离沟道8从活性层6的自由表面延伸穿过所述结构的厚度。沟道穿过前叠层的活性层6和第二电绝缘层5，并延伸穿过背叠层，至少至第一电绝缘层3。沟道可以更深地延伸至背叠层中，以穿过电荷俘获层7(当存在时)和载体衬底2。
每个隔离沟道使结构1的两个相邻区域电隔离。因此沟道分隔两个FD-SOI区域或两个RF-SOI区域，或者实际上使一个FD-SOI区域与一个RF-SOI区域分隔。
在图1的结构中，第二电绝缘层5在第一半导体层4上同时延伸至FD-SOI区域和RF-SOI区域。
第二电绝缘层5使得活性层6能够与第一半导体层4和中间层下方的层绝缘。
第二电绝缘层5优选为氧化物层。由于该层掩埋在第一半导体层4和活性层6之间的结构中，因此其还可称为“第二BOX”。第二电绝缘层5优选为氧化硅层。
活性层6的厚度相对较小，并小于第一电绝缘层3的厚度。这种较小的厚度能够通过第一半导体层下方的适当偏置来控制晶体管的阈值电压。为此，选择优选介于10nm至100nm之间的第二电绝缘层5的厚度。
第二半导体层6称为活性层，因为其旨在用于同时实现数字组件9和射频组件10，所实现的组件取决于结构期望的数字应用和射频应用。
活性层6优选由晶体材料制成，更优选为单晶硅层。
活性层6的厚度优选介于3nm至30nm之间，更优选介于5nm至20nm之间。活性层的厚度优选在材料的整个范围内是均匀的，即，其厚度变化为1nm或更小，从而在全耗尽模式下优化FD-SOI区域的工作。
根据图1所示的第一实施方案，在前叠层上、在活性层6中实现射频组件。
图2示出了根据本发明的多层结构1的第二实施方案。
该第二实施方案与第一实施方案的区别在于如上所述的前叠层仅存在于FD-SOI区域中，且射频组件直接设置在RF-SOI区域的第一半导体层4中。
参考图2，因此RF-SOI区域既不包括设置在第一半导体层4上的第二电绝缘层5，也不包括设置在第二电绝缘层5上的活性层6。具体地，在不存在第二电绝缘层5的情况下，第一电绝缘层3已能够获得电阻足以限制电损耗的结构。
现将描述制造如上所述的多层结构1的工艺的三个实施方案。
根据第一实施方案，首先提供第一供体衬底20。
参考图3A，在该衬底中形成弱化区域21，从而限定第一半导体层4。以预定深度在供体衬底中形成弱化区域21，所述预定深度基本上对应于待转移的半导体层的厚度。优选地，通过将氢原子和/或氦原子注入至供体衬底20来产生弱化区域21。
然后通过经由第一电绝缘层3使供体衬底20与载体衬底结合，然后沿着弱化区域21分离供体衬底来将第一半导体层4转移至半导体载体衬底2(其为受体衬底)(SmartCutTM工艺)。可以在供体衬底或载体衬底上形成第一电绝缘层。
可替代地，可以通过从与结合至载体衬底2的一侧相反的一侧使供体衬底20变薄来实现转移，直到获得第一半导体层4的期望厚度。
任选地，在结合步骤之前，在载体衬底2上、在载体衬底和第一电绝缘层3之间形成电荷俘获层7。
然后获得了如上所述并如图3B所示的包括载体衬底2、电荷俘获层7(当存在时)、第一电绝缘层3和经转移的第一半导体层4的背叠层。
此外，提供了第二供体衬底30。
参考图3C，在该衬底中形成弱化区域31，从而限定第二半导体层6。可以以与用于限定第一半导体层相同的方式形成弱化区域。
然后通过经由第二电绝缘层5使第二供体衬底与背叠层结合，然后沿着弱化区域分离供体衬底来将第二半导体层6转移至背叠层(其形成受体衬底)(Smart CutTM工艺)。可以在供体衬底或受体衬底上形成第二电绝缘层5。
参考图3D，于是获得了位于背叠层上并包括第二电绝缘层5和第二半导体层6的前叠层。
可替代地，可以通过从与结合至背叠层的一侧相反的一侧使第二供体衬底30变薄来实现转移，直到获得第二半导体层6的期望厚度。
任选地，在转移步骤之前，可以对第一半导体层的自由表面进行处理，从而降低其粗糙度。该表面处理改善了第二电绝缘层与第一半导体层的结合。
参考图3E，然后形成隔离沟道8，所述隔离沟道8延伸穿过前叠层和背叠层，至少延伸至第一电绝缘层3，从而使两个相邻区域(特别是FD-SOI区域和RF-SOI区域)电隔离。
在期望获得图2的结构的情况下，在实现射频组件10之前，并优选在实现数字组件9之前，选择性地去除RF-SOI区域的活性层6和第二电绝缘层5的一部分，从而形成空腔11。该空腔11显示在图4A中。
局部去除可有利地通过刻蚀进行。为此，在活性层6上沉积光刻掩模。掩模设置有至少一个孔。然后，通过掩模的孔刻蚀活性层6，从而形成空腔11。可以使用适用于该目的的任何已知的刻蚀技术，例如使用盐酸的干法刻蚀。
在第二半导体层6(其为活性层)上实现数字组件9。这使得能够获得FD-SOI区域。
还在第一半导体层上实现射频组件10。可以在活性层6(图1)或第一半导体层4(图2和图4B)中实现射频组件。这使得能够获得RF-SOI区域。
上文所述的第一实施方案包括限定和转移半导体层的两个步骤。在第一半导体层为晶体的情况下，这是最特别有利的。从供体衬底转移该层能够在最终结构上保持其晶体质量。
当不需要优化第一半导体层的晶体质量时(例如，当第一半导体层为非晶体时)，可以通过在第一电绝缘层上沉积来形成第一半导体层。该工艺仅使用单个转移步骤(即，转移活性层的步骤)，因此其更经济。
现将描述对应于第二实施方案的方法。
根据第二实施方案，通过在预先覆盖有第一电绝缘层3的载体衬底2上沉积第一半导体层4来形成背叠层。该背叠层显示在图3B中。
第一半导体层4可以通过在载体衬底上外延而形成，或可替代地通过在所述载体衬底上沉积(特别地，通过化学气相沉积(CVD))而形成。
任选地，在沉积第一半导体层之前，在载体衬底2上、在载体衬底和第一电绝缘层3之间形成电荷俘获层7。
此外，提供了供体衬底30。
参考图3C，在该供体衬底中形成弱化区域31，从而限定第二半导体层6。可以以与用于第一实施方案相同的方式形成弱化区域。
然后通过经由第二电绝缘层5使供体衬底与背叠层结合，然后沿着弱化区域分离供体衬底来将第二半导体层6转移至背叠层(Smart CutTM工艺)。
参考图3D，获得了位于背叠层上并包括第二电绝缘层5和第二半导体层6的前叠层。
可替代地，可以通过从与结合至背叠层的一侧相反的一侧使供体衬底30变薄来实现转移，直到获得第二半导体层6的期望厚度。
任选地，在转移步骤之前，可以对第一半导体层的自由表面进行处理，从而降低其粗糙度。该表面处理改善了第二电绝缘层与第一半导体层的结合，在当前实施方案中，当通过沉积而不通过Smart-CutTM转移形成第一半导体层时，这是特别有利的。
参考图3E，然后形成隔离沟道8，所述隔离沟道8延伸穿过前叠层和背叠层，至少延伸至第一电绝缘层3，从而使两个相邻区域(特别是FD-SOI区域和RF-SOI区域)电隔离。
在期望获得图2的结构的情况下，在实现射频组件10之前，并优选在实现数字组件9之前，选择性地去除RF-SOI区域的活性层6和第二电绝缘层5的一部分，从而形成空腔11。该空腔11显示在图4A中。
与第一实施方案类似，局部去除可有利地通过刻蚀进行。
在第二半导体层6(其为活性层)上实现数字组件9。这使得能够获得FD-SOI区域。
还在第一半导体层上实现射频组件10。可以在活性层6(图1)或第一半导体层4(图2和图4B)中实现射频组件。这使得能够获得RF-SOI区域。
根据第三实施方案，制造工艺包括与第一实施方案的步骤或第二实施方案的步骤相同的步骤，从而形成包括半导体载体衬底2、第一电绝缘层3、第一半导体层4、第二电绝缘层5和活性层6的图1的结构。该结构显示在图5A中。
然而，与这两个实施方案相反，局部去除第一半导体层4的一部分。可以在活性层6上实现射频组件10和可能的数字组件之前，或实际上在活性层6上实现射频组件10和可能的数字组件之后(即，在制造晶体管的过程中)进行该局部去除。该晶体管具体可以涉及MOS晶体管(例如，CMOS晶体管)。
根据该第三实施方案，参考图5A，在距结构边缘限定距离处挖掘沟道8，使得沟道从活性层6的自由表面延伸穿过第二电绝缘层5和第一半导体层4，直至第一电绝缘层3。这使得沟道8限定的横向部分能够与结构的其余部分物理隔离。
参考图5B，然后局部去除横向部分中的第一半导体层4，从而形成空腔12。
空腔12为横向空腔，其位于有用区域的边缘处，并通向结构的外部。空腔12在结构的厚度上通过第一电绝缘层3和第二电绝缘层5界定，并且在横向上通过沟道8界定。
参考图5C，然后在空腔12中沉积第三电绝缘层13，以填充空腔。
还可以在活性层6上、垂直于第三电绝缘层7实现一个或多个射频组件10。然后在结构边缘处获得RF-SOI区域。涉及组件在结构内相对于层的位置的表述“与...垂直”意指组件和层在结构的厚度方向上彼此面对。换言之，延伸穿过结构的厚度并与组件相交的任何轴线也与垂直于该组件的层相交。
在制造晶体管的工艺的过程中实现第三电绝缘层的优点在于能够使该工艺使用刻蚀掩模，并因此受益于结构各层的最佳对齐。
根据第四实施方案(未示出)，局部去除活性层6、第二电绝缘层5和第一半导体层4，从而形成空腔。
可以预先在结构中挖掘沟道8，使得沟道从活性层6的自由表面延伸穿过第二电绝缘层5和第一半导体层4，直至第一电绝缘层3。这使得沟道8限定的感兴趣部分能够与结构的其余部分物理隔离。
接下来，使用氧化物填充空腔，然后在所形成的氧化物层上实现无源射频组件(电感器、电容器、导线)。
这些无源射频组件不需要半导体(例如，硅)。在电路的带有金属线的背叠层中(例如，在介电层中)实现这些无源射频组件。考虑到这些无源RF组件受到导电材料的负面影响，因此其极大地受益于高电阻率衬底和电荷俘获层以及半导体层的去除。
根据第五实施方案(未示出)，在结构中挖掘沟道8，使得沟道从活性层6的自由表面延伸穿过第二电绝缘层5和第一半导体层4，直至第一电绝缘层3。这使得沟道8限定的感兴趣部分能够与结构的其余部分物理隔离。
局部去除活性层6、第二电绝缘层5和第一半导体层4，从而形成空腔。
然后，在沟道中实现无源射频组件。为此，优选地，活性层6和第二电绝缘层5不能太厚。活性层6的厚度介于3nm至30nm之间，第二电绝缘层5的厚度介于10nm至100nm之间适于此目的。
如同第三实施方案，这些实施方案的优点在于使用制造晶体管的工艺的刻蚀掩模，并因此受益于结构的各个层的最佳对齐。

Claims (15)

1.一种绝缘体上半导体多层结构(1)，其包括：
-从结构的背面到正面包括以下层的称为背叠层的叠层：
半导体载体衬底(2)，其电阻率介于500Ω.cm至30kΩ.cm之间，
第一电绝缘层(3)，
第一半导体层(4)，
-至少一个隔离沟道(8)，其延伸穿过背叠层并至少延伸至第一电绝缘层(3)，并且使多层结构的两个相邻区域电隔离，
其特征在于，所述多层结构(1)还包括：
-至少一个FD-SOI第一区域，其包括设置在背叠层上的称为前叠层的叠层，所述前叠层包括：
设置在第一半导体层(4)上的第二电绝缘层(5)，
设置在第二电绝缘层(5)上的称为活性层的第二半导体层(6)，
其中，第一电绝缘层(3)的厚度大于第二电绝缘层(5)的厚度，并且第一半导体层(4)的厚度大于活性层(6)的厚度，所述FD-SOI第一区域在活性层(6)中还包括至少一个数字组件(9)，
-至少一个RF-SOI第二区域，其包括设置在背叠层上的所述前叠层并且通过隔离沟道(8)与FD-SOI区域电隔离，所述RF-SOI第二区域包括与第一电绝缘层(3)垂直的至少一个射频组件(10)，其中射频组件(10)设置在活性层(6)中。
2.根据权利要求1所述的结构(1)，其中，所述背叠层还包括设置在载体衬底(2)和第一电绝缘层(3)之间的电荷俘获层(7)。
3.根据权利要求2所述的结构(1)，其中，所述电荷俘获层(7)由多晶硅或多孔硅制成。
4.根据权利要求1所述的结构(1)，其中，所述第一半导体层(4)由晶体材料制成。
5.根据权利要求1所述的结构(1)，其中，所述第一半导体层(4)由非晶材料制成。
6.根据权利要求1所述的结构(1)，其中，所述第二半导体层(6)由晶体材料制成。
7.根据权利要求1所述的结构(1)，其中，所述第一电绝缘层(3)为氧化硅层。
8.根据权利要求1所述的结构(1)，其中，所述第二电绝缘层(5)为氧化硅层。
9.根据权利要求1所述的结构(1)，其中，所述第一电绝缘层(3)的厚度介于50nm至1500nm之间。
10.根据权利要求1所述的结构(1)，其中，所述第二电绝缘层(5)的厚度介于10nm至100nm之间。
11.根据权利要求1所述的结构(1)，其中，所述第一半导体层(4)的厚度介于10nm至200nm之间。
12.根据权利要求1所述的结构(1)，其中，所述活性层(6)的厚度介于3nm至30nm之间。
13.一种制造绝缘体上半导体多层结构(1)的工艺，所述工艺包括以下步骤：
-提供第一供体衬底，
-在所述第一供体衬底中形成弱化区域，从而限定第一半导体层(4)，
-将所述第一半导体层(4)转移至半导体载体衬底(2)，第一电绝缘层(3)位于第一供体衬底和载体衬底之间的界面处，从而形成包括载体衬底(2)、第一电绝缘层(3)和经转移的第一半导体层(4)的背叠层，
-提供第二供体衬底，
-在所述第二供体衬底中形成弱化区域，从而限定称为活性层的第二半导体层(6)，
-将所述第二半导体层(6)转移至背叠层，第二电绝缘层(5)位于第二供体衬底和背叠层之间的界面处，从而形成包括第二电绝缘层(5)和经转移的第二半导体层(6)的前叠层，
-形成至少一个隔离沟道(8)，所述隔离沟道(8)延伸穿过前叠层和背叠层，至少延伸至第一电绝缘层(3)，从而使包括至少一个FD-SOI区域和至少一个RF-SOI区域的两个相邻区域电隔离，
-实现：
至少一个数字组件(9)，所述数字组件(9)位于活性层(6)中并位于FD-SOI区域中，和
至少一个射频组件(10)，所述射频组件(10)位于活性层(6)中、位于RF-SOI区域中、与第一电绝缘层(3)垂直。
14.一种制造绝缘体上半导体多层结构(1)的工艺，所述工艺包括以下步骤：
-通过在覆盖有第一电绝缘层(3)的载体衬底(2)上沉积第一半导体层(4)来形成背叠层，
-提供第二供体衬底，
-在所述第二供体衬底中形成弱化区域，从而限定称为活性层的第二半导体层(6)，
-将所述第二半导体层(6)转移至背叠层，第二电绝缘层(5)位于第二供体衬底和背叠层之间的界面处，从而在背叠层上形成前叠层，
-形成至少一个隔离沟道(8)，所述隔离沟道(8)延伸穿过前叠层和背叠层，至少延伸至第一电绝缘层(3)，从而使包括至少一个FD-SOI区域和至少一个RF-SOI区域的两个相邻区域电隔离，
-实现：
至少一个数字组件(9)，所述数字组件(9)位于活性层(6)中并位于FD-SOI区域中，和
至少一个射频组件(10)，所述射频组件(10)位于活性层(6)中并位于RF-SOI区域中。
15.根据权利要求13或权利要求14所述的工艺，在转移步骤之前，所述工艺还包括在受体衬底上形成电荷俘获层(7)，所述电荷俘获层(7)设置在载体衬底(2)和第一电绝缘层(3)之间。
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