JP2006120976A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体装置の放熱特性を改善する。
【解決手段】素子分離絶縁体に絶縁性放熱材料１０を用いることで、活性領域で発生した熱を横方向から放熱することが可能となる。さらに、外部から絶縁性放熱材料に繋がる放熱ビア１１を設けることで、熱を半導体装置外部へと効率よく放熱する。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関する。特に本発明は、素子分離領域によって囲まれた素子活性領域に半導体素子を配置した半導体装置およびその製造方法に関するものであり、さらに詳細には、放熱性に優れた半導体装置およびその製造方法に関する。

近年、半導体微細化技術の進展に伴い、半導体集積回路の集積度はますます向上している。このような高集積度半導体チップにおいては、１チップあたりのトランジスタ数は数千万〜数億個に達するようになり、単位体積あたりの発熱量もますます増加が進んでいる。そのため、半導体集積回路の熱対策が重要な課題となっている。

また集積回路のみならず、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いたパワーデバイスにおいては、素子からの発熱はさらに深刻な問題となっている。なぜなら、基板に用いられているシリコン酸化膜の熱伝導率が極めて低いため、素子で発熱した熱が基板方向に逃げ難く、温度上昇により素子特性の劣化が生じてしまうためである。

このような発熱問題の対策として、従来は放熱板を付加したり、放熱性の高いパッケージ材料を用いたり、あるいは、フィン型却構造や空冷・水冷機構などを用いるなど、半導体装置の外部に放熱構造を用いる工夫がなされてきた。

図７に、従来の半導体装置の断面図を示す。ここでは、半導体素子として電界効果トランジスタを形成した場合の例を示している。図中の右側は、トランジスタ内部の熱源からの放熱の様子を矢印を用いて示したものである。半導体基板１上には半導体素子である電界効果トランジスタが形成される活性領域２２が設けられている。活性領域２２の周囲は酸化シリコンを用いた素子分離絶縁体２によって囲まれ、素子間が分離されている。活性領域２２の上部にはゲート絶縁膜３が配置され、さらに、ゲート絶縁膜３の上部にはゲート電極４が配置されている。ゲート電極４を挟み込むようにサイドウォール５が配置され、さらにサイドウォール５を挟み込むように、ソース・ドレイン６が配置されている。ソース・ドレイン６の表面およびゲート電極４の表面は、低抵抗化のためにシリサイド層７が設けられている。基板全体を覆うように、酸化シリコンを主材料とする層間絶縁膜８が配置されており、層間絶縁膜８を貫通し、ソース・ドレイン６に到達するようにコンタクトビア９が配置されている。ここでは配線部分は省略した。

図８(a)〜(j)を用いて、従来の半導体装置の製造方法について説明する。

シリコン基板１の表面を熱酸化することにより、膜厚１０ｎｍ程度の保護酸化膜２１を形成する。次に、ＣＶＤ法を用いて、シリコン窒化膜２３を３０〜１００ｎｍ程度堆積する（図８(a)）。このシリコン窒化膜２３は、ＣＭＰ工程のパッド膜となり、活性領域２２へのダメージを緩和する働きがある。

次に、リソグラフィによるパターンニングとドライエッチング技術により、溝２４を形成し、活性領域２２を形成する（図8(b)）。

次に、溝２４のシリコン内壁を熱酸化することで、溝内保護酸化膜２５を１０ｎｍ程度形成する（図８(c)）。

次に、溝２４を埋め込み、さらにシリコン窒化膜２３を覆うように、素子分離絶縁体となる酸化シリコン２を、ＣＶＤ法を用いて堆積する（図８(d)）。

次に、ＣＭＰ法を用いて表面研磨することで、基板表面の平坦化を行う（図８(e)）。この際、シリコン窒化膜２３が露出するまで、研磨を行う。

次に、フッ酸処理により、溝２４上部の酸化シリコンを、ＣＭＰ工程で残存したシリコン窒化膜の膜厚程度、ウエットエッチングする（図８(f)）。

次に、燐酸処理によりシリコン窒化膜２３の剥離を行い、さらにフッ酸処理により保護酸化膜２１の剥離を行う（図８(g)）。

次に、ゲート絶縁膜３の形成を行う。ゲート絶縁膜３は活性領域２２の表面を酸化して形成することができる。またゲート絶縁膜３は、プラズマ窒化などの手法を用いて、シリコン窒化膜と酸化膜の層構造にしてもよい。さらにゲート絶縁膜３の材料としてＳｉＯ_２、ＳｉＮ、ＨｆＯ_２、ＺｒＯ_２、Ａｌ_２Ｏ_３、もしくはこれらを組み合わせた層構造を用いてもよい。次に、ゲート電極となるポリシリコンを堆積し、リソグラフィによるパターンニングとドライエッチング技術によりゲート電極４を形成する。ゲート電極形成後、ポケット注入、ＬＤＤ注入を行っても良い。次に、酸化シリコンもしくはシリコン窒化膜、もしくはこれらの層構造をＣＶＤ法により堆積し、さらにドライエッチングを用いて全面をエッチングすることで、ゲート電極４の側壁部分にサイドウィール５を形成する。次に、ソース・ドレイン６の注入を行う。ｎＭＯＳＦＥＴの場合には砒素（Ａｓ）、燐（Ｐ）などを注入すればよく、ｐＭＯＳＦＥＴの場合にはホウ素（Ｂ）を注入すればよい（図８(h)）。

次に、ソース・ドレイン６の表面およびゲート電極４の表面をシリサイド化することで、シリサイド層７を形成する（図８(i)）。シリサイド層７は、チタンシリサイド（ＴｉＳｉ_２）、コバルトシリサイド（ＣｏＳｉ_２）、ニッケルシリサイド（ＮｉＳｉ_２）、モリブデンシリサイド（ＭｏＳｉ_２）、ニオブシリサイド（ＮｂＳｉ_２）、タンタルシリサイド（ＴａＳｉ_２）、タングステンシリサイド（ＷＳｉ_２）、バナジウムシリサイド（ＶＳｉ_２）などのシリサイドを用いることができる。

次に、層間絶縁膜８を堆積する。層間絶縁膜８の主材料は酸化シリコンであるが、誘電率を下げるためにフッ素（Ｆ）、ホウ素（Ｂ）、燐（Ｐ）などを添加してもよい。また、炭素を含むＳｉＯＣ膜を用いても良い。層間絶縁膜８の堆積後、ＣＭＰ法を用いて表面平坦化を行っても良い。リソグラフィによるパターンニングとドライエッチング技術によりコンタクトホールを形成し、コンタクトホールの内部にコンタクトビア９を形成する（図８(j)）。コンタクトの材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）が用いられる。

以上のような工程を経て、従来の半導体装置が製造されている。ただし、配線工程の作成方法に関して説明は省略した。

半導体装置では、ＣＶＤや熱酸化などの成膜技術が成熟している点、ドライエッチングやウェットエッチングなどの加工技術が成熟している点、そして材料安定性の点から、層間絶縁膜や素子分離絶縁体に酸化シリコンが用いられる。しかしながら、酸化シリコンの熱伝導率は極めて低い。図９は、酸化シリコンと他の絶縁材料および金属材料の熱伝導率に関したものであるが、酸化シリコンの熱伝導率は他の材料に比べて１桁〜２桁も低く、放熱性が極めて悪いことが分かる。従って、図７に示した熱源からの熱の流れに注目すると、熱はシリコン基板１およびコンタクトビア９を介して外部に放熱されるが、横方向（素子分離絶縁体２）に対してはほとんど放熱されないことが分かる。さらに、半導体チップを上面から見たとき、活性領域２２の面積はチップ面積の２５〜６０％程度であり、活性領域２２の側面および上面は、その多くの部分が酸化シリコンで覆われているのが現状である。

従って、従来の半導体装置では横方向の放熱が阻害されるため、高集積化に伴い集積回路内部の発熱量が増加するにつれて、外部に付加した放熱構造では十分な放熱特性を得られないという問題が生じてきた。

このような問題を解決するため、熱伝導率の極めて高い炭素系材料（カーボンナノチューブなど）を層間絶縁体に埋め込み、放熱性を高める構造が提案されている（たとえば特許文献１）。

また、層間絶縁膜および素子分離膜を貫通し、シリコン基板に達するタングステンプラグを形成し、放熱性を高める構造が提案されている（たとえば非特許文献１）。
特開２００３−３３２５０４号公報 F. Komatsu et al., SSDM Ext. Abst., (2004)234.

しかしながら、特許文献１の手法においては、炭素系材料を形成するための専用装置が必要となり、製造コストのアップを招いてしまうことに加えて、炭素系材料を所望の個所に形成する手法が十分に確立されていないという問題がある。さらに上記手法においては、基板上方への放熱特性は向上するが、半導体素子の横方向の放熱に関しては、依然として素子分離絶縁体によって遮断されているため、十分な放熱効果は得られないという問題があった。

また、特許文献２の手法はタングステンプラグ底部からの放熱が実現できているが、その側部はシリコン酸化膜で覆われているため、活性領域から横方向への放熱は十分とは言えない。また、タングステンプラグがシリコン基板に接続された構造のため、タングステンプラグに意図しない電圧が印加されることによって回路が誤動作する恐れがある。

本発明の目的は、大幅なコストアップを招くことなく、半導体素子から横方向への放熱特性も高めた良好な放熱構造を実現できる半導体装置およびその製造方法を提供することにある。

上記課題に対して我々が注目したのは、半導体素子から横方向への放熱を高める点である。

従って上記課題を解決するために、第１の発明は、活性領域２２から横方向への放熱性を高めるために、素子分離絶縁体部に絶縁性放熱材料１０を用いた構造となっている。以下、放熱材料とはシリコン酸化膜よりも大きな熱伝導率を有する材料を示す。さらに、絶縁性放熱材料１０から層間絶縁膜８を貫通して、チップ外部へと熱を伝える放熱ビア１１を配置することで、放熱特性を高めることができる。上記放熱ビア１１は金属材料で実現できる。

第２の発明は、絶縁膜１２と金属放熱材料１３の組み合わせによって、素子分離絶縁体部を構成した構造となっている。上記の構成にすることで、絶縁性を保ちながら、金属のもつ高い熱伝導率を放熱構造に用いることができる。さらに、発明１と同様に、絶縁性放熱材料１０から層間絶縁膜８を貫通してチップ外部へと熱を伝える放熱ビア１１を配置することで、放熱特性を高めることができる。上記放熱ビア１１は金属材料で実現できる。

第３の発明は、素子分離絶縁体部に空洞１６を設けて、さらに上記空洞部分に液体冷媒１９を充填した構造となっている。さらに、上記液体冷媒を循環させる機構を備えることで、放熱特性が向上する。

従って本発明の半導体装置では半導体素子で発生した熱を効率よく外部に逃がすことができるため、素子温度の上昇を抑えることが可能となり、温度上昇で生じる移動度の低下、熱雑音の発生、回路の誤動作などの問題を回避することができる。

以下本発明の実施の形態について、図面を参照しながら説明する。

（実施の形態１）
図１に、第１の実施形態を示す断面図を示す。ここでは、熱源である半導体素子が電界効果トランジスタである場合を示す。図中には、熱源からの放熱の様子を矢印を用いて示してある。シリコン基板１には、半導体素子が形成される活性領域２２が設けられている。活性領域２２の周囲は、絶縁性放熱材料１０によって囲まれ、これにより、素子間が分離されている。絶縁性放熱材料１０としては、図９で示したアルミナ（Ａｌ_２Ｏ_３）、ベリリア（ＢｅＯ）、カルシア（ＣａＯ）、マグネシア（ＭｇＯ）、チタニア（ＴｉＯ_２）、スピネル（ＭｇＯ・Ａｌ_２Ｏ_３）、シリコンカーバイド（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、ダイヤモンド（Ｃ）のいずれか、もしくはこれらの組み合わせを用いてもよい。いずれの場合においても酸化シリコンよりも高い熱伝導を示す。また、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）の薄膜と、上記材料との組み合わせでもよい。活性領域２２の上部にはゲート絶縁膜３が配置され、さらに、ゲート絶縁膜３の上部にはゲート電極４が配置されている。ゲート電極４を挟み込むようにサイドウォール５が配置され、さらにサイドウォール５を挟み込むように、ソース・ドレイン６が配置されている。ソース・ドレイン６の表面およびゲート電極４の表面は、低抵抗化のためにシリサイド層７が設けられている。活性領域２２の表面を覆うように、酸化シリコンを主材料とする層間絶縁膜８が配置されており、層間絶縁膜８を貫通し、ソース・ドレイン６に到達するようにコンタクトビア９が配置されている（図１(a)）。図中の矢印で示したように、素子分離部に酸化シリコンを用いた従来の構造に対して横方向への放熱特性が増加する。さらに放熱性を高めるために、層間絶縁膜８を貫通し、絶縁性放熱材料１０に到達するように放熱ビア１１を配置するとよい（図１(b)）。放熱ビアの材料としては銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）のいずれか、もしくはこれらの組み合わせを用いればよい。さらに放熱ビア１１に接するように放熱板２８を配置すると、効率良く、熱を外部に逃がすことができる（図１(c)）。放熱板２８はフィン型構造にしてもよい（図１(d)）。上記例では、放熱板を例にあげたが、冷却ファンなどの冷却機構でもよい。いずれの場合も、外部冷却機構を付加することで、さらに放熱特性を高めることができる。

次に、図２(a)〜(h)を用いて、第１の実施形態に示す半導体装置の製造方法について説明する。

シリコン基板１の表面を熱酸化することにより、膜厚１０ｎｍ程度の保護酸化膜２１を形成する。次に、ＣＶＤ法を用いて、シリコン窒化膜２３を３０〜１００ｎｍ程度堆積する（図２(a)）。このシリコン窒化膜２３は、ＣＭＰ工程のパッド膜となり、活性領域２２へのダメージを緩和する働きがある。

次に、リソグラフィによるパターンニングとドライエッチング技術により、溝２４を形成し、活性領域２２を形成する（図２(b)）。

次に、溝２４を埋め込み、さらにシリコン窒化膜２３を覆うように、絶縁性放熱材料１０を堆積する（図２(ｃ)）。例えば、絶縁性放熱材料１０としてアルミナ（Ａｌ_２Ｏ_３）を用いる場合には、トリメチルアルミニウム（Ａｌ（ＣＨ_３）_３）と亜酸化窒素（Ｎ_２Ｏ）を原料とするＣＶＤ法などで成膜することができる。シリコンカーバイド（ＳｉＣ）を用いる場合には、シラン（ＳｉＨ_４）とプロパン（Ｃ_３Ｈ_８）を原料とするＣＶＤ法などで成膜することができる。また、絶縁性放熱材料１０として窒化アルミニウム（ＡｌＮ）を用いる場合には、トリメチルアルミニウム（Ａｌ（ＣＨ_３）_３）とアンモニア（ＮＨ_３）を原料とするＣＶＤ法などで成膜することができる。また、絶縁性放熱材料１０としてダイヤモンド（Ｃ）を用いる場合には、メタン（ＣＨ_４）を原料とするＥＣＲプラズマＣＶＤ法やマイクロ波ＣＶＤ法などで成膜することができる。

次に、ＣＭＰ法を用いて表面研磨することで、基板表面の平坦化を行う（図２(ｄ)）。この際、シリコン窒化膜２３が露出するまで、研磨を行う。

次に、燐酸処理によりシリコン窒化膜２３の剥離を行い、さらにフッ酸処理により保護酸化膜２１の剥離を行う（図２(ｅ)）。

次に、ゲート絶縁膜３の形成を行う。ゲート絶縁膜３は活性領域２２の表面を酸化して形成することができる。またゲート絶縁膜３は、シリコン窒化膜と酸化膜の積層構造や、シリコン酸窒化膜を用いてもよい。さらにゲート絶縁膜３の材料としてＨｆＯ_２、ＺｒＯ_２、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５もしくはこれらを組み合わせた層構造を用いてもよい。次に、ゲート電極となるポリシリコンを堆積し、リソグラフィによるパターンニングとドライエッチング技術によりゲート電極４を形成する。ゲート電極形成後、ポケット注入、ＬＤＤ注入を行っても良い。次に、酸化シリコンもしくはシリコン窒化膜、もしくはこれらの層構造をＣＶＤ法により堆積し、さらにドライエッチングを用いて全面をエッチングすることで、ゲート電極４の側壁部分にサイドウィール５を形成する。次に、ソース・ドレイン６の注入を行う。ｎＭＯＳＦＥＴの場合には砒素（Ａｓ）、燐（Ｐ）などを注入すればよく、ｐＭＯＳＦＥＴの場合にはホウ素（Ｂ）を注入すればよい（図２(ｆ)）。

次に、ソース・ドレイン６の表面およびゲート電極４の表面をシリサイド化することで、シリサイド層７を形成する（図２(g)）。シリサイド層７は、チタンシリサイド（ＴｉＳｉ_２）、コバルトシリサイド（ＣｏＳｉ_２）、ニッケルシリサイド（ＮｉＳｉ_２）、モリブデンシリサイド（ＭｏＳｉ_２）、ニオブシリサイド（ＮｂＳｉ_２）、タンタルシリサイド（ＴａＳｉ_２）、タングステンシリサイド（ＷＳｉ_２）、バナジウムシリサイド（ＶＳｉ_２）などのシリサイドを用いることができる。

次に、層間絶縁膜８を堆積する。層間絶縁膜８の主材料は酸化シリコンであるが、誘電率を下げるためにフッ素（Ｆ）、ホウ素（Ｂ）、燐（Ｐ）などを添加してもよい。また、炭素を含むＳｉＯＣ膜を用いても良い。層間絶縁膜８の堆積後、ＣＭＰ法を用いて表面平坦化を行っても良い。リソグラフィによるパターンニングとドライエッチング技術によりコンタクトホールおよび放熱ビア用ホールを同時に形成する。そして、コンタクトホールの内部にコンタクトビア９を形成し、放熱ビア用ホールの内部に放熱ビア１１を形成する（図２(h)）。コンタクトビア材料および放熱ビア材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）などを用いればよい。タングステン（W）を用いる場合には、六フッ化タングステン（WF_６）を用いたCVD法によりコンタクトホール内および放熱ビア用ホール内にタングステン（W）を埋め込んだ後に、CMP技術によって表面の不要なタングステン（W）を除去することで実現できる。また、銅（Cu）を用いる場合には、メッキ技術によってコンタクトホール内および放熱ビア用ホール内に銅（Cu）を埋め込んだ後に、CMP技術によって表面の不要な銅（Cu）を除去することで実現できる。上記の工程では、コンタクトビア９と放熱ビア１１を同時に形成したが、別々に形成しても構わない。別々に形成した場合には、コンタクトビア９と放熱ビア１１の材料に異なった材料を用いることが可能となる。例えば、放熱ビアに銀（Ag）、金（Ａｕ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属材料を用いることができる。放熱ビア１１は、絶縁性放熱材料１０に接するように形成することが望ましい。

以上のように、素子分離部に絶縁性を有する放熱材料を用いることで、活性領域で発生した熱を活性領域側部から効率よく放熱することが可能となり、発熱による素子特性の劣化や回路の誤動作を抑制することができる。

（変形例）図１（ｅ）に示すように、放熱ビアの材料としてカーボンナノチューブを用いてもよい。カーボンナノチューブを放熱ビアとして用いる場合には、放熱ビアホール内に、ニッケル（Ｎｉ）、チタン（Ｔｉ）などの触媒金属をスパッタ法等により成膜した後に、アセチレン（Ｃ_２Ｈ_２）やメタン（ＣＨ４）を原料ガスに用いたＣＶＤ法を用いることで、放熱ビアホール内にカーボンナノチューブを合成することができる。

（変形例）絶縁性放熱材料１０からの汚染が懸念される場合には、図１（ｆ）に示すように、絶縁性放熱材料１０の側面を溝内壁保護酸化膜２５およびシリコン窒化膜２３で覆い、絶縁性放熱材料１０の上面をキャップ層１４で覆う構造を用いればよい。キャップ層１４の材料としては、酸化シリコンや窒化シリコンを用いればよい。実際の製造工程は実施の形態２の製造方法に類似しているためここでは図示しないが、図２(b)の工程で溝２４の内壁に熱酸化を用いて溝内壁保護酸化膜２５を形成し、さらに図２(d)の工程で、シリコン酸化膜からなるキャップ層１４を成膜することで実現できる。

（変形例）図１（ｇ）に、基板がSOI基板の場合を示す。図中で、ボディ層２９はシリコン膜であり、ボックス層３０は酸化シリコンである。SOI基板では、ボディ層２９で発生した熱がボックス層３０によって遮られてしまうために放熱特性が悪くなるが、本実施の形態によって放熱特性を向上させることができる。

（変形例）図１（ｈ）に、SOI基板を用いた場合のさらなる変形例を示す。ボックス層３０およびシリコン基板１を貫通し、絶縁性放熱材料１０に達するように裏面放熱ビア３１が配置されている。ここで、裏面放熱ビア３１は、ボディ層２９に接しないように配置すると良い。裏面放熱ビア３１の材料としては、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）のいずれか、もしくはこれらの組み合わせを用いればよい。裏面放熱ビア３１から、基板方向にも熱を逃がすことが可能となり、さらに放熱特性を向上させることができる。

上記実施例および変形例では、熱源である半導体素子が電界効果トランジスタの場合を示したが、半導体素子がダイオードやバイポーラトランジスタの場合においても、素子分離部および基板に形成されるトレンチ部分に同様の構造を用いることで、放熱特性を向上させることができる。さらに、ＳｉＣ、ＧａＡｓ、ＩｎＰなどの半導体基板を用いた場合においても、層間絶縁膜には酸化シリコンが用いられるため、素子分離部および基板に形成されるトレンチ部分に本発明の構造を用いることで、放熱特性を向上させることができることは言うまでもない。

（実施の形態２）
図３に、第２の実施形態を示す断面図を示す。ここでは、熱源である半導体素子が電界効果トランジスタである場合を示す。図中には、熱源からの放熱の様子を矢印を用いて示してある。シリコン基板１には、半導体素子が形成される活性領域２２が設けられている。活性領域２２の周囲は、絶縁膜１２を介して、金属放熱材料１３によって囲まれ、これにより素子間が分離されている。金属放熱材料１３としては、図９で示した銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）のいずれか、もしくはこれらの組み合わせによる合金や、これらの積層構造を用いてもよい。金属放熱材料１３の側面は、絶縁膜１２、シリコン窒化膜２３で囲まれ、金属放熱材料１３の上面は、キャップ層１４で覆われている。活性領域２２の上部にはゲート絶縁膜３が配置され、さらに、ゲート絶縁膜３の上部にはゲート電極４が配置されている。ゲート電極４を挟み込むようにサイドウォール５が配置され、さらにサイドウォール５を挟み込むように、ソース・ドレイン６が配置されている。ソース・ドレイン６の表面およびゲート電極４の表面は、低抵抗化のためにシリサイド層７が設けられている。活性領域２２の表面を覆うように、酸化シリコンを主材料とする層間絶縁膜８が配置されており、層間絶縁膜８を貫通し、ソース・ドレイン６に到達するようにコンタクトビア９が配置されている（図３（ａ））。図中の矢印で示したように、熱源からの熱は絶縁膜１２を介して金属放熱材料１３へと伝わるため、素子分離部に酸化シリコンを用いた従来の構造に対して横方向への放熱特性が増加する。さらに放熱性を高めるために、層間絶縁膜８およびキャップ層１４を貫通し、金属放熱材料１３に到達するように放熱ビア１１が配置してもよい（図３（ｂ））。放熱ビアの材料としては銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）のいずれか、もしくはこれらの組み合わせを用いればよい。さらに放熱ビア１１に接するように放熱板２８を配置すると、効率良く、熱を外部に逃がすことができる（図３(c)）。放熱板２８はフィン型構造にしてもよい（図３(d)）。上記例では、放熱板を例にあげたが、冷却ファンなどの冷却機構でもよい。いずれの場合も、外部冷却機構を付加することで、さらに放熱特性を高めることができる。

次に、図４(a)〜(k)を用いて、第2の実施形態に示す半導体装置の製造方法について説明する。

シリコン基板１の表面を熱酸化することにより、膜厚１０ｎｍ程度の保護酸化膜２１を形成する。次に、ＣＶＤ法を用いて、シリコン窒化膜２３を３０〜１００ｎｍ程度堆積する（図４(a)）。このシリコン窒化膜２３は、ＣＭＰ工程のパッド膜となり、活性領域２２へのダメージを緩和する働きがある。

次に、リソグラフィによるパターンニングとドライエッチング技術により、溝２４を形成し、活性領域２２を形成する（図４(b)）。

次に、溝２４のシリコン内壁を熱酸化することで、溝内壁保護酸化膜２５を１０ｎｍ程度形成する（図４(c)）。ここで溝内壁保護酸化膜２５は、図３の絶縁膜１２に対応している。放熱特性を高めるために、酸化シリコンである溝内壁保護酸化膜２５のかわりにシリコン窒化物（ＳｉＮ）、アルミナ（Ａｌ_２Ｏ_３）、ベリリア（ＢｅＯ）、カルシア（ＣａＯ）、マグネシア（ＭｇＯ）、チタニア（ＴｉＯ_２）、スピネル（ＭｇＯ・Ａｌ_２Ｏ_３）、シリコンカーバイド（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、ダイヤモンド（Ｃ）などの材料を、絶縁膜１２に用いるとよい。例えば、絶縁膜１２としてアルミナ（Ａｌ_２Ｏ_３）を用いる場合には、トリメチルアルミニウム（Ａｌ（ＣＨ_３）_３）と亜酸化窒素（Ｎ_２Ｏ）を原料とするＣＶＤ法などで成膜することができる。また、絶縁膜１２としてシリコンカーバイド（ＳｉＣ）を用いる場合には、シラン（ＳｉＨ_４）とプロパン（Ｃ_３Ｈ_８）を原料とするＣＶＤ法などで成膜することができる。また、絶縁膜１２として窒化アルミニウム（ＡｌＮ）を用いる場合には、トリメチルアルミニウム（Ａｌ（ＣＨ_３）_３）とアンモニア（ＮＨ_３）を原料とするＣＶＤ法などで成膜することができる。また、絶縁膜１２としてダイヤモンド（Ｃ）を用いる場合には、メタン（ＣＨ_４）を原料とするＥＣＲプラズマＣＶＤ法やマイクロ波ＣＶＤ法などで成膜することができる。絶縁膜１２は、活性領域２２間の電気的分離を実現できるだけの絶縁性を有していることが望ましい。さらに絶縁膜１２は、金属放熱材料１３から活性領域２２に形成された半導体素子への金属汚染を防止するための汚染防止膜として機能することが望ましい。

次に、溝２４を埋め込み、さらにシリコン窒化膜２３を覆うように、金属放熱材料１３を堆積する（図４(d)）。金属放熱材料１３としては銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）のいずれか、もしくはこれらの組み合わせを用いればよい。例えば、タングステン（W）を用いる場合には、六フッ化タングステン（WF_６）を用いたCVD法を用いて溝２４を埋め込むことができる。また、銅（Cu）を用いる場合には、メッキ技術によって溝２４を埋め込むことができる。さらには、スパッタ法などで、溝２４内部に金属放熱材料１３を堆積させても良い。

次に、ＣＭＰ法を用いて表面研磨することで、基板表面の平坦化を行う（図４(e)）。この際、シリコン窒化膜２３が露出するまで、研磨を行う。

次に、基板全面を覆うようにキャップ層１４を成膜する（図４(f)）。キャップ層１４は、金属放熱材料１３から活性領域２２に形成された半導体素子への金属汚染を防止するための汚染防止膜として機能する。キャップ層１４の材料としては、酸化シリコンおよび窒化シリコンなどを用いると良い。望ましくは、酸化シリコンを用いると良い。

次に、リソグラフィによるパターンニングとドライエッチング技術により、活性領域２２の上部に開口を設ける（図４(g)）。キャップ層１４の材料が酸化シリコンの場合には、シリコン窒化膜２３をエッチングストップ層として用いることができる。

次に、燐酸処理によりシリコン窒化膜２３の剥離を行い、さらにフッ酸処理により保護酸化膜２１の剥離を行う（図４(h)）。

次に、ゲート絶縁膜３の形成を行う。ゲート絶縁膜３は活性領域２２の表面を酸化して形成することができる。またゲート絶縁膜３は、シリコン窒化膜と酸化膜の積層構造や、シリコン酸窒化膜を用いてもよい。さらにゲート絶縁膜３の材料としてＨｆＯ_２、ＺｒＯ_２、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５もしくはこれらを組み合わせた層構造を用いてもよい。次に、ゲート電極となるポリシリコンを堆積し、リソグラフィによるパターンニングとドライエッチング技術によりゲート電極４を形成する。ゲート電極形成後、ポケット注入、ＬＤＤ注入を行っても良い。次に、酸化シリコンもしくはシリコン窒化膜、もしくはこれらの層構造をＣＶＤ法により堆積し、さらにドライエッチングを用いて全面をエッチングすることで、ゲート電極４の側壁部分にサイドウィール５を形成する。次に、ソース・ドレイン６の注入を行う。ｎＭＯＳＦＥＴの場合には砒素（Ａｓ）、燐（Ｐ）などを注入すればよく、ｐＭＯＳＦＥＴの場合にはホウ素（Ｂ）を注入すればよい（図４(i)）。

次に、ソース・ドレイン６の表面およびゲート電極４の表面をシリサイド化することで、シリサイド層７を形成する（図４(j)）。シリサイド層７は、チタンシリサイド（ＴｉＳｉ_２）、コバルトシリサイド（ＣｏＳｉ_２）、ニッケルシリサイド（ＮｉＳｉ_２）、モリブデンシリサイド（ＭｏＳｉ_２）、ニオブシリサイド（ＮｂＳｉ_２）、タンタルシリサイド（ＴａＳｉ_２）、タングステンシリサイド（ＷＳｉ_２）、バナジウムシリサイド（ＶＳｉ_２）などのシリサイドを用いることができる。

次に、層間絶縁膜８を堆積する。層間絶縁膜８の主材料は酸化シリコンであるが、誘電率を下げるためにフッ素（Ｆ）、ホウ素（Ｂ）、燐（Ｐ）などを添加してもよい。また、炭素を含むＳｉＯＣ膜を用いても良い。層間絶縁膜８の堆積後、ＣＭＰ法を用いて表面平坦化を行っても良い。リソグラフィによるパターンニングとドライエッチング技術によりコンタクトホールおよび放熱ビア用ホールを同時に形成する。そして、コンタクトホールの内部にコンタクトビア９を形成し、放熱ビア用ホールの内部に放熱ビア１１を形成する（図４(k)）。コンタクトビア材料および放熱ビア材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）などを用いればよい。タングステン（W）を用いる場合には、六フッ化タングステン（WF_６）を用いたCVD法によりコンタクトホール内および放熱ビア用ホール内にタングステン（W）を埋め込んだ後に、CMP技術によって表面の不要なタングステン（W）を除去することで実現できる。また、銅（Cu）を用いる場合には、メッキ技術によってコンタクトホール内および放熱ビア用ホール内に銅（Cu）を埋め込んだ後に、CMP技術によって表面の不要な銅（Cu）を除去することで実現できる。上記の工程では、コンタクトビア９と放熱ビア１１を同時に形成したが、別々に形成しても構わない。別々に形成した場合には、コンタクトビア９と放熱ビア１１の材料に異なった材料を用いることが可能となる。例えば、放熱ビアに銀（Ag）、金（Ａｕ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属材料を用いることができる。放熱ビア１１は、金属放熱材料１３に接するように形成することが望ましい。さらに、放熱ビア１１に接するように、放熱板などの外部冷却機構を付加することが望ましい。

以上のように、素子分離部に金属放熱材料を埋め込むことで、活性領域で発生した熱を活性領域側部から効率よく放熱することが可能となり、発熱による素子特性の劣化や回路の誤動作を抑制することができる。

（変形例）図３(e)に示すように、放熱ビアの材料として、金属放熱材料の代わりにカーボンナノチューブを用いても良い。カーボンナノチューブを放熱材料として用いる場合には、溝２４内に、ニッケル（Ｎｉ）、チタン（Ｔｉ）などの触媒金属を成膜した後に、アセチレン（Ｃ_２Ｈ_２）やメタン（ＣＨ４）を原料ガスに用いたＣＶＤ法によって、カーボンナノチューブ２６を溝２４内に合成すればよい。また、金属放熱材料を埋め込む際に、金属放熱材料の表面が（Ｎｉ）、チタン（Ｔｉ）などの触媒材料になるようにすれば、さらによい。また、特に図示しないが、放熱ビアの材料としてダイヤモンドを用いてもよい。

（変形例）図３(ｆ)に示すように、素子分離部に埋め込む放熱材料として、金属放熱材料の代わりにカーボンナノチューブを用いても良い。カーボンナノチューブを放熱材料として用いる場合には、溝２４内に、ニッケル（Ｎｉ）、チタン（Ｔｉ）などの触媒金属を成膜した後に、アセチレン（Ｃ_２Ｈ_２）やメタン（ＣＨ４）を原料ガスに用いたＣＶＤ法によって、カーボンナノチューブ２６を溝２４内に合成すればよい。また、金属放熱材料を埋め込む際に、金属放熱材料の表面が（Ｎｉ）、チタン（Ｔｉ）などの触媒材料になるようにすれば、さらによい。

（変形例）図３（ｇ）に、基板がSOI基板の場合を示す。図中で、ボディ層２９はシリコン膜であり、ボックス層３０は酸化シリコンである。SOI基板では、ボディ層２９で発生した熱がボックス層３０によって遮られてしまうために放熱特性が悪くなるが、本実施の形態によって放熱特性を向上させることができる。

（変形例）図３（ｈ）に、SOI基板を用いた場合のさらなる変形例を示す。ボックス層３０およびシリコン基板１を貫通し、絶縁性放熱材料１０に達するように裏面放熱ビア３１が配置されている。ここで、裏面放熱ビア３１は、ボディ層２９に接しないように配置すると良い。裏面放熱ビア３１の材料としては、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）のいずれか、もしくはこれらの組み合わせを用いればよい。裏面放熱ビア３１から、基板方向にも熱を逃がすことが可能となり、さらに放熱特性を向上させることができる。

上記実施例および変形例では、熱源である半導体素子が電界効果トランジスタの場合を示したが、半導体素子がダイオードやバイポーラトランジスタの場合においても、素子分離部および基板に形成されるトレンチ部分に同様の構造を用いることで、放熱特性を向上させることができる。さらに、ＳｉＣ、ＧａＡｓ、ＩｎＰなどの半導体基板を用いた場合においても、層間絶縁膜には酸化シリコンが用いられるため、素子分離部および基板に形成されるトレンチ部分に本発明の構造を用いることで、放熱特性を向上させることができることは言うまでもない。

（実施の形態３）
図５に、第３の実施形態を示す断面図を示す。ここでは、熱源である半導体素子が電界効果トランジスタである場合を示す。図中には、熱源からの放熱の様子を矢印を用いて示してある。シリコン基板１には、半導体素子が形成される活性領域２２が設けられている。活性領域２２の上部にはゲート絶縁膜３が配置され、さらに、ゲート絶縁膜３の上部にはゲート電極４が配置されている。ゲート電極４を挟み込むようにサイドウォール５が配置され、さらにサイドウォール５を挟み込むように、ソース・ドレイン６が配置されている。ソース・ドレイン６の表面およびゲート電極４の表面は、低抵抗化のためにシリサイド層７が設けられている。活性領域２２の表面を覆うように、酸化シリコンを主材料とする層間絶縁膜８が配置されており、層間絶縁膜８を貫通し、ソース・ドレイン６に到達するようにコンタクトビア９が配置されている。活性領域２２の周囲は、絶縁膜１２を介して空洞形成材料１５によって囲まれている。空洞形成材料１５には空洞１６が設けられており、空洞部分には液体冷媒１９が充填されている。シリコン基板１には、空洞と外部を繋ぐように液体冷媒用ビア１７が形成されている。液体冷媒用ビア１７は外部の液体冷媒循環装置１８に接続され、液体冷媒１９が循環することで放熱を行う構造となっている。

次に、図６(a)〜(k)を用いて、第３の実施形態に示す半導体装置の製造方法について説明する。

シリコン基板１の表面を熱酸化することにより、膜厚１０ｎｍ程度の保護酸化膜２１を形成する。次に、ＣＶＤ法を用いて、シリコン窒化膜２３を３０〜１００ｎｍ程度堆積する（図６(a)）。このシリコン窒化膜２３は、ＣＭＰ工程のパッド膜となり、活性領域２２へのダメージを緩和する働きがある。

次に、リソグラフィによるパターンニングとドライエッチング技術により溝２４を形成し、活性領域２２を形成する（図６(b)）。ここで溝２４の断面形状としては、図に示したように垂直性が高いことが望まれる。

次に、溝２４のシリコン内壁を熱酸化することで、溝内壁保護酸化膜２５を１０ｎｍ程度形成する（図６(c)）。ここで溝内壁保護酸化膜２５は、図５の絶縁膜１２に対応している。放熱特性を高めるために、酸化シリコンである溝内壁保護酸化膜２５のかわりにシリコン窒化物（ＳｉＮ）、アルミナ（Ａｌ_２Ｏ_３）、ベリリア（ＢｅＯ）、カルシア（ＣａＯ）、マグネシア（ＭｇＯ）、チタニア（ＴｉＯ_２）、スピネル（ＭｇＯ・Ａｌ_２Ｏ_３）、シリコンカーバイド（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、ダイヤモンド（Ｃ）などの材料を、絶縁膜１２に用いるとよい。例えば、絶縁膜１２としてアルミナ（Ａｌ_２Ｏ_３）を用いる場合には、トリメチルアルミニウム（Ａｌ（ＣＨ_３）_３）と亜酸化窒素（Ｎ_２Ｏ）を原料とするＣＶＤ法などで成膜することができる。また、絶縁膜１２としてシリコンカーバイド（ＳｉＣ）を用いる場合には、シラン（ＳｉＨ_４）とプロパン（Ｃ_３Ｈ_８）を原料とするＣＶＤ法などで成膜することができる。また、絶縁膜１２として窒化アルミニウム（ＡｌＮ）を用いる場合には、トリメチルアルミニウム（Ａｌ（ＣＨ_３）_３）とアンモニア（ＮＨ_３）を原料とするＣＶＤ法などで成膜することができる。また、絶縁膜１２としてダイヤモンド（Ｃ）を用いる場合には、メタン（ＣＨ_４）を原料とするＥＣＲプラズマＣＶＤ法やマイクロ波ＣＶＤ法などで成膜することができる。絶縁膜１２は、活性領域２２間の電気的分離を実現できるだけの絶縁性を有していることが望ましい。

次に、空洞形成材料１５を堆積する（図６(d1),(d2)）。空洞形成材料１５には、酸化シリコンや窒化シリコン、アルミナ（Ａｌ_２Ｏ_３）などの材料を、ＣＶＤ法を用いて堆積すればよい。ここで重要な点は、被覆性の悪いＣＶＤ条件を用いることである。図６(d1)は、空洞形成材料１５の堆積途中を示した図である。被覆性の悪いＣＶＤ条件下では角部から材料の堆積が進行するため、図６(d1)のように材料の堆積が進む。最終的には図６(d2)のように、空洞１６が形成される。

次に、ＣＭＰ法を用いて表面研磨することで、基板表面の平坦化を行う（図６(e)）。この際、シリコン窒化膜２３が露出するまで、研磨を行う。

次に、燐酸処理によりシリコン窒化膜２３の剥離を行い、さらにフッ酸処理により保護酸化膜２１の剥離を行う（図６(f)）。

次に、ゲート絶縁膜３の形成を行う。ゲート絶縁膜３は活性領域２２の表面を酸化して形成することができる。またゲート絶縁膜３は、シリコン窒化膜と酸化膜の積層構造や、シリコン酸窒化膜を用いてもよい。さらにゲート絶縁膜３の材料としてＨｆＯ_２、ＺｒＯ_２、Ａｌ_２Ｏ_３、Ｔａ_２Ｏ_５もしくはこれらを組み合わせた層構造を用いてもよい。次に、ゲート電極となるポリシリコンを堆積し、リソグラフィによるパターンニングとドライエッチング技術によりゲート電極４を形成する。ゲート電極形成後、ポケット注入、ＬＤＤ注入を行っても良い。次に、酸化シリコンもしくはシリコン窒化膜、もしくはこれらの層構造をＣＶＤ法により堆積し、さらにドライエッチングを用いて全面をエッチングすることで、ゲート電極４の側壁部分にサイドウィール５を形成する。次に、ソース・ドレイン６の注入を行う。ｎＭＯＳＦＥＴの場合には砒素（Ａｓ）、燐（Ｐ）などを注入すればよく、ｐＭＯＳＦＥＴの場合にはホウ素（Ｂ）を注入すればよい（図６(g)）。

次に、ソース・ドレイン６の表面およびゲート電極４の表面をシリサイド化することで、シリサイド層７を形成する（図６(h)）。シリサイド層７は、チタンシリサイド（ＴｉＳｉ_２）、コバルトシリサイド（ＣｏＳｉ_２）、ニッケルシリサイド（ＮｉＳｉ_２）、モリブデンシリサイド（ＭｏＳｉ_２）、ニオブシリサイド（ＮｂＳｉ_２）、タンタルシリサイド（ＴａＳｉ_２）、タングステンシリサイド（ＷＳｉ_２）、バナジウムシリサイド（ＶＳｉ_２）などのシリサイドを用いることができる。

次に、層間絶縁膜８を堆積する。層間絶縁膜８の主材料は酸化シリコンであるが、誘電率を下げるためにフッ素（Ｆ）、ホウ素（Ｂ）、燐（Ｐ）などを添加してもよい。また、炭素を含むＳｉＯＣ膜を用いても良い。層間絶縁膜８の堆積後、ＣＭＰ法を用いて表面平坦化を行っても良い。リソグラフィによるパターンニングとドライエッチング技術によりコンタクトホールを形成する。次に、コンタクトホールの内部にコンタクトビア９を形成する（図６(i)）。コンタクトビア材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）などを用いればよい。タングステン（W）を用いる場合には、六フッ化タングステン（WF_６）を用いたCVD法によりコンタクトホール内にタングステン（W）を埋め込んだ後に、CMP技術によって表面の不要なタングステン（W）を除去することで実現できる。また、銅（Cu）を用いる場合には、メッキ技術によってコンタクトホール内に銅（Cu）を埋め込んだ後に、CMP技術によって表面の不要な銅（Cu）を除去することで実現できる。

次に、リソグラフィによるパターンニングとドライエッチング技術により、層間絶縁膜８を貫通し、空洞１６に達するように液体冷媒用ビア１７を形成する（図６(j)）。

次に、外部に液体冷媒循環装置１８を、液体冷媒用ビア１７と繋ぐように設け、空洞１６内、液体冷媒用ビア１７内を液体冷媒１９で充填する（図６(k)）。液体冷媒１９には、フッ素系の不活性液体などを用いればよい。液体冷媒１９は絶縁性を備えていることが望ましい。液体冷媒１９を液体冷媒循環装置１８によって半導体装置内部に強制的に循環させることで、放熱特性を高めることができる。

以上のように、素子分離部に液体冷媒を流すことで、活性領域で発生した熱を活性領域側部から効率よく放熱することが可能となり、発熱による素子特性の劣化や回路の誤動作を抑制することができる。

（変形例）配線やパッド等の配置の制限上、基板表面側に液体冷媒ビア１７を設けることができない場合には、図５（ｂ）に示すように、基板側に液体冷媒ビア１７を設けてもよい。この場合、基板との絶縁性を確保するために、液体冷媒ビア１７の内側を裏面ビア内壁保護膜３２によって保護するとよい。裏面ビア内壁保護膜３２には、酸化シリコンや窒化シリコンを用いるとよい。

（変形例）液体冷媒を強制循環させる必要がない場合には、図５（ｃ）に示すように、自然対流でもよい。この場合、液体冷媒循環装置１８が不要となり、装置を簡略化できる。

（変形例）図５（ｄ）に示すように、液体冷媒が循環中に気化と液化を繰り返す蒸発冷却方式でもよい。この場合、液体冷媒１９は半導体基板内を循環中に気化し、基板基板外を循環中に液化することが望ましい。蒸発冷却システム３３内部では、気化して流れ込んできた冷媒を液化する冷却機構を備えている。液体冷媒は、２０℃〜１００℃の範囲で気化する冷媒が望ましく、さらには３０℃〜８０℃の範囲で気化する冷媒が望ましく、さらには、４０℃〜７０℃の範囲で気化する冷媒が望ましい。より一般的には、半導体素子の動作保証温度よりも低い温度で気化する冷媒材料を選べばよい。

上記実施例および変形例では、熱源である半導体素子が電界効果トランジスタの場合を示したが、半導体素子がダイオードやバイポーラトランジスタの場合においても、素子分離部および基板に形成されるトレンチ部分に同様の構造を用いることで、放熱特性を向上させることができる。さらに、ＳｉＣ、ＧａＡｓ、ＩｎＰなどの半導体基板を用いた場合においても、層間絶縁膜には酸化シリコンが用いられるため、素子分離部および基板に形成されるトレンチ部分に本発明の構造を用いることで、放熱特性を向上させることができることは言うまでもない。

以上のとおり、本発明によれば活性領域への蓄熱を防ぎ、放熱性の高い半導体装置が実現できるため、発熱が大きい大規模集積回路に特に有用である。また、発熱による素子特性の劣化や回路誤動作を防ぐことができるため、高い信頼性が必要とされる集積回路（安全装置、医療機器など）においても、有用な技術である。さらに、放熱特性が高いため、ペルチェ素子による冷却構造や空冷ファンによる冷却構造などの大掛かりな冷却機構が不要となり、小型化が実現できるため、携帯端末等の用途にも応用できる。

本発明の実施形態１による半導体装置の断面構造を示す図 本発明の実施形態１による半導体装置の製造方法を示す工程断面図 本発明の実施形態２による半導体装置の断面構造を示す図 本発明の実施形態２による半導体装置の製造方法を示す工程断面図 本発明の実施形態３による半導体装置の断面構造を示す図 本発明の実施形態３による半導体装置の製造方法を示す工程断面図 従来の半導体装置の断面構造を示す図 従来の半導体装置の製造方法を示す工程断面図 酸化シリコンと、その他の絶縁材料および金属材料の熱伝導率を示す図

符号の説明

1 シリコン基板
2 素子分離絶縁体（酸化シリコン）
3 ゲート絶縁膜
4 ゲート電極
5 サイドウォール
6 ソース・ドレイン
7 シリサイド
8 層間絶縁膜（酸化シリコン）
9 コンタクトビア
10 絶縁性放熱材料
11 放熱ビア
12 絶縁膜
13 金属放熱材料
14 キャップ層
15 空孔形成材料
16 空孔
17 液体冷媒用ビア
18 液体冷媒循環装置
19 液体冷媒
21 保護酸化膜
22 活性領域
23 シリコン窒化膜
24 溝
25 溝内壁保護酸化膜
26 カーボンナノチューブ
27 配線
28 放熱板
29 ボディ層（シリコン層）
30 ボックス層（酸化シリコン層）
31 裏面放熱ビア
32 裏面ビア内壁保護膜
33 蒸発冷却システム

Claims (18)

1. 半導体基板と、
   上記半導体基板表面に形成された素子活性領域と、
   上記素子活性領域に形成された半導体素子と、
   上面形状において上記素子活性領域を取り囲むように形成され、
   かつ、断面形状において上記素子活性領域を挟み込むように形成された素子分離部を有する半導体装置において、
   上記素子分離部は、絶縁性を有し、かつ、シリコン酸化膜よりも熱伝導率が大きい材料によって構成されていること特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記素子分離部に用いられる材料は、
   アルミナ（Ａｌ_２Ｏ_３）、ベリリア（ＢｅＯ）、カルシア（ＣａＯ）、マグネシア（ＭｇＯ）、チタニア（ＴｉＯ_２）、スピネル（ＭｇＯ・Ａｌ_２Ｏ_３）、シリコンカーバイド（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、ダイヤモンド（Ｃ）のいずれか、もしくはこれらの組み合わせによって構成されていることを特徴とする半導体装置。
3. 半導体基板と、
   上記半導体基板表面に形成された素子活性領域と、
   上記素子活性領域に形成された半導体素子と、
   上面形状において上記素子活性領域を取り囲むように形成され、
   かつ、断面形状において上記素子活性領域を挟み込むように形成された素子分離部を有する半導体装置において、
   上記素子分離部の内部にはシリコン酸化膜よりも熱伝導率が大きい材料が埋め込まれており、
   さらに上記シリコン酸化膜よりも熱伝導率が大きい材料を取り囲み、
   かつ上記素子活性領域および半導体基板と接する上記素子分離部は絶縁性材料であることを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記シリコン酸化膜よりも熱伝導率が大きい材料を取り囲む絶縁体は、
   シリコン酸化物（ＳｉＯ_２）、シリコン窒化物（ＳｉＮ）、アルミナ（Ａｌ_２Ｏ_３）、ベリリア（ＢｅＯ）、カルシア（ＣａＯ）、マグネシア（ＭｇＯ）、チタニア（ＴｉＯ_２）、スピネル（ＭｇＯ・Ａｌ_２Ｏ_３）、シリコンカーバイド（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、ダイヤモンド（Ｃ）のいずれか、もしくはこれらの組み合わせによって構成されており、
   前記シリコン酸化膜よりも熱伝導率が大きい材料は、
   銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）のいずれか、もしくはこれらの合金であることを特徴とする半導体装置。
5. 請求項３に記載の半導体装置において、
   前記シリコン酸化膜よりも熱伝導率が大きい材料を取り囲む絶縁体は、
   シリコン酸化物（ＳｉＯ_２）、シリコン窒化物（ＳｉＮ）、アルミナ（Ａｌ_２Ｏ_３）、ベリリア（ＢｅＯ）、カルシア（ＣａＯ）、マグネシア（ＭｇＯ）、チタニア（ＴｉＯ_２）、スピネル（ＭｇＯ・Ａｌ_２Ｏ_３）、シリコンカーバイド（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、ダイヤモンド（Ｃ）のいずれか、もしくはこれらの組み合わせによって構成されており、
   前記シリコン酸化膜よりも熱伝導率が大きい材料は、
   炭素元素から構成される線状構造体を含むことを特徴とする半導体装置。
6. 請求項１〜５に記載の半導体装置において、
   前記半導体装置は、前記半導体素子を覆うように形成された層間絶縁膜をさらに備えており、
   前記層間絶縁膜を貫通し、かつ前記シリコン酸化膜よりも熱伝導率が大きい材料から半導体装置外部へと通じる放熱ビアを有することを特徴とする半導体装置。
7. 請求項６に記載の半導体装置において、
   前記放熱ビアは、
   銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）のいずれか、もしくはこれらの合金であることを特徴とする半導体装置。
8. 請求項６に記載の半導体装置において、
   前記放熱ビアは、
   炭素元素から構成される線状構造体を含むことを特徴とする半導体装置。
9. 請求項６に記載の半導体装置において、
   前記半導体装置は、さらに放熱板を備えており、
   前記放熱ビアが前記放熱板に接続されていることを特徴とする半導体装置。
10. 半導体基板と、
    上記半導体基板表面に形成された素子活性領域と、
    上記素子活性領域に形成された半導体素子と、
    上面形状において上記素子活性領域を取り囲むように形成され、
    かつ、断面形状において上記素子活性領域を挟み込むように形成された素子分離部を有する半導体装置において、
    上記素子分離部には空洞が設けられており、
    かつ上記空洞には冷媒が充填されていること特徴とする半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記半導体装置は、前記半導体素子を覆うように形成された層間絶縁膜をさらに備えており、
    さらに前記層間絶縁膜を貫通し、前記空洞から外部へと繋がる空孔を複数個備え、
    さらに上記空孔を介して、上記空洞内に充填された冷媒を循環させる機構を半導体基板外部に備えていることを特徴とする半導体装置。
12. 請求項１０および１１に記載の半導体装置において、
    前記冷媒は、液体冷媒であることを特徴とする半導体装置。
13. 請求項１１に記載の半導体装置において、
    前記冷媒は空洞内で気化することを特徴とする半導体装置。
14. シリコン酸化膜よりも熱伝導率が大きい材料が埋め込まれた素子分離部を有する半導体装置の製造方法であって、
    半導体基板表面に窪みを形成するエッチング工程と、
    上記基板表面全体に絶縁性を有する放熱材料を堆積し、さらに化学機械研磨により基板表面を平坦化し、上記半導体基板表面の窪み部分にシリコン酸化膜よりも熱伝導率が大きい材料を埋め込む工程と、
    活性領域を露出させる工程と、
    活性領域にトランジスタを形成する工程と、を含んでなる半導体装置の製造方法。
15. 請求項１４に記載の半導体装置の製造方法において、
    さらに、上記基板全体を覆うように層間絶縁膜を堆積する工程と、
    上記層間絶縁膜を貫通し、
    上記シリコン酸化膜よりも熱伝導率が大きい材料に接続する放熱ビアを形成する工程と、を含んでなる半導体装置の製造方法。
16. シリコン酸化膜よりも熱伝導率が大きい材料が埋め込まれた素子分離部を有する半導体装置の製造方法であって、
    半導体基板表面に窪みを形成するエッチング工程と、
    上記窪みの内壁部分を絶縁性材料で覆う工程と、
    上記基板表面全体にシリコン酸化膜よりも熱伝導率が大きい材料を堆積し、さらに化学機械研磨により基板表面を平坦化し、
    上記半導体基板表面の窪み部分にシリコン酸化膜よりも熱伝導率が大きい材料を埋め込む工程と、
    上記基板表面に絶縁性材料を堆積する工程と、
    活性領域を露出させる工程と、
    活性領域にトランジスタを形成する工程と、を含んでなる半導体装置の製造方法。
17. 請求項１６に記載の半導体装置の製造方法において、
    さらに、上記基板全体を覆うように層間絶縁膜を堆積する工程と、
    上記層間絶縁膜を貫通し、
    上記シリコン酸化膜よりも熱伝導率が大きい材料に接続する放熱ビアを形成する工程と、を含んでなる半導体装置の製造方法。
18. 素子分離部に液体冷媒が充填されている半導体装置の製造方法であって、
    半導体基板表面に窪みを形成するエッチング工程と、
    上記窪みの表面部分を絶縁性材料で覆う工程と、
    上記基板表面全体に絶縁性材料を堆積することで、前記窪み部分に空洞を形成する工程と、
    上記基板表面を化学機械研磨により平坦化する工程と、
    素子形成領域を露出させる工程と、
    素子形成領域にトランジスタを形成する工程と、
    上記基板全体を覆うように層間絶縁膜を堆積する工程と、
    上記層間絶縁膜を貫通し、
    上記に空洞に達する空孔を形成するエッチング工程と、
    上記空洞および空孔に液体冷媒を充填する工程と、を含んでなる半導体装置の製造方法。

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