JP2006156664A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 半導体措置で発生した熱を放熱しやすくすることによってＥＳＤ耐圧に優れた半導体装置およびその製造方法を提供する。
【解決手段】 拡散層領域３に形成されたチャネル１１の上には、ゲート絶縁膜７を介してゲート電極８が設けられている。また、ゲート電極８の側壁部には、サイドウォール９が形成されている。そして、ゲート電極８上とソース・ドレイン領域５上の一部とに、ゲート電極８およびサイドウォール９を被覆するようにしてシリサイドプロテクション膜１０が形成されている。シリサイドプロテクション膜１０が設けられていないソース・ドレイン領域の上には、シリサイドプロテクション膜１０に隣接して金属シリサイド膜６が形成されている。ここで、シリサイドプロテクション膜１０は、ＳｉＣ膜およびＳｉＯＣ膜の少なくとも一方からなるものとする。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関し、より詳しくは、チャネル部で発生した熱を効率よく放出することのできる半導体装置およびその製造方法に関する。

近年の半導体装置においては、クロック周波数およびトランジスタ数の増加によって消費電力が高くなる傾向にある。このため、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いたＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置では、チャネル部で発生した熱によりこの部分で温度上昇が起こり、半導体装置の電気的特性が低下するという問題があった。

この問題に対しては、ＭＯＳトランジスタの真上に、ソース・ドレイン領域にまたがってＳｉＣ膜を形成することにより、発熱領域の熱を分散させる方法が提案されている（例えば、特許文献１参照。）。

特開２００２−１８５００７号公報

しかしながら、上記従来の方法では、ゲート電極およびソース・ドレイン領域の上が全て金属シリサイド膜で被覆されていたので、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐圧が低いという問題があった。

本発明はこうした問題に鑑みてなされたものである。即ち、本発明の目的は、半導体装置で発生した熱を放熱しやすくすることによってＥＳＤ耐圧に優れた半導体装置およびその製造方法を提供することにある。

本発明の他の目的および利点は、以下の記載から明らかとなるであろう。

本願第１の発明にかかる半導体装置は、第１導電型の半導体層に形成されたチャネル領域と、このチャネル領域の上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極と、このゲート電極の側壁部に形成されたサイドウォールと、ゲート電極の両側の半導体層内に、チャネル領域を挟んで形成された第２導電型のソース・ドレイン領域と、ゲート電極上とソース・ドレイン領域上の一部とに、ゲート電極およびサイドウォールを被覆するようにして形成されたシリサイドプロテクション膜と、このシリサイドプロテクション膜が設けられていないソース・ドレイン領域の上に、シリサイドプロテクション膜に隣接して形成された金属シリサイド膜とを有し、シリサイドプロテクション膜が、ＳｉＣ膜およびＳｉＯＣ膜の少なくとも一方からなることを特徴とするものである。

また、本願第２の発明にかかる半導体装置は、第１導電型の半導体層に形成されたチャネル領域と、このチャネル領域の上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極と、このゲート電極の側壁部に形成されたサイドウォールと、ゲート電極の両側の半導体層内に、チャネル領域を挟んで形成された第２導電型のソース・ドレイン領域と、ゲート電極およびソース・ドレイン領域の上に形成された金属シリサイド膜とを有し、サイドウォールが、ＳｉＣ膜およびＳｉＯＣ膜のいずれか一方からなることを特徴とするものである。

また、本願第３の発明にかかる半導体装置は、第１導電型の半導体層に形成されたチャネル領域と、このチャネル領域の上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極と、このゲート電極の側壁部に形成されたサイドウォールと、ゲート電極の両側の半導体層内に、チャネル領域を挟んで形成された第２導電型のソース・ドレイン領域と、ゲート電極およびソース・ドレイン領域の上に形成された金属シリサイド膜とを有し、サイドウォールがＳｉＯＣ膜を有するとともに、その最外部にＳｉＯ_２膜が形成されていることを特徴とするものである。

また、本願第４の発明にかかる半導体装置は、第１導電型の半導体層に形成されたチャネル領域と、このチャネル領域の上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極と、このゲート電極の側壁部に形成されたサイドウォールと、ゲート電極の両側の半導体層内に、チャネル領域を挟んで形成された第２導電型のソース・ドレイン領域と、ゲート電極およびソース・ドレイン領域の上に形成された金属シリサイド膜と、ゲート電極の上にエッチングストッパー膜を介して形成された層間絶縁膜とを有し、エッチングストッパー膜がＳｉＯＣ膜であることを特徴とするものである。

また、本願第５の発明にかかる半導体装置は、第１導電型の半導体層に形成された素子分離領域と、この素子分離領域に挟まれて形成されたチャネル領域と、このチャネル領域の上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極と、このゲート電極の側壁部に形成されたサイドウォールと、ゲート電極の両側の半導体層内に、チャネル領域を挟んで形成された第２導電型のソース・ドレイン領域と、ゲート電極およびソース・ドレイン領域の上に形成された金属シリサイド膜とを有し、素子分離領域が、ＳｉＣ膜およびＳｉＯＣ膜のいずれか一方を有することを特徴とするものである。

また、本願第６の発明にかかる半導体装置は、第１導電型の半導体層に形成された埋め込み酸化膜と、この埋め込み酸化膜の上に形成されたチャネル領域と、このチャネル領域の上に形成されたゲート絶縁膜と、このゲート絶縁膜の上に形成されたゲート電極と、このゲート電極の側壁部に形成されたサイドウォールと、ゲート電極の両側の半導体層内に、チャネル領域を挟んで形成された第２導電型のソース・ドレイン領域と、ゲート電極およびソース・ドレイン領域の上に形成された金属シリサイド膜とを有し、埋め込み酸化膜がＳｉＯＣ膜であることを特徴とするものである。

さらに、本願第７の発明にかかる半導体装置の製造方法によれば、シリコン基板の上に、第１のＳｉＯ_２膜およびＳｉＮ膜をこの順に形成する工程と、フォトリソグラフィー法を用いてＳｉＮ膜および第１のＳｉＯ_２膜をエッチングし、素子分離領域に対応する部分のシリコン基板を露出する工程と、露出したシリコン基板をエッチングして凹部を形成する工程と、シリコン基板の表面に第２のＳｉＯ_２膜を形成する工程と、この第２のＳｉＯ_２膜の上に、ＳｉＯ_２膜よりも高い熱伝導率を有する第１の高熱伝導率膜を形成する工程と、凹部を埋め込むようにして、第１の高熱伝導率膜の上に第３のＳｉＯ_２膜を形成する工程と、ＳｉＮ膜が所定の膜厚に至るまで、第３のＳｉＯ_２膜、第１の高熱伝導率膜、第２のＳｉＯ_２膜およびＳｉＮ膜をＣＭＰ法により研磨する工程とを有することを特徴とするものである。

本願第１の発明によれば、シリサイドプロテクション膜が、ＳｉＣ膜およびＳｉＯＣ膜の少なくとも一方からなるので、チャネル領域で発生した熱の放出を促進することができる。

また、本願第２の発明によれば、サイドウォールが、ＳｉＣ膜およびＳｉＯＣ膜のいずれか一方からなるので、チャネル領域で発生した熱の放出を促進することができる。

また、本願第３の発明によれば、サイドウォールがＳｉＯＣ膜を有し、また、その最外部にＳｉＯ_２膜が形成されているので、チャネル領域で発生した熱の放出を促進できるとともに、サイドウォールの一部に金属シリサイドが形成されることによるリーク電流の発生を防ぐことが可能となる。

また、本願第４の発明によれば、エッチングストッパー膜がＳｉＯＣ膜であるので、チャネル領域で発生した熱の放出を促進することができる。

また、本願第５の発明によれば、素子分離領域が、ＳｉＣ膜およびＳｉＯＣ膜のいずれか一方を有することを特徴とするので、チャネル領域で発生した熱の放出を促進することができる。

また、本願第６の発明によれば、ＳｉＯＣ膜からなる埋め込み酸化膜を設けるので、チャネル領域で発生した熱の放出を促進することができる。

さらに、本願第７の発明によれば、素子分離領域が、ＳｉＯ_２膜よりも高い熱伝導率を有する第１の高熱伝導率膜を用いて形成されるので、チャネル領域で発生した熱を効率よく放出できる半導体装置を製造することができる。

実施の形態１．
図１は、本実施の形態における半導体装置の断面図である。

図１において、シリコン基板１の素子領域の周囲には素子分離領域２が形成されている。また、素子領域内には、第１導電型の半導体層としての拡散層領域３、第２導電型のエクステンション領域４およびソース・ドレイン領域５が形成されているとともに、ソース・ドレイン領域５の一部には金属シリサイド膜６が形成されている。金属シリサイド膜６としては、例えば、ニッケルシリサイド膜またはコバルトシリサイド膜などを用いることができる。

また、チャネル１１の上には、ゲート絶縁膜７を介してゲート電極８が形成されており、さらに、ゲート電極８の側壁にはサイドウォール９が形成されている。ここで、ゲート絶縁膜７としては、例えば、ＳｉＯ_２膜またはＳｉＯＮ膜などを用いることができる。また、ゲート電極８としては、例えば、シリコン膜などを用いることができる。さらに、サイドウォール９としては、例えば、ＳｉＯＮ膜などを用いることができる。

本実施の形態においては、ゲート電極８を被覆するようにして、ゲート電極８上と、ゲート電極８を挟むソース・ドレイン領域５上の一部とにシリサイドプロテクション膜１０を形成することを特徴としている。シリサイドプロテクション膜１０としては、例えば、ＳｉＣ膜若しくはＳｉＯＣ膜からなる単層膜またはこれらの膜の積層膜などを用いることができる。

ＳｉＣ膜およびＳｉＯＣ膜は、ＳｉＯ_２膜に比較して高い熱伝導率を有する。したがって、ゲート電極およびゲート電極を挟むソース・ドレイン領域の部分に、シリサイドプロテクション膜としてこれらの膜を設けることによって、チャネル領域で発生した熱の放出を促進することができ、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐圧を向上させることが可能となる。

尚、ＳｉＣ膜の方がＳｉＯＣ膜よりも熱伝導率が高いので、これらの積層膜をシリサイドプロテクション膜として用いる場合には、ＳｉＣ膜をＳｉＯＣ膜の下層に設けるとともに、ＳｉＣ膜の膜厚をＳｉＯＣ膜より厚くすることが好ましい。

本実施の形態は、プロテクションダイオードを有するトランジスタまたは出力バッファトランジスタなどに適用することができる。特に、出力バッファトランジスタでは、温度上昇を抑制することによって、電流駆動能力を低下せずに速度性能を維持することが可能となる。

尚、本実施の形態においては、ＳｉＣ膜およびＳｉＯＣ膜の他に、Ａｌ_２Ｏ_３膜などの熱伝導率の高い材料からなる膜を用いることもできる。また、ＳｉＣ膜またはＳｉＯＣ膜などに、炭素などの熱伝導率の高い材料を混合して用いてもよい。

実施の形態２．
図２は、本実施の形態における半導体装置の断面図である。

図２において、シリコン基板２１の素子領域の周囲には素子分離領域２２が形成されている。また、素子領域内には、第１導電型の半導体層としての拡散層領域２３、第２導電型のエクステンション領域２４およびソース・ドレイン領域２５が形成されている。

また、チャネル２０の上には、ゲート絶縁膜２６を介してゲート電極２７が形成されている。ゲート電極２７およびソース・ドレイン領域２５の上には、金属シリサイド膜２８が形成されている。ここで、ゲート絶縁膜２６としては、例えば、ＳｉＯ_２膜またはＳｉＯＮ膜などを用いることができる。また、ゲート電極２７としては、例えば、シリコン膜などを用いることができる。さらに、金属シリサイド膜２８としては、例えば、ニッケルシリサイド膜またはコバルトシリサイド膜などを用いることができる。

本実施の形態においては、ゲート電極２７の側壁に、ＳｉＣ膜またはＳｉＯＣ膜からなるサイドウォール２９を形成することを特徴とする。尚、図２の例では、ゲート電極２７とサイドウォール２９との間にＳｉＯ_２膜からなるスペーサ３０が形成されているが、本実施の形態においてはスペーサ３０は形成されていなくてもよい。

サイドウォールをＳｉＣ膜またはＳｉＯＣ膜とすることによって、チャネル領域で発生した熱の放出を促進してチャネル部における温度上昇を抑制することができるようになる。これにより、トランジスタの電流駆動能力を低下せずに速度性能を維持することが可能となる。

また、本実施の形態においては、サイドウォールを構成するＳｉＣ膜またはＳｉＯＣ膜の断面形状をラウンド型としている（図２）。このため、例えば、断面形状をＬ字型とした場合に比較すると、熱伝導率の高い部分の容積を大きく確保することができる。すなわち、ラウンド形状とすることによって、ＳｉＣ膜またはＳｉＯＣ膜の熱容量を大きくして放熱性をより高めることが可能となる。

尚、本実施の形態においては、ＳｉＣ膜またはＳｉＯＣ膜からなる単層膜をサイドウォールとして用いるだけでなく、これらの膜の積層膜をサイドウォールとして用いることもできる。ここで、ＳｉＣ膜の方がＳｉＯＣ膜よりも熱伝導率が高いので、これらの積層膜を用いる場合には、ＳｉＣ膜をＳｉＯＣ膜の下層に設けるとともに、ＳｉＣ膜の膜厚をＳｉＯＣ膜より厚くすることが好ましい。

また、本実施の形態においては、ＳｉＣ膜およびＳｉＯＣ膜の他に、Ａｌ_２Ｏ_３膜などの熱伝導率の高い材料からなる膜をサイドウォールとして用いることもできる。また、Ｓｉ_３Ｎ_４膜に炭素などの熱伝導率の高い材料を混合して用いてもよい。

実施の形態３．
図３は、本実施の形態における半導体装置の断面図である。

図３において、シリコン基板３１の素子領域の周囲には素子分離領域３２が形成されている。また、素子領域内には、第１導電型の半導体層としての拡散層領域３３、第２導電型のエクステンション領域３４およびソース・ドレイン領域３５が形成されている。

また、チャネル４３の上には、ゲート絶縁膜３６を介してゲート電極３７が形成されている。ゲート電極３７およびソース・ドレイン領域３５の上には、金属シリサイド膜３８が形成されている。ここで、ゲート絶縁膜３６としては、例えば、ＳｉＯ_２膜またはＳｉＯＮ膜などを用いることができる。また、ゲート電極３７としては、例えば、シリコン膜などを用いることができる。さらに、金属シリサイド膜３８としては、例えば、ニッケルシリサイド膜またはコバルトシリサイド膜などを用いることができる。

本実施の形態においては、ゲート電極３７の側壁に形成されたサイドウォール３９がＳｉＯＣ膜４０を有し、且つ、サイドウォール３９の最外部にＳｉＯ_２膜４１が形成されていることを特徴とする。尚、図３の例では、ゲート電極３７とサイドウォール３９（具体的には、ＳｉＯＣ膜４０）との間にＳｉＯ_２膜からなるスペーサ４２が形成されているが、本実施の形態においてはスペーサ４２は形成されていなくてもよい。

サイドウォールにＳｉＣ膜を用いることによって、チャネル領域で発生した熱の放出を促進してチャネル部における温度上昇を抑制することができるようになる。これにより、トランジスタの電流駆動能力を低下せずに速度性能を維持することが可能となる。

尚、本実施の形態においては、ＳｉＣ膜およびＳｉＯＣ膜の他に、Ａｌ_２Ｏ_３膜などの熱伝導率の高い材料からなる膜をサイドウォールに用いることもできる。また、Ｓｉ_３Ｎ_４膜に炭素などの熱伝導率の高い材料を混合して用いてもよい。

実施の形態４．
図４は、本実施の形態における半導体装置の断面図である。

図４において、シリコン基板５１の素子領域の周囲には素子分離領域５２が形成されている。また、素子領域内には、第１導電型の半導体層としての拡散層領域５３、第２導電型のエクステンション領域５４およびソース・ドレイン領域５５が形成されている。

また、チャネル６３の上には、ゲート絶縁膜５６を介してゲート電極５７が形成されている。ゲート電極５７およびソース・ドレイン領域５５の上には、金属シリサイド膜５８が形成されている。そして、ゲート電極５７の側壁にはサイドウォール５９が形成されている。

ここで、ゲート絶縁膜５６としては、例えば、ＳｉＯ_２膜またはＳｉＯＮ膜などを用いることができる。また、ゲート電極５７としては、例えば、ポリシリコン膜などを用いることができる。また、金属シリサイド膜５８としては、例えば、ニッケルシリサイド膜またはコバルトシリサイド膜などを用いることができる。さらに、サイドウォール５９としては、例えば、ＳｉＮ膜、ＳｉＣ膜またはＳｉＯＣ膜などを用いることができる。

また、図４に示すように、ゲート電極５７の上には、エッチングストッパ膜６０を介して層間絶縁膜６１が形成されており、層間絶縁膜６１には上層の配線（図示せず）とソース・ドレイン領域５５とを電気的に接続するコンタクト６２が設けられている。ここで、層間絶縁膜６１としては、例えば、ＳｉＯ_２膜などを用いることができる。

本実施の形態においては、エッチングストッパ膜６０をＳｉＯＣ膜で形成することを特徴とする。これにより、チャネル６３で発生した熱の放出を促進してチャネル６３における温度上昇を抑制することができるようになる。これにより、トランジスタの電流駆動能力を低下せずに速度性能を維持することが可能となる。

尚、本実施の形態においては、ＳｉＣ膜およびＳｉＯＣ膜の他に、Ａｌ_２Ｏ_３膜などの熱伝導率の高い材料からなる膜をエッチングストッパ膜として用いることもできる。また、Ｓｉ_３Ｎ_４膜に炭素などの熱伝導率の高い材料を混合して用いてもよい。

実施の形態５．
図５は、本実施の形態における半導体装置の断面図である。

図５において、シリコン基板７１の素子領域の周囲には素子分離領域７２が形成されている。また、素子領域内には、第１導電型の半導体層としての拡散層領域７３、第２導電型のエクステンション領域７４およびソース・ドレイン領域７５が形成されている。

また、チャネル８５の上には、ゲート絶縁膜７６を介してゲート電極７７が形成されている。ゲート電極７７およびソース・ドレイン領域７５の上には、金属シリサイド膜７８が形成されている。そして、ゲート電極７７の側壁にはサイドウォール７９が形成されている。

ここで、ゲート絶縁膜７６としては、例えば、ＳｉＯ_２膜またはＳｉＯＮ膜などを用いることができる。また、ゲート電極７７としては、例えば、シリコン膜などを用いることができる。また、金属シリサイド膜７８としては、例えば、ニッケルシリサイド膜またはコバルトシリサイド膜などを用いることができる。さらに、サイドウォール７９としては、例えば、ＳｉＮ膜、ＳｉＣ膜またはＳｉＯＣ膜などを用いることができる。

また、図５に示すように、ゲート電極７７の上には層間絶縁膜８０が形成されており、層間絶縁膜８０には上層の配線（図示せず）とソース・ドレイン領域７５とを電気的に接続するコンタクト８１が設けられている。ここで、層間絶縁膜８０としては、例えば、ＳｉＯ_２膜などを用いることができる。

本実施の形態においては、素子分離領域７２として、ＳｉＣ膜またはＳｉＯＣ膜を用いることを特徴とする。尚、図５の例では、ＳｉＯ_２膜８２、ＳｉＣ膜８３およびＳｉＯ_２膜８４がこの順に形成された膜を素子分離領域としているが、本発明はこれに限られるものではない。例えば、ＳｉＯ_２膜８２を設けずに、ＳｉＣ膜８３が直接拡散層領域７３に接する構造であってもよい。

本実施の形態によれば、素子分離領域にＳｉＣ膜またはＳｉＯＣ膜を用いることによって、チャネル領域で発生した熱の放出を促進してチャネル部における温度上昇を抑制することができるようになる。これにより、トランジスタの電流駆動能力を低下せずに速度性能を維持することが可能となる。

また、本実施の形態の構造とすることによって、次のような効果も得られる。すなわち、ＳｉＯ_２膜からなる層間絶縁膜にコンタクトホールを形成する場合、素子分離領域としてＳｉＣ膜を用い、ＳｉＣ膜がＳｉＯ_２膜に対してエッチングレートが低くなる条件でエッチングを行う。これにより、ＳｉＣ膜がエッチングストッパ膜として機能するので、コンタクトが素子分離領域の部分に落ち込むのを防止することが可能となる。

尚、本実施の形態においては、ＳｉＣ膜またはＳｉＯＣ膜からなる単層膜だけでなく、これらの膜の積層膜を素子分離領域に用いることもできる。ここで、ＳｉＣ膜の方がＳｉＯＣ膜よりも熱伝導率が高いので、これらの積層膜を用いる場合には、ＳｉＣ膜をＳｉＯＣ膜の下層に設けるとともに、ＳｉＣ膜の膜厚をＳｉＯＣ膜より厚くすることが好ましい。

実施の形態６．
図６は、本実施の形態における半導体装置の断面図である。

図６において、シリコン基板９１の素子領域の周囲には素子分離領域９２が形成されている。また、素子領域内には、第１導電型の半導体層としての拡散層領域９３、第２導電型のエクステンション領域９４およびソース・ドレイン領域９５が形成されている。

また、チャネル８７の上には、ゲート絶縁膜９６を介してゲート電極９７が形成されている。ゲート電極９７およびソース・ドレイン領域９５の上には、金属シリサイド膜９８が形成されている。そして、ゲート電極９７の側壁にはサイドウォール９９が形成されている。

ここで、ゲート絶縁膜９６としては、例えば、ＳｉＯ_２膜またはＳｉＯＮ膜などを用いることができる。また、ゲート電極９７としては、例えば、シリコン膜などを用いることができる。また、金属シリサイド膜９８としては、例えば、ニッケルシリサイド膜またはコバルトシリサイド膜などを用いることができる。さらに、サイドウォール９９としては、例えば、ＳｉＮ膜、ＳｉＣ膜またはＳｉＯＣ膜などを用いることができる。

また、図６に示すように、ゲート電極９７の上には層間絶縁膜８８が形成されており、層間絶縁膜８８には上層の配線（図示せず）とソース・ドレイン領域９５とを電気的に接続するコンタクト８９が設けられている。ここで、層間絶縁膜８８としては、例えば、ＳｉＯ_２膜などを用いることができる。

本実施の形態においては、チャネル８７の下部に、ＳｉＯＣ膜からなる埋め込み酸化膜９０が形成されていることを特徴とする。このような構造とすることによって、チャネル８７で発生した熱をシリコン基板の下方へ放出してチャネル部における温度上昇を抑制することができるようになる。これにより、トランジスタの電流駆動能力を低下せずに速度性能を維持することが可能となる。

ＳｉＯＣ膜の膜厚が厚くなるほど寄生容量を小さくすることができるので、本実施の形態においては、ＳｉＯＣ膜の膜厚は５０ｎｍ〜５００ｎｍ程度であることが好ましい。

尚、本実施の形態においては、Ｓｉ_３Ｎ_４膜の他に、Ａｌ_２Ｏ_３膜などの熱伝導率の高い材料からなる膜を埋め込み酸化膜として用いることもできる。また、Ｓｉ_３Ｎ_４膜に炭素などの熱伝導率の高い材料を混合して用いてもよい。

実施の形態７．
上述したように、実施の形態１〜６によれば、チャネル領域で発生した熱を効率よく放熱することができるので、電気的特性に優れた半導体装置とすることができる。しかしながら、本発明は、実施の形態１〜６に限られるものではなく、これらを組み合わせることも可能である。本実施の形態においては、実施の形態１，２，４および５を組み合わせた構造を有する半導体装置を製造する方法の一例について述べる。

図７〜図１５は、本発明による半導体装置の製造方法を説明する図の一例である。尚、これらの図において、同じ符号で示した部分は同じものであることを示している。

まず、シリコン基板１０１の上にＳｉＯ_２膜１０２（膜厚：数十ｎｍ程度）およびＳｉＮ膜１０３（膜厚：数百ｎｍ程度）をこの順に成膜する。次いで、ＳｉＮ膜１０３の上に所定のパターンを有するレジスト膜１０４を形成した後、レジスト膜１０４をマスクとして、素子分離部のＳｉＮ膜１０３およびＳｉＯ_２膜１０２をエッチングする。これにより、シリコン基板１０１の表面が露出して、図７に示す構造が得られる。

次に、露出したシリコン基板１０１を２００ｎｍ〜３００ｎｍの深さまでエッチングして素子分離部１０５を形成する。その後、アッシングによってレジスト膜１０４を除去した後、酸化反応によって素子分離部１０５の内面にＳｉＯ_２膜１０６を形成する。次いで、第１の高熱伝導率膜としてのＳｉＣ膜１０７を数十ｎｍの膜厚で全面に成膜してから、素子分離部１０５を埋め込むようにしてＳｉＯ_２膜１０８を全面に成膜する（図８）。

次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、ＳｉＯ_２膜１０８，１０６、ＳｉＣ膜１０７およびＳｉＮ膜１０３を研磨して図９に示す構造とする。

次に、ＳｉＮ膜１０３を選択的に除去した後にイオン注入を行い、第１導電型の半導体層としてのウェル１１９を形成する（図１０，１１）。

ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の場合には、例えば、（１）数百ｋｅＶの注入エネルギーおよび１×１０^１３ｃｍ^−２〜１０×１０^１３ｃｍ^−２のドーズ量、（２）数十ｋｅＶの注入エネルギーおよび１×１０^１２ｃｍ^−２〜１０×１０^１２ｃｍ^−２のドーズ量、（３）数十ｋｅＶの注入エネルギーおよび１×１０^１２ｃｍ^−２〜１０×１０^１３ｃｍ^−２のドーズ量のように条件を変えて、Ｂ（ボロン）を注入することができる。

また、ＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の場合には、例えば、（１）数百ｋｅＶの注入エネルギーおよび１×１０^１３ｃｍ^−２〜１０×１０^１３ｃｍ^−２のドーズ量、（２）数百ｋｅＶの注入エネルギーおよび１×１０^１２ｃｍ^−２〜１０×１０^１２ｃｍ^−２のドーズ量のように条件を変えてＰ（リン）を注入した後、数十ｋｅＶの注入エネルギーおよび１×１０^１２ｃｍ^−２〜１０×１０^１３ｃｍ^−２のドーズ量でＡｓ（ヒ素）を注入することができる。

ウェル１１９の形成を終えた後は、シリコン基板１０１の上のＳｉＯ_２膜１０２を除去する。次いで、ゲート絶縁膜となるＳｉＯ_２膜（膜厚：数ｎｍ程度）およびゲート電極となるポリシリコン膜（膜厚：数十ｎｍ〜数百ｎｍ程度）をこの順に成膜する。そして、フォトリソグラフィ法を用いてこれらの膜を加工して、ゲート電極１０９およびゲート絶縁膜１１０を形成する（図１１）。

次に、ゲート電極１０９をマスクとしてシリコン基板１０１にイオン注入を行い、第２導電型のエクステンション領域１１１を形成する。例えば、ＮＭＯＳの場合には、数ｋｅＶの注入エネルギーおよび１×１０^１４ｃｍ^−２〜１０×１０^１５ｃｍ^−２のドーズ量でＡｓを注入する。また、ＰＭＯＳの場合には、数百ｅＶの注入エネルギーおよび１×１０^１４ｃｍ^−２〜１０×１０^１５ｃｍ^−２のドーズ量でＢを注入する。

エクステンション領域１１１を形成した後は、第２の高熱伝導率膜としてのＳｉＣ膜からなるサイドウォール１１２を形成する。具体的には、全面にＳｉＣ膜を成膜した後、ゲート電極１０９の側壁部を除いてＳｉＣ膜を除去することによってサイドウォール１１２を形成することができる。

次いで、サイドウォール１１２の形成されたゲート電極１０９をマスクとしてシリコン基板１０１にイオン注入を行い、第２導電型のソース・ドレイン領域１１３を形成する。例えば、ＮＭＯＳの場合には、数十ｋｅＶの注入エネルギーおよび１×１０^１５ｃｍ^−２〜１０×１０^１５ｃｍ^−２のドーズ量でＡｓを注入する。また、ＰＭＯＳの場合には、数ｋｅＶの注入エネルギーおよび１×１０^１５ｃｍ^−２〜１０×１０^１５ｃｍ^−２のドーズ量でＢを注入する。これにより、図１２に示す構造が得られる。

次に、第３の高熱伝導率膜としてのＳｉＣ膜を全面に形成した後、所定の領域を除いてこのＳｉＣ膜を除去する。残ったＳｉＣ膜はシリサイドプロテクション膜１１４となる。その後、全面にニッケル膜（図示せず）およびチタンナイトライド膜（図示せず）を成膜した後、熱処理を行ってから、チタンナイトライド膜および未反応のニッケル膜をエッチング除去する。これにより、シリサイドプロテクション膜１１４を形成されていない部分のソース・ドレイン領域１１３およびゲート電極１０９の上にニッケルシリサイド膜１１５が形成される(図１３（ａ），（ｂ）)。

次に、ゲート電極１１０が形成された側のシリコン基板１０１の上に、第４の高熱伝導率膜からなるエッチングストッパー膜を介して層間絶縁膜を形成する。具体的には、エッチングストッパー膜１１６としてのＳｉＣ膜を全面に数十ｎｍの膜厚で成膜した後、層間絶縁膜１１７としてのＳｉＯ_２膜を数百ｎｍの膜厚で成膜する。続いて、層間絶縁膜１１７の表面をＣＭＰ法により研磨して、図１４に示す構造とする。

次に、フォトリソグラフィ法により層間絶縁膜１１７をエッチングして、ソース・ドレイン領域１１３に至るコンタクトホールを形成する。次いで、コンタクトホールの内部にＷ（タングステン）を埋め込むことによってコンタクト１１８を形成し、図１５に示す構造が得られる。

本実施の形態によれば、素子分離領域、サイドウォール、シリサイドプロテクション膜およびエッチングストッパー膜にＳｉＣ膜を用いているので、チャネル領域で発生した熱を効率よく外部に放出することが可能となる。したがって、トランジスタの電流駆動能力を低下せずに速度性能を維持することができる半導体装置を製造することができる。尚、素子分離領域、サイドウォール、シリサイドプロテクション膜およびエッチングストッパー膜のいずれかにＳｉＣ膜を用いた場合であっても本発明の効果が得られることは言うまでもない。

本実施の形態においては、ＳｉＣ膜以外の他の膜を用いて、素子分離領域、サイドウォール、シリサイドプロテクション膜およびエッチングストッパー膜を形成してもよい。すなわち、第１の高熱伝導率膜、第２の高熱伝導率膜、第３の高熱伝導率膜および第４の高熱伝導率膜は、いずれもＳｉＯ_２膜よりも高い熱伝導率を有する膜であればよく、例えば、ＳｉＯＣ膜、Ａｌ_２Ｏ_３膜またはＳｉ_３Ｎ_４膜に炭素などの熱伝導率の高い材料が混合された膜などを用いることができる。

また、本発明は、ＮＭＯＳ若しくはＰＭＯＳまたはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のいずれの半導体装置にも適用することが可能である。

実施の形態１にかかる半導体装置の断面図である。 実施の形態２にかかる半導体装置の断面図である。 実施の形態３にかかる半導体装置の断面図である。 実施の形態４にかかる半導体装置の断面図である。 実施の形態５にかかる半導体装置の断面図である。 実施の形態６にかかる半導体装置の断面図である。 実施の形態７で半導体装置の製造方法を説明する図である。 実施の形態７で半導体装置の製造方法を説明する図である。 実施の形態７で半導体装置の製造方法を説明する図である。 実施の形態７で半導体装置の製造方法を説明する図である。 実施の形態７で半導体装置の製造方法を説明する図である。 実施の形態７で半導体装置の製造方法を説明する図である。 実施の形態７で半導体装置の製造方法を説明する図である。 実施の形態７で半導体装置の製造方法を説明する図である。 実施の形態７で半導体装置の製造方法を説明する図である。

符号の説明

１，２１，３１，５１，７１，９１ シリコン基板
２，２２，３２，５２，７２，９２ 素子分離領域
３，２３，３３，５３，７３，９３ 拡散層領域
４，２４，３４，５４，７４，９４ エクステンション領域
５，２５，３５，５５，７５，９５ ソース・ドレイン領域
６，２８，３８，５８，７８，９８ 金属シリサイド膜
７，２６，３６，５６，７６，９６ ゲート絶縁膜
８，２７，３７，５７，７７，９７ ゲート電極
９，２９，３９，５９，７９，９９ サイドウォール
１０ シリサイドプロテクション膜
１１，２０，４３，６３，８５，８７ チャネル
３０，４２ スペーサ
４０ ＳｉＯＣ膜
４１，８２，８４ ＳｉＯ_２膜
６０ エッチングストッパー膜
６１，８０，８８ 層間絶縁膜
６２，８１，８９ コンタクト
８３ ＳｉＣ膜
９０ 埋め込み酸化膜

Claims (19)

1. 第１導電型の半導体層に形成されたチャネル領域と、
   前記チャネル領域の上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜の上に形成されたゲート電極と、
   前記ゲート電極の側壁部に形成されたサイドウォールと、
   前記ゲート電極の両側の前記半導体層内に、前記チャネル領域を挟んで形成された第２導電型のソース・ドレイン領域と、
   前記ゲート電極上と前記ソース・ドレイン領域上の一部とに、前記ゲート電極および前記サイドウォールを被覆するようにして形成されたシリサイドプロテクション膜と、
   前記シリサイドプロテクション膜が設けられていない前記ソース・ドレイン領域の上に、前記シリサイドプロテクション膜に隣接して形成された金属シリサイド膜とを有し、
   前記シリサイドプロテクション膜はＳｉＣ膜およびＳｉＯＣ膜の少なくとも一方からなることを特徴とする半導体装置。
2. 前記シリサイドプロテクション膜は、前記ＳｉＣ膜と前記ＳｉＯＣ膜とがこの順に形成された積層構造を有していて、該ＳｉＣ膜の膜厚が該ＳｉＯＣ膜の膜厚より厚い請求項１に記載の半導体装置。
3. 第１導電型の半導体層に形成されたチャネル領域と、
   前記チャネル領域の上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜の上に形成されたゲート電極と、
   前記ゲート電極の側壁部に形成されたサイドウォールと、
   前記ゲート電極の両側の前記半導体層内に、前記チャネル領域を挟んで形成された第２導電型のソース・ドレイン領域と、
   前記ゲート電極および前記ソース・ドレイン領域の上に形成された金属シリサイド膜とを有し、
   前記サイドウォールはＳｉＣ膜およびＳｉＯＣ膜のいずれか一方からなることを特徴とする半導体装置。
4. 前記ゲート電極と前記サイドウォールとの間にＳｉＯ_２膜が形成されている請求項３に記載の半導体装置。
5. 第１導電型の半導体層に形成されたチャネル領域と、
   前記チャネル領域の上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜の上に形成されたゲート電極と、
   前記ゲート電極の側壁部に形成されたサイドウォールと、
   前記ゲート電極の両側の前記半導体層内に、前記チャネル領域を挟んで形成された第２導電型のソース・ドレイン領域と、
   前記ゲート電極および前記ソース・ドレイン領域の上に形成された金属シリサイド膜とを有し、
   前記サイドウォールはＳｉＯＣ膜を有するとともに、最外部にＳｉＯ_２膜が形成されていることを特徴とする半導体装置。
6. 前記ゲート電極と前記サイドウォールとの間にＳｉＯ_２膜が形成されている請求項５に記載の半導体装置。
7. 第１導電型の半導体層に形成されたチャネル領域と、
   前記チャネル領域の上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜の上に形成されたゲート電極と、
   前記ゲート電極の側壁部に形成されたサイドウォールと、
   前記ゲート電極の両側の前記半導体層内に、前記チャネル領域を挟んで形成された第２導電型のソース・ドレイン領域と、
   前記ゲート電極および前記ソース・ドレイン領域の上に形成された金属シリサイド膜と、
   前記ゲート電極の上にエッチングストッパー膜を介して形成された層間絶縁膜とを有し、
   前記エッチングストッパー膜はＳｉＯＣ膜であることを特徴とする半導体装置。
8. 第１導電型の半導体層に形成された素子分離領域と、
   前記素子分離領域に挟まれて形成されたチャネル領域と、
   前記チャネル領域の上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜の上に形成されたゲート電極と、
   前記ゲート電極の側壁部に形成されたサイドウォールと、
   前記ゲート電極の両側の前記半導体層内に、前記チャネル領域を挟んで形成された第２導電型のソース・ドレイン領域と、
   前記ゲート電極および前記ソース・ドレイン領域の上に形成された金属シリサイド膜とを有し、
   前記素子分離領域は、ＳｉＣ膜およびＳｉＯＣ膜のいずれか一方を有することを特徴とする半導体装置。
9. 前記素子分離領域は、第１の絶縁膜、第２の絶縁膜および第３の絶縁膜がこの順に形成されてなり、
   前記第１の絶縁膜および前記第３の絶縁膜はＳｉＯ_２膜であって、
   前記第２の絶縁膜は、ＳｉＣ膜およびＳｉＯＣ膜のいずれか一方である請求項８に記載の半導体装置。
10. 第１導電型の半導体層に形成された埋め込み酸化膜と、
    前記埋め込み酸化膜の上に形成されたチャネル領域と、
    前記チャネル領域の上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の上に形成されたゲート電極と、
    前記ゲート電極の側壁部に形成されたサイドウォールと、
    前記ゲート電極の両側の前記半導体層内に、前記チャネル領域を挟んで形成された第２導電型のソース・ドレイン領域と、
    前記ゲート電極および前記ソース・ドレイン領域の上に形成された金属シリサイド膜とを有し、
    前記埋め込み酸化膜はＳｉＯＣ膜であることを特徴とする半導体装置。
11. 前記ＳｉＯＣ膜の膜厚は５０ｎｍ〜５００ｎｍの範囲内である請求項１０に記載の半導体装置。
12. シリコン基板の上に、第１のＳｉＯ_２膜およびＳｉＮ膜をこの順に形成する工程と、
    フォトリソグラフィー法を用いて前記ＳｉＮ膜および前記第１のＳｉＯ_２膜をエッチングし、素子分離領域に対応する部分の前記シリコン基板を露出する工程と、
    露出した前記シリコン基板をエッチングして凹部を形成する工程と、
    前記シリコン基板の表面に第２のＳｉＯ_２膜を形成する工程と、
    前記第２のＳｉＯ_２膜の上に、ＳｉＯ_２膜よりも高い熱伝導率を有する第１の高熱伝導率膜を形成する工程と、
    前記凹部を埋め込むようにして、前記第１の高熱伝導率膜の上に第３のＳｉＯ_２膜を形成する工程と、
    前記ＳｉＮ膜が所定の膜厚に至るまで、前記第３のＳｉＯ_２膜、前記第１の高熱伝導率膜、前記第２のＳｉＯ_２膜および前記ＳｉＮ膜をＣＭＰ法により研磨する工程とを有することを特徴とする半導体装置の製造方法。
13. 前記ＳｉＮ膜を除去する工程と、
    前記シリコン基板にイオン注入して第１導電型の半導体層を形成する工程と、
    前記シリコン基板上の前記第１のＳｉＯ_２膜を除去する工程と、
    前記シリコン基板の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上にゲート電極を形成する工程と、
    前記ゲート電極の側壁部に、ＳｉＯ_２膜よりも高い熱伝導率を有する第２の高熱伝導率膜からなるサイドウォールを形成する工程とをさらに有する請求項１２に記載の半導体装置の製造方法。
14. 前記サイドウォールの形成された前記ゲート電極をマスクとして前記シリコン基板にイオン注入し、第２導電型のソース・ドレイン領域を形成する工程と、
    所定領域にある前記ゲート電極上と前記ソース・ドレイン領域上の一部とに、前記ゲート電極および前記サイドウォールを被覆するようにして、ＳｉＯ_２膜よりも高い熱伝導率を有する第３の高熱伝導率膜からなるシリサイドプロテクション膜を形成する工程と、
    前記シリサイドプロテクション膜が設けられていない前記ゲート電極および前記ソース・ドレイン領域の上に金属シリサイド膜を形成する工程とをさらに有する請求項１３に記載の半導体装置の製造方法。
15. 前記ゲート電極が形成された側の前記シリコン基板の上に、ＳｉＯ_２膜よりも高い熱伝導率を有する第４の高熱伝導率膜からなるエッチングストッパー膜を形成する工程と、
    前記エッチングストッパー膜の上に層間絶縁膜を形成する工程とをさらに有する請求項１４に記載の半導体装置の製造方法。
16. 前記第１の高熱伝導率膜は、ＳｉＣ膜、ＳｉＯＣ膜およびＡｌ_２Ｏ_３膜よりなる群から選ばれるいずれか１の膜である請求項１２〜１５に記載の半導体装置の製造方法。
17. 前記第２の高熱伝導率膜は、ＳｉＣ膜、ＳｉＯＣ膜およびＡｌ_２Ｏ_３膜よりなる群から選ばれるいずれか１の膜である請求項１３〜１６に記載の半導体装置の製造方法。
18. 前記第３の高熱伝導率膜は、ＳｉＣ膜、ＳｉＯＣ膜およびＡｌ_２Ｏ_３膜よりなる群から選ばれるいずれか１の膜である請求項１４〜１７に記載の半導体装置の製造方法。
19. 前記第４の高熱伝導率膜は、ＳｉＣ膜、ＳｉＯＣ膜およびＡｌ_２Ｏ_３膜よりなる群から選ばれるいずれか１の膜である請求項１５〜１８に記載の半導体装置の製造方法。

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