TWI429060B - 半導體裝置及其製造方法 - Google Patents

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Fujio Masuoka
Hiroki Nakamura
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Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法。
本申請係根據2009年8月11日所申請之日本發明專利申請2009-186518號、及2009年12月28日所申請之日本發明專利申請2009-297210號。本說明書中，係參照上述申請之說明書、申請專利範圍、圖式整體並納入者。
半導體裝置中，尤以使用MOS電晶體之積體電路已朝高積體化邁進。隨著半導體積體電路之高積體化，積體電路中所使用之MOS電晶體，其微細化亦進展至奈米(nano)領域。當構成數位電路之基本電路之反相器(inverter)電路之MOS電晶體的微細化進展時，洩漏(leak)電流的抑制會變得困難，而產生熱載子(hot carrier)效應，導致可靠度的降低。此外，由於確保所需電流量的要求，故無法將電路的佔有面積縮小。為了解決此種問題，乃提出一種將源極、閘極、汲極相對於基板呈垂直方向配置，由閘極包圍島狀半導體層之構造之環繞式閘極電晶體(Surrounding Gate Transistor，SGT)，且提出一種使用SGT之CMOS反相器電路(例如S.Watanabe、K.Tsuchida、D.Takashima、Y.Oowaki、A.Nitayama、K.Hieda、H.Takato、K.Sunouchi、F.Horiguchi、K.Ohuchi、F.Masuoka、H.Hara、“A Nobel Circuit Technology with Surrounding Gate Transistors(SGT’s)for Ultra High Density DRAM’s”、IEEE JSSC、 Vol.30、No.9、1995.)。
反相器係由pMOS電晶體與nMOS電晶體所構成。由於電洞之移動度係為電子之移動度的一半，因此在反相器電路中，pMOS電晶體之閘極寬度，需設為nMOS電晶體之閘極寬度的2倍。因此，習知使用SGT之CMOS反相器電路係由2個pMOS SGT與1個nMOS SGT所構成。亦即，習知使用SGT之CMOS反相器電路需有共計為3個島狀半導體。
因此，本發明之目的係提供一種由使用高積體之SGT之CMOS反相器電路所構成之半導體裝置。
本發明之第1態樣之半導體裝置，係發揮作為反相器功能者，其特徵為具有：第1島狀半導體層；第2半導體層；閘極電極，至少一部份配置於前述第1島狀半導體層與前述第2半導體層之間；第1閘極絕緣膜，至少一部份配置於前述第1島狀半導體層與前述閘極電極之間，且與前述第1島狀半導體層周圍之至少一部分接觸，並且與前述閘極電極之一面接觸；第2閘極絕緣膜，配置於前述第2半導體層與前述閘極電極之間，且與前述第2半導體層接觸，並且與前述閘極電極之另一面接觸；第1個第1導電型高濃度半導體層，配置於前述第1 島狀半導體層之上部；第2個第1導電型高濃度半導體層，配置於前述第1島狀半導體層之下部，且具有與前述第1導電型高濃度半導體層相同極性；第1個第2導電型高濃度半導體層，配置於前述第2半導體層之上部，且具有與前述第1導電型高濃度半導體層相反極性；及第2個第2導電型高濃度半導體層，配置於前述第2半導體層之下部，且具有與前述第1導電型高濃度半導體層相反極性。
此時，本發明之半導體裝置亦可為具備第1電晶體與第2電晶體；前述第1電晶體係由以下所構成：前述第1島狀半導體層；前述第1閘極絕緣膜；前述閘極電極；前述第1個第1導電型高濃度半導體層；及前述第2個第1導電型高濃度半導體層；前述第2電晶體係由以下所構成：前述閘極電極；前述第2閘極絕緣膜；前述第2半導體層；前述第1個第2導電型高濃度半導體層；及前述第2個第2導電型高濃度半導體層。
此時，前述第2半導體層亦可為圓弧柱狀半導體層。
此時，前述第2半導體層亦可為矩形柱狀半導體層。
此時，前述第1島狀半導體層亦可為角柱形狀。
此時，前述第2半導體層亦可為圓柱狀半導體層。
此時，本發明之半導體裝置亦可復具備：第3個第1導電型高濃度半導體層，配置於前述第2個第1導電型高濃度半導體層與前述第2個第2導電型高濃度半導體層之下部；第1金屬半導體化合物層，形成於前述第2個第2導電型高濃度半導體層與前述第3個第1導電型高濃度半導體層之側壁之一部分；第2金屬半導體化合物層，形成於前述第1個第1導電型高濃度半導體層之上部；及第3金屬半導體化合物層，形成於前述第1個第2導電型高濃度半導體層之上部。
此時，亦可為，前述第1個第1導電型高濃度半導體層係為第1p+半導體層；前述第2個第1導電型高濃度半導體層係為第2p+半導體層；前述第1個第2導電型高濃度半導體層係為第1n+半導體層；而且前述第2個第2導電型高濃度半導體層係為第2n+半導體層。
此時，本發明之半導體裝置亦可復具備： 第3p+型半導體層，配置於前述第2n+型半導體層與前述第2p+型半導體層之下部；第1金屬半導體化合物層，形成於前述第2n+型半導體層與前述第3p+型半導體層之側壁之一部分；第2金屬半導體化合物層，形成於前述第1n+型半導體層之上部；及第3金屬半導體化合物層，形成於前述第1p+型半導體層之上部。
此時，本發明之半導體裝置亦可設計為：將前述第2半導體層之與第2閘極絕緣膜周圍之一部分接觸之弧的長度設為Wn、及將前述第1島狀半導體層之外圍長度設為Wp時，Wp≒2Wn。
此時，本發明之半導體裝置亦可設計為：將前述第2半導體層之通道(channel)長度設為Ln、及將前述第1島狀半導體層之通道長度設為Lp時，Ln≒Lp。
此時，亦可設計為：前述第1閘極絕緣膜係由將前述第1電晶體形成為加強(enhancement)型之材料所形成；前述第2閘極絕緣膜係由將前述第2電晶體形成為加強型之材料所形成；前述閘極電極係由將前述第1電晶體與前述第2電晶體形成為加強型之材料所形成。
此時，亦可為，前述第1金屬半導體化合物層係為第1金屬矽化合物 層；前述第2金屬半導體化合物層係為第2金屬矽化合物層；而且前述第3金屬半導體化合物層係為第3金屬矽化合物層。
此時，亦可為，前述第1島狀半導體層係為第1島狀矽層；前述第2半導體層係為第2矽層；前述第1n+型半導體層係為第1n+型矽層；前述第2n+型半導體層係為第2n+型矽層；前述第1p+型半導體層係為第1p+型矽層；而且前述第2p+型半導體層係為第2p+型矽層。
此時，亦可為，前述第1島狀矽層係為n型或無摻雜(non-doped)之島狀矽層；前述第2矽層係為p型或無摻雜之矽層。
此時，前述閘極電極亦可至少包含鈦、氮化鈦、鉭、氮化鉭、或鎢之任一種。
此時，前述第1閘極絕緣膜亦可至少包含矽氧氮化膜、矽氮化膜、氧化鉿、氧氮化鉿、或氧化鑭之任一種。
前述第2閘極絕緣膜亦可至少包含矽氧氮化膜、矽氮化膜、氧化鉿、氧氮化鉿、或氧化鑭之任一種。
本發明之第2態樣之半導體裝置之製造方法係一種本發明之半導體裝置之製造方法，包含：在p型或無摻雜之 矽層注入硼，以形成第3p+型矽層之步驟。
此時，本發明之半導體裝置之製造方法亦可復包含：在前述p型或無摻雜之矽層注入磷，以形成已預定形成n型之前述第1島狀矽層的區域之步驟。
此時，本發明之半導體裝置之製造方法亦可復包含：在上述步驟之結果物上形成第1氧化膜，且於該第1氧化膜上形成第1氮化膜，及對該第1氮化膜及該第1氧化膜進行蝕刻，以使該第1氮化膜及該第1氧化膜殘存於已預定形成前述第1島狀矽層之區域之上方的步驟；在上述步驟之結果物上形成第2氧化膜，且對該第2氧化膜進行蝕刻，以使該第2氧化膜於前述第1氮化膜及前述第1氧化膜之側壁殘存成側牆(sidewall)狀之步驟；在上述步驟之結果物上形成第2氮化膜，且對該第2氮化膜進行蝕刻，以使該第2氮化膜於殘存成前述側牆狀之第2氧化膜之側壁殘存成側牆狀之步驟；對殘存成前述側牆狀之第2氮化膜進行蝕刻，以使該第2氮化膜殘存於已預定形成前述第2矽層之區域的上方作為硬遮罩(hard mask)之步驟；及對前述第2氧化膜進行蝕刻，以使該第2氧化膜殘存於已預定形成前述第1電晶體與前述第2電晶體之區域之上方的步驟。
此時，本發明之半導體裝置之製造方法亦可復包含：在上述步驟之結果物，對已預定形成前述p型或無摻雜之矽層及前述第1島狀矽層之區域進行蝕刻，以形成輸出端 子部、前述第1島狀矽層、及前述第2矽層之步驟。
此時，本發明之半導體裝置之製造方法亦可復包含：在上述步驟之結果物，將前述第2氮化膜、及前述第2氧化膜去除之步驟；在上述步驟之結果物上形成第3氮化膜，且對該第3氮化膜進行蝕刻，以於前述第1島狀矽層與前述第2矽層之側壁，分別殘存該第3氮化膜成側牆狀之步驟；在前述第2矽層之上部與下部注入砷，以分別形成第1n+型矽層與第2n+型矽層之步驟；及在前述第1島狀矽層之上部與下部注入硼，以分別形成第1p+型矽層與第2p+型矽層之步驟。
此時，本發明之半導體裝置之製造方法亦可復包含：在上述步驟之結果物上形成第3氧化膜，且予以平坦化，並進行回蝕(etch back)，以使前述第1n+型矽層與前述第1p+型矽層露出之步驟；藉由蝕刻將已預定形成閘極部之區域之前述第3氧化膜去除之步驟；藉由蝕刻，從前述第1島狀矽層之側壁表面、及與該側壁表面相對向之前述第2矽層之側壁表面，將殘存成前述側牆狀之第3氮化膜去除之步驟；在上述步驟之結果物上形成high-K膜，且於該high-K膜上形成金屬膜，又於該金屬膜上形成第4氮化膜之步驟；及對前述第4氮化膜與前述金屬膜進行蝕刻，以形成閘 極墊(gate pad)與前述閘極電極之步驟。
此時，本發明之半導體裝置之製造方法亦可復包含：在上述步驟之結果物上形成第5氮化膜，且對該第5氮化膜進行蝕刻，以使該第5氮化膜殘存成側牆狀之步驟；對前述high-K膜進行蝕刻，以使該high-K膜殘存於前述第1島狀矽層與前述第2矽層之側壁之步驟；對前述第3氧化膜進行蝕刻以將一部分去除之步驟；在上述步驟之結果物上形成第6氮化膜，且對該第6氮化膜進行蝕刻，以使該第6氮化膜殘存成側牆狀之步驟；對前述第3氧化膜進行蝕刻，以使殘存於前述第2矽層之側壁之第3氮化膜露出之步驟；對殘存於前述第2矽層之側壁之第3氮化膜之一部分進行蝕刻，以使前述第2n+型矽層及前述第3p+型矽層之側壁之一部分露出之步驟；及使鎳或鈷之金屬膜成膜於前述第2n+型矽層與前述第3p+型矽層之側壁之一部分、第1n+型矽層之上、及第1p+型矽層之上，且進行熱處理，以使該鎳或鈷之金屬膜及與該金屬膜接觸之矽反應，並將未反應之該鎳或鈷之金屬膜去除，藉以分別在前述第2n+型矽層與前述第3p+型矽層之側壁之一部分形成前述第1金屬矽化合物層與第4金屬矽化合物層、在前述第1n+型矽層之上部形成第2金屬矽化合物層、及在前述第1p+型矽層之上部形成第3金屬矽化合物層之步驟。
此時，本發明之半導體裝置之製造方法亦可復包含： 在上述步驟之結果物上形成第4氧化膜作為層間膜之步驟；在前述第3金屬矽化合物層上、前述第2金屬矽化合物層上、及前述閘極電極上，分別形成第1接觸孔、第2接觸孔、及第3接觸孔之步驟；形成第4接觸孔以使前述第1金屬矽化合物層露出之步驟；使鎢成膜於前述第1至第4接觸孔，以形成接觸部(contact)之步驟；及在上述步驟之結果物上形成輸入端子線、輸出端子線、VDD電源線、VSS電源線之步驟。
依據上述構成之半導體裝置，即可藉由使用可高積體之SGT而進行半導體裝置之微細化。
 (實施形態1)
第1(a)圖係為本發明第1實施形態之具備nMOS電晶體及pMOS電晶體之反相器之平面圖，第1(b)圖係為沿著第1(a)圖之切割線(cut line)X-X’之剖面圖，第1(c)圖係為沿著第1(b)圖之切割線Y-Y’之剖面圖。
以下參照第1(a)圖至第1(c)圖說明第1實施形態之反相器。第1實施形態之反相器係包含pMOS SGT 148與nMOS電晶體149。此時，nMOS電晶體149係以包圍pMOS SGT 148之方式形成。
pMOS SGT 148係具備島狀矽層105。以包圍島狀矽層105周圍之方式形成有第1閘極絕緣膜124A。第1閘極絕緣膜124A係為high-K膜，例如矽氧氮化膜、矽氮化膜、氧化鉿、氧氮化鉿、氧化鑭等。此外，以包圍第1閘極絕緣膜124A周圍之方式形成有閘極電極125。閘極電極125係例如為鈦、氮化鈦、鉭、氮化鉭、或鎢等。此外，分別在島狀矽層105上部形成第1p+型矽層121、及在島狀矽層105下部形成第2p+型矽層120。在本實施形態中，例如，第1p+型矽層121係發揮作為源極擴散層功能，而第2p+型矽層120係發揮作為汲極擴散層功能。此外，島狀矽層105係發揮作為通道(channel)區域功能。在本實施形態中，於動作時，藉由施加電壓於閘極電極125，而於島狀矽層105形成通道。
nMOS電晶體149係具備第2矽層103。nMOS電晶體149係與pMOS SGT 148共有閘極電極125。此外，形成有包圍前述pMOS電晶體之閘極電極125周圍之一部分，而且與第2矽層103接觸之第2閘極絕緣膜124B。第2閘極絕緣膜124B係與第1閘極絕緣膜124A同樣為high-K膜。此外，分別於第2矽層103上部形成有第1n+型矽層117、及在第2矽層103下部形成有第2n+型矽層118。在本實施形態中，例如，第1n+型矽層117係發揮作為源極擴散層功能，而第2n+型矽層118係發揮作為汲極擴散層功能。此外，第2矽層103係發揮作為通道區域功能。在本實施形態中，於動作時，藉由施加電壓於閘極電極125，而於第2矽層103 形成通道。
此外，如上所述，nMOS電晶體149與pMOS SGT 148係共有閘極電極125，且形成為nMOS電晶體149包圍pMOSSGT 148周圍之一部分，藉此而使兩電晶體之間的距離極短。
此外，在第2n+型矽層118與第2p+型矽層120之下部係形成有第3p+型矽層102。
再者，分別在第2n+型矽層118與第3p+型矽層102之側壁之一部分形成有第1金屬矽化合物層133與第4金屬矽化合物層134，及在第1n+型矽層117之上部形成有第2金屬矽化合物層132、在第1p+型矽層之上部形成有第3金屬矽化合物層131。以構成金屬矽化合物之金屬而言，例如，係使用鎳或鈷等。第2n+型矽層118、第3p+型矽層102、第1n+型矽層117、及第1p+型矽層係經介此等金屬矽化合物而連接於後述之接觸部(contact)。藉此，而使閘極、源極、汲極低電阻化。
接觸部142為以連接於閘極電極125之方式形成，且形成有輸入端子線144與該接觸部142連接。此外，接觸部143為以連接於第1金屬矽化合物層133之方式形成，且形成有輸出端子線145與該接觸部143連接。接觸部141為以連接於第2金屬矽化合物層132之方式形成，且形成有VSS電源線147與該接觸部141連接。接觸部140為以連接於第3金屬矽化合物層131之方式形成，且形成有VDD電源線146與該接觸部140連接。
此外，由氧化膜等所構成之層間膜135，係形成於pMOS SGT 148與nMOS電晶體149之周圍。
再者，將第2矽層103之與第2閘極絕緣膜124周圍之一部分接觸之弧之長度設為Wn、及將島狀矽層105之外圍長度設為Wp時，Wp≒2Wn為佳。此時，可將pMOS SGT 148之閘極寬度設為nMOS電晶體149之閘極寬度的二倍。
此外，此時，將第2矽層之通道長度設為Ln、及將島狀矽層之通道長度設為Lp時，Lp≒Ln為佳。
綜上所述，可僅由pMOSSGT 148與nMOS電晶體149來構成反相器電路。
綜上所述，可藉由pMOS SGT 148與nMOS電晶體149來構成反相器電路。
藉由以上構成，本實施形態之反相器係由可高積體之SGT所構成。藉此，藉由使用本反相器即可進行半導體裝置之微細化。
接著參照第2(a)圖至第61(c)圖說明本發明實施形態之用以形成具備SGT之反相器之製造方法之一例。另外，在此等圖式中，對於相同構成要素係賦予相同符號。在第2(a)圖至第61(c)圖中，(a)係顯示平面圖，(b)係顯示X-X’剖面圖，(c)係顯示Y-Y’剖面圖。
如第2(a)至(c)圖所示，在氧化膜101上形成p型或無摻雜之矽層103，且於該矽層103之下部，注入雜質，例如硼，以形成第3p+型矽層102。
如第3(a)至(c)圖所示，將用以形成n型矽層之阻劑 (resist)104形成於p型或無摻雜之矽層103上。矽層103採用無摻雜時，不需要此步驟。
如第4(a)至(c)圖所示，在p型或無摻雜之矽層103之nMOS電晶體形成預定區域，注入雜質，例如磷，以形成n型矽層105。矽層103採用無摻雜時，不需要此步驟。此時，矽層105係為無摻雜之矽層而非n型矽層。
如第5(a)至(c)圖所示，將阻劑104剝離，且進行熱處理。矽層103採用無摻雜時，不需要此步驟。
如第6(a)至(c)圖所示，在上述步驟之結果物上形成氧化膜106，又於該氧化膜106上形成氮化膜107。
如第7(a)至(c)圖所示，在矽層105上方，將用以形成島狀矽層105A之阻劑108形成於氮化膜107上。
如第8(a)至(c)圖所示，對氮化膜107、氧化膜106進行蝕刻，以將未被阻劑108覆蓋之部分去除。
如第9(a)至(c)圖所示，將阻劑108剝離。
如第10(a)至(c)圖所示，在上述步驟之結果物上形成氧化膜109。
如第11(a)至(c)圖所示，對氧化膜109進行蝕刻以將一部分去除，且於氮化膜107、氧化膜106之側壁，殘存成側牆狀以形成氧化膜側牆109A。
如第12(a)至(c)圖所示，在上述步驟之結果物上形成氮化膜110。
如第13(a)至(c)圖所示，對氮化膜110進行蝕刻以將一部分去除，且於氧化膜側牆109A之側壁，殘存成側牆狀 以形成氮化膜側牆110A。
如第14(a)至(c)圖所示，形成用以形成第2矽層之阻劑111。
如第15(a)至(c)圖所示，對氮化膜側牆110A進行蝕刻將一部分去除，形成用以形成第2矽層之氮化膜硬遮罩110B。
如第16(a)至(c)圖所示，對氧化膜側牆109A進行蝕刻以將一部分去除。
如第17(a)至(c)圖所示，將阻劑111剝離。
如第18(a)至(c)圖所示，形成供形成輸出端子501(參照第1圖)用之阻劑112。
如第19(a)至(c)圖所示，對矽層103進行蝕刻以將一部分去除，以形成輸出端子部502(參照第19圖)。
如第20(a)至(c)圖所示，將阻劑112剝離。
如第21(a)至(c)圖所示，對氧化膜109進行蝕刻予以去除。
如第22(a)至(c)圖所示，對矽層103、105進行蝕刻以將一部分去除，且形成島狀矽層105A、及第2矽層103A。
如第23(a)至(c)圖所示，將氮化膜107、氧化膜106剝離。
如第24(a)至(c)圖所示，在上述步驟之結果物表面形成氮化膜113。
如第25(a)至(c)圖所示，對氮化膜113進行蝕刻以將一部分去除，且將於之後的離子注入時用以保護通道之氮 化膜側牆114、115，分別形成於第2矽層103A與島狀矽層105A之側壁。
如第26(a)至(c)圖所示，將供n+型矽層形成用之阻劑116形成於島狀矽層105A之周圍。
如第27(a)至(c)圖所示，在第2矽層103A之上部與下部，注入雜質，例如砷，以分別形成第1n+型矽層117與第2n+型矽層118。
如第28(a)至(c)圖所示，將阻劑116剝離。
如第29(a)至(c)圖所示，在上述步驟之結果物上，除了島狀矽層105A之周圍以外，形成供p+型矽層形成用之阻劑119。
如第30(a)至(c)圖所示，在島狀矽層105A之上部與下部注入雜質，例如硼，以分別形成第1p+型矽層121與第2p+型矽層120。
如第31(a)至(c)圖所示，將阻劑119剝離，且進行熱處理。
如第32(a)至(c)圖所示，在上述步驟之結果物上形成氧化膜122之後予以平坦化，並進行回蝕，使第1n+型矽層117與第1p+型矽層121露出。
如第33(a)至(c)圖所示，形成用以形成閘極部503(參照第42圖)之阻劑123。
如第34(a)至(c)圖所示，對閘極部形成預定區域之氧化膜122進行蝕刻予以去除。
如第35(a)至(c)圖所示，將阻劑123剝離。
如第36(a)至(c)圖所示，對氮化膜114、115進行蝕刻，以從島狀矽層105A之側壁表面、及與該側壁表面相對向之第2矽層103A之側壁表面去除氮化膜114、115。
如第37(a)至(c)圖所示，在上述步驟之結果物表面上形成high-K膜124。high-K膜124係至少包含矽氧氮化膜、矽氮化膜、氧化鉿、氧氮化鉿、氧化鑭之任一種物質。 之後，形成金屬層125。金屬層125係至少包含鈦、氮化鈦、鉭、氮化鉭、鎢之任一種物質。
如第38(a)至(c)圖所示，在上述步驟之結果物上形成氮化膜126。
如第39(a)至(c)圖所示，形成用以形成閘極墊504(參照第42圖)之阻劑127。
如第40(a)至(c)圖所示，對氮化膜126進行蝕刻以將一部分去除。
如第41(a)至(c)圖所示，將阻劑127剝離。
如第42(a)至(c)圖所示，對金屬層125進行蝕刻以將一部分去除，以形成閘極電極125A。
如第43(a)至(c)圖所示，在上述步驟之結果物上形成氮化膜128。
如第44(a)至(c)圖所示，對氮化膜128進行蝕刻以將一部分去除，以形成氮化膜側牆128A。
如第45(a)至(c)圖所示，對上述結果物上面之部分之high-K膜124進行蝕刻予以去除。如此一來，殘存於島狀矽層105A之側壁之high-K膜124之部分即成為第1閘極 絕緣膜124A，而殘存於第2矽層103A之側壁之high-K膜124之部分即成為第2閘極絕緣膜124B。
如第46(a)至(c)圖所示，形成用以蝕刻氧化膜122之阻劑129。
如第47(a)至(c)圖所示，對氧化膜122進行乾蝕刻以將一部分去除。
如第48(a)至(c)圖所示，將阻劑129剝離。
如第49(a)至(c)圖所示，對氧化膜122進行濕蝕刻再將一部分去除。
如第50(a)至(c)圖所示，在上述步驟之結果物上形成氮化膜130。
如第51(a)至(c)圖所示，對氮化膜130進行蝕刻以將一部分去除，以形成氮化膜側牆130A。
如第52(a)至(c)圖所示，對氧化膜122進行乾蝕刻以將一部分去除。
如第53(a)至(c)圖所示，對氧化膜122進行濕蝕刻，以使氮化膜114露出。
如第54(a)至(c)圖所示，對氮化膜側牆130A與氮化膜114之一部分進行蝕刻予以去除，以使第2n+型矽層118及第3p+型矽層102之側壁之一部分露出。
如第55(a)至(c)圖所示，使鎳及鈷等之金屬膜成膜於第2n+型矽層118與第3p+型矽層102之側壁之一部分、第1n+型矽層117之上、及第1p+型矽層121之上，且進行熱處理，使該金屬及與該金屬接觸之矽反應，且將未反應之 金屬膜去除。藉此，分別在第2n+型矽層118與第3p+型矽層102之側壁之一部分形成第1金屬矽化合物層133與第4金屬矽化合物層134，在第1n+型矽層117之上部形成第2金屬矽化合物層132，在第1p+型矽層121之上部形成第3金屬矽化合物層131。
如第56(a)至(c)圖所示，在上述步驟之結果物上形成由氧化膜等所構成之層間膜135。
如第57(a)至(c)圖所示，在第3金屬矽化合物層131上形成接觸孔136。
如第58(a)至(c)圖所示，在第2金屬矽化合物層132上形成接觸孔137，且在閘極電極125上形成接觸孔138。
如第59(a)至(c)圖所示，形成接觸孔139以使第1金屬矽化合物層133露出。
如第60(a)至(c)圖所示，將由鎢等所構成之金屬膜，成膜於接觸孔136、137、138、139內，以形成接觸部140、141、142、143。
如第61(a)至(c)圖所示，在上述步驟之結果物上，形成輸入端子線144、輸出端子線145、VDD電源線146、VSS電源線147。
茲將本發明之半導體裝置之其他實施例之平面圖與剖面構造分別顯示於第62(a)、(b)、(c)圖。第62(a)圖係為平面圖，第62(b)圖係為X-X’剖面圖，第62(c)圖係為Y-Y’剖面圖。
在此實施例中係形成有： 在島狀矽層205之上與至少一部分接觸之第1閘極絕緣膜270；一面與第1閘極絕緣膜270接觸之閘極電極225；與閘極電極225之另一面接觸之第2閘極絕緣膜271；與第2閘極絕緣膜271接觸之第2矽層203；配置於島狀矽層205之上部之第1p+型矽層221；配置於島狀矽層205之下部之第2p+型矽層220；配置於第2矽層203之上部之第1n+型矽層217；配置於第2矽層203之下部之第2n+型矽層218；配置於第2n+型矽層218與第2p+型矽層220之下部之第3p+型矽層202；形成於第2n+型矽層218與第3p+型矽層202之側壁之一部分之第1金屬矽化合物層233、與第4金屬矽化合物層234；形成於第1n+型矽層217之上部之第2金屬矽化合物層232；及形成於第1p+型矽層221之上部之第3金屬矽化合物層231。
以連接於閘極電極225之方式形成接觸部242，以連接於接觸部242之方式形成輸入端子線244。
以連接於第1金屬矽化合物層233之方式形成接觸部243，以連接於接觸部243之方式形成輸出端子線245。
以連接於第2金屬矽化合物層232之方式形成接觸部241，以連接於接觸部241之方式形成VSS電源線247。
以連接於第3金屬矽化合物層231之方式形成接觸部240，以連接於接觸部240之方式形成VDD電源線246。
第63圖至第66圖係顯示本發明之半導體裝置之變形例。在第63圖至第66圖中，係分別於(a)、(b)、(c)顯示平面圖與剖面構造。各圖之(a)係為平面圖，(b)係為X-X’剖面圖，(c)係為Y-Y’剖面圖。
(變形例1)
在此變形例中，如第63(a)圖所示，第2閘極絕緣膜124B係在剖面形狀為圓弧形狀之nMOS電晶體149包圍閘極電極125之範圍內配置於nM0S電晶體149與閘極電極125之間，而第63圖之實施例，在此點係與第1圖之實施例有所不同。如此，閘極絕緣膜亦可僅配置於令nMOS電晶體不與閘極電極接觸之最小限度範圍內。
(變形例2)
在此變形例中，如第64(a)圖所示，nMOS電晶體149之剖面形狀係為矩形，此外，第2閘極絕緣膜124B係在nMOS電晶體149包圍閘極電極125之範圍內配置於nMOS電晶體149與閘極電極125之間。在此各點，第64圖之實施例係與第1圖之實施例有所不同。
(變形例3)
在此變形例中，如第65(a)圖所示，pMOS SGT 148及閘極電極125之剖面形狀係形成為方形而非圓形，此外，第2閘極絕緣膜124B係在nMOS電晶體149之形狀包圍閘極電極125之範圍內配置於nMOS電晶體149與閘極電極 125之間。在此各點，第65圖之實施例係與第1圖之實施例有所不同。另外，pMOS電晶體148及閘極電極125之剖面形狀除上述方形以外，亦可為多角形。
(變形例4)
在此變形例中，在第66圖之實施例中，如第66(a)圖所示，nMOS電晶體149之剖面形狀係為圓形，此外，第2閘極絕緣膜124B係在nMOS電晶體149之形狀包圍閘極電極125之範圍內配置於nMOS電晶體149與閘極電極125之間。在此各點，第66圖之實施例係與第1圖之實施例有所不同。
另外，在以上實施形態中，以使用本發明之SGT之半導體裝置而言，雖已例示了反相器，惟本發明並不以此為限，亦可使用於其他各種半導體裝置。
此外，構件形狀等亦可為任意，其他具體之細部構造等，當然亦可適當變更。
雖已藉由參照一個或一個以上較佳實施形態來說明及例示本申請之本質，惟只要不脫離在此所揭示之該本質，較佳實施形態當然在配置及細部均可作修正。再者，只要不脫離在此所揭示之主題範圍及旨趣，本申請當然均得以包含該所有修正及變更。
101、106、109、122‧‧‧氧化膜
102、202‧‧‧第3p+型矽層
103、105‧‧‧矽層
103A、203‧‧‧第2矽層
104、108、111、112、116、119、123、127、129‧‧‧阻劑
105A、205‧‧‧島狀矽層
107、110、113、126、128、130‧‧‧氮化膜
109A‧‧‧氧化膜側牆
110B‧‧‧氮化膜硬遮罩
110A、114、115‧‧‧氮化膜側牆
117、217‧‧‧第1n+型矽層
118、218‧‧‧第2n+型矽層
120、220‧‧‧第2p+型矽層
121、221‧‧‧第1p+型矽層
124‧‧‧high-K膜
124A、270‧‧‧第1閘極絕緣膜
124B、271‧‧‧第2閘極絕緣膜
125、125A、225‧‧‧閘極電極
128A、130A‧‧‧氮化膜側牆
131、231‧‧‧第3金屬矽化合物層
132、232‧‧‧第2金屬矽化合物層
133、233‧‧‧第1金屬矽化合物層
134、234‧‧‧第4金屬矽化合物層
135‧‧‧層間膜
136、137、138、139‧‧‧接觸部孔
140、141、142、143、240、241、242、243‧‧‧接觸部
144、244‧‧‧輸入端子線
145、245‧‧‧輸出端子線
146、246‧‧‧VDD電源線
147、247‧‧‧VSS電源線
148‧‧‧pMOS SGT
149‧‧‧nMOS電晶體
501‧‧‧輸出端子
502‧‧‧輸出端子部
503‧‧‧閘極部
504‧‧‧閘極墊
第1(a)圖係為本發明第1實施形態之半導體裝置之主要部分之平面圖，第1(b)圖係為第1(a)圖之X-X’線之剖面圖，第1(c)圖係為第1(a)圖之Y-Y’線之剖面圖。
第2(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第2(b)圖係為第2(a)圖之X-X’線之剖面圖，第2(c)圖係為第2(a)圖之Y-Y’線之剖面圖。
第3(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第3(b)圖係為第3(a)圖之X-X’線之剖面圖，第3(c)圖係為第3(a)圖之Y-Y’線之剖面圖。
第4(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第4(b)圖係為第4(a)圖之X-X’線之剖面圖，第4(c)圖係為第4(a)圖之Y-Y’線之剖面圖。
第5(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第5(b)圖係為第5(a)圖之X-X’線之剖面圖，第5(c)圖係為第5(a)圖之Y-Y’線之剖面圖。
第6(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第6(b)圖係為第6(a)圖之X-X’線之剖面圖，第6(c)圖係為第6(a)圖之Y-Y’線之剖面圖。
第7(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第7(b)圖係為第7(a)圖之X-X’線之剖面圖，第7(c)圖係為第7(a)圖之Y-Y’線之剖面圖。
第8(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第8(b)圖係為第8(a)圖之X-X’線之剖面圖，第8(c)圖係為第8(a)圖之Y-Y’線之剖面圖。
第9(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第9(b)圖係為第9(a)圖之X-X’線之剖面圖，第9(c)圖係為第9(a)圖之Y-Y’線之剖面圖。
第10(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第10(b)圖係為第10(a)圖之X-X’線之剖面圖，第10(c)圖係為第10(a)圖之Y-Y’線之剖面圖。
第11(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第11(b)圖係為第11(a)圖之X-X’線之剖面圖，第11(c)圖係為第11(a)圖之Y-Y’線之剖面圖。
第12(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第12(b)圖係為第12(a)圖之X-X’線之剖面圖，第12(c)圖係為第12(a)圖之Y-Y’線之剖面圖。
第13(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第13(b)圖係為第13(a)圖之X-X’線之剖面圖，第13(c)圖係為第13(a)圖之Y-Y’線之剖面圖。
第14(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第14(b)圖係為第14(a)圖之X-X’線之剖面圖，第14(c)圖係為第14(a)圖之Y-Y’線之剖面圖。
第15(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第15(b)圖係為第15(a)圖之X-X’線之剖面圖，第15(c)圖係為第15(a)圖之Y-Y’線之剖面圖。
第16(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第16(b)圖係為第16(a)圖之X-X’線之剖面圖，第16(c)圖係為第16(a)圖之Y-Y’線之剖面圖。
第17(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第17(b)圖係為第17(a)圖之X-X’線之剖面圖，第17(c)圖係為第17(a)圖之Y-Y’線之剖面圖。
第18(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第18(b)圖係為第18(a)圖之X-X’線之剖面圖，第18(c)圖係為第18(a)圖之Y-Y’線之剖面圖。
第19(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第19(b)圖係為第19(a)圖之X-X’線之剖面圖，第19(c)圖係為第19(a)圖之Y-Y’線之剖面圖。
第20(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第20(b)圖係為第20(a)圖之X-X’線之剖面圖，第20(c)圖係為第20(a)圖之Y-Y’線之剖面圖。
第21(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第21(b)圖係為第21(a)圖之X-X’線之剖面圖，第21(c)圖係為第21(a)圖之Y-Y’線之剖面圖。
第22(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第22(b)圖係為第22(a)圖之X-X’線之剖面圖，第22(c)圖係為第22(a)圖之Y-Y’線之剖面圖。
第23(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第23(b)圖係為第23(a)圖之X-X’線之剖面圖，第23(c)圖係為第23(a)圖之Y-Y’線之剖面圖。
第24(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第24(b)圖係為第24(a)圖之X-X’線之剖面圖，第24(c)圖係為第24(a)圖之Y-Y’線之剖面圖。
第25(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第25(b)圖係為第25(a)圖之X-X’線之剖面圖，第25(c)圖係為第25(a)圖之Y-Y’線之剖面圖。
第26(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第26(b)圖係為第26(a)圖之X-X’線之剖面圖，第26(c)圖係為第26(a)圖之Y-Y’線之剖面圖。
第27(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第27(b)圖係為第27(a)圖之X-X’線之剖面圖，第27(c)圖係為第27(a)圖之Y-Y’線之剖面圖。
第28(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第28(b)圖係為第28(a)圖之X-X’線之剖面圖，第28(c)圖係為第28(a)圖之Y-Y’線之剖面圖。
第29(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第29(b)圖係為第29(a)圖之X-X’線之剖面圖，第29(c)圖係為第29(a)圖之Y-Y’線之剖面圖。
第30(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第30(b)圖係為第30(a)圖之X-X’線之剖面圖，第30(c)圖係為第30(a)圖之Y-Y’線之剖面圖。
第31(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第31(b)圖係為第31(a)圖之X-X’線之剖面圖，第31(c)圖係為第31(a)圖之Y-Y’線之剖面圖。
第32(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第32(b)圖係為第32(a)圖之X-X’線之剖面圖，第32(c)圖係為第32(a)圖之Y-Y’線之剖面圖。
第33(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第33(b)圖係為第33(a)圖之X-X’線之剖面圖，第33(c)圖係為第33(a)圖之Y-Y’線之剖面圖。
第34(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第34(b)圖係為第34(a)圖之X-X’線之剖面圖，第34(c)圖係為第34(a)圖之Y-Y’線之剖面圖。
第35(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第35(b)圖係為第35(a)圖之X-X’線之剖面圖，第35(c)圖係為第35(a)圖之Y-Y’線之剖面圖。
第36(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第36(b)圖係為第36(a)圖之X-X’線之剖面圖，第36(c)圖係為第36(a)圖之Y-Y’線之剖面圖。
第37(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第37(b)圖係為第37(a)圖之X-X’線之剖面圖，第37(c)圖係為第37(a)圖之Y-Y’線之剖面圖。
第38(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第38(b)圖係為第38(a)圖之X-X’線之剖面圖，第38(c)圖係為第38(a)圖之Y-Y’線之剖面圖。
第39(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第39(b)圖係為第39(a)圖之X-X’線之剖面圖，第39(c)圖係為第39(a)圖之Y-Y’線之剖面圖。
第40(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第40(b)圖係為第40(a)圖之X-X’線之剖面圖，第40(c)圖係為第40(a)圖之Y-Y’線之剖面圖。
第41(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第41(b)圖係為第41(a)圖之X-X’線之剖面圖，第41(c)圖係為第41(a)圖之Y-Y’線之剖面圖。
第42(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第42(b)圖係為第42(a)圖之X-X’線之剖面圖，第42(c)圖係為第42(a)圖之Y-Y’線之剖面圖。
第43(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第43(b)圖係為第43(a)圖之X-X’線之剖面圖，第43(c)圖係為第43(a)圖之Y-Y’線之剖面圖。
第44(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第44(b)圖係為第44(a)圖之X-X’線之剖面圖，第44(c)圖係為第44(a)圖之Y-Y’線之剖面圖。
第45(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第45(b)圖係為第45(a)圖之X-X’線之剖面圖，第45(c)圖係為第45(a)圖之Y-Y’線之剖面圖。
第46(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第46(b)圖係為第46(a)圖之X-X’線之剖面圖，第46(c)圖係為第46(a)圖之Y-Y’線之剖面圖。
第47(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第47(b)圖係為第47(a)圖之X-X’線之剖面圖，第47(c)圖係為第47(a)圖之Y-Y’線之剖面圖。
第48(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第48(b)圖係為第48(a)圖之X-X’線之剖面圖，第48(c)圖係為第48(a)圖之Y-Y’線之剖面圖。
第49(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第49(b)圖係為第49(a)圖之X-X’線之剖面圖，第49(c)圖係為第49(a)圖之Y-Y’線之剖面圖。
第50(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第50(b)圖係為第50(a)圖之X-X’線之剖面圖，第50(c)圖係為第50(a)圖之Y-Y’線之剖面圖。
第51(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第51(b)圖係為第51(a)圖之X-X’線之剖面圖，第51(c)圖係為第51(a)圖之Y-Y’線之剖面圖。
第52(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第52(b)圖係為第52(a)圖之X-X’線之剖面圖，第52(c)圖係為第52(a)圖之Y-Y’線之剖面圖。
第53(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第53(b)圖係為第53(a)圖之X-X’線之剖面圖，第53(c)圖係為第53(a)圖之Y-Y’線之剖面圖。
第54(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第54(b)圖係為第54(a)圖之X-X’線之剖面圖，第54(c)圖係為第54(a)圖之Y-Y’線之剖面圖。
第55(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第55(b)圖係為第55(a)圖之X-X’線之剖面圖，第55(c)圖係為第55(a)圖之Y-Y’線之剖面圖。
第56(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第56(b)圖係為第56(a)圖之X-X’線之剖面圖，第56(c)圖係為第56(a)圖之Y-Y’線之剖面圖。
第57(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第57(b)圖係為第57(a)圖之X-X’線之剖面圖，第57(c)圖係為第57(a)圖之Y-Y’線之剖面圖。
第58(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第58(b)圖係為第58(a)圖之X-X’線之剖面圖，第58(c)圖係為第58(a)圖之Y-Y’線之剖面圖。
第59(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第59(b)圖係為第59(a)圖之X-X’線之剖面圖，第59(c)圖係為第59(a)圖之Y-Y’線之剖面圖。
第60(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第60(b)圖係為第60(a)圖之X-X’線之剖面圖，第60(c)圖係為第60(a)圖之Y-Y’線之剖面圖。
第61(a)圖係為說明本發明第1實施形態之半導體裝置之製造方法之一例之平面圖，第61(b)圖係為第61(a)圖之X-X’線之剖面圖，第61(c)圖係為第61(a)圖之Y-Y’線之剖面圖。
第62(a)圖係為本發明第2實施形態之半導體裝置之主要部分之平面圖，第62(b)圖係為第62(a)圖之X-X’線之剖面圖，第62(c)圖係為第62(a)圖之Y-Y’線之剖面圖。
第63(a)圖係為本發明第3實施形態之半導體裝置之主要部分之平面圖，第63(b)圖係為第63(a)圖之X-X’線之剖面圖，第63(c)圖係為第63(a)圖之Y-Y’線之剖面圖。
第64(a)圖係為本發明第4實施形態之半導體裝置之主要部分之平面圖，第64(b)圖係為第64(a)圖之X-X’線之剖面圖，第64(c)圖係為第64(a)圖之Y-Y’線之剖面圖。
第65(a)圖係為本發明第5實施形態之半導體裝置之主要部分之平面圖，第65(b)圖係為第65(a)圖之X-X’線之剖面圖，第65(c)圖係為第65(a)圖之Y-Y’線之剖面圖。
第66(a)圖係為本發明第6實施形態之半導體裝置之主要部分之平面圖，第66(b)圖係為第66(a)圖之X-X’線之剖面圖，第66(c)圖係為第66(a)圖之Y-Y’線之剖面圖。
101、122‧‧‧氧化膜
102‧‧‧第3p+型矽層
103‧‧‧矽層
103A‧‧‧第2矽層
105A‧‧‧島狀矽層
114、115‧‧‧氮化膜側牆
117‧‧‧第1n+型矽層
118‧‧‧第2n+型矽層
120‧‧‧第2p+型矽層
121‧‧‧第1p+型矽層
124‧‧‧high-K膜
124A‧‧‧第1閘極絕緣膜
124B‧‧‧第2閘極絕緣膜
125、125A‧‧‧閘極電極
126、128‧‧‧氮化膜
128A‧‧‧氮化膜側牆
131‧‧‧第3金屬矽化合物層
132‧‧‧第2金屬矽化合物層
133‧‧‧第1金屬矽化合物層
134‧‧‧第4金屬矽化合物層
135‧‧‧層間膜
140、141、142、143‧‧‧接觸部
144‧‧‧輸入端子線
145‧‧‧輸出端子線
146‧‧‧VDD電源線
147‧‧‧VSS電源線
148‧‧‧pMOS SGT
149‧‧‧nMOS電晶體

Claims (26)

  1. 一種半導體裝置，係發揮作為反相器功能者，其特徵為具有：第1島狀半導體層；第2半導體層；閘極電極，至少一部份配置於前述第1島狀半導體層與前述第2半導體層之間；第1閘極絕緣膜，至少一部份配置於前述第1島狀半導體層與前述閘極電極之間，且與前述第1島狀半導體層周圍之至少一部分接觸，並且與前述閘極電極之一面接觸；第2閘極絕緣膜，配置於前述第2半導體層與前述閘極電極之間，且與前述第2半導體層接觸，並且與前述閘極電極之另一面接觸；第1個第1導電型高濃度半導體層，配置於前述第1島狀半導體層之上部；第2個第1導電型高濃度半導體層，配置於前述第1島狀半導體層之下部，且具有與前述第1導電型高濃度半導體層相同極性；第1個第2導電型高濃度半導體層，配置於前述第2半導體層之上部，且具有與前述第1導電型高濃度半導體層相反極性；及第2個第2導電型高濃度半導體層，配置於前述第2半導體層之下部，且具有與前述第1導電型高濃度半 導體層相反極性；前述第2個第1導電型高濃度半導體層係與前述第2個第2導電型高濃度半導體層鄰接；從上方觀看時前述第2半導體層的經介前述第2閘極絕緣膜而與前述閘極電極之另一面鄰接的邊的長度，較從上方觀看時前述第1島狀半導體層的經介前述第1閘極絕緣膜而與前述閘極電極之一面鄰接的邊的長度短。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，具備第1電晶體與第2電晶體；前述第1電晶體係由以下所構成：前述第1島狀半導體層；前述第1閘極絕緣膜；前述閘極電極；前述第1個第1導電型高濃度半導體層；及前述第2個第1導電型高濃度半導體層；前述第2電晶體係由以下所構成：前述閘極電極；前述第2閘極絕緣膜；前述第2半導體層；前述第1個第2導電型高濃度半導體層；及前述第2個第2導電型高濃度半導體層。
  3. 如申請專利範圍第2項所述之半導體裝置，其中，前述第2半導體層係為圓弧柱狀半導體層。
  4. 如申請專利範圍第2項所述之半導體裝置，其中，前述第2半導體層係為矩形柱狀半導體層。
  5. 如申請專利範圍第2項所述之半導體裝置，其中，前述第1島狀半導體層係為角柱形狀。
  6. 如申請專利範圍第2項所述之半導體裝置，其中，前述第2半導體層係為圓柱狀半導體層。
  7. 如申請專利範圍第2項所述之半導體裝置，其中，復具備：第3個第1導電型高濃度半導體層，配置於前述第2個第1導電型高濃度半導體層與前述第2個第2導電型高濃度半導體層之下部；第1金屬半導體化合物層，形成於前述第2個第2導電型高濃度半導體層與前述第3個第1導電型高濃度半導體層之側壁之一部分；第2金屬半導體化合物層，形成於前述第1個第1導電型高濃度半導體層之上部；及第3金屬半導體化合物層，形成於前述第1個第2導電型高濃度半導體層之上部。
  8. 如申請專利範圍第2項所述之半導體裝置，其中，前述第1個第1導電型高濃度半導體層係為第1p+半導體層；前述第2個第1導電型高濃度半導體層係為第2p+半導體層；前述第1個第2導電型高濃度半導體層係為第1n+半導體層；而且 前述第2個第2導電型高濃度半導體層係為第2n+半導體層。
  9. 如申請專利範圍第8項所述之半導體裝置，其中，復具備：第3p+型半導體層，配置於前述第2n+型半導體層與前述第2p+型半導體層之下部；第1金屬半導體化合物層，形成於前述第2n+型半導體層與前述第3p+型半導體層之側壁之一部分；第2金屬半導體化合物層，形成於前述第1n+型半導體層之上部；及第3金屬半導體化合物層，形成於前述第1p+型半導體層之上部。
  10. 如申請專利範圍第8項所述之半導體裝置，其中，將前述第2半導體層之與第2閘極絕緣膜周圍之一部分接觸之弧的長度設為Wn、及將前述第1島狀半導體層之外圍長度設為Wp時，Wp=2Wn。
  11. 如申請專利範圍第8項所述之半導體裝置，其中，將前述第2半導體層之通道長度設為Ln、及將前述第1島狀半導體層之通道長度設為Lp時，Ln≒Lp。
  12. 如申請專利範圍第8項所述之半導體裝置，其中，前述第1閘極絕緣膜係由將前述第1電晶體形成為加強型之材料所形成；前述第2閘極絕緣膜係由將前述第2電晶體形成為加強型之材料所形成； 前述閘極電極係由將前述第1電晶體與前述第2電晶體形成為加強型之材料所形成。
  13. 如申請專利範圍第9項所述之半導體裝置，其中，前述第1金屬半導體化合物層係為第1金屬矽化合物層；前述第2金屬半導體化合物層係為第2金屬矽化合物層；而且前述第3金屬半導體化合物層係為第3金屬矽化合物層。
  14. 如申請專利範圍第8項所述之半導體裝置，其中，前述第1島狀半導體層係為第1島狀矽層；前述第2半導體層係為第2矽層；前述第1n+型半導體層係為第1n+型矽層；前述第2n+型半導體層係為第2n+型矽層；前述第1p+型半導體層係為第1p+型矽層；而且前述第2p+型半導體層係為第2p+型矽層。
  15. 如申請專利範圍第14項所述之半導體裝置，其中，前述第1島狀矽層係為n型或無摻雜之島狀矽層；前述第2矽層係為p型或無摻雜之矽層。
  16. 如申請專利範圍第12項所述之半導體裝置，其中，前述閘極電極係至少包含鈦、氮化鈦、鉭、氮化鉭、或鎢之任一種。
  17. 如申請專利範圍第12項所述之半導體裝置，其中，前述第1閘極絕緣膜係至少包含矽氧氮化膜、矽氮 化膜、氧化鉿、氧氮化鉿、或氧化鑭之任一種。
  18. 如申請專利範圍第12項所述之半導體裝置，其中，前述第2閘極絕緣膜係至少包含矽氧氮化膜、矽氮化膜、氧化鉿、氧氮化鉿、或氧化鑭之任一種。
  19. 一種半導體裝置之製造方法，係用以形成以下所述之半導體裝置之製造方法，該半導體裝置的特徵為具有：第1島狀矽層；第2矽層；前述第1島狀矽層係為n型或無摻雜之島狀矽層；前述第2矽層係為p型或無摻雜之矽層；閘極電極，至少一部份配置於前述第1島狀矽層與前述第2矽層之間；第1閘極絕緣膜，至少一部份配置於前述第1島狀矽層與前述閘極電極之間，且與前述第1島狀矽層周圍之至少一部分接觸，並且與前述閘極電極之一面接觸；第2閘極絕緣膜，配置於前述第2矽層與前述閘極電極之間，且與前述第2矽層接觸，並且與前述閘極電極之另一面接觸；第1p+型矽層，配置於前述第1島狀矽層之上部；第2p+型矽層，配置於前述第1島狀矽層之下部，且具有與前述p+型矽層相同極性；第1n+型矽層，配置於前述第2矽層之上部，且具有與前述p+型矽層相反之極性；及 第2n+型矽層，配置於前述第2矽層之下部，且具有與前述p+型矽層相反之極性；前述第2p+型矽層係與前述第2n+型矽層鄰接；從上方觀看時前述第2矽層的經介前述第2閘極絕緣膜而與前述閘極電極之另一面鄰接的邊的長度，較從上方觀看時前述第1島狀矽層的經介前述第1閘極絕緣膜而與前述閘極電極之一面鄰接的邊的長度短；其中，該半導體裝置復具備：第3p+型矽層，配置於前述第2n+型矽層與前述第2p+型矽層之下部；第1金屬半導體化合物層，形成於前述第2n+型矽層與前述第3p+型矽層之側壁之一部分；第2金屬半導體化合物層，形成於前述第1n+型矽層之上部；及第3金屬半導體化合物層，形成於前述第1p+型矽層之上部；前述半導體裝置的製造方法包含：在p型或無摻雜之矽層注入硼，以形成前述第3p+型矽層之步驟。
  20. 如申請專利範圍第19項所述之半導體裝置之製造方法，其中，復包含：在前述p型或無摻雜之矽層注入磷，以形成已預定形成n型之前述第1島狀矽層的區域之步驟。
  21. 如申請專利範圍第19項所述之半導體裝置之製造方法，其中，復包含： 在申請專利範圍第19項所述之步驟之結果物上形成第1氧化膜，且於該第1氧化膜上形成第1氮化膜，且對該第1氮化膜及該第1氧化膜進行蝕刻，以使該第1氮化膜及該第1氧化膜殘存於已預定形成前述第1島狀矽層之區域之上方的步驟；在上述步驟之結果物上形成第2氧化膜，且對該第2氧化膜進行蝕刻，以使該第2氧化膜於前述第1氮化膜及前述第1氧化膜之側壁殘存成側牆狀之步驟；在上述步驟之結果物上形成第2氮化膜，且對該第2氮化膜進行蝕刻，以使該第2氮化膜於殘存成前述側牆狀之第2氧化膜之側壁殘存成側牆狀之步驟；對殘存成前述側牆狀之第2氮化膜進行蝕刻，以使該第2氮化膜殘存於已預定形成前述第2矽層之區域的上方作為硬遮罩之步驟；及對前述第2氧化膜進行蝕刻，以使該第2氧化膜殘存於已預定形成前述第1電晶體與前述第2電晶體之區域之上方的步驟。
  22. 如申請專利範圍第21項所述之半導體裝置之製造方法，其中，復包含：在申請專利範圍第21項所述之步驟之結果物，對已預定形成前述p型或無摻雜之矽層及前述第1島狀矽層之區域進行蝕刻，以形成輸出端子部、前述第1島狀矽層、及前述第2矽層之步驟。
  23. 如申請專利範圍第22項所述之半導體裝置之製造方 法，其中，復包含：在申請專利範圍第22項之步驟之結果物，將前述第2氮化膜、及前述第2氧化膜去除之步驟；在上述步驟之結果物上形成第3氮化膜，且對該第3氮化膜進行蝕刻，以於前述第1島狀矽層與前述第2矽層之側壁，分別使該第3氮化膜殘存成側牆狀之步驟；在前述第2矽層之上部與下部注入砷，以分別形成第1n+型矽層與第2n+型矽層之步驟；及在前述第1島狀矽層之上部與下部注入硼，以分別形成第1p+型矽層與第2p+型矽層之步驟。
  24. 如申請專利範圍第23項所述之半導體裝置之製造方法，其中，復包含：在申請專利範圍第23項所述之步驟之結果物上形成第3氧化膜，且予以平坦化，並進行回蝕，以使前述第1n+型矽層與前述第1p+型矽層露出之步驟；藉由蝕刻將已預定形成閘極部之區域之前述第3氧化膜去除之步驟；藉由蝕刻，從前述第1島狀矽層之側壁表面、及與該側壁表面相對向之前述第2矽層之側壁表面，將殘存成前述側牆狀之第3氮化膜去除之步驟；在上述步驟之結果物上形成high-K膜，且於該high-K膜上形成金屬膜，又於該金屬膜上形成第4氮化膜之步驟；及 對前述第4氮化膜與前述金屬膜進行蝕刻，以形成閘極墊與前述閘極電極之步驟。
  25. 如申請專利範圍第24項所述之半導體裝置之製造方法，其中，復包含：在申請專利範圍第24項所述之步驟之結果物上形成第5氮化膜，且對該第5氮化膜進行蝕刻，以使該第5氮化膜殘存成側牆狀之步驟；對前述high-K膜進行蝕刻，以使該high-K膜殘存於前述第1島狀矽層與前述第2矽層之側壁之步驟；對前述第3氧化膜進行蝕刻以將一部分去除之步驟；在上述步驟之結果物上形成第6氮化膜，且對該第6氮化膜進行蝕刻，以使該第6氮化膜殘存成側牆狀之步驟；對前述第3氧化膜進行蝕刻，以使殘存於前述第2矽層之側壁之第3氮化膜露出之步驟；對殘存於前述第2矽層之側壁之第3氮化膜之一部分進行蝕刻，以使前述第2n+型矽層及前述第3p+型矽層之側壁之一部分露出之步驟；及使鎳或鈷之金屬膜成膜於前述第2n+型矽層與前述第3p+型矽層之側壁之一部分、第1n+型矽層之上、及第1p+型矽層之上，且進行熱處理，以使該鎳或鈷之金屬膜及與該金屬膜接觸之矽反應，並將未反應之該鎳或鈷之金屬膜去除，藉以分別在前述第2n+型矽層與前 述第3p+型矽層之側壁之一部分形成前述第1金屬矽化合物層與第4金屬矽化合物層、在前述第1n+型矽層之上部形成第2金屬矽化合物層、及在前述第1p+型矽層之上部形成第3金屬矽化合物層之步驟。
  26. 如申請專利範圍第25項所述之半導體裝置之製造方法，其中，復包含：在申請專利範圍第25項所述之步驟之結果物上形成第4氧化膜作為層間膜之步驟；在前述第3金屬矽化合物層上、前述第2金屬矽化合物層上、及前述閘極電極上，分別形成第1接觸孔、第2接觸孔、及第3接觸孔之步驟；形成第4接觸孔以使前述第1金屬矽化合物層露出之步驟；使鎢成膜於前述第1至第4接觸孔，以形成接觸部之步驟；及在上述步驟之結果物上形成輸入端子線、輸出端子線、VDD電源線、VSS電源線之步驟。
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