JP2007311694A - 半導体装置 - Google Patents

Abstract

【課題】２５Ｖ耐圧ＭＩＳＦＥＴ、６Ｖ耐圧ＭＩＳＦＥＴおよび１．５Ｖ耐圧ＭＩＳＦＥＴを備えたＬＣＤドライバを縮小化する。
【解決手段】ｎ型ウエル５ｄに形成された６Ｖ耐圧の中耐圧ｐＭＩＳ（Ｑ２ｐ）と、ｐ型ウエル８に形成された６Ｖ耐圧の中耐圧ｎＭＩＳ（Ｑ２ｎ）とから中耐圧ＣＭＩＳが構成されている。中耐圧ｐＭＩＳ（Ｑ２ｐ）、中耐圧ｎＭＩＳ（Ｑ２ｎ）および中耐圧ＣＭＩＳの周囲には、それぞれガードバンド（Ｇ１ｐ）、ガードバンド（Ｇ１ｎ）およびガードバンド（Ｇ２）が設けられている。このガードバンド（Ｇ２）は、その一部がガードバンド（Ｇ１ｐ）の一部と重複している。
【選択図】図２

Description

本発明は、半導体装置およびその製造技術に関し、特に、ＬＣＤ（Liquid Crystal Display：液晶表示装置）ドライバおよびその製造技術に適用して有効な技術に関するものである。

コンパクト化が要求される液晶表示装置において、細長い長方形状のＬＣＤドライバ（コントロールＩＣ）は、液晶表示パネルに隣接して実装され、よりいっそうの縮小化、低消費電力化が要求されている。縮小化においては、特に、ＬＣＤドライバの実装面積を低減するために、液晶表示パネルの側面に沿って配置されるＬＣＤドライバの長辺より、短辺の縮小化が要求されている。この要求に対して、ＬＣＤドライバを構成するＭＩＳＦＥＴなどのデバイスの縮小化、隣接するデバイスを分離するための素子分離領域（アイソレーション）の縮小化および高耐圧化のためのガードバンド（ガードリング）の縮小化などが挙げられる。

ＬＣＤドライバの一例として、特開２００４−１２８１８３号公報（特許文献１）には、液晶表示パネルの画素数に対応したゲート線群、ドレイン線群を構成する多数の線数に対応した電極が設けられるように、平面形状が細長い長方形状のＬＣＤドライバが開示されている。
特開２００４−１２８１８３号公報

例えば３５Ｖ系ＬＣＤドライバは、３５Ｖ以上の高耐圧を有する相補型電界効果トランジスタ（ＣＭＩＳＦＥＴ：Complementary Metal Insulator Semiconductor Field Effect Transistor）、６Ｖ以上の中耐圧を有するＣＭＩＳＦＥＴおよび１．５Ｖ以上の低耐圧を有するＣＭＩＳＦＥＴから構成される。図１２は、３５Ｖ系ＬＣＤドライバを模式的に示す要部断面図である。

図１２に示すように、ＬＣＤドライバ（ＤＲ０）は、高耐圧ｎチャネルＭＩＳＦＥＴ（Ｑ１ｎ）、高耐圧ｐチャネルＭＩＳＦＥＴ（Ｑ１ｐ）、中耐圧ｎチャネルＭＩＳＦＥＴ（Ｑ２ｎ）、中耐圧ｐチャネルＭＩＳＦＥＴ（Ｑ２ｐ）、低耐圧ｎチャネルＭＩＳＦＥＴ（Ｑ３ｎ）および低耐圧ｐチャネルＭＩＳＦＥＴ（Ｑ３ｐ）を有している。

高耐圧ｎチャネルＭＩＳＦＥＴ（以下、「高耐圧ｎＭＩＳ」）（Ｑ１ｎ）は基板１Ｓに形成されたｐ型埋込み層４に設けられている。このｐ型埋込み層４にはｎ型ウエル１０２およびｐ型ウエル１０３が形成されている。このｎ型ウエル１０２の表面にはｎ型半導体領域１７が形成されており、このｎ型半導体領域１７は高耐圧ｎＭＩＳ（Ｑ１ｎ）のソース・ドレインを構成する。また、ｐ型ウエル１０３の表面にはｐ型半導体領域１８が形成されており、このｐ型半導体領域１８は高耐圧ｎＭＩＳ（Ｑ１ｎ）のガードバンド（ガードリング）を構成する。

また、高耐圧ｐチャネルＭＩＳＦＥＴ（以下、「高耐圧ｐＭＩＳ」）（Ｑｐ）は基板１Ｓに形成されたｎ型埋込み層３に設けられている。このｎ型埋込み層３にはｎ型ウエル１０２およびｐ型ウエル１０３が形成されている。このｐ型ウエル１０３の表面にはｐ型半導体領域１８が形成されており、このｐ型半導体領域１８は高耐圧ｐＭＩＳ（Ｑ１ｐ）のソース・ドレインを構成する。また、ｎ型ウエル１０２の表面にはｎ型半導体領域１７が形成されており、このｎ型半導体領域１７は高耐圧ｐＭＩＳ（Ｑ１ｐ）のガードバンド（ガードリング）を構成する。

また、中耐圧ｎチャネルＭＩＳＦＥＴ（以下、「中耐圧ｎＭＩＳ」）（Ｑ２ｎ）および中耐圧ｐチャネルＭＩＳＦＥＴ（以下、「中耐圧ｐＭＩＳ」）（Ｑ２ｐ）は基板１Ｓに形成されたｎ型埋込み層３に設けられている。このｎ型埋込み層３にはｎ型ウエル１０１およびｐ型ウエル８が形成されている。このｎ型ウエル１０１の表面には一対のｐ型半導体領域１８が形成されており、このｐ型半導体領域１８は中耐圧ｎＭＩＳ（Ｑ２ｐ）のソース・ドレインを構成する。また、ｐ型ウエル８の表面には一対のｎ型半導体領域１７が形成されており、このｎ型半導体領域１７は中耐圧ｎＭＩＳ（Ｑ２ｎ）のソース・ドレインを構成する。

また、低耐圧ｎチャネルＭＩＳＦＥＴ（以下、「低耐圧ｎＭＩＳ」）（Ｑ３ｎ）および低耐圧ｐチャネルＭＩＳＦＥＴ（以下、「低耐圧ｐＭＩＳ」）（Ｑ３ｐ）は基板１Ｓに形成されたｎ型埋込み層３に設けられている。このｎ型埋込み層３にはｎ型ウエル１０およびｐ型ウエル９が形成されている。このｎ型ウエル１０の表面には一対のｐ型半導体領域１８が形成されており、このｐ型半導体領域１８は低耐圧ｎＭＩＳ（Ｑ３ｐ）のソース・ドレインを構成する。また、ｐ型ウエル９の表面には一対のｎ型半導体領域１７が形成されており、このｎ型半導体領域１７は低耐圧ｎＭＩＳ（Ｑ３ｎ）のソース・ドレインを構成する。なお、ｐ型埋込み層４に形成されるｎ型ウエル１０２およびｐ型ウエル１０３は、それぞれｎ型埋込み層３に形成されるｎ型ウエル１０２およびｐ型ウエル１０３と同工程で形成される。

ＬＣＤドライバＤＲ０を構成するＭＩＳＦＥＴのソース・ドレインでは、高耐圧、中耐圧および低耐圧のそれぞれの耐圧を確保するため、ｐｎ接合耐圧を構成するｐ型またはｎ型のウエルの不純物濃度が異なり、耐圧が高くなるに従い不純物濃度が低くなるようにしている。

例えば、ｎ型ウエル１０２、ｎ型ウエル１０１およびｎ型ウエル１０の不純物濃度は異なり、ｎ型ウエル１０、ｎ型ウエル１０１およびｎ型ウエル１０２の順で不純物濃度が低くなるように設定されている。また、ｐ型ウエル１０３、ｐ型ウエル８およびｐ型ウエル９の不純物濃度は異なり、ｐ型ウエル９、ｐ型ウエル８およびｐ型ウエル１０３の順で不純物濃度が低くなるように設定されている。

なお、図示しないが、耐圧の異なるＣＭＩＳＦＥＴを同一基板１Ｓ上に形成する場合、低耐圧ＣＭＩＳ、中耐圧ＣＭＩＳに高電圧が印加されるのを防止するために、例えば高耐圧のｎ型ウエル１０２、ｐ型ウエル１０３と同工程で形成されるウエルを、低耐圧ＣＭＩＳ、中耐圧ＣＭＩＳの周囲に設けて基板分離を行う。

このように複数の電源電圧で動作するＭＩＳＦＥＴを備えたＬＣＤドライバにおいては、耐圧に併せて不純物濃度の異なるウエルを設けることは重要であるが、その一方で更なるＬＣＤドライバの縮小化および低消費電力化が要求される。

本発明の目的は、半導体装置、特に、２５Ｖ耐圧ＭＩＳＦＥＴ、６Ｖ耐圧ＭＩＳＦＥＴおよび１．５Ｖ耐圧ＭＩＳＦＥＴを備えたＬＣＤドライバを縮小させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、６Ｖ耐圧ＣＭＩＳＦＥＴの平面横方向の周辺に前記ＣＭＩＳＦＥＴを囲むように形成された第３ガードバンドの一部と、前記ＣＭＩＳＦＥＴのｐチャネルＭＩＳＦＥＴを囲むように形成された第１ガードバンドの一部とが重なり合うものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、半導体装置、特に、２５Ｖ耐圧ＭＩＳＦＥＴ、６Ｖ耐圧ＭＩＳＦＥＴおよび１．５Ｖ耐圧ＭＩＳＦＥＴを備えたＬＣＤドライバを縮小させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本実施の形態による半導体装置の２５Ｖ系ＬＣＤドライバを構成する半導体チップ１Ｃの全体平面図の一例を示している。この半導体チップ１Ｃは、単結晶シリコンからなる細長い長方形状に形成された半導体基板（以下、「基板」と略する）１Ｓを有している。その基板１Ｓの主面には、液晶表示装置（ＬＣＤ：Liquid Crystal Display）を駆動するＬＣＤドライバ（ＤＲ）が形成されている。このＬＣＤドライバ（ＤＲ）は、ＬＣＤのセルアレイの各画素に電圧を供給して液晶分子の向きを制御する機能を有しており、例えばゲート駆動回路、ソース駆動回路、液晶駆動回路、グラフィックＲＡＭ（Random Access Memory）および周辺回路を有している。

半導体チップ１Ｃの外周近傍には、複数の入出力端子２０が半導体チップ１Ｃの外周に沿って所定の間隔毎に配置されている。半導体チップ１Ｃの１つの長辺および２つの短辺近傍には、上記入出力端子２０が千鳥配置されている。この千鳥配置されている複数の入出力端子２０は、主としてゲート出力信号用およびソース出力信号用である。このような千鳥配置により、半導体チップ１Ｃのサイズ増大を抑えつつ、多くの数を必要とするゲート出力信号やソース出力信号用の入出力端子２０を配置することができる。すなわち、チップサイズを縮小化させることができる。一方、半導体チップ１Ｃの他方の長辺近傍に千鳥配置ではなく並んで配置された複数の入出力端子（ボンディングパッド）２０は、デジタル入力信号またはアナログ入力信号用である。なお、入出力端子２０以外の半導体チップ１Ｃ表面は、パッシベーション膜により覆われ、保護されている。

図１には示さないが、ＬＣＤドライバは、３種類の電源電圧（例えば２５Ｖ、６Ｖ、１．５Ｖ）で動作する相補型電界効果トランジスタ（ＣＭＩＳＦＥＴ：Complementary Metal Insulator Semiconductor Field Effect Transistor）を有している。以下の説明では、２５Ｖの電源電圧で動作するＣＭＩＳＦＥＴを「高耐圧ＣＭＩＳ」とし、高耐圧ＣＭＩＳを構成する高耐圧ｎチャネルＭＩＳＦＥＴを「高耐圧ｎＭＩＳ」、高耐圧ｐチャネルＭＩＳＦＥＴを「高耐圧ｐＭＩＳ」と称する。また、５Ｖの電源電圧で動作するＣＭＩＳＦＥＴを「中耐圧ＣＭＩＳ」とし、中耐圧ＣＭＩＳを構成する中耐圧ｎチャネルＭＩＳＦＥＴを「中耐圧ｎＭＩＳ」、中耐圧ｐチャネルＭＩＳＦＥＴを「中耐圧ｐＭＩＳ」と称する。さらに、１．５Ｖの電源電圧で動作するＣＭＩＳＦＥＴを「低耐圧ＣＭＩＳ」とし、低耐圧ＣＭＩＳを構成する低耐圧ｎチャネルＭＩＳＦＥＴを「低耐圧ｎＭＩＳ」、低耐圧ｐチャネルＭＩＳＦＥＴを「低耐圧ｐＭＩＳ」と称する。

図２は、本実施の形態による２５Ｖ系ＬＣＤドライバ（ＤＲ）を模式的に示す要部平面図であり、中耐圧ｎＭＩＳ（Ｑ２ｎ）および中耐圧ｐＭＩＳ（Ｑ２ｐ）が示されている。図３は、図２のＹ−Ｙ線の断面図である。

基板１Ｓの主面には、中耐圧ｐＭＩＳ（Ｑ２ｐ）と中耐圧ｎＭＩＳ（Ｑ２ｎ）とからなる中耐圧ＣＭＩＳが形成されている。基板１Ｓの主面に形成されたｎ型埋込み層３にはｎ型ウエル５ｄ、ｐ型ウエル６ｄおよびｐ型ウエル８が形成されている。このｎ型ウエル５ｄの表面には一対のｐ型半導体領域１８が形成されており、このｐ型半導体領域１８は中耐圧ｎＭＩＳ（Ｑ２ｐ）のソース・ドレインを構成する。また、ｐ型ウエル８の表面には一対のｎ型半導体領域１７が形成されており、このｎ型半導体領域１７は中耐圧ｎＭＩＳ（Ｑ２ｎ）のソース・ドレインを構成する。

また、ｎ型埋込み層３に隣接して形成されたｐ型埋込み層４が、基板１Ｓの主面のｎ型埋込み層３の平面横方向の周辺に中耐圧ＣＭＩＳを囲むように設けられている。このｐ型埋込み層４上には、ｎ型ウエル５ｄと隣接してｐ型ウエル６ｄが形成されている。これらｎ型ウエル５ｄとｐ型ウエル６ｄとの接合耐圧が、中耐圧ＣＭＩＳの耐圧より高い。すなわち、基板１Ｓと中耐圧ＣＭＩＳとを電気的に分離（基板分離）することができる。

中耐圧ｐＭＩＳ（Ｑ２ｐ）の平面横方向の周辺には、その中耐圧ｐＭＩＳ（Ｑ２ｐ）を囲むように形成されたガードバンド（Ｇ１ｐ）が設けられている。また、中耐圧ｎＭＩＳ（Ｑ２ｎ）の平面横方向の周辺に、その中耐圧ｎＭＩＳ（Ｑ２ｎ）を囲むように形成されたガードバンド（Ｇ１ｎ）が設けられている。さらに、中耐圧ＣＭＩＳの平面横方向の周辺に、その中耐圧ＣＭＩＳを囲むように形成されたガードバンド（Ｇ２）が設けられている。ガードバンド（Ｇ１ｎ）およびガードバンド（Ｇ１ｐ）は、それぞれ中耐圧ｎＭＩＳ（Ｑ２ｎ）および中耐圧ｐＭＩＳ（Ｑ２ｐ）のラッチアップ耐性確保、ＥＳＤ耐量確保するために設けられている。また、ガードバンド（Ｇ２）は、基板に高電圧が印加された場合、中耐圧ＣＭＩＳが破壊されないために基板分離として設けられている。

ガードバンド（Ｇ１ｐ）はｎ型ウエル５ｄ上に設けられ、ガードバンド（Ｇ１ｎ）はｐ型ウエル８上に設けられ、さらにガードバンド（Ｇ２）はｎ型ウエル５ｄ上に設けられている。中耐圧ｎＭＩＳと隣接しない側において、ガードバンド（Ｇ１ｐ）のｎ型ウエル５ｄの一部と、ガードバンド（Ｇ２）のｎ型ウエル５ｄの一部とが共用化されている。すなわち、図２の囲み部（Ａ）に示すように、ガードバンド（Ｇ１ｐ）の一部と、ガードバンド（Ｇ２）の一部とが重なり合っている。

ここで、前述した３５Ｖ系ＬＣＤドライバの製造技術を用いて、２５Ｖ系ＬＣＤドライバ（ＤＲ０）を製造した場合について図１２〜図１４を参照して説明する。

ＬＣＤドライバ（ＤＲ０）の中耐圧ｐＭＩＳ（Ｑ２ｐ）の平面横方向の周辺には、その中耐圧ｐＭＩＳ（Ｑ２ｐ）を囲むように形成されたガードバンド（Ｇ１ｐ）が設けられている。また、ＬＣＤドライバ（ＤＲ０）の中耐圧ｎＭＩＳ（Ｑ２ｎ）の平面横方向の周辺に、その中耐圧ｎＭＩＳ（Ｑ２ｎ）を囲むように形成されたガードバンド（Ｇ１ｎ）が設けられている。さらに、中耐圧ＣＭＩＳの平面横方向の周辺に、その中耐圧ＣＭＩＳを囲むように形成されたガードバンド（Ｇ２）が設けられている。このガードバンド（Ｇ１ｐ）はｎ型ウエル１０１上に設けられ、ガードバンド（Ｇ１ｎ）はｐ型ウエル８上に設けられ、さらにガードバンド（Ｇ２）はｎ型ウエル１０２上に設けられている。

前述したように複数の電源電圧で動作するＬＣＤドライバにおいては、耐圧に併せて不純物濃度の異なるウエルを設けることは重要であるため、中耐圧ｐＭＩＳ（Ｑ２ｐ）においても、その特性に合わせてｎ型ウエル（図１３、図１４では、符号１０２）を形成するのが望ましい。しかしながら、２５Ｖ系ＬＣＤドライバにおいては、ｎ型ウエル１０１およびｎ型ウエル１０２の不純物濃度を同程度としても、ｎ型ウエル１０１では中耐圧ｐＭＩＳ（Ｑ２ｐ）の耐圧を確保することができ、またｎ型ウエル１０２でも基板分離することができることが本発明者らの検討により分かった。そこで、本実施の形態では、中耐圧ｐＭＩＳ（Ｑ２ｐ）において、耐圧確保のｎ型ウエルと基板分離のｎ型ウエルを共有化することによって、図１３および図１４に示すＬＣＤドライバ（ＤＲ０）より、寸法（Ｂ）分だけ縮小化することができる。

このように、本実施の形態では、中耐圧ＣＭＩＳの平面横方向の周辺に中耐圧ＣＭＩＳを囲むように形成されたガードバンド（Ｇ２）の一部と、中耐圧ｐＭＩＳ（Ｑ２ｐ）を囲むように形成されたガードバンド（Ｇ１ｐ）の一部とが重なり合うため、高耐圧ＣＭＩＳ、中耐圧ＣＭＩＳおよび低耐圧ＣＭＩＳを備えたＬＣＤドライバ（ＤＲ）を縮小させることができる。

次に、図４〜図１１を参照しながら、本実施の形態によるＬＣＤドライバの製造方法を工程順に説明する。図中の領域（Ａ）は高耐圧ｎＭＩＳを形成する領域、領域（Ｂ）は高耐圧ｐＭＩＳを形成する領域、領域（Ｃ）は中耐圧ｎＭＩＳを形成する領域、領域（Ｄ）は中耐圧ｐＭＩＳを形成する領域、領域（Ｅ）は低耐圧ｎＭＩＳを形成する領域、領域（Ｆ）は低耐圧ｐＭＩＳを形成する領域を示している。なお、製造方法の説明を容易にするために、前述した中耐圧ＣＭＩＳの一部を簡略して示す。

まず、図４に示すように、ｐ型の単結晶シリコン基板からなる基板１Ｓに素子分離溝２を形成する。素子分離溝２を形成するには、例えば窒化シリコン膜をマスクに用いたドライエッチングで基板１Ｓに溝を形成し、基板１Ｓ上にＣＶＤ法で酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜を化学的機械研磨法で除去する。

続いて、図５に示すように、基板１Ｓの一部にリン（Ｐ）をイオン注入し、他部にホウ素（Ｂ）をイオン注入することによって、基板１Ｓの深い領域にｎ型埋込み層３およびｐ型埋込み層４を形成する。

次いで、領域（Ａ、Ｂ、Ｄ）の基板１Ｓの一部にリンをイオン注入し、ｎ型ウエル５ａ、５ｂ、５ｄを同時に形成する。なお、領域（Ａ）の基板１Ｓに形成されたｎ型ウエル５ａは、高耐圧ｎＭＩＳのソース、ドレインとして機能する。

前述した３５Ｖ系技術（図１２、図１４参照）を用いたＬＣＤドライバ（ＤＲ０）では、例えば高耐圧ｐＭＩＳ（Ｑ１ｐ）を構成するｎ型ウエル１０２および中耐圧ｐＭＩＳ（Ｑ２ｐ）を構成するｎ型ウエル１０１は、それぞれの特性を得るために不純物濃度を異なるように、具体的にはｎ型ウエル１０１よりｎ型ウエル１０２の不純物濃度を低くなるように別工程で形成されていた。また、中耐圧ＣＭＩＳを基板分離するためのｎ型ウエル１０２は例えば高耐圧ｐＭＩＳ（Ｑ１ｐ）のｎ型ウエル１０２と同一の不純物濃度となるように同工程で形成されていた。

しかしながら、本発明の実施の形態で示す２５Ｖ系ＬＣＤドライバ（ＤＲ）のように低消費電力化に伴う耐圧低下によって、高耐圧ｐＭＩＳ（Ｑ１ｐ）と中耐圧ｐＭＩＳ（Ｑ２ｐ）のｎ型ウエルを共有化することができる。すなわち、高耐圧ｐＭＩＳ（Ｑ１ｐ）を構成するｎ型ウエル５ｂと中耐圧ｐＭＩＳ（Ｑ２ｐ）を構成するｎ型ウエル５ｄを同工程で形成することができる。

したがって、この高耐圧ｐＭＩＳ（Ｑ１ｐ）のｎ型ウエル５ｂと中耐圧ｐＭＩＳ（Ｑ２ｐ）のｎ型ウエル５ｄの共有化によって、図２、図３に示したように、中耐圧ＣＭＩＳのガードバンド（Ｇ２）の一部と、中耐圧ｐＭＩＳ（Ｑ２ｐ）のガードバンド（Ｇ１ｐ）の一部とを重ね合わせることができ、ＬＣＤドライバを縮小することができることとなる。

続いて、図６に示すように、領域（Ａ、Ｂ）の基板１Ｓの一部にホウ素をイオン注入し、ｐ型ウエル６ａ、６ｂを同時に形成する。なお、領域（Ｂ）の基板１Ｓに形成されたｐ型ウエル６ａは、高耐圧ｐＭＩＳのソース、ドレインとして機能する。

次いで、領域（Ａ、Ｂ）の基板１Ｓの表面にゲート絶縁膜７を形成する。ゲート絶縁膜７を形成するには、まず基板１Ｓを熱酸化してその表面に膜厚１０ｎｍ以下の薄い酸化シリコン膜を形成した後、この酸化シリコン膜の上部にＣＶＤ法によって酸化シリコン膜を堆積する。このとき、熱酸化によって形成した酸化シリコン膜とＣＶＤ法で堆積した酸化シリコン膜とを合わせた膜厚は、６０ｎｍ以上である。その後、フォトレジスト膜をマスクにしてこれらの酸化シリコン膜をパターニングし、領域（Ａ、Ｂ）の基板１Ｓの表面に残す。

次いで、フォトリソグラフィ技術を用いて、領域（Ｃ）のｎ型埋込み層３にホウ素をイオン注入することによって、ｐ型ウエル８を形成する。このイオン注入は、ｐ型ウエル８が適切な不純物濃度分布となるように、例えば３段階に分けて行われる。なお、ｐ型ウエル８を形成するにあたり、イオン注入した後、熱処理により不純物（ホウ素）を拡散することによっても形成することができるが、本実施の形態に示すように段階的にイオン注入をすることによって熱処理を行わずｐ型ウエル８の拡がりを抑制することができる。

次いで、フォトリソグラフィ技術を用いて、領域（Ｃ）のｐ型ウエル８にしきい値電圧調整のための不純物をイオン注入する。また、フォトリソグラフィ技術を用いて、領域（Ｄ）のｎ型ウエル５ｄにしきい値電圧調整のための不純物をイオン注入する。

続いて、図７に示すように、フォトリソグラフィ技術を用いて、領域（Ｅ）のｎ型埋込み層３にホウ素をイオン注入することによって、ｐ型ウエル９を形成する。このイオン注入は、ｐ型ウエル９が適切な不純物濃度分布となるように、例えば３段階に分けて行われる。

次いで、フォトリソグラフィ技術を用いて、領域（Ｅ、Ｆ）のｎ型埋込み層３にリンをイオン注入することによって、ｎ型ウエル１０を形成する。このイオン注入は、ｎ型ウエル１０が適切な不純物濃度分布となるように、例えば２段階に分けて行われる。

次いで、フォトリソグラフィ技術を用いて、領域（Ｅ）のｐ型ウエル９にしきい値電圧調整のための不純物をイオン注入する。また、フォトリソグラフィ技術を用いて、領域（Ｆ）のｎ型ウエル１０にしきい値電圧調整のための不純物をイオン注入する。

続いて、図８に示すように、中耐圧ＭＩＳを形成する領域（Ｃ、Ｄ）に膜厚１２ｎｍの酸化シリコン膜からなるゲート絶縁膜１１を形成し、低耐圧ＭＩＳを形成する領域（Ｅ、Ｆ）に膜厚３ｎｍの酸化シリコン膜からなるゲート絶縁膜１２を形成する。

膜厚の異なる２種類のゲート絶縁膜１１、１２を形成するには、まず基板１Ｓを熱酸化することによって、領域（Ａ〜Ｆ）の基板１Ｓの表面に膜厚９ｎｍ程度の酸化シリコン膜を形成する。次いで、領域（Ｃ、Ｄ）の基板１Ｓの表面をフォトレジスト膜で覆い、他の領域（Ａ、Ｂ、Ｅ、Ｆ）の基板１Ｓの表面に形成された上記酸化シリコン膜をウェットエッチングで除去する。次いで、上記フォトレジスト膜を除去した後、基板１Ｓをもう一度熱酸化することによって、領域（Ａ、Ｂ、Ｅ、Ｆ）の基板１の表面に膜厚３ｎｍの酸化シリコン膜からなるゲート絶縁膜１２を形成する。このとき、領域（Ｃ、Ｄ）の基板１Ｓの表面に残った膜厚９ｎｍ程度の酸化シリコン膜が成長し、膜厚が１２ｎｍのゲート絶縁膜１１となる。

続いて、図９に示すように、領域（Ａ、Ｂ）のゲート絶縁膜７上に高耐圧ＭＩＳのゲート電極１３を形成し、領域（Ｃ、Ｄ）のゲート絶縁膜１１上に中耐圧ＭＩＳＦＥＴのゲート電極１４を形成し、領域（Ｅ、Ｆ）のゲート絶縁膜１２上に低耐圧ＭＩＳＦＥＴのゲート電極１５を形成する。ゲート電極１３、１４、１５を形成するには、基板１上にＣＶＤ法でｎ型多結晶シリコン膜を形成した後、フォトレジスト膜をマスクにしたドライエッチングでｎ型多結晶シリコン膜をパターニングする。

次いで、フォトリソグラフィ技術を用いて、領域（Ｄ）のｎ型ウエル５にホウ素をイオン注入することによって、エクステンション領域となる一対の低濃度半導体領域（図示しない）を形成する。また、フォトリソグラフィ技術を用いて、領域（Ｃ）のｐ型ウエル８にリンをイオン注入することによって、エクステンション領域となる一対の低濃度半導体領域（図示しない）を形成する。また、フォトリソグラフィ技術を用いて、領域（Ｆ）のｎ型ウエル１０にホウ素をイオン注入することによって、エクステンション領域となる一対の低濃度半導体領域（図示しない）を形成する。また、フォトリソグラフィ技術を用いて、領域（Ｅ）のｐ型ウエル９にリンをイオン注入することによって、エクステンション領域となる一対の低濃度半導体領域（図示しない）を形成する。

続いて、図１０に示すように、ゲート電極１３、１４、１５の側壁にサイドウォールスペーサ１６を形成する。サイドウォールスペーサ１６は、基板１Ｓ上にＣＶＤ法で堆積した酸化シリコン膜を異方性エッチングすることによって形成する。

続いて、図１１に示すように、基板１Ｓの一部にリンをイオン注入することによって、領域（Ａ）のｎ型ウエル５ａ、領域（Ｃ）のｐ型ウエル８および領域（Ｅ）のｐ型ウエル９のそれぞれの表面にｎ型の高濃度半導体領域１７を形成する。また、基板１Ｓの他の一部にｐ型不純物（例えばホウ素）をイオン注入することによって、領域（Ｂ）のｐ型ウエル６ｂ、領域（Ｄ）のｎ型ウエル５ｄおよび領域（Ｆ）のｎ型ウエル１０のそれぞれの表面にｐ型の高濃度半導体領域１８を形成する。

ここまでの工程で、領域（Ａ）の基板１Ｓ上に高耐圧ｎＭＩＳ（Ｑ１ｎ）が形成され、領域（Ｂ）の基板１Ｓ上に高耐圧ｐＭＩＳ（Ｑ１ｐ）が形成される。また、領域（Ｃ）の基板１Ｓ上に中耐圧ｎＭＩＳ（Ｑ２ｎ）が形成され、領域（Ｄ）の基板１Ｓ上に中耐圧ｐＭＩＳ（Ｑ２ｐ）が形成される。領域（Ｅ）の基板１Ｓ上に低耐圧ｎＭＩＳ（Ｑ３ｎ）が形成され、領域（Ｆ）の基板１Ｓ上に低耐圧ｐＭＩＳ（Ｑ３ｐ）が形成される。

領域（Ａ）のｎ型ウエル５ａに形成されたｎ型の高濃度半導体領域１７は、高耐圧ｎＭＩＳのソース・ドレインとして機能し、領域（Ｂ）のｐ型ウエル６ｂに形成されたｐ型の高濃度半導体領域１８は、高耐圧ｐＭＩＳのソース・ドレインとして機能する。また、領域（Ｃ）のｐ型ウエル８に形成されたｎ型の高濃度半導体領域１７は、中耐圧ｎＭＩＳのソース・ドレインとして機能し、領域（Ｄ）のｎ型ウエル５ｄに形成されたｐ型の高濃度半導体領域１８は、中耐圧ｐＭＩＳのソース・ドレインとして機能する。また、領域（Ｅ）のｐ型ウエル９に形成されたｎ型の高濃度半導体領域１７は、低耐圧ｎＭＩＳのソース・ドレインとして機能し、領域（Ｆ）のｎ型ウエル１０に形成されたｐ型の高濃度半導体領域１８は、低耐圧ｐＭＩＳのソース・ドレインとして機能する。

その後、図示はしないが、高耐圧ｎＭＩＳ（Ｑ１ｎ）、高耐圧ｐＭＩＳ（Ｑ１ｐ）、中耐圧ｎＭＩＳ（Ｑ２ｎ）、中耐圧ｐＭＩＳ（Ｑ２ｐ）、低耐圧ｎＭＩＳ（Ｑ３ｎ）および低耐圧ｐＭＩＳ（Ｑ３ｐ）のそれぞれのソース・ドレインの表面にシリサイド層を形成する。これらシリサイド層は、例えば、コバルトシリサイド層（ＣｏＳｉ_２）、チタンシリサイド層（ＴｉＳｉ_２）またはニッケルシリサイド層（ＮｉＳｉ_２）等によって形成されている。次いで、基板１Ｓの上部に層間絶縁膜を挟んで複数層の配線を形成するが、それらの図示は省略する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態では、中耐圧ＭＩＳＦＥＴを６Ｖの電源電圧で動作する場合について適用したが、５Ｖの電源電圧で動作する場合にも適用することができる。すなわち、２５Ｖ耐圧ＭＩＳＦＥＴ、５Ｖ耐圧ＭＩＳＦＥＴおよび１．５Ｖ耐圧ＭＩＳＦＥＴを備えたＬＣＤドライバを縮小させることができる。

本発明は、半導体装置を製造する製造業に幅広く利用されるものである。

本発明の実施の形態による半導体装置を模式的に示す全体平面図である。 図１の半導体装置を模式的に示す要部平面図である。 図２のＹ−Ｙ線の半導体装置を模式的に示す断面図である。 本発明の実施の形態による製造工程中の半導体装置を模式的に示す要部断面図である。 図４に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図５に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図６に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図７に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図８に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図９に続く製造工程中の半導体装置を模式的に示す要部断面図である。 図１０に続く製造工程中の半導体装置を模式的に示す要部断面図である。 本発明者らが検討した半導体装置を模式的に示す要部断面図である。 本発明の実施の形態による半導体装置と比較した半導体装置を模式的に示す要部平面図である。 図１３のＹ−Ｙ線の半導体装置の一例を模式的に示す断面図である。

符号の説明

１Ｃ 半導体チップ
１Ｓ 半導体基板（基板）
２ 素子分離溝
３ ｎ型埋込み層
４ ｐ型埋込み層
５ａ、５ｂ、５ｄ ｎ型ウエル
６ａ、６ｂ ｐ型ウエル
７ ゲート絶縁膜
８、９ ｐ型ウエル
１０ ｎ型ウエル
１１、１２ ゲート絶縁膜
１３、１４、１５ ゲート電極
１６ サイドウォールスペーサ
１７ ｎ型半導体領域
１８ ｐ型半導体領域
２０ 入出力端子（ボンディングパッド）
１０１、１０２ ｎ型ウエル
１０３ ｐ型ウエル
ＤＲ、ＤＲ０ ＬＣＤドライバ
Ｇ１ｎ、Ｇ１ｐ、Ｇ２ ガードバンド
Ｑ１ｎ 高耐圧ｎチャネル型ＭＩＳＦＥＴ（高耐圧ｎＭＩＳ）
Ｑ１ｐ 高耐圧ｐチャネル型ＭＩＳＦＥＴ（高耐圧ｐＭＩＳ）
Ｑ２ｎ 中耐圧ｎチャネル型ＭＩＳＦＥＴ（中耐圧ｎＭＩＳ）
Ｑ２ｐ 中耐圧ｐチャネル型ＭＩＳＦＥＴ（中耐圧ｐＭＩＳ）
Ｑ３ｎ 低耐圧ｎチャネル型ＭＩＳＦＥＴ（低耐圧ｎＭＩＳ）
Ｑ３ｐ 低耐圧ｐチャネル型ＭＩＳＦＥＴ（低耐圧ｐＭＩＳ）

Claims (5)

1. 半導体基板と、
   前記半導体基板の主面に形成されたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴからなるＣＭＩＳＦＥＴと、
   前記ｐチャネルＭＩＳＦＥＴの平面横方向の周辺に、前記ｐチャネルＭＩＳＦＥＴを囲むように形成された第１ガードバンドと、
   前記ｎチャネルＭＩＳＦＥＴの平面横方向の周辺に、前記ｎチャネルＭＩＳＦＥＴを囲むように形成された第２ガードバンドと、
   前記ＣＭＩＳＦＥＴの平面横方向の周辺に、前記ＣＭＩＳＦＥＴを囲むように形成された第３ガードバンドとを有する半導体装置であって、
   前記第１ガードバンドの一部と、前記第３ガードバンドの一部とが重なり合っていることを特徴とする半導体装置。
2. 半導体基板と、
   前記半導体基板の主面に形成されたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴからなるＣＭＩＳＦＥＴと、
   前記ｐチャネルＭＩＳＦＥＴの平面横方向の周辺に、前記ｐチャネルＭＩＳＦＥＴを囲むように形成された第１ガードバンドと、
   前記ｎチャネルＭＩＳＦＥＴの平面横方向の周辺に、前記ｎチャネルＭＩＳＦＥＴを囲むように形成された第２ガードバンドと、
   前記ＣＭＩＳＦＥＴの平面横方向の周辺に、前記ＣＭＩＳＦＥＴを囲むように形成された第３ガードバンドとを有する半導体装置であって、
   前記ｐチャネルＭＩＳＦＥＴは、前記半導体基板の主面に形成された第１ｎ型ウエルに設けられており、
   前記第１ガードバンドは、前記半導体基板の主面に形成された第２ｎ型ウエルに設けられており、
   前記ｎチャネルＭＩＳＦＥＴは、前記半導体基板の主面に形成された第１ｐ型ウエルに設けられており、
   前記第２ガードバンドは、前記半導体基板の主面に形成された第２ｐ型ウエルに設けられており、
   前記第３ガードバンドは、前記半導体基板の主面に形成された第３ｎ型ウエルに設けられており、
   前記第１ｎ型ウエル、前記第２ｎ型ウエルおよび前記第３ｎ型ウエルは、同工程で形成されており、
   前記第１ｐ型ウエルおよび前記第２ｐ型ウエルは、同工程で形成されており、
   前記第２ｎ型ウエルの一部と、前記第３ｎ型ウエルの一部とが共用化されていることを特徴とする半導体装置。
3. 前記第２ｎ型ウエルの一部と前記第３ｎ型ウエルの一部において、前記第１ガードバンドの一部と、前記第３ガードバンドの一部とが重なり合って設けられることを特徴とする請求項２記載の半導体装置。
4. 更に、前記半導体基板の主面に形成され、前記第１ｎ型ウエル、前記第２ｎ型ウエル、前記第１ｐ型ウエル、前記第２ｐ型ウエルおよび前記第３ｎ型ウエル下に設けられた第１埋込み層と、
   前記第１埋込み層の平面横方向の周辺に前記ＣＭＩＳＦＥＴを囲むように形成され、前記半導体基板の主面に前記第１埋込み層に隣接して設けられた第２埋込み層と、
   前記第２埋込み層上に形成され、前記第３ｎ型ウエルと隣接して設けられた第３ｐ型ウエルとを有し、
   前記第３ｎ型ウエルと前記第３ｐ型ウエルとの接合耐圧が、前記ＣＭＩＳＦＥＴの耐圧より高いことを特徴とする請求項２記載の半導体装置。
5. 更に、前記半導体基板の主面に、前記第１埋込み層と同工程で形成された第３埋込み層および第４埋込み層と、
   前記第３埋込み層上に形成され、前記ｐチャネルＭＩＳＦＥＴより耐圧の高い高耐圧ｐチャネルＭＩＳＦＥＴと、
   前記第４埋込み層上に形成され、前記ｐチャネルＭＩＳＦＥＴより耐圧の低い低耐圧ｐチャネルＭＩＳＦＥＴとを有し、
   前記高耐圧ｐチャネルＭＩＳＦＥＴの平面横方向の周辺に、前記高耐圧ｐチャネルＭＩＳＦＥＴを囲むように設けられた第４ガードバンドが、前記第１ｎ型ウエル、第２ｎ型ウエルおよび第３ｎ型ウエルと同工程で形成された第４ｎ型ウエル上に設けられ、
   前記低耐圧ｐチャネルＭＩＳＦＥＴのソース・ドレインとなる一対の半導体領域が、前記第１ｎ型ウエル、前記第２ｎ型ウエル、前記第３ｎ型ウエルおよび前記第４ｎ型ウエルより不純物濃度が濃くなるように別工程で形成された第５ｎ型ウエルに設けられることを特徴とする請求項４記載の半導体装置。

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