JP2008085101A - 半導体装置 - Google Patents

Abstract

【課題】膜厚の異なるゲート絶縁膜のトランジスタを備えると共に素子形成領域の周囲にガードリングを設ける構成で、フォトリソグラフィ工程を追加することなく、高濃度の不純物拡散領域の形成とＣＭＰ処理のディッシング対策を行えるようにする。
【解決手段】シリコン基板３のメモリセル領域１のメモリセルトランジスタ形成部分に薄いゲート酸化膜８が形成され、周辺回路領域２の高耐圧を必要とする領域に厚いゲート酸化膜１２、高濃度不純物領域に対応する部分に薄いゲート酸化膜８が形成されている。ガードリング１５部分に厚いゲート酸化膜１２が形成され、ガードリング１６、１７部分に薄いゲート酸化膜８が形成されている。この構成とすることで、ＳＴＩ１４の形成時のディッシング発生を抑制でき、高濃度不純物導入工程では、酸化膜のエッチング処理を省略でき、しかもガードリング１６、１７にも導入できる。
【選択図】図１

Description

本発明は、ゲート絶縁膜の膜厚が異なる複数の領域を有する半導体装置に関する。

例えばＮＡＮＤ型フラッシュメモリなどの半導体装置において、ゲート電極の一部を形成してから素子分離領域を形成するプロセスを採用するものがある。この方式では、まずシリコン基板にゲート絶縁膜、ゲート電極となる多結晶シリコン膜を積層し、さらにＣＭＰ処理のストッパ用としてのシリコン窒化膜などを成膜する。次に、ＳＴＩを形成するためのフォトリソグラフィ処理を実施してフォトレジストをパターニングする。

この後、フォトレジストをマスクとしてＲＩＥ（Reactive Ion Etching）法により、シリコン窒化膜、多結晶シリコン膜、ゲート絶縁膜、シリコン基板をエッチングする。続いて、エッチングにより形成された溝の内部を埋めるように絶縁膜を成膜し、続いてＣＭＰ処理により絶縁膜を平坦化する。このとき、ストッパとして機能するのがシリコン窒化膜である。

ところで、上記のようにＣＭＰ処理をする工程でストッパとして機能するシリコン窒化膜は、メモリセル領域と周辺回路領域とで高さが異なる場合がある。これは、メモリセル領域に形成するゲート絶縁膜の膜厚と周辺回路領域の高耐圧トランジスタに形成するゲート絶縁膜の膜厚とが異なることに起因する。このため、ＣＭＰ処理では、メモリセル領域においてディッシングが発生することがあった。

一方、ＮＡＮＤ型フラッシュメモリにおいては、特許文献１に示すような素子形成領域のウェル領域の周辺部にガードリングを設ける構成が一般的である。そこで、従来では、ディッシング対策として、メモリセル領域のガードリング部に高耐圧系の酸化膜を形成し、ガードリング部の高さをメモリセル領域より高くすることで対応することが考えられていた。

しかしながら、上記の構成では、ゲート電極の加工後に厚いゲート絶縁膜が存在していることになり、この厚いゲート絶縁膜が形成された部分では、低耐圧系の素子の部分と同時に高濃度不純物領域としてＮ＋のイオン注入処理が行えないという不具合があった。

この解決策として、ゲート電極の加工後に厚いゲート絶縁膜を除去する工程を実施することが考えられるが、この場合には、ゲート絶縁膜の全面エッチング処理をすると、メモリセル領域のゲート絶縁膜も同時に除去され、さらにメモリセル領域のゲート絶縁膜は薄いのでシリコン基板までエッチングされることになり、メモリセルトランジスタのショートチャネル特性が劣化してしまう不具合が発生する。

このため、メモリセル領域のゲート絶縁膜がエッチングされないように、フォトリソグラフィ処理工程を追加してメモリセル領域をフォトレジストでカバーすることが考えられる。ところが、これでは製造工程としてフォトリソグラフィ処理工程が１回増えることになり、工数増加が避けられない。
特開２００２−１３４５０６号公報

本発明は上記事情を考慮してなされたもので、その目的は、フォトリソグラフィ工程を追加することなく、高濃度の不純物拡散領域の形成とＣＭＰ処理のディッシング対策を行えるようにした半導体装置およびその製造方法を提供することにある。

本発明の半導体装置は、第１の膜厚のゲート絶縁膜が形成された第１の素子形成領域と、前記第１の膜厚よりも厚い第２の膜厚のゲート絶縁膜が形成された第２の素子形成領域と、前記第１の素子形成領域の周囲に配置形成されるガードリング部とを有する半導体基板と、前記第１の素子形成領域に形成された第１の半導体素子と、前記第２の素子形成領域に形成された第２の半導体素子とを備え、前記ガードリング部は第１および第２のガードリングからなり、前記第１のガードリングは前記半導体基板上に前記第１の膜厚のゲート絶縁膜が形成されると共に前記第１の膜厚のゲート絶縁膜の下に高濃度不純物領域が形成され、前記第２のガードリングは前記半導体基板上に前記第２の膜厚のゲート絶縁膜が形成されているところに特徴を有する。

本発明の半導体装置によれば、第１の膜厚のゲート絶縁膜を備えたトランジスタが形成されている第１の素子形成領域の周囲が第２の膜厚のゲート絶縁膜が形成されたガードリング部により取り囲まれた状態となり、製造工程上でＣＭＰによる平坦化処理で第１の素子形成領域の外周部の素子分離膜のディッシング発生を防止でき、しかも、第２の素子形成領域においては、高濃度不純物拡散領域に対応して第１のゲート絶縁膜が形成されているので、後工程でゲート絶縁膜の剥離などの加工処理を必要とせず、そのままイオン注入などの処理工程を実施することで選択的に不純物を導入することができる。そして、同様にして、ガードリング部にも高濃度不純物を同時に導入することができるので、ディッシング対策が可能な構成でありながら半導体基板とのコンタクトをとることができる。

（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリに適用した場合の第１の実施形態について図１ないし図３を参照して説明する。
図１は要部の断面を模式的に示したものであり、図２の平面図における切断線Ａ−Ａ´で示す部分の断面を示している。図２では第１の素子形成領域としてのメモリセル領域１と第２の素子形成領域としての周辺回路領域２とが部分的に示されている。メモリセル領域１では、メモリセルトランジスタが多数形成されたセルアレイ部（ａ）、ダミーパターンが形成されたセルダミー部（ｂ）が示されている。

また、複数のガードリングが配置されたガードリング部（ｃ）はメモリセル領域１と周辺回路領域２との境界部に配設されている。周辺回路領域２では、高耐圧トランジスタが形成されるＲｏｗデコーダ部（ｄ）およびＲｏｗデコーダダミー部（ｅ）が示されている。周辺回路領域２には、低耐圧トランジスタも形成される。

図１において、半導体基板であるシリコン基板３はｐ型の導電型を有する。シリコン基板３には、ｎ−ウェル（ｎ-ｗｅｌｌ）領域４およびｐ−ウェル（ｐ−ｗｅｌｌ）領域５、６が形成されている。ｐ−ウェル領域５はｎ−ウェル領域４の内部に形成されている。ｐ−ウェル領域６はｎ−ウェル４に隣接する位置に形成されている。

メモリセル領域１のセルアレイ部（ａ）には、メモリセルトランジスタ７が形成されている。このセルアレイ部（ａ）においては、シリコン基板３上に第１の膜厚（薄い膜厚）のゲート絶縁膜である例えば膜厚８ｎｍのゲート酸化膜８が成膜されており、この上にゲート電極９がパターニング形成されている。ゲート電極９は、多結晶シリコン膜とＯＮＯ膜などから構成されている。ゲート電極９の上面には絶縁膜としてＣＶＤによるシリコン酸化膜１０が成膜されている。この絶縁膜としては、シリコン窒化膜を設けることもできる。なお、シリコン基板３のセルアレイ部（ａ）は第１の素子形成領域として設けられるものであり、多数のメモリセルトランジスタ７は、図示しないＳＴＩにより隣接する素子形成領域との間が分離形成されている。

周辺回路領域２のＲｏｗデコーダ部（ｄ）には、ＳＴＩによりシリコン基板３を分離形成した第２の素子形成領域が設けられており、ここには高耐圧トランジスタ１１が形成されている。このＲｏｗデコーダ部（ｄ）においては、シリコン基板３上にゲート酸化膜８より膜厚が厚い第２の膜厚（厚い膜厚）のゲート絶縁膜である例えば膜厚４０ｎｍのゲート酸化膜１２が成膜されており、この上にゲート電極１３がパターニング形成されている。このゲート酸化膜１２は、メモリセル領域１のゲート酸化膜８に対して高電圧でも破壊されない厚さである。ゲート電極１３を覆うように前述のシリコン酸化膜１０が形成されている。また、このＲｏｗデコーダ部を区画するように両側に素子分離領域としてのＳＴＩ１４が形成されている。周辺回路領域２には、図示はしていないが、他にも低耐圧トランジスタなどが形成されている。

ガードリング部（ｃ）には、たとえば３本のガードリング１５、１６、１７が形成されている。ガードリング１５はｐ−ウェル５内に形成されており、このガードリング１５のシリコン基板３上に厚いゲート酸化膜１２が形成され、この上にシリコン酸化膜１０が積層された状態となっている。ｎ−ウェル４に形成されたガードリング１６はｎ−ウェル４内に形成され、このガードリング１６のシリコン基板３上に薄いゲート酸化膜８が形成されている。また、ガードリング１７はｐ−ウェル６に形成され、このガードリング１７のシリコン基板３上に薄いゲート酸化膜８が形成されている。なお、各ガードリング１５〜１７の間にはＳＴＩ１４が形成されている。

ガードリング１６には、シリコン基板３表層にゲート絶縁膜８を介して高濃度不純物領域としてｎ＋拡散層１８が形成されている。ガードリング１７には、シリコン基板３表層にゲート絶縁膜８を介して高濃度不純物領域としてｐ＋拡散層１９が形成されている。これにより、ガードリング１６、１７の形成領域においては後工程でコンタクトが形成され、安定した電位に保持することができるようになる。
セルダミー部（ｂ）およびＲｏｗデコーダダミー部（ｅ）には、シリコン基板３上に厚いゲート酸化膜１２が形成されていると共に、シリコン酸化膜１０が積層形成されている。また、これらもＳＴＩ１４により分離形成されている。

上記した構成では、ガードリング部の３本のガードリング１５〜１７はゲート酸化膜１２、８の上にシリコン酸化膜１０が積層された状態で示されているが、後述するように、加工の途中段階であるゲート電極の加工工程においてはゲート酸化膜１２および８の上部にゲート電極９、１３を形成する際に設ける膜構造と同じ構成である多結晶シリコン膜およびシリコン窒化膜が成膜されている。
上記した図１に示す構成は、電極や配線パターンなどが形成される前の状態を示しており、この後、さらに電極、層間絶縁膜や配線パターンなどを形成することによりＮＡＮＤ型フラッシュメモリが形成される。

次に、上記構成について、製造工程上で得られる利点の特徴的な部分を図３〜図５を参照して説明する。図３はメモリセル領域のメモリセルトランジスタ７および周辺回路領域の高耐圧トランジスタ１１の概略的な形成工程を示している。まず、図３（ａ）に示すように、シリコン基板３のメモリセル領域１には薄いゲート酸化膜８を形成しており、周辺回路領域２には高耐圧が要求される領域に対応して厚いゲート酸化膜１２を、他の部分には薄いゲート酸化膜８を形成している。

この形成工程としては、まず厚いゲート酸化膜１２をシリコン基板３の表面に全面に形成する。次に、フォトリソグラフィ処理により高耐圧が必要な領域の部分を残すようにフォトレジストをパターニングし、厚いゲート酸化膜１２をエッチング処理する。この後、全面に薄いゲート酸化膜８を形成することにより図示の状態を得る。また、このとき、前述したガードリング１５の形成領域には厚いゲート酸化膜１２を形成し、ガードリング１６、１７の形成領域には薄いゲート酸化膜８を形成している。

この後、全面に多結晶シリコン層９ａおよびシリコン窒化膜２０を積層形成する。ＳＴＩ１４の形成領域に対応する部分をフォトリソグラフィ処理によりフォトレジストをパターニングする。続いて、フォトレジストをマスクとしてＲＩＥ（Reactive Ion Etching）法による処理で、シリコン窒化膜２０、多結晶シリコン層９ａ、ゲート酸化膜８、１１をエッチング加工すると共に、これに続けてシリコン基板３を所定深さまでエッチング加工してトレンチを形成する。

この後、図４に示すようにトレンチ内部を埋め込むようにシリコン酸化膜２１を形成する。次に、図５に示すように、シリコン窒化膜２０をストッパとしてＣＭＰ（Chemical Mechanical Polishing）処理を実施して平坦化する。このとき、各部のゲート酸化膜８、１３の膜厚の差によりシリコン酸化膜２１の表面に若干の傾きが生ずることがあるが、メモリセル領域１の薄いゲート酸化膜８が形成された領域の周囲には厚い膜厚のゲート酸化膜１２が形成されたガードリング１５が設けられているので、メモリセル領域１の図示しないＳＴＩおよびメモリセル領域１の周辺部のＳＴＩ１４はディッシングの発生が抑制された平坦な状態に形成されている。

この後、メモリセルトランジスタ７を構成するゲート電極９および高耐圧トランジスタ１１のゲート電極１３を形成する。ゲート電極９は、フローティングゲートとなる多結晶シリコン層９ａにゲート絶縁膜としてのＯＮＯ膜９ｂおよびコントロールゲートとなる多結晶シリコン層９ｃを積層した構成である。ゲート電極１３も同様にして形成されるが、図示のようにゲート絶縁膜となるＯＮＯ膜９ｂは設けていない。

そして、図３（ｃ）に示すように、ゲート電極９、１３をマスクとしてソース／ドレイン領域としてｎ型不純物領域２２、２３を形成した後、フォトリソグラフィ処理により高耐圧トランジスタ１１およびガードリング１６、１７の高濃度不純物領域としてｎ＋領域を形成する部分を開口してフォトレジスト２４をパターニングする。フォトレジスト２４および厚い酸化膜１２をマスクとして薄い酸化膜８を通過する程度のエネルギーでイオン注入を行って不純物を高濃度で導入し、ＬＤＤ（Lightly Doped Drain）構造を形成する。

このようにあらかじめ薄いゲート酸化膜８と厚いゲート酸化膜１２とを必要に応じて作り分けておくことで、後工程での高濃度不純物領域の形成時に不純物をイオン注入する際に厚いゲート酸化膜１２を剥離するエッチング処理をなくすことができる。また、これによって、ゲート酸化膜の選択的エッチング処理のためのフォトリソグラフィ処理もなくすことができる。

また、このとき、ガードリング１５を厚いゲート酸化膜１２で形成しておくことでＳＴＩ１４の形成時にメモリセル領域１でのディッシングの発生を抑制することができ、しかも他のガードリング１６、１７を薄いゲート酸化膜８で形成しておくことで高濃度不純物の導入工程で同時にガードリング１６、１７へのオーミックコンタクトをとる構成を得ることができるので、電気的にも安定した特性を得ることができるようになる。

さらに、上記したようにガードリング部として３本のガードリング１５〜１７を設け、そのひとつのガードリング１５に厚いゲート酸化膜１２を形成し、他のガードリング１６、１７に薄いゲート酸化膜８を形成することで独立した構成としているので、ガードリング１５〜１７の幅寸法を狭くする設計をする場合でも、工程的に余裕を持って実施することができる。

（第２の実施形態）
図６および図７は本発明の第２の実施形態を示すもので、第１の実施形態と異なるところはガードリング部の構成である。すなわち、この実施形態においては、ガードリング部として３本のガードリング１５〜１７に代えて、ガードリング２６〜２８を設ける構成としている。

すなわち、各ガードリング２６〜２８は、図示のように、それぞれに薄いゲート酸化膜８（第１の部分）および厚いゲート酸化膜１２（第２の部分）が幅方向に並べた状態に形成されている。このような構成とすることにより、各ガードリング２６〜２８には、薄いゲート酸化膜８が形成された部分に高濃度不純物領域としてそれぞれｐ＋領域２９、ｎ＋領域３０、ｐ＋領域３１が形成されている。

また、各ガードリング２６〜２８は厚いゲート酸化膜１２を備えているので、ＣＭＰ処理に際してディッシングを防止することができる効果がある。さらに、このように１本のガードリングに薄いゲート酸化膜８および厚いゲート酸化膜１２を備えるので、幅寸法を確保することができる場合には１本で上記特性を兼ね備えた構成を得ることができ、全てのガードリング２６〜２８においてオーミックコンタクトを得ることができる構成となり、安定した電位に保持する構成とすることができる。
なお、上記構成では、各ガードリング２６〜２８は、メモリセル領域１側に厚いゲート酸化膜１２を設ける構成としているが、薄いゲート酸化膜８をメモリセル領域１側に設ける構成とすることもできる。

（第３の実施形態）
図８は本発明の第３の実施形態を示すもので、第２の実施形態と異なるところは、ガードリング部を構成する３本のガードリング２６〜２８に代えて、ガードリング３２〜３４を設ける構成としたところである。この実施形態においては、ガードリング３２〜３４の構成として、薄いゲート酸化膜８（第１の部分）および厚いゲート酸化膜１２（第２の部分）を共に形成しているが、長手方向に沿って交互にパターニングしているところが異なる。

すなわち、図８に示しているように、ガードリング３２〜３４のそれぞれには、長手方向に沿って所定長さで薄いゲート酸化膜８と厚いゲート酸化膜１２が交互にパターニングされた状態に形成されている。これにより、ＳＴＩ１４を形成する際のＣＭＰ処理では、厚いゲート酸化膜１２の部分によりメモリセル領域のディッシング発生を抑制でき、高濃度不純物領域の形成工程では、ゲート酸化膜剥離などの処理を実施することなくイオン注入処理で不純物を薄いゲート酸化膜８の部分を介して導入することができるので、電気的に安定した構成を得ることができるようになる。

（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。

上記実施形態においては、ガードリング部として３本のガードリング１５〜１７などを設ける構成としたが、たとえば厚いゲート酸化膜１２を備えたガードリング１５と薄いゲート酸化膜８を備えたガードリング１６の２本のガードリングで構成することもできる。また、４本以上設ける構成としてもよい。さらには、薄いゲート酸化膜８と厚いゲート酸化膜１２を共に備えるガードリング２６〜２８あるいは３２〜３４を設ける場合には、１本だけ設ける構成としてもよい。

ＮＡＮＤ型フラッシュメモリに適用した場合で説明したが、ＮＯＲ型フラッシュメモリに適用することもできるし、あるいは他のメモリ素子さらには一般的にＳＴＩ構造を採用してゲート酸化膜の膜厚が異なるトランジスタが混在する構成の半導体装置全般に適用することができる。

本発明の第１の実施形態を示す要部の模式的断面図 図１の切断位置を示す平面図 メモリセルトランジスタおよび高耐圧トランジスタの製造工程の各段階で示す模式的断面図 ＣＭＰ処理の前の状態で示す図１相当図 ＣＭＰ処理の後の状態で示す図１相当図 本発明の第２の実施形態を示す図１相当図 図２相当図 本発明の第３の実施形態を示す図２相当図

符号の説明

図面中、１はメモリセル領域、２は周辺回路領域、３はシリコン基板（半導体基板）、７はメモリセルトランジスタ、８は薄いゲート酸化膜（第１の膜厚のゲート絶縁膜）、９はゲート電極、１１は高耐圧トランジスタ、１２は厚いゲート酸化膜（第２の膜厚のゲート絶縁膜）、１３はゲート電極、１４はＳＴＩ（素子分離領域）、１５〜１７はガードリング（ガードリング部）、１８はｎ＋領域（高濃度不純物領域）、１９はｐ＋領域（高濃度不純物領域）、２１はシリコン酸化膜、２６〜２８、３２〜３４はガードリング（ガードリング部）である。

Claims (5)

1. 第１の膜厚のゲート絶縁膜が形成された第１の素子形成領域と、前記第１の膜厚よりも厚い第２の膜厚のゲート絶縁膜が形成された第２の素子形成領域と、前記第１の素子形成領域の周囲に配置形成されるガードリング部とを有する半導体基板と、
   前記第１の素子形成領域に形成された第１の半導体素子と、
   前記第２の素子形成領域に形成された第２の半導体素子とを備え、
   前記ガードリング部は第１および第２のガードリングからなり、前記第１のガードリングは前記半導体基板上に前記第１の膜厚のゲート絶縁膜が形成されると共に前記第１の膜厚のゲート絶縁膜の下に高濃度不純物領域が形成され、前記第２のガードリングは前記半導体基板上に前記第２の膜厚のゲート絶縁膜が形成されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第２のガードリングは、前記第１のガードリングよりも前記第１の素子形成領域の周囲の内側に配設されていることを特徴とする半導体装置。
3. 第１の膜厚のゲート絶縁膜が形成された第１の素子形成領域と、前記第１の膜厚よりも厚い第２の膜厚のゲート絶縁膜が形成された第２の素子形成領域と、前記第１の素子形成領域の周囲に配置形成されるガードリング部とを有する半導体基板と、
   前記第１の素子形成領域に形成された第１の半導体素子と、
   前記第２の素子形成領域に形成された第２の半導体素子とを備え、
   前記ガードリング部は前記第１の膜厚のゲート絶縁膜が形成されると共に前記第１の膜厚のゲート絶縁膜の下に高濃度不純物領域が形成された第１の部分と、前記半導体基板上に前記第２の膜厚のゲート絶縁膜が形成された第２の部分とからなることを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記ガードリング部は、前記第１の部分および第２の部分が幅方向に並んだ状態に配置形成した構成とされていることを特徴とする半導体装置。
5. 請求項３に記載の半導体装置において、
   前記ガードリング部は、前記第１の部分および第２の部分が長手方向に沿って交互に配置した構成とされていることを特徴とする半導体装置。

Images