KR20190054911A - 반도체 구조체 및 그 제조 방법 - Google Patents

반도체 구조체 및 그 제조 방법 Download PDF

Info

Publication number
KR20190054911A
KR20190054911A KR1020180116821A KR20180116821A KR20190054911A KR 20190054911 A KR20190054911 A KR 20190054911A KR 1020180116821 A KR1020180116821 A KR 1020180116821A KR 20180116821 A KR20180116821 A KR 20180116821A KR 20190054911 A KR20190054911 A KR 20190054911A
Authority
KR
South Korea
Prior art keywords
layer
dummy
dummy ring
region
patterned
Prior art date
Application number
KR1020180116821A
Other languages
English (en)
Other versions
KR102167959B1 (ko
Inventor
멩-한 린
웨이-쳉 우
테-신 치우
리-펭 텡
치엔-훙 창
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/022,702 external-priority patent/US11211388B2/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20190054911A publication Critical patent/KR20190054911A/ko
Application granted granted Critical
Publication of KR102167959B1 publication Critical patent/KR102167959B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/60—Peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/765—Making of isolation regions between components by field effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/115—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 기판 및 적어도 하나의 패터닝된 유전체 층을 포함하는 반도체 구조체가 제공된다. 반도체 기판은 반도체 부분, 적어도 하나의 제1 디바이스, 적어도 하나의 제2 디바이스, 및 적어도 하나의 제1 더미 링을 포함한다. 적어도 하나의 제1 디바이스는 반도체 부분에 의해 둘러싸인 제1 영역 상에 배치된다. 적어도 하나의 제2 디바이스 및 적어도 하나의 제1 더미 링은 제2 영역 상에 배치되고, 제2 영역은 제1 영역을 둘러싼다. 적어도 하나의 패터닝된 유전체 층은 반도체 기판을 덮는다.

Description

반도체 구조체 및 그 제조 방법{SEMICONDUCTOR STRUCTURE AND METHOD OF FABRICATING THE SAME}
본 출원은 2017년 11월 14일에 출원된 미국 가출원 제62/586,116호에 대한 우선권 주장 출원이다. 상기 특허 출원은 이로써 이 문서에 참조에 의해 통합되며 본 명세서의 일부가 된다.
비휘발성 메모리(NVM; Non-Volatile Memory) 셀 어레이의 제조는 스마트 카드 및 자동차 어플리케이션들에 대한 고급(advanced) 상보형 금속 산화물 반도체(CMOS; Complementary Metal Oxide Semiconductor) 공정에 통합되었다. 내장형 NVM 셀 어레이의 게이트 높이는 논리 디바이스들과 같은 주변 회로의 게이트 높이보다 일반적으로 더 높다. 내장형 NVM 셀 어레이와 논리 디바이스들 사이의 게이트 높이 차이는 연속적인 화학적 기계적 연마(CMP; Chemical Mechanical Polishing) 공정들 동안에 디싱(dishing) 문제를 야기한다.
반도체 기판 및 적어도 하나의 패터닝된 유전체 층을 포함하는 반도체 구조체가 제공된다. 반도체 기판은 반도체 부분, 적어도 하나의 제1 디바이스, 적어도 하나의 제2 디바이스, 및 적어도 하나의 제1 더미 링을 포함한다. 적어도 하나의 제1 디바이스는 반도체 부분에 의해 둘러싸인 제1 영역 상에 배치된다. 적어도 하나의 제2 디바이스 및 적어도 하나의 제1 더미 링은 제2 영역 상에 배치되고, 제2 영역은 제1 영역을 둘러싼다. 적어도 하나의 패터닝된 유전체 층은 반도체 기판을 덮는다.
본 발명의 양상들은 첨부된 도면들과 함께 읽을 때 이하의 상세한 설명에 의해 가장 잘 이해된다. 업계의 표준 관행에 따라, 여러 피쳐(feature)들은 일정한 비례로 확대(축소)하여 그려지지 않는다는 점에 주의한다. 사실상, 여러 피쳐들의 치수(dimension)들은 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 32는 본 발명의 일부 실시예들에 따라 반도체 구조체를 제조하는 방법을 개략적으로 도시한 단면도들이다.
도 33은 본 발명의 일부 실시예들에 따라 어레이에 배열된 복수의 집적 회로 컴포넌트들을 포함하는 웨이퍼를 개략적으로 도시한 상면도이다.
도 34는 본 발명의 일부 실시예들에 따라 도 33에 도시된 X 부분을 개략적으로 도시한 확대된 상면도이다.
도 35는 본 발명의 일부 대안의 실시예들에 따라 도 33에 도시된 X 부분을 개략적으로 도시한 확대된 상면도이다.
도 36a 및 도 36b는 본 발명의 일부 실시예들에 따라 반도체 구조체를 제조하는 방법을 개략적으로 도시한 단면도들이다.
도 37a 내지 도 37c는 본 발명의 일부 대안의 실시예들에 따라 반도체 구조체를 제조하는 방법을 개략적으로 도시한 단면도들이다.
이하의 개시 내용은 제공되는 대상물의 다양한 피쳐들을 구현하기 위한 많은 다양한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들에 관한 특정한 예시들이 본 발명을 단순화하기 위해 이하에서 기술된다. 이들은 물론 단지 예시들일 뿐이며 제한하려고 의도된 것이 아니다. 예컨대, 이하의 기술 내용에서 제2 피쳐 상에 또는 그 위에 제1 피쳐를 형성하는 것은 제1 피쳐와 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피쳐와 제2 피쳐가 직접 접촉하지 않을 수 있도록 제1 피쳐와 제2 피쳐 사이에 추가 피쳐들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 발명은 여러 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간단함 및 명확함을 위한 것이며 그것 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 지시하지는 않는다.
또한, "아래에", "밑에", "하부의", "위에", "상부의" 등과 같은 공간적으로 상대적인 용어들은 도면들에 도시된 바와 같은 한 요소 또는 피쳐의 또 다른 요소(들) 또는 피쳐(들)에 대한 관계를 설명하기 위한 설명의 편의를 위해 이 문서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 더하여 사용 또는 작동 중인 디바이스의 여러 방향들을 아우르기 위한 것이다. 장치는 다른 방식으로 지향될 수 있으며(90도 회전 또는 다른 지향들) 이 문서에서 사용되는 공간적으로 상대적인 기술어들은 그에 따라 마찬가지로 해석될 수 있다.
도 1 내지 도 32는 본 발명의 일부 실시예들에 따라 반도체 구조체를 제조하는 방법을 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(100)이 제공된다. 예컨대, 반도체 기판(100)은 실리콘 기판 또는 다른 반도체 재료들로 만들어진 기판일 수 있다. 일부 실시예들에서, 반도체 기판(100)은 도 33에 도시된 바와 같은 반도체 웨이퍼(예컨대, 실리콘 웨이퍼 등)일 수 있다. 반도체 기판(100) 상에 패드(pad) 층(102)이 형성되고 패드 층(102) 상에 패터닝된 하드 마스크 층(104)이 형성된다. 예컨대, 패드 층(102)은 실리콘 산화물(SiOx, x>0) 층일 수 있고 패터닝된 하드 마스크 층(104)은 실리콘 질화물(SiNy, y>0) 층일 수 있다. 패드 층(102) 및 패터닝된 하드 마스크 층(104)의 재료들은 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다. 도 1에 도시된 바와 같이, 패터닝된 하드 마스크 층(104)은, 예컨대, 포토리소그래피(photolithography) 및 에칭(etching) 공정에 의해 형성될 수 있고, 패터닝된 하드 마스크 층(104)에 의해 패드 층(102)의 일부분이 노출된다. 패드 층(102)은 패터닝된 하드 마스크 층(104)의 에칭 공정 동안에 에칭 정지 층(etching stop layer)으로서 기능할 수 있다.
도 1 및 도 2를 참조하면, 습식 산화 공정이 수행됨으로써, 패드 층(102)에 의해 덮힌 반도체 기판(100)의 일부분이 산화되고 반도체 기판(100) 상에 습식 산화물 층(102a)이 형성되도록 한다. 습식 산화 공정이 수행된 이후에, 반도체 기판(100)의 리세스(recess)(R1)가 형성되고 리세스(R1) 상에 습식 산화물 층(102a)이 형성된다. 도 1 및 도 2에 도시된 바와 같이, 습식 산화물 층(102a)은 패터닝된 하드 마스크 층(104)에 의해 덮히지 않으며 습식 산화물 층(102a)은 패터닝된 하드 마스크 층(104)에 의해 덮힌 패드 층(102) 보다 더 두껍다. 예컨대, 습식 산화물 층(102a)의 두께는 그 범위가 약 100 옹스트롬(angstrom)에서 약 2000 옹스트롬에 이르며, 반도체 기판(100)의 리세스(R1)의 깊이는 습식 산화물 층(102a)의 두께의 절반 정도(예컨대, 약 50 옹스트롬 내지 약 1000 옹스트롬)이다. 일부 실시예들에서, 습식 산화물 층(102a)의 두께는 약 600 옹스트롬일 수 있고 반도체 기판(100)의 리세스(R1)의 깊이는 습식 산화물 층(102a)의 두께의 절반 정도(예컨대, 약 300 옹스트롬)일 수 있다. 습식 산화물 층(102a)의 두께 및 리세스(R1)의 깊이는 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다.
도 2 및 도 3을 참조하면, 에칭 공정에 의해 습식 산화물 층(102a)이 부분적으로 제거되어 리세스(R1)에 또 다른 패드 층(102b)을 형성한다. 리세스(R1)의 패드 층(102b)은 패터닝된 하드 마스크 층(104)에 의해 덮힌 패드 층(102)에 연결된다. 일부 실시예들에서, 패드 층(102b) 및 패드 층(102)은 두께가 실질적으로 동일할 수 있다(예컨대, 약 10 옹스트롬 내지 약 500 옹스트롬). 패드 층(102b)을 형성하기 위한 에칭 공정 동안에, 패터닝된 하드 마스크 층(104)이 약간 에칭될 수 있으며 패터닝된 하드 마스크 층(104)의 두께 손실은, 예컨대, 약 80 옹스트롬일 수 있다. 상술한 두께 손실과 패드 층(102b) 및 패드 층(102)의 두께는 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다.
도 2 및 도 3에 도시된 바와 같이, 반도체 기판(100)은 두 개의 표면들(S1 및 S2)을 제공할 수 있으며, 여기에서, 표면(S1)과 표면(S2)은 상이한 레벨 높이(level height)에 배치되고 표면(S1)과 표면(S2) 사이의 레벨 높이 차이는 그 범위가, 예컨대, 약 50 옹스트롬에서 약 1000 옹스트롬에 이른다. 상술한 표면(S1)과 표면(S2) 사이의 레벨 높이 차이는 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다.
도 4를 참조하면, 반도체 기판(100)의 표면(S1) 상의 패드 층(102) 위와 반도체 기판(100)의 표면(S2) 상의 패드 층(102b) 위에 하드 마스크 층(106)이 형성된다. 예컨대, 하드 마스크 층(106)은 실리콘 질화물 층일 수 있다. 하드 마스크 층(106)의 재료는 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다.
도 5를 참조하면, 반도체 기판(100) 상에 트렌치 아이솔레이션(isolation) 제조 공정이 수행됨으로써, 반도체 기판(100)에 적어도 하나의 제1 트렌치 아이솔레이션(110a)(예컨대, 적어도 하나의 내측 트렌치 아이솔레이션) 및 적어도 하나의 제2 트렌치 아이솔레이션(110b)(예컨대, 적어도 하나의 외측 트렌치 아이솔레이션)이 형성되도록 할 수 있다. 적어도 하나의 제1 트렌치 아이솔레이션(110a) 및 적어도 하나의 제2 트렌치 아이솔레이션(110b)이 형성된 이후에, 반도체 부분(112)과 반도체 기판(100)의 제1 영역(100A) 및 제2 영역(100B)이 정의된다. 일부 실시예들에서, 제1 영역(100A)은 적어도 하나의 제1 트렌치 아이솔레이션(110a)에 의해 둘러싸인 활성(active) 영역일 수 있고, 제2 영역(100B)은 주변 영역일 수 있다. 예컨대, 도 34 및 도 35에 도시된 바와 같이, 제1 영역(100A)은 제2 영역(100B)에 연결되고, 제2 영역(100B)은 환형(ring-shaped) 주변 영역이며, 제1 영역(100A)은 환형 제2 영역(100B)에 의해 둘러싸여 있다.
일부 실시예들에서, 상술한 트렌치 아이솔레이션 제조 공정은, 패터닝된 하드 마스크 층(106a)을 형성하기 위해 하드 마스크 층(106)을 패터닝하는 단계와, 예컨대, 에칭 공정에 의해 반도체 기판(100)에 복수의 트렌치들을 형성하는 단계와, 트렌치들을 충전하고 패터닝된 하드 마스크 층(106a)을 덮기 위해 유전체 재료를 증착하는 단계와, 도 5에 도시된 바와 같이, 패터닝된 하드 마스크 층(106a)이 노출될 때까지 트렌치들 외부의 유전체 재료를 연마하는 단계(예컨대, CMP 공정)를 포함할 수 있다. 일부 실시예들에서, 제1 트렌치 아이솔레이션(110a) 및 제2 트렌치 아이솔레이션(110b)은, 예컨대, 얕은 트렌치 아이솔레이션(STI; shallow trench isolation) 구조체들일 수 있다. 그러나, 적어도 하나의 제1 트렌치 아이솔레이션(110a) 및 적어도 하나의 제2 트렌치 아이솔레이션(110b)의 제조 공정은 본 출원에서 제한적이지 않다.
도 5에 도시된 바와 같이, 반도체 기판(100)의 반도체 부분(112)은 제1 트렌치 아이솔레이션(110a) 및 제2 트렌치 아이솔레이션(110b)과 접촉하는 환형 구조체일 수 있다. 제1 트렌치 아이솔레이션(110a) 및 제2 트렌치 아이솔레이션(110b)은 반도체 부분(112)을 사이에 두고 맞은 편에 각각 배치될 수 있다. 반도체 부분(112) 및 제1 트렌치 아이솔레이션(110a)은 제1 영역(100A)의 경계 영역(B)에 배치될 수 있다. 다시 말해서, 경계 영역(B)은 반도체 부분(112) 및 제1 트렌치 아이솔레이션(110a)이 배치되는 영역이다. 예컨대, 반도체 부분(112)은 제1 영역(100A)과 제2 영역(100B) 사이의 경계면에 근접하여 있는 한편, 제2 트렌치 아이솔레이션(110b)은 제1 영역(100A)과 제2 영역(100B) 사이의 경계면(도 5에 도시된 점선)에 근접하여 있다. 또한, 제1 트렌치 아이솔레이션(110a), 제2 트렌치 아이솔레이션(110b), 및 패터닝된 하드 마스크 층(106a)의 상단 표면들은 실질적으로 동일한 레벨에 있다.
도 6을 참조하면, 제1 트렌치 아이솔레이션(110a), 제2 트렌치 아이솔레이션(110b), 및 패터닝된 하드 마스크 층(106a)의 상단 표면들 상에 캡(cap) 층이 형성된다. 일부 실시예들에서, 캡 층은 하드 마스크 캡 층(120) 및 하드 마스크 캡 층(120) 상에 형성된 산화물 캡 층(122)을 포함할 수 있다. 하드 마스크 캡 층(120)은 제1 트렌치 아이솔레이션(110a), 제2 트렌치 아이솔레이션(110b), 및 패터닝된 하드 마스크 층(106a)의 상단 표면들 상에 형성된다. 일부 실시예들에서, 산화물 캡 층(122)의 재료는 패터닝된 하드 마스크 층(106a)의 재료와 상이할 수 있고 산화물 캡 층(122)의 재료는 패드 층(102)의 재료와 동일할 수 있다. 예컨대, 하드 마스크 캡 층(120)의 재료는 실리콘 질화물을 포함할 수 있고 산화물 캡 층(122)의 재료는 실리콘 산화물을 포함할 수 있다. 상술한 하드 마스크 캡 층(120) 및 산화물 캡 층(122)의 재료들은 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다.
도 7을 참조하면, 패터닝된 하드 마스크 캡 층(120a) 및 패터닝된 산화물 캡 층(122a)을 포함하는 패터닝된 캡 층을 형성하도록, 하드 마스크 캡 층(120) 및 산화물 캡 층(122)이, 예컨대, 포토리소그래피 및 에칭 공정에 의해 패터닝된다. 패터닝된 하드 마스크 캡 층(120a) 및 패터닝된 산화물 캡 층(122a)은 제2 트렌치 아이솔레이션(110b), 제1 트렌치 아이솔레이션(110a)과 제2 트렌치 아이솔레이션(110b) 사이의 패터닝된 하드 마스크 층(106a), 및 반도체 부분(112)에 근접하여 있는 제1 트렌치 아이솔레이션(110a)의 일부분을 덮는다.
패터닝된 하드 마스크 캡 층(120a) 및 패터닝된 산화물 캡 층(122a)을 마스크로 사용함으로써, 패드 층(102b) 상에 증착된 패터닝된 하드 마스크 층(106a)의 일부분은 패드 층(102b)이 노출될 때까지, 예컨대, 에칭 공정에 의해 제거된다. 일부 실시예들에서, 패터닝된 하드 마스크 층(106a)을 부분적으로 제거하기 위한 에칭 공정 동안에, 패터닝된 산화물 캡 층(122a)의 재료(예컨대, 실리콘 산화물)가 패터닝된 하드 마스크 층(106a) 및 패터닝된 하드 마스크 캡 층(120a)의 재료(예컨대, 실리콘 질화물)와 상이하기 때문에, 패터닝된 하드 마스크 층(106a)이 선택적으로 에칭될 수 있다. 또한, 패터닝된 하드 마스크 층(106a)을 부분적으로 제거하기 위한 에칭 공정 동안에, 패터닝된 산화물 캡 층(122a)의 재료(예컨대, 실리콘 산화물)가 패드 층(102b)의 재료와 동일하기 때문에, 패드 층(102b)은 에칭 정지 층의 역할을 할 수 있다. 상술한 패드 층(102b), 패터닝된 하드 마스크 층(106a), 패터닝된 하드 마스크 캡 층(120a), 및 패터닝된 산화물 캡 층(122a)의 재료들은 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다.
도 7 및 도 8을 참조하면, 패드 층(102b)이 제거되고 반도체 기판(100)의 표면(S2) 상에 유전체 층(126)이 형성된다. 일부 실시예들에서, 유전체 층(126)은 실리콘 산화물 층일 수 있다. 그 후, 패터닝된 산화물 캡 층(122a), 제1 트렌치 아이솔레이션(110a), 및 유전체 층(126) 상에 도전층(124)이 형성된다. 일부 실시예들에서, 도전층(124)은 도핑된 폴리실리콘 층일 수 있다. 예컨대, 도전층(124)은 폴리실리콘 층을 증착하고, 폴리실리콘 층에 도판트(dopant)들을 주입하며, 도핑된 폴리실리콘 층을 어닐링(annealing)하는 것에 의해 형성될 수 있다. 상술한 도전층(124) 및 유전체 층(126)의 재료들은 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다.
도 8 및 도 9를 참조하면, 도전층(124) 상에 연마 공정(예컨대, CMP 공정)이 수행됨으로써, 평탄화된 상단 표면을 가진 도전층(124a)이 형성되도록 한다. 도전층(124a)은 유전체 층(126) 및 제1 트렌치 아이솔레이션(110a)을 덮는다. 도전층(124)의 연마 공정 동안에, 패터닝된 하드 마스크 캡 층(120a)이 노출될 때까지 패터닝된 산화물 캡 층(122a)이 연마된다. 패터닝된 하드 마스크 캡 층(120a)은 도전층(124)의 연마 공정 동안에 연마 정지 층의 역할을 할 수 있다. 도 9에 도시된 바와 같이, 패터닝된 하드 마스크 캡 층(120a) 및 도전층(124a)의 상단 표면들은 실질적으로 동일한 레벨에 있다.
도 9 및 도 10을 참조하면, 도전층(124a)은, 예컨대, 에칭 공정에 의해 더 패터닝됨으로써, 유전체 층(126) 상에 적어도 하나의 도전성 패턴(124b)이 형성되도록 한다. 도전층(124a)의 에칭 공정 동안에, 패터닝된 하드 마스크 캡 층(120a)에 의해 덮히지 않은 제1 트렌치 아이솔레이션(110a)의 일부분이 부분적으로 제거될 수 있다. 도 10에 도시된 바와 같이, 예컨대, 제1 트렌치 아이솔레이션(110a)에 리세스(R2)가 형성되며 리세스(R2)는 도전성 패턴(124b)에 근접하여 있다.
도 10 및 도 11을 참조하면, 도전성 패턴(124b), 제1 트렌치 아이솔레이션(110a), 및 패터닝된 하드 마스크 캡 층(120a)을 덮도록, 유전체 층(128), 도전층(130), 및 하드 마스크 층(132)이 순차적으로 형성된다. 유전체 층(128)은 도전성 패턴(124b), 제1 트렌치 아이솔레이션(110a), 및 패터닝된 하드 마스크 캡 층(120a)을 덮는다. 도전층(130)은 유전체 층(128)을 덮는다. 하드 마스크 층(132)은 도전층(130)을 덮는다. 일부 실시예들에서, 유전체 층(128)은 실리콘 산화물 층일 수 있다. 도전층(130)은 도핑된 폴리실리콘 층일 수 있다. 예컨대, 도전층(130)은 폴리실리콘 층을 증착하고, 폴리실리콘 층에 도판트들을 주입하며, 도핑된 폴리실리콘 층을 어닐링하는 것에 의해 형성될 수 있다. 하드 마스크 층(132)은 실리콘 산화물/실리콘 질화물/실리콘 산화물 스택(stacked) 층일 수 있다. 그러나, 하드 마스크 층(132)의 구성은 제한되지 않는다. 상술한 유전체 층(128), 도전층(130), 및 하드 마스크 층(132)의 재료들은 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다.
도 11 및 도 12를 참조하면, 유전체 층(128), 도전층(130), 및 하드 마스크 층(132)이, 예컨대, 포토리소그래피 및 에칭 공정에 의해 패터닝됨으로써, 패터닝된 유전체 층(128a), 유전체 패턴들(128b), 패터닝된 도전층(130a), 제어 게이트 전극들(130b), 패터닝된 하드 마스크 층(132a), 및 하드 마스크 패턴들(130b)이 형성되도록 한다. 패터닝된 유전체 층(128a), 패터닝된 도전층(130a), 및 패터닝된 하드 마스크 층(132a)이 형성되어 제1 트렌치 아이솔레이션(110a) 및 패터닝된 하드 마스크 캡 층(120a)을 덮는다. 유전체 패턴들(128b), 제어 게이트 전극들(130b), 및 하드 마스크 패턴들(130b)이 형성되어 도전성 패턴(124b)을 부분적으로 덮는다. 유전체 층(128)의 패터닝 공정 동안에, 도전층(130), 하드 마스크 층(132), 및 도전성 패턴(124b)은 약간 과도 에칭(over-etch)될 수 있다.
도 12 및 도 13을 참조하면, 스페이서들(134a 및 134b)이 형성된다. 스페이서(134a)는 패터닝된 유전체 층(128a), 패터닝된 도전층(130a), 및 패터닝된 하드 마스크 층(132a)의 측벽들 상에 형성된다. 스페이서들(134b)은 유전체 패턴들(128b), 제어 게이트 전극들(130b), 및 하드 마스크 패턴들(132b)의 측벽들 상에 형성된다.
스페이서들(134a 및 134b)을 형성한 이후에, 스페이서들(134a 및 134b)에 의해 덮히지 않은 도전성 패턴(124b)의 부분들 및 유전체 층(126)의 부분을 제거하기 위해 패터닝 공정(예컨대, 에칭 공정)이 수행됨으로써, 반도체 기판(100)의 표면(S2) 상에 복수의 플로팅 게이트 전극들(124c) 및 복수의 유전체 패턴들(126a)이 형성되도록 한다. 플로팅 게이트 전극들(124c) 및 유전체 패턴들(126a)은 유전체 패턴들(128b), 제어 게이트 전극들(130b), 및 하드 마스크 패턴들(132b)과 자기정렬(self-align)된다. 도전성 패턴(124b)이 약간 과도 에칭되기 때문에, 각 스페이서(134b)의 하단 부분은 도전성 패턴(124b) 상에서 좌우로 연장될 수 있으며, 스페이서들(134b)의 하단 부분들은 플로팅 게이트 전극들(124c)과 접촉할 수 있다.
도 13 및 도 14를 참조하면, 플로팅 게이트 전극들(124c) 및 유전체 패턴들(126a)을 형성한 이후에, 복수의 스페이서들(136a 및 136b)이 형성된다. 스페이서(136a)는 스페이서(134a) 상에 형성되는 한편, 스페이서들(136b)은 스페이서들(134b) 상에 형성된다. 또한, 스페이서들(136b)은 플로팅 게이트 전극들(124c)의 측벽들 및 유전체 패턴들(126a)의 측벽들을 덮는다. 그 후, 패터닝된 포토레지스트(photoresist) 층(138)이 형성되고 이온 주입 공정이 수행됨으로써, 반도체 기판(100)에 복수의 도핑 영역들(140)(예컨대, 공통 소스 영역들)이 형성되도록 한다. 일부 실시예들에서, 반도체 기판(100)의 도핑 영역들(140)을 어닐링하기 위해 어닐링 공정이 더 수행됨으로써, 주입된 이온 또는 도판트가 확산될 수 있도록 할 수 있다.
도 14 및 도 15를 참조하면, 반도체 기판(100)에 도핑 영역들(140)을 형성한 이후에, 패터닝된 포토레지스트 층(138)의 오프닝(opening)들에 의해 드러난 스페이서들(136b)은, 스페이서들(134b), 플로팅 게이트 전극들(124c)의 측벽들, 및 유전체 패턴들(126a)의 측벽들이 패터닝된 포토레지스트 층(138)의 오프닝들에 의해 노출될때까지 제거된다. 그 후, 패터닝된 포토레지스트 층(138)의 오프닝들에 복수의 유전체 층들(136c)이 형성되어 스페이서들(134b), 플로팅 게이트 전극들(124c)의 측벽들, 및 유전체 패턴들(126a)의 측벽들을 덮고, 복수의 산화물 층들(136b)(예컨대, 공통 소스 산화 층(CSOX; common source oxidation layer)들)이 형성되어 반도체 기판(100)에 형성된 도핑 영역들(140)을 덮는다.
일부 실시예들에서, 패터닝된 포토레지스트 층(138)으로부터 야기되는 오염을 방지하기 위해, 패터닝된 포토레지스트 층(138)은 유전체 층들(136c) 및 산화물 층들(136d)을 형성하기 이전에 제거된다. 일부 실시예들에서, 패터닝된 포토레지스트 층(138)은, 예컨대, 애싱(ashing) 공정 또는 다른 적절한 공정들에 의해 제거될 수 있다.
도 16 및 도 17을 참조하면, 반도체 기판(100) 상에 게이트 유전체 층(미도시) 및 도전층(142)이 순차적으로 형성된다. 일부 실시예들에서, 도전층(142)은 도핑된 폴리실리콘 층일 수 있다. 예컨대, 도전층(142)은 폴리실리콘 층을 증착하고, 폴리실리콘 층에 도판트들을 주입하며, 도핑된 폴리실리콘 층을 어닐링하는 것에 의해 형성될 수 있다. 상술한 도전층(142)의 재료는 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다. 그 후 도전층(142) 상에 연마 공정(예컨대, CMP 공정) 및 에칭 백(etching back) 공정이 순차적으로 수행됨으로써, 평탄화된 상단 표면들을 가진 복수의 도전성 패턴들(142a)이 형성되도록 한다. 일부 실시예들에서, 도전층(142)은 패터닝된 하드 마스크 층(132a)이 노출될 때까지 연마될 수 있으며 연마된 도전층(142)은 도전성 패턴들(142a)을 형성하기 위해 에칭 백될 수 있다.
도 17 및 도 18을 참조하면, 도전성 패턴들(142a)이 형성된 이후에, 스페이서들(136a), 스페이서들(136b), 및 유전체 층들(136c)을 덮도록, 도전성 패턴들(142a) 상에 복수의 스페이서들(144)이 형성된다. 그 후, 도전성 패턴들(142a) 및 게이트 유전체 층은, 예컨대, 에칭 백 공정에 의해 패터닝됨으로써, 도전성 패턴들(142a) 아래의 복수의 선택 게이트 전극들(142b)(예컨대, 도핑 영역들(140) 및/또는 워드 라인들 위의 소거 게이트 전극들) 및 복수의 선택 게이트 산화물(SGOX; select gate oxide) 층들이 형성되도록 한다. 다시 말해서, 복수의 스페이서들(144)에 의해 덮히지 않은 도전성 패턴들(142a) 및 게이트 유전체 층은 복수의 선택 게이트 전극들(142b)을 형성하도록 부분적으로 에칭된다.
도 18 및 도 19를 참조하면, 스페이서들(144) 및 패터닝된 하드 마스크 층(132a)의 연마 공정(예컨대, CMP 공정)이 수행됨으로써, 감소된 높이를 가진 복수의 스페이서들(144a) 및 패터닝된 하드 마스크 층(132c)이 형성되도록 한다. 스페이서들(144) 및 패터닝된 하드 마스크 층(132a)의 연마 공정 동안에, 스페이서(134a), 스페이서들(134b), 스페이서(136a), 스페이서들(136d), 및 유전체 층들(136c)의 부분들이 연마된다. 일부 실시예들에서, 스페이서들(144) 및 패터닝된 하드 마스크 층(132a)의 연마 공정을 수행하기 이전에, 스페이서들(144) 및 패터닝된 하드 마스크 층(132a)의 연마에 앞서 반도체 기판(100) 상의 구조체들을 덮기 위해 연마 공정에 사용되는 바닥 층(미도시)이 코팅될 수 있다. 그리고, 바닥층(미도시)은 스페이서들(144) 및 패터닝된 하드 마스크 층(132a)의 연마 이후에 제거될 수 있다. 스페이서들(144) 및 패터닝된 하드 마스크 층(132a)의 연마 공정을 수행한 이후에, 더미(dummy) 층(148a)이 형성되어 반도체 기판(100)의 제1 영역(100A) 및 제2 영역(100B)을 덮을 수 있다. 일부 실시예들에서, 더미 층(148a)은 라이너 산화물 층 및 라이너 산화물 층 상에 스택된 더미 폴리실리콘 층을 포함할 수 있다. 더미 층(148a)은 라이너 산화물 층 상에 더미 폴리실리콘 층을 형성하기 위해 라이너 산화물 층 및 폴리실리콘 층을 순차적으로 증착하고 폴리실리콘 층을 에칭 백함으로써 형성될 수 있다. 더미 층(148a)의 재료 및 구성은 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다.
도 20 및 도 21을 참조하면, 패터닝된 포토레지스트층(146)이 형성되어 더미 층(148a)의 일부분을 덮는다. 그 후, 더미 층(148a), 패터닝된 유전체 층(128a), 패터닝된 도전층(130a), 및 패터닝된 하드 마스크 층(132c)은, 예컨대, 포토리소그래피 및 에칭 공정에 의해 패터닝됨으로써, 반도체 기판(100)의 제1 영역(100A) 위에 더미 층(148a1), 패터닝된 유전체 층(128c), 패터닝된 도전층(130c), 및 패터닝된 하드 마스크층(132d)이 형성되도록 한다. 일부 실시예들에서, 패터닝된 도전층(130c) 및 패터닝된 하드 마스크 층(132d)은 환형 구조체들일 수 있다. 더미 층(148a1), 패터닝된 유전체 층(128c), 패터닝된 도전층(130c), 및 패터닝된 하드 마스크층(132d)이 형성된 이후에, 패터닝된 포토레지스트 층(146)은, 예컨대, 애싱 공정 또는 다른 적절한 공정들에 의해 제거될 수 있다. 패터닝된 포토레지스트 층(146)을 제거한 이후에, 반도체 기판(100)의 제1 영역(100A) 및 제2 영역(100B) 위에 더미 층(148b)이 형성될 수 있다. 일부 실시예들에서, 더미 층(148b)은 더미 폴리실리콘 층을 포함할 수 있다. 더미 층(148b)의 재료 및 구성은 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다.
도 21 및 도 22를 참조하면, 더미 층(148b)을 형성한 이후에, 패터닝된 하드 마스크 층(106a), 제1 트렌치 아이솔레이션(110a), 및 제2 트렌치 아이솔레이션(110b)이 드러날 때까지 더미 층(148a1) 및 더미 층(148b)이 부분적으로 제거됨으로써, 패터닝된 더미 층(148)이 형성되도록 한다. 도 22에 도시된 바와 같이, 패터닝된 하드 마스크 층(106a) 및 패터닝된 더미 층(148)에 의해 덮히지 않은 패드 층(102)은 반도체 기판(100)의 반도체 부분(112)이 노출될 때까지 제거된다.
도 22 및 도 23을 참조하면, 패터닝된 하드 마스크 층(106a) 및 패드 층(102)의 제거 이후에, 패터닝된 더미 층(148)에 의해 제1 트렌치 아이솔레이션(110a) 및 제2 트렌치 아이솔레이션(110b)의 부분들이 드러난다. 제1 트렌치 아이솔레이션(110a) 및 제2 트렌치 아이솔레이션(110b)의 부분들은 부분적으로 제거되고 평탄화됨으로써, 제1 트렌치 아이솔레이션(110a) 및 제2 트렌치 아이솔레이션(110b)의 상단 표면들과 반도체 부분(112)의 상단 표면이 실질적으로 동일한 레벨에 있도록 한다. 일부 실시예들에서, 제1 트렌치 아이솔레이션(110a) 및 제2 트렌치 아이솔레이션(110b)의 부분적인 제거는, 예컨대, 에칭 공정에 의해 수행될 수 있다.
도 23 및 도 24를 참조하면, 유전체 층(150)이 형성되어 패터닝된 더미 층(148), 제1 트렌치 아이솔레이션(110a), 제2 영역(100B)의 더미 영역(100B1)에 매립된 제2 트렌치 아이솔레이션(110b), 반도체 부분(112), 및 제2 영역(100B)의 주변 회로 영역(100B2)을 덮는다. 더미 영역(100B1)은 주변 회로 영역(100B2)과 제1 영역(100A) 사이에 있다. 유전체 층(150)은 제1 부분(150a) 및 제2 부분(150b)을 포함할 수 있다. 제1 부분(150a)은 패터닝된 더미 층(148), 제1 트렌치 아이솔레이션(110a), 및 반도체 부분(112)을 덮을 뿐 아니라, 제2 트렌치 아이솔레이션(110b)도 부분적으로 덮는다. 제2 부분(150b)은 제2 트렌치 아이솔레이션(110b)을 부분적으로 덮을 뿐 아니라, 더미 영역(100B1)도 덮는다. 도 24에 도시된 바와 같이, 제2 트렌치 아이솔레이션(110b)의 일부분(예컨대, 좌측 부분)은 제1 부분(150a)에 의해 덮히고 제2 트렌치 아이솔레이션(110b)의 또 다른 부분(예컨대, 우측 부분)은 제2 부분(150b)에 의해 덮힌다. 제1 부분(150a)은 제2 부분(150b)보다 더 두꺼우며 두께 차이는 그 범위가, 예컨대, 약 10 옹스트롬에서 약 500 옹스트롬에 이른다. 제1 부분(150a)과 제2 부분(150b) 사이의 두께 차이는 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다.
도 36a 및 도 36b에 도시된 바와 같이, 일부 실시예들에서, 제1 부분(150a) 및 제2 부분(150b)을 포함하는 유전체 층(150)이 이하의 공정들에 의해 형성될 수 있다. 우선, (도 36a에 도시된 바와 같이) 유전체 재료 층(150M)이 증착 공정(예컨대, 화학적 증기 증착 등)에 의해 도 23에 도시된 결과 구조체를 덮도록 형성되며, 패터닝된 포토레지스트 층(PR)이, 예컨대, 포토리소그래피 공정에 의해 유전체 재료 층(150M) 상에 형성된다. 예컨대, 유전체 재료 층(150M)의 재료는 산화물, 질화물, 산화질화물, 이들의 조합들, 또는 그 밖에 유사한 것을 포함한다. 패터닝된 포토레지스트 층(PR)을 마스크로 사용함으로써, 패터닝된 포토레지스트 층(PR)에 의해 덮히지 않은 유전체 재료 층(150M)의 일부분이 에칭 공정 또는 다른 적절한 패터닝 공정들에 의해 제거될 수 있다. 유전체 층(150)을 형성한 이후에, 패터닝된 포토레지스트 층(PR)이 제거된다. 도 36b에 도시된 바와 같이, 제1 영역(100A)의 경계(B1)와 제1 부분(150a)의 외측 경계(B2) 사이의 거리(D)는 그 범위가 약 0.1 마이크로미터에서 약 50 마이크로미터에 이를 수 있다. 제1 영역(100A)의 경계(B1)와 제1 부분(150a)의 외측 경계(B2) 사이의 거리(D)가 0.1 마이크로미터보다 클 때, 제1 더미 링(DR1)(도 29 내지 도 32에 도시됨)을 형성하는 공간 형태가 충분함으로써, 제1 더미 링(DR1)(도 29 내지 도 32에 도시됨)이 CMP 디싱(dishing)의 확장을 지연시키기에 충분한 강도를 가질 수 있도록 한다.
도 37a 및 도 37b에 도시된 바와 같이, 일부 대안의 실시예들에서, 제1 부분(150a) 및 제2 부분(150b)을 포함하는 유전체 층(150)이 이하의 공정들에 의해 형성될 수 있다. 우선, (도 36a에 도시된 바와 같이) 유전체 재료 층(150M)이 증착 공정(예컨대, 화학적 증기 증착 등)에 의해 도 23에 도시된 결과 구조체를 덮도록 형성되고, 패터닝된 포토레지스트 층(PR)이, 예컨대, 포토리소그래피 공정에 의해 유전체 재료 층(150M) 상에 형성된다. 패터닝된 포토레지스트 층(PR)을 마스크로 사용하여, 패터닝된 포토레지스트 층(PR)에 의해 덮히지 않은 유전체 재료 층(150M)을 에칭 공정 또는 다른 적절한 패터닝 공정들에 의해 제거함으로써, 제2 트렌치 아이솔레이션(110b)의 일부분(예컨대, 좌측 부분)이 제1 부분(150a)에 의해 덮히고 제2 트렌치 아이솔레이션(110b)의 또 다른 부분(예컨대, 우측 부분)이 드러나도록 할 수 있다. 제1 부분(150a)을 형성한 이후에, 제2 부분(150b)은 선택 성장(selective growth) 공정에 의해 주변 회로 영역(100B2) 상에만 형성될 수 있다(즉, 제2 부분(150b)은 제2 트렌치 아이솔레이션(110b)을 덮지 않는다). 제1 부분(150a)을 형성한 이후 또는 제2 부분(150b)을 형성한 이후에, 패터닝된 포토레지스트 층(PR)이 제거된다. 도 37b 및 도 37c에 도시된 바와 같이, 제1 영역(100A)의 경계(B1)와 제1 부분(150a)의 외측 경계(B2) 사이의 거리(D)는 그 범위가 약 0.1 마이크로미터에서 약 50 마이크로미터에 이를 수 있다. 제1 영역(100A)의 경계(B1)와 제1 부분(150a)의 외측 경계(B2) 사이의 거리(D)가 0.1 마이크로미터보다 클 때, 제1 더미 링(DR1)(도 29 내지 도 32에 도시됨)을 형성하는 공간 형태가 충분함으로써, 제1 더미 링(DR1)(도 29 내지 도 32에 도시됨)이 CMP 디싱(dishing)의 확장을 지연시키기에 충분한 강도를 가질 수 있도록 한다.
일부 실시예들에서, 도 37c에 도시된 공정이 사용되지 않는다. 다시 말해서, 주변 회로 영역(100B2) 상의 제2 부분(150b)의 형성은 일부 실시예들에서 사용되지 않는다.
도 24 및 도 25를 참조하면, 유전체 층(150)을 형성한 이후에, 복수의 게이트 전극들(152)(예컨대, 폴리실리콘 게이트 전극들) 및 게이트 전극들(152) 상에 증착된 복수의 유전체 캡(cap)들(154)이 주변 회로 영역(100B2) 상에 형성된다. 게이트 전극들(152)의 재료는 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다. 일부 실시예들에서, 게이트 전극들(152) 및 유전체 캡들(154)을 형성할 때 복수의 더미 패턴들(156, 158, 160, 162, 164, 및 166)이 형성될 수 있다. 더미 패턴들(156, 160, 및 164)의 재료는 게이트 전극들(152)의 재료와 동일할 수 있는 한편, 더미 패턴들(158, 162, 및 166)의 재료는 유전체 캡들(154)의 재료와 동일할 수 있다. 더미 패턴들(156) 및 더미 패턴들(156) 상에 증착된 더미 패턴들(158)은 제2 부분(150b) 상에 형성되며 더미 영역(100B1) 위에 배치된다. 더미 패턴(160) 및 더미 패턴(160) 상에 증착된 더미 패턴(162)은 제1 부분(150a) 상에 형성되며 더미 영역(100B1) 위에 배치된다. 더미 패턴(164) 및 더미 패턴(164) 상에 증착된 더미 패턴(166)은 제1 부분(150a) 상에 형성되며 제1 영역(100A) 위에 배치된다. 제1 부분(150a)과 제2 부분(150b) 사이의 두께 차이로 인해, 더미 패턴들(162 및 166)의 상단 표면들은 더미 패턴들(158) 및 유전체 캡들(154)의 상단 표면들보다 더 높다. 예컨대, 더미 패턴들(156 및 158)은 도트형(dot-shaped) 더미 패턴들인 한편, 더미 패턴들(160, 162, 164, 및 166)은 환형 더미 패턴들이다. 도트형 더미 패턴들(156 및 158)은 제2 트렌치 아이솔레이션(110b) 위에 (도 34 및 도 35에 도시된 바와 같이) 임의로 또는 규칙적으로 분산될 수 있다.
일부 실시예들에서, 설계 요건에 따라 더미 패턴들(164 및 166)의 제조가 생략될 수 있다. 일부 대안의 실시예들에서, 설계 요건에 따라 더미 패턴들(156 및 158)의 제조가 생략될 수 있다. 일부 대안의 실시예들에서, 설계 요건에 따라 더미 패턴들(156, 158, 164 및 166)의 제조가 생략될 수 있다.
도 25 및 도 26을 참조하면, 게이트 전극들(152), 유전체 캡들(154), 및 더미 패턴들(156, 158, 160, 162, 164, 및 166)을 형성한 이후에, 유전체 층(150) 상에 패터닝된 포토레지스트 층(168)이 형성됨으로써, 게이트 전극들(152), 유전체 캡들(154), 및 더미 패턴들(156, 158, 160, 162, 164, 및 166)이 패터닝된 포토레지스트 층(168)에 의해 덮히도록 할 수 있다. 예컨대, 유전체 층(150)을 패터닝하고 패터닝된 더미 층(148)을 제거하기 위해 포토리소그래피 및 에칭 공정이 수행된다. 그 후, 반도체 기판(100)에 복수의 도핑 영역들(170)(예컨대, 약하게 도핑된 드레인 영역들)이 형성되도록 이온 주입 공정이 수행된다. 일부 실시예들에서, 반도체 기판(100)의 도핑 영역들(170)을 어닐링하기 위한 어닐링 공정이 더 수행됨으로써, 주입된 이온 또는 도판트가 확산될 수 있도록 할 수 있다.
일부 실시예들에서, 도 26에 도시되지 않은 복수의 약하게 도핑된 영역들(예컨대, 약하게 도핑된 드레인 영역들)이 도핑 영역들(170)의 형성 이전 또는 이후에 주변 회로 영역(100B2)에 형성될 수 있다.
도 27을 참조하면, 도핑 영역들(170)을 형성한 이후에, 선택 게이트 전극들(142b)의 측벽들 상에 복수의 스페이서들(172)이 형성되고 이온 주입 공정이 수행됨으로써 반도체 기판(100)에 복수의 도핑 영역들(174)(예컨대, 드레인 영역들)이 형성되도록 한다. 일부 실시예들에서, 반도체 기판(100)의 도핑 영역들(174)을 어닐링하기 위한 어닐링 공정이 더 수행됨으로써, 주입된 이온 또는 도판트가 확산될 수 있도록 할 수 있다. 도핑 영역들(174)이 형성된 이후에, 메모리 셀 어레이(M)(즉, 제1 디바이스)가 형성된다. 일부 실시예들에서, 메모리 셀 어레이(M)는 어레이에 배열된 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 어레이(M)는, 예컨대, 플래시 메모리 셀 어레이 또는 그 밖에 유사한 것과 같은 비휘발성 메모리 셀 어레이일 수 있다. 메모리 셀 어레이(M)의 유형은 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다.
도 27에 도시된 바와 같이, 유전체 층(150)이 패터닝되어 복수의 유전체 패턴(150a1, 150a2, 150b1, 및 150b2)을 형성한다. 유전체 패턴(150a1)은 제1 트렌치 아이솔레이션(110a)과 더미 패턴(164) 사이에 배치되고, 유전체 패턴(150a2)은 제2 트렌치 아이솔레이션(110b)과 더미 패턴(160) 사이에 배치되고, 유전체 패턴들(150b1)은 반도체 기판(100)과 게이트 전극들(152) 사이에 배치되며, 유전체 패턴들(150b2)은 제2 트렌치 아이솔레이션(110b)과 더미 패턴들(156) 사이에 배치된다. 예컨대, 유전체 패턴들(150a1, 150a2, 150b1, 및 150b2)의 재료는 산화물, 질화물, 산화질화물, 및 그 조합들을 포함할 수 있다.
일부 실시예들에서, 복수의 스페이서들(176)이 게이트 전극들(152)의 측벽들, 유전체 캡들(154)의 측벽들, 및 유전체 패턴들(150b1)의 측벽들 상에 형성되는 한편, 복수의 스페이서들(178)이 더미 패턴들(156, 158, 160, 162, 164, 및 166)의 측벽들, 및 유전체 패턴들(150a1, 150a2, 및 150b2)의 측벽들 상에 형성된다. 또한, 도 27에 도시되지 않은 복수의 도핑 영역들(예컨대, 드레인 영역들)이 도핑 영역들(174)의 형성 이전 또는 이후에 주변 회로 영역(100B2)에 형성됨으로써, 주변 회로 영역(100B2) 상에 주변 회로(P)(즉, 제2 디바이스)가 형성될 수 있도록 할 수 있다. 주변 회로(P)는 복수의 논리 디바이스들(예컨대, 유전체 패턴들(150b1), 게이트 전극들(152), 및 주변 회로 영역(100B2)의 도핑 영역들을 각각 포함하는 MOS 디바이스들)을 포함할 수 있다. 일부 실시예들에서, 주변 회로(P)는 코어 디바이스들, 정적 랜덤 액세스 메모리(SRAM; static random access memory), 및 입/출력 디바이스들을 포함할 수 있다. 주변 회로(P)의 유형은 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다.
도 27 및 도 28을 참조하면, 예컨대, 에칭 백 공정이 더미 패턴들(154, 158, 162, 및 166), 스페이서들(144a), 하드 마스크 패턴들(132b), 및 패터닝된 하드 마스크 층(132d)을 제거하기 위해 수행된다. 전술한 연마 공정 동안에, 유전체 층들(136c) 및 스페이서들(134a, 134b, 136a, 136b, 172, 176, 및 178)이 부분적으로 제거되며 그들의 높이가 감소된다. 연마 공정을 수행한 이후에, 패터닝된 도전층(130c), 메모리 셀 어레이(M), 제1 더미 링(DR1), 제2 더미 링(DR2), 복수의 더미 도트 패턴들(DP), 및 주변 회로(P)가 드러난다. 예컨대, 제1 더미 링(DR1) 및 제2 더미 링(DR2)의 상단 표면들은 실질적인 평면이다. 제1 더미 링(DR1) 및 제2 더미 링(DR2)은 메모리 셀 어레이(M)와 더미 도트 패턴들(DP) 사이에 배치된다. 제2 더미 링(DR2)은 메모리 셀 어레이(M)와 제1 더미 링(DR1) 사이에 배치된다. 제2 더미 링(DR2)이 메모리 셀 어레이(M)와 제1 더미 링(DR1) 사이에 배치되기 때문에, 제2 더미 링(DR2)은 내측 더미 링이고 제1 더미 링(DR1)은 외측 더미 링이다.
일부 실시예들에서, 제1 더미 링(DR1) 및 더미 도트 패턴들(DP)이 제2 트렌치 아이솔레이션(110b) 상에 형성되고 제2 더미 링(DR2)이 제1 트렌치 아이솔레이션(110a) 상에 형성되기 때문에, 제1 더미 링(DR1), 제2 더미 링(DR2), 및 더미 도트 패턴들(DP)은 전기적으로 플로팅된다. 다시 말해서, 제1 더미 링(DR1), 제2 더미 링(DR2), 및 더미 도트 패턴들(DP)은 서로 전기적으로 절연된다. 또한, 제1 더미 링(DR1), 제2 더미 링(DR2), 및 더미 도트 패턴들(DP)은 다른 반도체 디바이스들(예컨대, 메모리 셀 어레이(M) 및 주변 회로(P))과 전기적으로 절연된다.
도 28에 도시된 바와 같이, 일부 실시예들에서, 패터닝된 도전층(130c)은 환형 구조체일 수 있고 메모리 셀 어레이(M)는 패터닝된 도전층(130c)에 의해 둘러싸인다. 제1 더미 링(DR1)은 더미 영역(100B1) 상에 배치되고 제1 더미 링(DR1)은 제2 더미 링(DR2)과 더미 도트 패턴들(DP) 사이에 배치된다. 제1 더미 링(DR1)은 유전체 패턴들(150a2), 더미 패턴(160)(예컨대, 폴리실리콘 패턴), 및 스페이서들(178)을 포함하는 막(film) 스택일 수 있으며, 여기에서, 더미 패턴(160)은 유전체 패턴들(150a2) 상에 쌓이고 스페이서들(178)은 유전체 패턴들(150a2) 및 더미 패턴(160)의 측벽들을 덮는다. 제2 더미 링(DR2)은 유전체 패턴들(150a1), 더미 패턴(164)(예컨대, 폴리실리콘 패턴), 및 스페이서들(178)을 포함하는 막 스택일 수 있으며, 여기에서, 더미 패턴(164)은 유전체 패턴들(150a1) 상에 쌓이고 스페이서들(178)은 유전체 패턴들(150a1) 및 더미 패턴(164)의 측벽들을 덮는다. 더미 도트 패턴들(DP) 각각은 유전체 패턴들(150b2), 더미 패턴(156)(예컨대, 폴리실리콘 패턴), 및 스페이서들(178)을 포함하는 막 스택일 수 있으며, 여기에서, 더미 패턴(156)은 유전체 패턴들(150b2) 상에 쌓이고 스페이서들(178)은 유전체 패턴들(150b2) 및 더미 패턴(156)의 측벽들을 덮는다. 예컨대, 유전체 패턴들(150a1, 150a2, 및 150b2)의 재료는 산화물, 질화물, 산화질화물, 및 그 조합들을 포함할 수 있다. 스페이서들(178)의 재료는 산화물, 질화물, 산화질화물, 및 그 조합들을 포함할 수 있다. 유전체 패턴들(150a1, 150a2, 및 150b2)의 재료, 더미 패턴(156, 160, 및 164)의 재료 뿐만 아니라 스페이서들(178)의 재료는 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다.
도 28, 도 34 및 도 35에 도시된 바와 같이, 메모리 셀 어레이(M)는 패터닝된 도전층(130c)에 의해 둘러싸인다. 메모리 셀 어레이(M)와 주변 회로(P)는 제1 트렌치 아이솔레이션(110b) 및 제2 트렌치 아이솔레이션(110b)에 의해 이격된다. 제1 더미 링(DR1)은 메모리 셀 어레이(M)를 둘러싼다. 메모리 셀 어레이(M)의 제1 높이(H)(예컨대, 제1 게이트 높이)는 주변 회로(P)의 제2 높이(H2)(예컨대, 제2 게이트 높이), 제1 더미 링(DR1)의 제1 두께(TH1), 및 제2 더미링(DR2)의 제2 두께(TH2) 보다 더 높다. 제1 두께(TH1) 및 제2 두께(TH2)는 서로 실질적으로 동일하고 제2 높이(H2)보다 더 높다. 다시 말해서, 메모리 셀 어레이(M)의 상단 표면은 주변 회로(P)의 상단 표면보다 더 높고, 메모리 셀 어레이(M)의 상단 표면은 제1 더미 링(DR1) 및 제2 더미 링들(DR2)의 상단 표면들보다 약간 더 높거나 또는 그들과 높이가 실질적으로 동일할 수 있다. 또한, 유전체 패턴(150a1) 및 유전체 패턴(150a2)은 유전체 패턴(150b1) 및 유전체 패턴(150b2)보다 더 두껍기 때문에, 제1 더미 링(DR1) 및 제2 더미 링(DR2)의 상단 표면들은 주변 회로(P) 및 더미 도트 패턴들(DP)의 상단 표면들보다 더 높다. 일부 실시예들에서, 제1 더미 링(DR1)는 더미 도트 패턴들(DP)보다 더 두꺼우며 두께 차이는 그 범위가 약 10 옹스트롬에서 약 500 옹스트롬에 이른다.
반도체 기판(100)의 표면(S1)과 표면(S2) 사이의 레벨 높이 차이는 제1 영역(100A) 상에 형성된 메모리 셀 어레이(M)와 주변 회로 영역(100B2) 상에 형성된 주변 회로(P) 사이의 게이트 높이 차이를 감소시킬 수 있다.
도 28 및 도 29를 참조하면, 반도체 기판(100)에 에칭 정지 층(180)이 형성되어 메모리 셀 어레이(M), 패터닝된 도전층(130c), 제1 더미 링(DR1), 제2 더미 링(DR2), 더미 도트 패턴들(DP), 및 주변 회로(P)를 덮는다. 그 후, 층간(inter-layered) 유전체 층(182)이 에칭 정지 층(180) 상에 형성된다. 일부 실시예들에서, 에칭 정지 층(180)의 재료는 실리콘 산화물(SiO) 또는 실리콘 산화질화물(SiON)을 포함할 수 있고, 층간 유전체 층(182)의 재료는 포스포실리게이트 글래스(PSG; phosphosilicate glass), 보로포스포실리게이트 글래스(BPSG; borophosphosilicate glass), 또는 그 밖에 유사한 것을 포함할 수 있다. 에칭 정지 층(180) 및 층간 유전체 층(182)의 재료는 단지 예시를 위한 것이며 개시 내용은 그에 제한되지 않는다.
도 29 및 도 30을 참조하면, 에칭 정치 층(180)의 부분들이 노출될 때까지 층간 유전체 층(182) 상에 ILD 연마 공정(예컨대, CMP 공정)이 수행된다. 일부 실시예들에서, ILD 연마 공정을 수행한 이후에 제1 더미 링(DR1), 제2 더미 링(DR2), 패터닝된 도전층(130c), 및 메모리 셀 어레이(M)의 상단 표면들을 덮는 에칭 정지 층(180)의 부분들이 노출될 수 있다. 층간 유전체 층(182)의 연마 공정이 수행된 이후에, 연마된 층간 유전체 층(182a)이 형성되고, 더미 도트 패턴들(DP) 및 주변 회로(P) 위의 영역 내에 CMP 디싱이 발생할 수 있다. 도 30에 도시된 바와 같이, CMP 디싱으로부터 야기되는 경사 표면(IS1)이 생성된다. 제2 영역(100B) 상에 분산된 제1 더미 링(DR1)은 CMP 디싱의 확장을 제어하는 데에 도움이 된다. ILD 연마 공정으로부터 야기되는 경사 표면(IS1)은, 예컨대, 제2 영역(100B)에서 제어될 수 있다. 다시 말해서, CMP 디싱의 확장이 제1 더미 링(DR1)에 의해 제어됨으로써, ILD 연마 공정을 수행한 이후에 CMP 디싱이 제1 영역(100A)으로 확장되지 않을 수 있도록 할 수 있다. 제2 영역(100B) 상에 분산된 제1 더미 링(DR1)이 생략되는 상황에서는, ILD 연마 공정을 수행한 이후에 CMP 디싱이 제1 영역(100A)으로 확장될 수 있다.
도 31을 참조하면, 메모리 셀 어레이(M), 패터닝된 도전층(130c), 제1 더미 링(DR1), 제2 더미 링(DR2), 더미 도트 패턴들(DP), 및 주변 회로(P)의 상단 표면들이 노출될 때까지 에칭 정지 층(180) 상에 에칭 정지 층 연마 공정(예컨대, CMP 공정)이 수행된다. 에칭 정지 층(180)의 연마 공정이 수행된 이후에, 연마되고 패터닝된 에칭 정지 층(180a)이 형성되고, 반도체 부분(112), 제1 더미 링(DR1), 더미 도트 패턴들(DP), 및 주변 회로(P) 위의 영역 내에 CMP 디싱이 발생할 수 있다. 도 31에 도시된 바와 같이, CMP 디싱으로부터 야기되는 또 다른 경사 표면(IS2)가 생성된다. 다시 말해서, 도 30과 비교하면, CMP 디싱이 확장된다.
도 31에 도시된 바와 같이, 에칭 정지 층(180)의 연마 동안에, 제1 더미 링(DR1)이 더미 도트 패턴들(DP) 및 주변 회로(P)의 두께들보다 두껍기 때문에, 제1 더미 링(DR1)은 에칭 정지 층 연마로부터 야기되는 CMP 디싱의 확장을 지연시킬 수 있으며 CMP 디싱의 확장이 제어될 수 있다. ILD 연마 및 에칭 정지 층 연마를 수행한 이후에, 메모리 셀 어레이(M)는 CMP 디싱 현상에 의해 영향을 받지 않는다. 제2 영역(100B) 상에 분산된 제1 더미 링(DR1)이 생략되는 상황에서는, 에칭 정지 층(180)의 연마를 수행한 이후에 CMP 디싱이 제1 영역(100A)으로 더 확장될 수 있다.
도 31 및 도 32를 참조하면, 일부 실시예들에서, 게이트 전극들(152)을 금속 게이트 전극들(MG)로 대체하기 위해 게이트 대체 공정이 수행될 수 있다. 일부 대안의 실시예들에서, 게이트 전극들(152) 및 더미 패턴들(156)을 금속 게이트 전극들(MG) 및 금속 패턴들로 각각 대체하기 위해 게이트 대체 공정이 수행될 수 있다. 게이트 대체 공정 동안에, 금속 게이트 연마(예컨대, CMP 공정)가 수행되고 연마된 층간 유전체 층(182a)이 더 연마된다. 금속 게이트 전극들(MG)의 연마 공정이 수행된 이후에, 패터닝된 도전층(130c), 반도체 부분(112), 제1 더미 링(DR1), 더미 도트 패턴들(DP), 및 주변 회로(P) 위의 영역 내에 CMP 디싱이 발생할 수 있다. 도 32에 도시된 바와 같이, CMP 디싱으로부터 야기되는 경사 표면(IS3)이 생성된다. 다시 말해서, CMP디싱이 더 확장된다.
ILD 연마, 에칭 정지 층 연마, 및 금속 게이트 전극들(MG)의 연마를 수행한 이후에, 패터닝된 유전체 층(즉, 연마되고 패터닝된 에칭 정지 층(180a) 및 연마된 층간 유전체 층(182a))이 형성되어 반도체 기판(100)을 덮을 수 있다. 메모리 셀 어레이(M), 주변 회로(P), 제1 더미 링(DR1), 및 제2 더미 링(DR2)은 패터닝된 유전체 층(즉, 연마되고 패터닝된 에칭 정지 층(180a) 및 연마된 층간 유전체 층(182a))에 매립된다. 도 31에 도시된 바와 같이, 제1 더미 링(DR1)의 상단 표면이 기울어진다. 또한, 제1 더미 링(DR1)과 제2 더미 링(DR2) 사이의 연마된 층간 유전체 층(182a)의 부분은 기울어진 상단 표면을 갖는다.
도 32에 도시된 바와 같이, 금속 게이트 전극들(MG)의 연마 동안에, 제1 더미 링(DR1) 및 제2 더미 링(DR2)이 더미 도트 패턴들(DP) 및 주변 회로(P)의 두께들보다 두껍기 때문에, 제1 더미 링(DR1) 및 제2 더미 링(DR2)은 금속 게이트 전극들(MG)의 연마로부터 야기되는 CMP 디싱이 더 확장되는 것을 지연시킬 수 있으며 CMP 디싱이 제어될 수 있다. 다시 말해서, 에칭 정지 층(180)의 연마 및 금속 게이트 전극들(MG)의 연마가 수행된 이후에, 제2 영역(100B) 및 제1 트렌치 아이솔레이션(110a) 위의 영역 내에 CMP 디싱이 발생하며, CMP 디싱은 메모리 셀 어레이(M)에 영향을 주도록 확장되지는 않는다. 따라서, 메모리 셀 어레이(M)는 ILD 연마, 에칭 정지 층 연마, 및 게이트 대체 공정에 의해 영향을 받지 않는다. 메모리 셀 어레이(M)의 생산율(yield rate)은 이에 따라 증가한다. 제2 영역(100B) 상에 분산된 제1 더미 링(DR1)이 생략되는 상황에서는, 메모리 셀 어레이(M)가 ILD 연마, 에칭 정치 층 연마, 및 게이트 대체 공정에 의해 영향을 받을 수 있다.
에칭 정지 층(180)의 연마 및 금속 게이트 전극들(MG)의 연마가 수행된 이후에, 제2 더미 링(DR2)의 두께는 제1 더미 링(DR1)의 두께보다 더 클 수 있고, 적어도 하나의 제1 더미 링(DR1)의 두께는 더미 도트 패턴들(DP)의 두께보다 더 클 수 있으며, 주변 회로(P)의 높이는 더미 도트 패턴들(DP)의 두께와 실질적으로 동일할 수 있다. 일부 실시예들에서, 제1 더미 링(DR1) 및 제2 더미 링(DR2)의 상단 표면들은 기울어진 표면들일 수 있다.
에칭 정지 층(180)의 연마 및 금속 게이트 전극들(MG)의 연마가 수행된 이후에, 메모리 셀 어레이(M)의 높이는 주변 회로(P)의 높이, 제1 더미 링(DR1)의 두께, 및 제2 더미 링(DR2)의 두께보다 더 크다. 메모리 셀 어레이(M)의 상단 표면은 주변 회로(P)의 상단 표면보다 더 높으며, 메모리 셀 어레이(M)의 상단 표면은 제1 더미 링(DR1) 및 제2 더미 링들(DR2)의 상단 표면들보다 더 높을 수 있다. 또한, 제1 더미 링(DR1) 및 제2 더미 링(DR2)의 상단 표면들은 주변 회로(P) 및 더미 도트 패턴들(DP)의 상단 표면들보다 더 높다.
도 26 내지 도 32에 도시된 바와 같이, (도 26에 도시된) 제1 부분(150a2)과 제2 부분(150b2) 사이의 두께 차이는 제1 더미 링(DR1)과 더미 도트 패턴들(DP) 사이의 두께 차이를 야기한다. 도 30 내지 도 32에 도시된 바와 같이, ILD(182), 에칭 정지 층(180), 및 금속 게이트 전극들(MG)의 연마 공정들 동안에, 제1 더미 링(DR1)은, 제1 더미 링(DR1)과 더미 도트 패턴들(DP) 사이의 두께 차이로 인해 CMP 디싱이 제어하기 어렵게 메모리 셀 어레이(M)를 향하여 확장하는 것을 지연시키는 지연자(retarder)의 역할을 할 수 있다. 따라서, 제1 더미 링(DR1)은 메모리 셀 어레이(M)를 CMP 디싱에 의한 손상으로부터 보호할 수 있다.
도 33은 본 발명의 일부 실시예들에 따라 어레이에 배열된 복수의 집적 회로 컴포넌트들을 포함하는 웨이퍼를 개략적으로 도시한 상면도이고, 도 34는 본 발명의 일부 실시예들에 따라 도 33에 도시된 X 부분을 개략적으로 도시한 확대된 상면도이다.
도 32, 도 33 및 도 34를 참조하면, (도 32에 도시된) 전술한 반도체 구조체는 도 33에 도시된 웨이퍼일 수 있으며, 웨이퍼는 어레이에 배열된 복수의 집적 회로 컴포넌트들(200)을 포함할 수 있다. 집적 회로 컴포넌트들(200) 각각은 메모리 셀 어레이(M), 패터닝된 도전층(130c), 제1 더미 링(DR1)(즉, 외측 더미 링), 제2 더미 링(DR2)(즉, 내측 더미 링), 더미 도트 패턴들(DP), 및 주변 회로(P)를 포함할 수 있다. 도 33에 도시된 상면도에서, 패터닝된 도전층(130c), 제1 더미 링(DR1), 반도체 부분(112), 및 제2 더미 링(DR2)은 환형 구조체들이다. 메모리 셀 어레이(M)는 패터닝된 도전층(130c), 제1 더미 링(DR1), 반도체 부분(112), 및 제2 더미 링(DR2)에 의해 둘러싸인다. 패터닝된 도전층(130c) 및 제2 더미 링(DR2)은 제1 트렌치 아이솔레이션(110a) 상에 배치되고, 제1 더미 링(DR1) 및 더미 도트 패턴들(DP)은 제2 트렌치 아이솔레이션(110b) 상에 배치된다. 더미 도트 패턴들(DP)은 제1 더미 링(DR1)과 주변 회로(P) 사이에 분산된다.
도 35는 본 발명의 일부 대안의 실시예들에 따라 도 33에 도시된 X 부분을 개략적으로 도시한 확대된 상면도이다.
도 33, 도 34 및 도 35를 참조하면, 도 35에 도시된 집적 회로 컴포넌트들(200a)은 두 개의 제1 더미 링들(DR1)이 형성되는 것을 제외하고는 도 34에 도시된 집적 회로 컴포넌트들(200)과 유사하다. 제1 더미 링들(DR1)의 수는 본 출원에서 제한되지 않는다. 또한, 제1 더미 링들(DR1) 각각의 선폭(linewidth)은 본 출원에서 제한되지 않는다.
상술한 실시예들에서, 제1 디바이스(예컨대, 메모리 셀 어레이(M))와 제2 디바이스(예컨대, 주변 회로(P)) 사이의 적어도 하나의 더미 링은 연마 공정들로부터 야기되는 역효과를 최소화하기 위해 사용된다. 따라서, 제1 디바이스(예컨대, 메모리 셀 어레이(M))가 잘 보호될 수 있고 제조 생산율이 향상될 수 있다.
본 발명의 일부 실시예들에 따라, 반도체 기판 및 적어도 하나의 패터닝된 유전체 층을 포함하는 반도체 구조체가 제공된다. 반도체 기판은 반도체 부분, 적어도 하나의 제1 디바이스, 적어도 하나의 제2 디바이스, 및 적어도 하나의 제1 더미 링을 포함한다. 적어도 하나의 제1 디바이스는 반도체 부분에 의해 둘러싸인 제1 영역 상에 배치된다. 적어도 하나의 제2 디바이스 및 적어도 하나의 제1 더미 링은 제2 영역 상에 배치되고, 제2 영역은 제1 영역을 둘러싼다. 적어도 하나의 패터닝된 유전체 층은 반도체 기판을 덮는다.
본 발명의 일부 실시예들에 따라, 반도체 기판 및 적어도 하나의 패터닝된 유전체 층을 포함하는 반도체 구조체가 제공된다. 반도체 기판은 활성 영역, 활성 영역을 둘러싸는 주변 영역, 활성 영역 상에 배치된 적어도 하나의 제1 디바이스, 주변 영역 상에 배치된 적어도 하나의 제2 디바이스, 및 주변 영역 상에 배치된 적어도 하나의 제1 더미 링을 포함한다. 적어도 하나의 제1 디바이스 및 적어도 하나의 제2 디바이스는 활성 영역의 반도체 부분에 의해 이격된다. 적어도 하나의 패터닝된 유전체 층이 반도체 기판 상에 배치된다. 적어도 하나의 제1 디바이스, 적어도 하나의 제2 디바이스, 및 적어도 하나의 제1 더미 링은 패터닝된 유전체 층에 매립된다.
본 발명의 일부 실시예들에 따라, 이하의 단계들을 포함하는 반도체 구조체 제조 방법이 제공된다. 반도체 부분을 가진 반도체 기판이 제공된다. 반도체 부분에 의해 둘러싸인 제1 영역 상에 적어도 하나의 제1 디바이스가 형성된다. 제2 영역 상에 적어도 하나의 제2 디바이스 및 적어도 하나의 제1 더미 링이 형성되며, 여기에서, 제2 영역은 제1 영역을 둘러싸고, 적어도 하나의 제1 더미 링은 적어도 하나의 제1 디바이스를 둘러싼다. 반도체 기판 상에 적어도 하나의 유전체 층이 형성되어 적어도 하나의 제1 디바이스, 적어도 하나의 제2 디바이스, 및 적어도 하나의 제1 더미 링을 덮는다. 적어도 하나의 유전체 층은 적어도 하나의 제1 디바이스, 적어도 하나의 제2 디바이스, 및 적어도 하나의 제1 더미 링이 노출될 때까지 연마된다.
1) 본 개시의 실시형태에 따른, 반도체 구조체는, 반도체 부분, 적어도 하나의 제1 디바이스, 적어도 하나의 제2 디바이스, 및 적어도 하나의 제1 더미 링을 포함하는 반도체 기판으로서, 상기 적어도 하나의 제1 디바이스는 상기 반도체 부분에 의해 둘러싸인 제1 영역 상에 배치되고, 상기 적어도 하나의 제2 디바이스 및 상기 적어도 하나의 제1 더미 링은 제2 영역 상에 배치되며, 상기 제2 영역은 상기 제1 영역을 둘러싸는 것인, 상기 반도체 기판; 및 상기 반도체 기판 상에 배치된 적어도 하나의 패터닝된 유전체 층을 포함한다.
2) 본 개시의 실시형태에 따른, 반도체 구조체에 있어서, 상기 적어도 하나의 제1 디바이스의 제1 높이는 상기 적어도 하나의 제2 디바이스의 제2 높이 및 상기 적어도 하나의 제1 더미 링의 제1 두께보다 더 크고, 상기 제1 두께는 상기 제2 높이보다 더 크다.
3) 본 개시의 실시형태에 따른, 반도체 구조체에 있어서, 상기 적어도 하나의 제1 더미 링은 전기적으로 플로팅된다.
4) 본 개시의 실시형태에 따른, 반도체 구조체에 있어서, 상기 적어도 하나의 제1 더미 링은 기울어진(slanted) 상단 표면을 갖는다.
5) 본 개시의 실시형태에 따른, 반도체 구조체는, 상기 제1 영역 상에 배치된 적어도 하나의 제2 더미 링을 더 포함하고, 상기 적어도 하나의 제1 더미 링 및 상기 적어도 하나의 제2 더미 링은 상기 적어도 하나의 제1 디바이스를 둘러싸며, 상기 적어도 하나의 제2 더미 링은 상기 적어도 하나의 제1 더미 링보다 더 두껍다.
6) 본 개시의 다른 실시형태에 따른, 반도체 구조체는, 활성 영역 및 상기 활성 영역을 둘러싸는 주변 영역, 상기 활성 영역 상에 배치된 적어도 하나의 제1 디바이스, 상기 주변 영역 상에 배치된 적어도 하나의 제2 디바이스, 및 상기 주변 영역 상에 배치된 적어도 하나의 제1 더미 링을 포함하는 반도체 기판으로서, 상기 적어도 하나의 제1 디바이스와 상기 적어도 하나의 제2 디바이스는 상기 활성 영역의 반도체 부분에 의해 이격되는 것인, 상기 반도체 기판; 및 상기 반도체 기판 상에 배치된 적어도 하나의 패터닝된 유전체 층으로서, 상기 적어도 하나의 제1 디바이스, 상기 적어도 하나의 제2 디바이스, 및 상기 적어도 하나의 제1 더미 링은 상기 패터닝된 유전체 층에 매립되는 것인, 상기 적어도 하나의 패터닝된 유전체 층을 포함한다.
7) 본 개시의 다른 실시형태에 따른, 반도체 구조체에 있어서, 상기 적어도 하나의 제1 디바이스의 제1 높이는 상기 적어도 하나의 제2 디바이스의 제2 높이 및 상기 적어도 하나의 제1 더미 링의 제1 두께보다 더 크고, 상기 제1 두께는 상기 제2 높이보다 더 크다.
8) 본 개시의 다른 실시형태에 따른, 반도체 구조체에 있어서, 상기 적어도 하나의 제1 더미 링은 전기적으로 플로팅된다.
9) 본 개시의 다른 실시형태에 따른, 반도체 구조체에 있어서, 상기 적어도 하나의 제1 더미 링은 기울어진 상단 표면을 갖는다.
10) 본 개시의 다른 실시형태에 따른, 반도체 구조체는, 상기 활성 영역 상에 배치된 적어도 하나의 제2 더미 링을 더 포함하고, 상기 적어도 하나의 제1 더미 링 및 상기 적어도 하나의 제2 더미 링은 상기 적어도 하나의 제1 디바이스를 둘러싸며, 상기 적어도 하나의 제2 더미 링은 상기 적어도 하나의 제1 더미 링보다 더 두껍다.
11) 본 개시의 다른 실시형태에 따른, 반도체 구조체에 있어서, 상기 반도체 기판은 상기 활성 영역에 매립된 제1 트렌치 아이솔레이션 및 상기 주변 영역에 매립된 제2 트렌치 아이솔레이션을 더 포함하고, 상기 반도체 부분은 상기 제1 트렌치 아이솔레이션과 상기 제2 트렌치 아이솔레이션 사이에 있으며, 상기 적어도 하나의 제1 더미 링은 상기 제2 트렌치 아이솔레이션 상에 배치된다.
12) 본 개시의 다른 실시형태에 따른, 반도체 구조체는, 상기 제1 트렌치 아이솔레이션 상에 배치된 적어도 하나의 제2 더미 링을 더 포함하고, 상기 적어도 하나의 제1 더미 링 및 상기 적어도 하나의 제2 더미 링은 상기 적어도 하나의 제1 디바이스를 둘러싸며, 상기 적어도 하나의 제2 더미 링은 상기 적어도 하나의 제1 더미 링보다 더 두껍다.
13) 본 개시의 또 다른 실시형태에 따른, 반도체 구조체를 제조하는 방법은, 반도체 부분을 포함하는 반도체 기판을 제공하는 단계; 상기 반도체 부분에 의해 둘러싸인 제1 영역 상에 적어도 하나의 제1 디바이스를 형성하는 단계; 제2 영역 상에 적어도 하나의 제2 디바이스 및 적어도 하나의 제1 더미 링을 형성하는 단계로서, 상기 제2 영역은 상기 제1 영역을 둘러싸며, 상기 적어도 하나의 제1 더미 링은 상기 적어도 하나의 제1 디바이스를 둘러싸는 것인, 상기 적어도 하나의 제2 디바이스 및 적어도 하나의 제1 더미 링 형성 단계; 상기 적어도 하나의 제1 디바이스, 상기 적어도 하나의 제2 디바이스, 및 상기 적어도 하나의 제1 더미 링을 덮도록 상기 반도체 기판 상에 적어도 하나의 유전체 층을 형성하는 단계; 및 상기 적어도 하나의 제1 디바이스, 상기 적어도 하나의 제2 디바이스, 및 상기 적어도 하나의 제1 더미 링이 노출될 때까지 상기 적어도 하나의 유전체 층을 연마하는 단계를 포함한다.
14) 본 개시의 또 다른 실시형태에 따른, 반도체 구조체를 제조하는 방법에 있어서, 상기 적어도 하나의 유전체 층을 연마한 이후에, 상기 적어도 하나의 제1 더미 링이 부분적으로 연마됨으로써, 상기 적어도 하나의 제1 디바이스의 제1 높이가 상기 적어도 하나의 제2 디바이스의 제2 높이 및 상기 적어도 하나의 제1 더미 링의 제1 두께보다 더 크며, 상기 제1 두께가 상기 제2 높이보다 더 크게 된다.
15) 본 개시의 또 다른 실시형태에 따른, 반도체 구조체를 제조하는 방법에 있어서, 상기 적어도 하나의 유전체 층을 연마하기 이전에 상기 적어도 하나의 제1 더미 링은 실질적인 평면의 상단 표면을 포함하고, 상기 적어도 하나의 유전체 층을 연마한 이후에 상기 적어도 하나의 제1 더미 링은 경사진 상단 표면을 포함한다.
16) 본 개시의 또 다른 실시형태에 따른, 반도체 구조체를 제조하는 방법은, 상기 제2 트렌치 아이솔레이션 상에 복수의 더미 도트 패턴들을 형성하는 단계로서, 상기 적어도 하나의 제1 더미 링은 상기 적어도 하나의 제1 디바이스와 상기 복수의 더미 도트 패턴들 사이에 있으며, 상기 적어도 하나의 제1 더미 링은 상기 복수의 더미 도트 패턴들보다 더 두꺼운 것인, 상기 복수의 더미 도트 패턴들 형성 단계를 더 포함한다.
17) 본 개시의 또 다른 실시형태에 따른, 반도체 구조체를 제조하는 방법은, 상기 제1 트렌치 아이솔레이션 상에 적어도 하나의 제2 더미 링을 형성하는 단계로서, 상기 적어도 하나의 제2 더미 링은 상기 적어도 하나의 제1 디바이스를 둘러싸며, 상기 적어도 하나의 제2 더미 링의 제2 두께는 상기 적어도 하나의 제1 더미 링의 상기 제1 두께보다 더 큰 것인, 상기 적어도 하나의 제2 더미 링 형성 단계를 더 포함한다.
18) 본 개시의 또 다른 실시형태에 따른, 반도체 구조체를 제조하는 방법에 있어서, 상기 제2 영역 상에 상기 적어도 하나의 제2 디바이스 및 상기 적어도 하나의 제1 더미 링을 형성하는 단계는, 상기 제2 영역 상에 유전체 층을 형성하는 단계로서, 상기 유전체 층은 제1 부분 및 제2 부분을 포함하며, 상기 제1 부분은 상기 제2 부분보다 더 두꺼운 것인, 상기 유전체 층 형성 단계; 상기 유전체 층의 상기 제1 부분 상에 복수의 스택 더미 패턴들을 형성하는 단계; 상기 유전체 층의 상기 제2 부분 상에 배치된 게이트 전극 및 상기 게이트 전극 상에 스택된 유전체 캡(cap)을 형성하는 단계; 및 상기 스택 더미 패턴들 아래의 제1 유전체 패턴 및 상기 게이트 전극 아래의 제2 유전체 패턴을 형성하기 위해 상기 스택 더미 패턴들, 상기 게이트 전극, 및 상기 유전체 캡을 마스크로 사용하여 상기 유전체 층을 패터닝하는 단계로서, 상기 적어도 하나의 제1 더미 링은 상기 제1 유전체 패턴 및 상기 스택 더미 패턴들을 포함하고, 상기 적어도 하나의 제2 디바이스는 상기 제2 유전체 패턴을 포함하며, 상기 게이트 전극 및 상기 유전체 캡이 형성되는 것인, 상기 유전체 층의 패터닝 단계를 포함한다.
19) 본 개시의 또 다른 실시형태에 따른, 반도체 구조체를 제조하는 방법에 있어서, 상기 제1 부분과 상기 제2 부분 사이의 두께 차이는 약 10 옹스트롬(angstrom) 내지 약 500 옹스트롬의 범위이다.
20) 본 개시의 또 다른 실시형태에 따른, 반도체 구조체를 제조하는 방법에 있어서, 상기 제1 영역의 경계와 상기 제1 부분의 외측 경계 사이의 거리는 약 0.1 마이크로미터 내지 약 50 마이크로미터의 범위이다.
상술한 내용은 당해 기술 분야에서 통상의 지식을 가진 자가 본 발명의 양상들을 더 잘 이해할 수 있도록 하기 위해 여러 실시예들의 특징들의 개요를 서술한다. 당해 기술 분야에서 통상의 지식을 가진 자는 이 문서에 소개된 실시예들과 동일한 목적들을 수행하고/하거나 동일한 이점들을 달성하기 위해 다른 공정들 및 구조체들을 설계 또는 변형하기 위한 기초로서 본 발명을 쉽게 사용할 수 있다는 점을 이해할 것이다. 당해 기술 분야에서 통상의 지식을 가진 자는 동등한 구성들이 본 발명의 목적 및 범주로부터 벗어나지 않는다는 점과, 본 발명의 목적 및 범주로부터 벗어나지 않으면서 다양한 변경, 대체, 및 변형을 할 수 있다는 점을 또한 인식할 것이다.

Claims (10)

  1. 반도체 구조체에 있어서,
    반도체 부분, 적어도 하나의 제1 디바이스, 적어도 하나의 제2 디바이스, 및 적어도 하나의 제1 더미 링을 포함하는 반도체 기판으로서, 상기 적어도 하나의 제1 디바이스는 상기 반도체 부분에 의해 둘러싸인 제1 영역 상에 배치되고, 상기 적어도 하나의 제2 디바이스 및 상기 적어도 하나의 제1 더미 링은 제2 영역 상에 배치되며, 상기 제2 영역은 상기 제1 영역을 둘러싸는 것인, 상기 반도체 기판; 및
    상기 반도체 기판 상에 배치된 적어도 하나의 패터닝된 유전체 층
    을 포함하는, 반도체 구조체.
  2. 제1항에 있어서,
    상기 적어도 하나의 제1 디바이스의 제1 높이는 상기 적어도 하나의 제2 디바이스의 제2 높이 및 상기 적어도 하나의 제1 더미 링의 제1 두께보다 더 크고, 상기 제1 두께는 상기 제2 높이보다 더 큰 것인, 반도체 구조체.
  3. 제1항에 있어서,
    상기 적어도 하나의 제1 더미 링은 전기적으로 플로팅되는(floated) 것인, 반도체 구조체.
  4. 제1항에 있어서,
    상기 적어도 하나의 제1 더미 링은 기울어진(slanted) 상단 표면을 가진 것인, 반도체 구조체.
  5. 제1항에 있어서,
    상기 제1 영역 상에 배치된 적어도 하나의 제2 더미 링을 더 포함하고,
    상기 적어도 하나의 제1 더미 링 및 상기 적어도 하나의 제2 더미 링은 상기 적어도 하나의 제1 디바이스를 둘러싸며, 상기 적어도 하나의 제2 더미 링은 상기 적어도 하나의 제1 더미 링보다 더 두꺼운 것인, 반도체 구조체.
  6. 반도체 구조체에 있어서,
    활성 영역 및 상기 활성 영역을 둘러싸는 주변 영역, 상기 활성 영역 상에 배치된 적어도 하나의 제1 디바이스, 상기 주변 영역 상에 배치된 적어도 하나의 제2 디바이스, 및 상기 주변 영역 상에 배치된 적어도 하나의 제1 더미 링을 포함하는 반도체 기판으로서, 상기 적어도 하나의 제1 디바이스와 상기 적어도 하나의 제2 디바이스는 상기 활성 영역의 반도체 부분에 의해 이격되는 것인, 상기 반도체 기판; 및
    상기 반도체 기판 상에 배치된 적어도 하나의 패터닝된 유전체 층으로서, 상기 적어도 하나의 제1 디바이스, 상기 적어도 하나의 제2 디바이스, 및 상기 적어도 하나의 제1 더미 링은 상기 패터닝된 유전체 층에 매립되는 것인, 상기 적어도 하나의 패터닝된 유전체 층
    을 포함하는, 반도체 구조체.
  7. 제6항에 있어서,
    상기 반도체 기판은 상기 활성 영역에 매립된 제1 트렌치 아이솔레이션 및 상기 주변 영역에 매립된 제2 트렌치 아이솔레이션을 더 포함하고, 상기 반도체 부분은 상기 제1 트렌치 아이솔레이션과 상기 제2 트렌치 아이솔레이션 사이에 있으며, 상기 적어도 하나의 제1 더미 링은 상기 제2 트렌치 아이솔레이션 상에 배치되는 것인, 반도체 구조체.
  8. 제7항에 있어서,
    상기 제1 트렌치 아이솔레이션 상에 배치된 적어도 하나의 제2 더미 링을 더 포함하고,
    상기 적어도 하나의 제1 더미 링 및 상기 적어도 하나의 제2 더미 링은 상기 적어도 하나의 제1 디바이스를 둘러싸며, 상기 적어도 하나의 제2 더미 링은 상기 적어도 하나의 제1 더미 링보다 더 두꺼운 것인, 반도체 구조체.
  9. 반도체 구조체를 제조하는 방법에 있어서,
    반도체 부분을 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 부분에 의해 둘러싸인 제1 영역 상에 적어도 하나의 제1 디바이스를 형성하는 단계;
    제2 영역 상에 적어도 하나의 제2 디바이스 및 적어도 하나의 제1 더미 링을 형성하는 단계로서, 상기 제2 영역은 상기 제1 영역을 둘러싸며, 상기 적어도 하나의 제1 더미 링은 상기 적어도 하나의 제1 디바이스를 둘러싸는 것인, 상기 적어도 하나의 제2 디바이스 및 적어도 하나의 제1 더미 링 형성 단계;
    상기 적어도 하나의 제1 디바이스, 상기 적어도 하나의 제2 디바이스, 및 상기 적어도 하나의 제1 더미 링을 덮도록 상기 반도체 기판 상에 적어도 하나의 유전체 층을 형성하는 단계; 및
    상기 적어도 하나의 제1 디바이스, 상기 적어도 하나의 제2 디바이스, 및 상기 적어도 하나의 제1 더미 링이 노출될 때까지 상기 적어도 하나의 유전체 층을 연마하는 단계
    를 포함하는, 반도체 구조체 제조 방법.
  10. 제9항에 있어서,
    상기 제2 트렌치 아이솔레이션 상에 복수의 더미 도트 패턴들을 형성하는 단계로서, 상기 적어도 하나의 제1 더미 링은 상기 적어도 하나의 제1 디바이스와 상기 복수의 더미 도트 패턴들 사이에 있으며, 상기 적어도 하나의 제1 더미 링은 상기 복수의 더미 도트 패턴들보다 더 두꺼운 것인, 상기 복수의 더미 도트 패턴들 형성 단계를 더 포함하는, 반도체 구조체 제조 방법.
KR1020180116821A 2017-11-14 2018-10-01 반도체 구조체 및 그 제조 방법 KR102167959B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762586116P 2017-11-14 2017-11-14
US62/586,116 2017-11-14
US16/022,702 US11211388B2 (en) 2017-11-14 2018-06-29 Array boundfary structure to reduce dishing
US16/022,702 2018-06-29

Publications (2)

Publication Number Publication Date
KR20190054911A true KR20190054911A (ko) 2019-05-22
KR102167959B1 KR102167959B1 (ko) 2020-10-21

Family

ID=66431378

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180116821A KR102167959B1 (ko) 2017-11-14 2018-10-01 반도체 구조체 및 그 제조 방법

Country Status (3)

Country Link
KR (1) KR102167959B1 (ko)
CN (1) CN109786384B (ko)
TW (1) TWI690059B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210053212A (ko) * 2019-10-29 2021-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 자체 정렬된 이중 패터닝
KR20210086931A (ko) * 2019-12-31 2021-07-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 집적 회로에 대한 경계 스킴 및 집적 회로를 형성하기 위한 방법
US11784056B2 (en) 2019-10-29 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned double patterning

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112825307B (zh) * 2019-11-21 2022-04-29 中芯国际集成电路制造(上海)有限公司 一种互连结构的形成方法及互连结构
CN113363204B (zh) * 2020-03-05 2022-04-12 中芯国际集成电路制造(深圳)有限公司 一种互连结构的形成方法
TWI765643B (zh) * 2021-04-06 2022-05-21 華邦電子股份有限公司 記憶體元件及其製造方法
KR20230059028A (ko) * 2021-10-25 2023-05-03 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000232154A (ja) * 1999-02-12 2000-08-22 Sony Corp 半導体装置およびその製造方法
US20030008459A1 (en) * 2000-01-17 2003-01-09 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device and flash memory
KR20040005646A (ko) * 2002-07-09 2004-01-16 가부시끼가이샤 도시바 불휘발성 반도체 메모리 장치 및 그 제조 방법
KR100816732B1 (ko) * 2006-10-31 2008-03-25 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 그 제조방법
JP2008085101A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体装置
KR20080090851A (ko) * 2007-04-06 2008-10-09 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR20090078090A (ko) * 2008-01-14 2009-07-17 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20120270379A1 (en) * 2008-08-29 2012-10-25 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Method of fabricating a dummy gate structure in a gate last process
US20160181268A1 (en) * 2014-12-23 2016-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. BOUNDARY SCHEME FOR EMBEDDED POLY-SiON CMOS OR NVM IN HKMG CMOS TECHNOLOGY
US20160307909A1 (en) * 2015-04-16 2016-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and Method to Reduce Polysilicon Loss from Flash Memory Devices During Replacement Gate (RPG) Process in Integrated Circuits

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6559055B2 (en) * 2000-08-15 2003-05-06 Mosel Vitelic, Inc. Dummy structures that protect circuit elements during polishing
JP4558557B2 (ja) * 2005-03-31 2010-10-06 富士通セミコンダクター株式会社 不揮発性半導体記憶装置
KR101933044B1 (ko) * 2012-03-30 2018-12-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2016072537A (ja) * 2014-09-30 2016-05-09 株式会社東芝 半導体記憶装置及びその製造方法
US20160211250A1 (en) * 2015-01-15 2016-07-21 Infineon Technologies Ag Semiconductor substrate arrangement, a semiconductor device, and a method for processing a semiconductor substrate

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000232154A (ja) * 1999-02-12 2000-08-22 Sony Corp 半導体装置およびその製造方法
US20030008459A1 (en) * 2000-01-17 2003-01-09 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device and flash memory
KR20040005646A (ko) * 2002-07-09 2004-01-16 가부시끼가이샤 도시바 불휘발성 반도체 메모리 장치 및 그 제조 방법
JP2008085101A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体装置
KR100816732B1 (ko) * 2006-10-31 2008-03-25 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 그 제조방법
KR20080090851A (ko) * 2007-04-06 2008-10-09 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR20090078090A (ko) * 2008-01-14 2009-07-17 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20120270379A1 (en) * 2008-08-29 2012-10-25 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Method of fabricating a dummy gate structure in a gate last process
US20160181268A1 (en) * 2014-12-23 2016-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. BOUNDARY SCHEME FOR EMBEDDED POLY-SiON CMOS OR NVM IN HKMG CMOS TECHNOLOGY
US20160307909A1 (en) * 2015-04-16 2016-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and Method to Reduce Polysilicon Loss from Flash Memory Devices During Replacement Gate (RPG) Process in Integrated Circuits

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210053212A (ko) * 2019-10-29 2021-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 자체 정렬된 이중 패터닝
US11676821B2 (en) 2019-10-29 2023-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned double patterning
US11784056B2 (en) 2019-10-29 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned double patterning
KR20210086931A (ko) * 2019-12-31 2021-07-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 집적 회로에 대한 경계 스킴 및 집적 회로를 형성하기 위한 방법
US11569267B2 (en) 2019-12-31 2023-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming integrated circuit

Also Published As

Publication number Publication date
TW201919205A (zh) 2019-05-16
CN109786384B (zh) 2021-02-26
KR102167959B1 (ko) 2020-10-21
TWI690059B (zh) 2020-04-01
CN109786384A (zh) 2019-05-21

Similar Documents

Publication Publication Date Title
KR102167959B1 (ko) 반도체 구조체 및 그 제조 방법
US11706914B2 (en) Method of forming an array boundary structure to reduce dishing
US6613621B2 (en) Methods of forming self-aligned contact pads using a damascene gate process
TWI701853B (zh) 半導體裝置及其形成方法
KR100530496B1 (ko) 반도체 장치, 리세스 게이트 전극 형성 방법 및 반도체장치의 제조 방법
CN107833891B (zh) 半导体器件及其制造方法
US6699793B2 (en) Semiconductor device having multi-layered spacer and method of manufacturing the same
KR100335121B1 (ko) 반도체 메모리 소자 및 그의 제조 방법
US20020024111A1 (en) Shallow trench isolation type semiconductor device and method of forming the same
US7078307B2 (en) Method for manufacturing single-sided buried strap in semiconductor devices
US7323377B1 (en) Increasing self-aligned contact areas in integrated circuits using a disposable spacer
US7205208B2 (en) Method of manufacturing a semiconductor device
US7037821B2 (en) Method for forming contact of semiconductor device
US6967161B2 (en) Method and resulting structure for fabricating DRAM cell structure using oxide line spacer
US11195841B2 (en) Integrated circuit and method for manufacturing the same
US7696075B2 (en) Method of fabricating semiconductor device having a recess channel structure therein
KR100520514B1 (ko) 반도체 소자 및 그의 제조방법
KR100266028B1 (ko) 반도체장치 및 그 제조방법
KR20100001134A (ko) 새들형 핀 트랜지스터 및 그 제조 방법
KR20070002235A (ko) 반도체 소자의 콘택홀 형성 방법
KR20000038331A (ko) 반도체 메모리 소자의 제조 방법
KR20040059924A (ko) 디램 메모리 소자의 제조 방법
KR20060135291A (ko) 반도체소자의 스토리지노드콘택 형성 방법
KR20030056663A (ko) 플랫 셀 마스크롬의 제조 방법
JP2007013195A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant