KR100816732B1 - 낸드 플래시 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 낸드 플래시 메모리 소자의 제조공정 중 CMP(Chemical Mechanical Polishing) 공정시 더미 셀 영역과 주변회로 영역 사이에서 발생되는 CMP 공정에 기인한 디싱 현상을 최소화하고, 더미 셀 영역과 주변회로 영역 사이에서 발생되는 CMP 공정에 기인한 디싱 현상을 방지하기 위해 상기 두 영역 사이에 더미 셀 패턴을 형성하는 경우 발생될 수 있는 워드라인과 더미 셀 패턴 간의 누설전류를 방지할 수 있는 낸드 플래시 메모리 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 메모리 셀 영역, 제1 더미 셀 영역, 제2 더미 셀 영역 및 주변회로 영역으로 정의된 기판과, 상기 메모리 셀 영역의 상기 기판 상에 형성되며, 제1 게이트 절연막을 포함하는 복수의 메모리 셀용 제1 게이트 패턴과, 상기 주변회로 영역의 상기 기판 상에 형성되며, 상기 제1 게이트 절연막과 상기 제1 게이트 절연막보다 두껍게 형성된 제2 게이트 절연막을 각각 포함하는 복수의 트랜지스터용 제2 게이트 패턴과, 상기 메모리 셀 영역과 인접한 상기 제1 더미 셀 영역의 상기 기판 상에 형성되며, 상기 제1 게이트 절연막 또는 상기 제2 게이트 절연막을 포함하는 복수의 제1 더미 셀 패턴과, 상기 제1 더미 셀 영역과 상기 주변회로 영역 사이에 위치한 상기 제2 더미 셀 영역의 상기 기판 상에 형성되며, 상기 제2 게이트 절연막을 포함하는 복수의 제2 더미 셀 패턴을 포함하는 낸드 플래시 메모리 소자를 제공한다.
Figure R1020060106843
낸드 플래시 메모리 소자, 메모리 셀 영역, 더미 셀 영역, 주변회로 영역, 소자 분리막, EFH, 고전압 트랜지스터용 게이트 절연막, 저전압 트랜지스터용 게이트 절연막

Description

낸드 플래시 메모리 소자 및 그 제조방법{FLASH MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 낸드 플래시 메모리 소자를 설명하기 위하여 도시한 개념도.
도 2는 본 발명의 실시예에 따른 낸드 플래시 소자를 설명하기 위하여 도시한 개념도.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판
112 : 플로팅 게이트용 폴리실리콘막
111 : 패드 산화막
112, 122 : 패드 질화막
113 : 보호막
120, 118, 118A, 118B : 게이트 절연막
123 : 트렌치
124 : 소자 분리막
114 : 감광막 패턴
125 : 유전체막
126 : 콘트롤 게이트용 폴리실리콘막
본 발명은 반도체 소자 및 제조 기술에 관한 것으로, 특히 메모리 셀(memory cell)이 형성되는 메모리 셀 어레이(memory cell array) 영역과, 메모리 셀을 구동시키기 위한 구동회로(디코더(decoder), 페이지 버퍼(page buffer) 등)가 형성되는 주변회로 영역 사이에 실제 소자 동작에 사용되지 않는 더미 셀 어레이(dummy cell array)가 형성되고, 또한, 더미 셀 어레이와 주변회로 사이에 각 메모리 셀의 게이트와 연결되는 게이트 접속 내부배선(이하, 워드라인이라 함)이 신장되는 낸드 플래시 메모리 소자(NAND type flash memory device) 및 그의 제조방법에 관한 것이다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재기입하는 리프레시(refresh) 기능이 필요 없는 플래시 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발하게 진행되고 있다. 여기서, 프로그램이라 함은 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거라 함은 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
이러한 결과로, 메모리 소자의 고집적화를 위해 복수 개의 메모리 셀들이 직렬로 접속되어 한 개의 스트링(string)을 이루는 낸드 플래시 메모리 소자가 제안되었다.
낸드 플래시 메모리 소자는 노어 플래시 메모리 소자(NOR-type flash memory device)와 다르게 순차적으로 데이터를 독출(read)하는 메모리 소자로서, 파울러-노드하임(Fowler-Nordheim; FN) 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나, 주입된 전자를 방출하면서 메모리 셀의 문턱전압(threshold voltage)을 제어하는 방식으로 프로그램 및 소거 동작을 수행한다.
일반적으로, 70nm급 이하의 선폭을 갖는 낸드 플래시 메모리 소자의 제조공정에서, 플로팅 게이트는 SA-STI(Self Aligned Shallow Trench Isolation) 또는 ASA-STI(Advanced SA-STI) 공정을 이용하여 형성하고 있다. 이 과정에서 메모리 셀 어레이 영역과 주변회로 영역 간에는 터널 산화막(또는, 게이트 산화막)의 두께 차와 같은 여러 가지 이유에 의해 단차가 발생되며, 이러한 단차를 줄이기 위해 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정을 실시하여 소자의 평탄화를 이루고 있다. 평탄화 공정은 후속 공정에서 사진 식각공정을 실시 함에 있어서 구조물의 단차로 인해 해상력이 떨어지는 문제점을 해결할 수 있으므로 필수적으로 수행되고 있는 공정 중의 하나이다. 이러한 평탄화 공정은 단차가 형성되어 있는 구조물에 물질을 채움과 동시에 상부를 평탄화시키는 CMP 공정이 통상적으로 실시되고 있다.
그러나, CMP 공정은 평탄화 측면에서 우수한 특성을 얻을 수 있는 이점은 있지만, CMP 공정시 대상막의 두께를 균일하게 가져가야만 하는 공정상의 제약이 따른다. 그 이유는 CMP 공정시 소위 말하는 디싱(dishing) 현상이 발생되기 때문이다. 이러한 디싱 현상은 CMP 대상막, 즉 물질층 아래에 형성되어 있는 하부층의 패턴모양, 크기나 그 위치에 따라 국부적으로 CMP 대상막이 아래로 꺼지는 현상을 말한다.
이러한 디싱 현상을 해소하기 위해 낸드 플래시 메모리 소자에서는 메모리 셀 어레이와 주변회로 영역 간에 실제 소자 동작에는 사용되지 않는 더미 셀 어레이를 부가적으로 메모리 셀 어레이 영역에 형성될 메모리 셀과 동일 공정으로 형성하고 있다.
하지만, 더미 셀 어레이와 주변회로 영역 사이의 대략 20㎛ 정도의 공간에는 각 메모리 셀의 게이트와 연결되는 워드라인이 신장되기 때문에 더미 셀 어레이를 형성할 수 없었다. 그 이유는, 워드라인 아래로 복수의 더미 셀 패턴이 형성되는 경우 워드라인과 더미 셀 패턴 간에 누설전류(leakage current)가 발생되기 때문이다.
구체적으로, 도 1을 결부시켜 설명하면 다음과 같다. 여기서, 도 1은 종래기 술에 따른 낸드 플래시 메모리 소자의 어레이 구조를 설명하기 위하여 도시한 개념도이다.
도 1을 참조하면, 종래기술에 따른 낸드 플래시 메모리 소자의 어레이는 실제 데이터를 저장하는 복수의 메모리 셀이 형성되는 메모리 셀 어레이 영역(MC)과, 소자의 동작에 영향을 미치지 않는 더미 셀 패턴(DCP)이 형성되는 더미 셀 영역(DC)과, 더미 셀 패턴(DPC)이 형성되지 않고 워드라인(WL)이 신장되는 비 더미 셀 영역(NDC)과, 디코더와 같은 구동회로가 형성되는 주변회로 영역(PERI)으로 분리된다. 보편적으로, 비 더미 셀 영역(NDC)에는 넓은 폭을 갖는 소자 분리막이 형성된다.
전술한 바와 같이, 더미 셀 영역(DC)과 주변회로 영역(PERI) 사이에 비 더미 셀 영역(NDC)을 두는 이유는 워드라인(WL) 아래로 복수의 더미 셀 패턴(DCP)이 형성되는 경우 워드라인(WL)과 더미 셀 패턴(DPC) 간에 누설전류가 발생되기 때문이다.
통상, 더미 셀 패턴(DPC)은 소자 제조공정 상 메모리 셀과 동일한 공정으로 제조되기 때문에 메모리 셀의 게이트 구성과 거의 동일한 구성으로 이루어지며, 그 중에서도 절연물질로 유전체막과 터널 산화막(대략 70~100Å)을 포함한다. 더욱이, 더미 셀 패턴(DPC)과 워드라인(WL) 사이에는 보호 산화막(capping oxide)(대략, 100~150Å)이 개재된다.
이에 따라, 더미 셀 패턴(DPC)이 비 더미 셀 영역(NDC)에 형성된 경우, 메모리 셀을 프로그램하기 위해 워드라인(WL)을 통해 프로그램 바이어스 전압(대략, 18V 이상)을 인가하면, 보호 산화막과 더미 셀 패턴(DPC) 사이의 항복(breakdown)현상에 의해 누설전류가 발생되거나, 게이트의 커플링 비(coupling ratio)-보호 산화막과 터널 산화막 간의 정전용량 비-에 의해 터널 산화막을 통해 전자가 기판으로 이동하고, 이로 인해 플로팅 게이트에 전기장을 형성하여 프로그램 바이어스 전압을 강하시키게 된다. 결국, 원하는 프로그램 바이어스 전압을 확보하지 못하는 문제가 발생된다.
상기에서 설명한 이유로, 워드라인(WL)이 신장되는 더미 셀 영역(DC)과 주변회로 영역(PERI) 사이에는 더미 셀 패턴(DPC)이 존재하지 않는 영역(NDC)이 존재하게 된다.
그러나, 더미 셀 영역(DC)과 주변회로 영역(PERI) 사이에 더미 셀 패턴(DPC)이 형성되지 않는 빈 공간(소자 분리막만 존재)이 존재하는 경우에는 CMP 공정시 이 부위에서 디싱 현상이 심화되어 웨이퍼 전면에 걸쳐 균일성을 확보할 수 없는 문제가 발생된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들을 얻을 수 있다.
첫째, 본 발명은 낸드 플래시 메모리 소자의 제조공정 중 CMP 공정시 더미 셀 영역과 주변회로 영역 사이에서 발생되는 CMP 공정에 기인한 디싱 현상을 최소화할 수 있는 낸드 플래시 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있 다.
둘째, 본 발명은 더미 셀 영역과 주변회로 영역 사이에서 발생되는 CMP 공정에 기인한 디싱 현상을 방지하기 위해 상기 두 영역 사이에 더미 셀 패턴을 형성하는 경우 발생될 수 있는 워드라인과 더미 셀 패턴 간의 누설전류를 방지할 수 있는 낸드 플래시 메모리 소자 및 그 제조방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 메모리 셀 영역, 제1 더미 셀 영역, 제2 더미 셀 영역 및 주변회로 영역을 포함하는 기판과, 상기 메모리 셀 영역의 상기 기판 상에 형성되며, 제1 게이트 절연막을 포함하는 복수의 메모리 셀용 제1 게이트 패턴과, 상기 주변회로 영역의 상기 기판 상에 형성되며, 상기 제1 게이트 절연막과 상기 제1 게이트 절연막보다 두껍게 형성된 제2 게이트 절연막을 각각 포함하는 복수의 트랜지스터용 제2 게이트 패턴과, 상기 메모리 셀 영역과 인접한 상기 제1 더미 셀 영역의 상기 기판 상에 형성되며, 상기 제1 게이트 절연막 또는 상기 제2 게이트 절연막을 포함하는 복수의 제1 더미 셀 패턴과, 상기 제1 더미 셀 영역과 상기 주변회로 영역 사이에 위치한 상기 제2 더미 셀 영역의 상기 기판 상에 형성되며, 상기 제2 게이트 절연막을 포함하는 복수의 제2 더미 셀 패턴을 포함하는 낸드 플래시 메모리 소자를 제공한다.
상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 메모리 셀 영역, 제1 더미 셀 영역, 제2 더미 셀 영역 및 주변회로 영역을 포함하는 기판을 제공하는 단계와, 상기 메모리 셀 영역, 상기 제1 더미 셀 영역, 상기 제2 더미 셀 영역 및 상기 주변회로 영역의 상기 기판 상에 게이트 절연막을 형성하되, 상기 게이트 절연막은 상기 메모리 셀 영역에서보다 상기 제2 더미 셀 영역에서 더 두껍게 형성하는 단계와, 상기 게이트 절연막 상에 플로팅 게이트용 제1 도전막 및 패드 질화막을 형성하는 단계와, 상기 메모리 셀 영역, 상기 제1 및 제2 더미 셀 영역 및 상기 주변회로 영역에 각각 복수의 트렌치를 형성하는 단계와, 상기 복수의 트렌치가 매립되도록 소자 분리막을 형성하는 단계와, 상기 패드 질화막을 제거하는 단계와, 상기 메모리 셀 영역에 형성된 소자 분리막을 선택적으로 리세스시키는 단계와, 상기 리세스된 소자 분리막을 포함하는 전체 구조 상부면을 따라 유전체막을 형성하는 단계와, 상기 유전체막 상에 콘트롤 게이트용 제2 도전막을 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법을 제공한다.
전술한 바와 같이, 종래기술에 따른 낸드 플래시 메모리 소자의 어레이 구조에서는 더미 셀 영역과 주변회로 영역 사이에 더미 셀 패턴이 형성되지 않는 비 더미 셀 영역이 존재하고, 상기 비 더미 셀 영역에서 CMP 공정시 심화되는 디싱 현상을 최소화하기 위해 상기 비 더미 셀 영역에 더미 셀 영역과 마찬가지로 복수의 더미 셀 패턴을 형성하는 방법을 제안한다. 또한, 상기 비 더미 셀 영역 내에 더미 셀 패턴이 형성된 경우 상기 비 더미 셀 영역을 가로지르는 워드라인으로부터 더미 셀 패턴을 통해 흐르는 누설전류를 방지하기 위해 워드라인과 연결되는 콘트롤 게이트와 액티브 영역 간의 거리를 증대시키는 방법을 제안한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)는 표시된 부분은 동일한 요소를 나타낸다.
실시예
도 2는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자를 설명하기 위하여 도시한 개념도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 낸드 플래시 메모리 소자는 실제 데이터를 저장하는 복수의 메모리 셀이 형성되는 메모리 셀 어레이 영역(MC)과, 메모리 셀 어레이 영역(MC)에 형성된 복수의 메모리 셀을 구동시키기 위해 구동회로가 형성되는 주변회로 영역(PERI)과, 메모리 셀 어레이 영역(MC)에 인접하여 형성되며 소자의 동작에 영향을 미치지않는 더미 셀 패턴(DCP1)(이하, 제1 더미 셀 패턴이라 함)이 형성되는 더미 셀 영역(DC1)(이하, 제1 더미 셀 영역이라 함)과, 제1 더미 셀 영역(DC1)과 주변회로 영역(PERI) 사이에 소자의 동작에 영향을 미치지 않는 더미 셀 패턴(DCP2)(이하, 제2 더미 셀 패턴이라 함)이 형성되는 더미 셀 영역(DC2)(이하, 제2 더미 셀 영역이라 함)으로 분리된다.
제2 더미 셀 영역(DC2)은 주변회로 영역(PERI)과 제1 더미 셀 영역(DC1) 사 이, 대략 20㎛ 정도 내에 위치된다. 이러한 제2 더미 셀 영역(DC2) 내에는 복수의 제2 더미 셀 패턴(DCP2)이 형성되며, 그 개수는 제한되지 않는다. 또한, 제2 더미 셀 패턴(DCP2)은 제1 더미 셀 패턴(DCP1)과 동일 구성-메모리 셀의 게이트 구성, 예컨대 게이트 절연막(산화막 또는 산화막 내에 질화막이 개재된 막 포함), 플로팅 게이트, 유전체막, 컨트롤 게이트 등-으로 이루어진다. 또한, 제2 더미 셀 패턴(DCP2)의 폭은 CMP 공정시 발생될 수 있는 디싱 현상을 완화시키기 위해 제1 더미 셀 영역(DC1)에 형성되는 제1 더미 셀 패턴(DCP1)보다 큰 폭으로 형성한다. 이때, 제2 더미 셀 패턴(DCP2)은 제2 더미 셀 영역(DC2) 내에서 동일한 폭으로 형성되거나, 서로 다른 폭으로 형성될 수도 있으며, 경우에 따라서는 주변회로 영역(PERI)으로 갈수록 일정 비율로 증가된 폭을 갖도록 형성될 수도 있다.
한편, 제2 더미 셀 패턴(DCP2)의 게이트 절연막은 고전압에 의해 구동되는 고전압 트랜지스터의 게이트 절연막과 동일 두께, 예컨대 적어도 350Å 이상의 두께로 형성된다. 이는, 제2 더미 셀 패턴(DCP2)을 구성하는 콘트롤 게이트와 액티브 영역 간의 거리를 증대시켜 제2 더미 셀 패턴(DCP2)을 가로지르는 워드라인으로부터 제2 더미 셀 패턴(DCP2)을 통해 액티브 영역으로 흐르는 누설전류를 방지하기 위함이다.
제1 더미 셀 패턴(DCP1)의 게이트 절연막은 제2 더미 셀 패턴(DCP2)과 마찬가지로 350Å 이상의 고전압 트랜지스터용 게이트 절연막 동일한 두께로 형성되거나, 메모리 셀 어레이 영역(MC)에 형성되는 메모리 셀의 게이트 절연막과 동일한 두께로 형성될 수 있다. 메모리 셀의 게이트 절연막은 저전압에 의해 구동되는 저 전압 트랜지스터의 게이트 절연막과 동일 두께, 예컨대 70~100Å 정도로 비교적 얇은 두께로 형성된다.
이하, 도 3a 내지 도 3k를 결부시켜 도 2에 도시된 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기로 한다. 여기서는, 설명의 편의를 위해 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정을 적용한 낸드 플래시 메모리 소자의 제조방법에 대해 설명하기로 한다. 또한, 주변회로 영역(PERI)은 고전압용 트랜지스터와 저전압용 트랜지스터가 모두 형성되는 구동회로영역이나, 여기서는 설명의 편의를 위해 고전압용 트랜지스터만이 형성되는 것으로 한다.
먼저, 도 3a에 도시된 바와 같이, 메모리 셀 영역(MC), 제1 및 제2 더미 셀 영역(DC1, DC2) 및 주변회로 영역(PERI)으로 정의된 반도체 기판(110)을 제공한다. 여기서, 메모리 셀 영역(MC)에서는 소자 분리막(또는, 플로팅 게이트 패턴)이 제1 및 제2 더미 셀 영역(DC1, DC2)과 주변회로 영역(PERI)에서보다 높은 밀도로 형성된다. 또한, 주변회로 영역(PERI)에서는 소자 분리막이 메모리 셀 영역(MC)과 제1 및 제2 더미 셀 영역(DC1, DC2)에서 보다 큰 폭으로 형성된다.
이어서, 반도체 기판(110) 상에 패드 산화막(pad oxide)(111), 패드 질화막(pad nitride)(112) 및 보호막(capping oxide)(113)을 순차적으로 형성한다. 이때, 패드 산화막(111)은 30~70Å, 바람직하게는 50Å으로 형성하고, 패드 질화막(112)은 150~250Å, 바람직하게는 200Å으로 형성하며, 보호막(113)은 패드 산화막(111)과 같이 산화막 계열의 물질로 형성하며, 80~120Å, 바람직하게는 100Å으 로 형성한다.
이어서, 도 3b에 도시된 바와 같이, 보호막(113) 상에 감광막(photoresist)을 도포한 후, 포토 마스크(photo mask)를 이용한 노광 및 현상공정(이하, 포토공정이라 함)을 실시하여 감광막 패턴(114)을 형성한다. 이때, 감광막 패턴(114)은 메모리 셀 영역(MC)과 제1 더미 셀 영역(DC1)은 닫히고, 제2 더미 셀 영역(DC2)과 주변회로 영역(PERI)은 개방된 구조로 형성된다.
이어서, 도 3c에 도시된 바와 같이, 감광막 패턴(114)을 식각 마스크로 이용한 식각공정(115)을 실시하여 감광막 패턴(114)에 의해 덮혀지지 않고 노출되는 제2 더미 셀 영역(DC2)과 주변회로 영역(PERI)에 형성된 보호막(113)을 식각하여 제거한다. 이로써, 메모리 셀 영역(MC)과 제1 더미 셀 영역(DC1)에는 보호막 패턴(113A)이 형성된다.
이어서, 스트립(strip) 공정을 실시하여 감광막 패턴(114)을 제거한다.
이어서, 도 3d에 도시된 바와 같이, 보호막 패턴(113A)을 식각 장벽층으로 이용한 식각공정(116)을 실시하여 선택적으로 제2 더미 셀 영역(DC2)과 주변회로 영역(PERI)에 형성된 패드 질화막(112, 도 3a참조)을 식각하여 제거한다. 이때, 식각공정(116)은 산화막과 질화막 간의 식각 선택비가 높은 식각조건으로 실시하여 선택적으로 노출되는 제2 더미 셀 영역(DC2)과 주변회로 영역(PERI)에 형성된 패드 질화막(112)만을 제거한다. 이로써, 메모리 셀 영역(MC)과 제1 더미 셀 영역(DC1)에는 패드 질화막 패턴(112A)이 형성된다.
이어서, 도 3e에 도시된 바와 같이, 세정공정(미도시)을 실시하여 보호막 패 턴(113A)과 제2 더미 셀 영역(DC2)과 주변회로 영역(PERI)에 형성된 패드 산화막(111)을 제거한다.
이어서, 패드 질화막 패턴(112A)을 식각 장벽층으로 이용한 산화공정(117)을 실시하여 노출되는 제2 더미 셀 영역(DC2)과 주변회로 영역(PERI)의 기판(110) 상에 고전압 트랜지스터용 게이트 산화막(118)(이하, 고전압 게이트 산화막이라 함)을 형성한다. 이때, 산화공정(117)은 습식, 건식 또는 라디컬(radical) 산화공정을 이용하여 실시하거나, 이들 공정이 혼합된 산화공정을 이용하여 실시할 수도 있다. 그리고, 고전압 게이트 산화막(118)은 550~650Å, 바람직하게는 600Å의 두께로 형성된다.
이어서, 소자의 동작 특성을 고려하여 고전압 게이트 산화막(118)의 두께를 낮추기 위한 습식식각공정(미도시)을 실시할 수도 있는데, 이 경우 후속 메모리 셀 영역(MC) 및 제1 더미 셀 영역(DC1)에 잔류된 패드 산화막(111) 제거 공정을 고려하여 고전압 게이트 산화막(118)은 150~250Å, 바람직하게는 200Å 정도로 식각하여 잔류되는 두께를 400Å으로 유지시킨다.
이어서, 도 3f에 도시된 바와 같이, 메모리 셀 영역(MC)과 제1 더미 셀 영역(DC1)에 잔류된 패드 질화막 패턴(112A, 도 3e참조)을 제거한다. 이때, 제거공정은 인산을 이용하여 실시할수 있다.
이어서, 메모리 셀 영역(MC)과 제1 더미 셀 영역(DC1)에 잔류된 패드 산화막(111, 도 3e참조)을 제거하기 위해 습식식각공정을 실시한다. 이때, 제2 더미 셀 영역(DC2)과 주변회로 영역(PERI)에 형성된 고전압 게이트 산화막(118, 도 3e참조) 또한 일정 두께로 식각된다.
이어서, 산화공정(119)을 실시하여 패드 산화막(111)이 제거된 메모리 셀 영역(MC)과 제1 더미 셀 영역(DC1)에 저전압 트랜지스터용 게이트 절연막(120)(이하, 저전압 게이트 절연막이라 함)을 형성한다. 이때, 제2 더미 셀 영역(DC2)과 주변회로 영역(PERI)에 형성된 고전압 게이트 산화막(118A) 또한 저전압 게이트 절연막(120) 두께만큼 증가된다. 이로써, 저전압 게이트 절연막(120)은 50~90Å, 바람직하게는 70Å 정도의 두께로 형성되고, 고전압 게이트 절연막(118A)은 330~370Å, 바람직하게는 350Å 정도의 두께로 형성된다.
이어서, 도 3g에 도시된 바와 같이, 저전압 게이트 절연막(120)과 고전압 게이트 절연막(118A) 상에 플로팅 게이트용 폴리실리콘막(121) 및 패드 질화막(122)을 순차적으로 증착한다. 이때, 폴리실리콘막(121)은 도프트(doped) 또는 언도프트(un-doped) 폴리실리콘막으로 형성할 수 있으며, 폴리실리콘막(121)과 패드 질화막(122) 간에는 패드 질화막(122) 증착공정시 폴리실리콘막(121)이 손상되는 것을 방지하기 위해 완충 산화막(미도시)을 더 형성될 수도 있다.
이어서, 도 3h에 도시된 바와 같이, STI 식각공정을 실시하여 도 3g에 도시된 패드 질화막(122), 폴리실리콘막(121), 게이트 절연막(120, 118A) 및 기판(110)을 식각하여 복수의 트렌치(123)를 형성한다. 이로써, 패드 질화막 패턴(122A), 폴리실리콘막 패턴(121)(이하, 플로팅 게이트라 함), 게이트 절연막 패턴(120A, 118B)이 형성된다.
한편, 트렌치(123)는 각 영역(MC, DC1, DC2, PERI)에 따라 서로 다른 폭을 갖도록 형성될 수 있다. 예컨대, 주변회로 영역(PERI)이 가장 큰 폭으로 형성되고, 그 다음으로 제2 더미 셀 영역(DC2), 제1 더미 셀 영역(DC1), 메모리 셀 영역(MC) 순으로 형성될 수 있다. 또한, 제2 더미 셀 영역(DC2)에서는 주변회로 영역(PERI)으로 갈수록 일정 비율로 증가된 폭을 갖도록 형성될 수도 있다. 물론, 제1 더미 셀 영역(DC1)과 메모리 셀 영역(DC)은 서로 동일한 폭으로 형성할 수도 있다.
또한, 트렌치(123)는 제1 더미 셀 영역(DC1)과 제2 더미 셀 영역(DC2) 간의 경계지역(A)에도 형성되며, 이 지역(A)에서는 도 3b에서 사용된 감광막 패턴(114)의 변동폭을 보상하기 위하여 제1 더미 셀 영역(DC1)과 제2 더미 셀 영역(DC2)에 형성된 다른 트렌치(123)의 폭보다 큰 폭을 갖도록 형성한다. 보편적으로, 감광막 패턴(114)의 변동 폭이 보통 ±50nm 정도의 범위 내에서 발생하고 있으며, 이에 따라, 상기 경계지역(A)에서의 트렌치(123)의 폭은 100~140nm, 바람직하게는 120nm 정도의 폭으로 형성한다.
이어서, 도 3i에 도시된 바와 같이, 복수의 트렌치(123, 도 3h참조)가 완전히 매립되도록 소자 분리막용 절연막으로 HDP(High Density Plasma) 단독막 또는 HDP막과 SOD(Spin On Dielectric)의 일종인 PSZ(polisilazane)막이 적층된 적층 구조로 증착한 후 CMP 공정을 실시하여 트렌치(123) 내부에 고립되는 소자 분리막(124)을 형성한다. 이때, 제2 더미 셀 영역(DC2)에서는 인접한 주변회로 영역(PERI)에 형성된 넓은 폭을 갖는 소자 분리막(124) 때문에 과도 연마되어 패드 질화막 패턴(122A)의 두께가 감소할 수 있다. 이로써, 메모리 셀 영역(MC)에 형성된 소자 분리막(124)의 높이에 비해 제2 더미 셀 영역(DC2)의 소자 분리막(124)의 높이가 낮게 제어될 수 있다.
이어서, 도 3j에 도시된 바와 같이, 패드 질화막 패턴(122A, 도 3i참조)을 제거한다.
이어서, 패드 질화막 패턴의 잔류물이 존재하는 경우 세정공정을 실시할 수도 있다.
한편, 플로팅 게이트(121A)와 패드 질화막 패턴(122A) 사이에 완충 산화막이 개재된 경우 패드 질화막 패턴(122A)을 제거한 후 식각공정을 통해 완충 산화막을 제거한다.
이어서, 패드 질화막 패턴(122A)이 제거된 전체 구조 상부에 포토 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 이때, 상기 감광막 패턴은 주변회로 영역(PERI)은 닫히고, 제1 및 제2 더미 셀 영역(DC1, DC2)과 메모리 셀 영역(MC)은 개방되는 구조를 갖는다.
이어서, 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 선택적으로 메모리 셀 영역(MC) 및 제1 및 제2 더미 셀 영역(DC1, DC2)의 소자 분리막(124A)만을 일정 깊이로 리세스(recess)시킨다. 이때, 상기 식각공정은 습식식각공정으로 실시하며, 메모리 셀 영역(MC)에 형성된 소자 분리막(124A)의 EFH가 400~500Å 정도가 되도록 실시한다.
이어서, 도 3k에 도시된 바와 같이, 감광막 패턴을 제거한 후 전체 구조 상부면의 단차를 따라 유전체막(118)과 콘트롤 게이트용 폴리실리콘막(119)을 증착한다. 이때, 유전체막(118)은 산화막-질화막-산화막(Oxide-Nitride-Oxide, ONO)으로 형성한다.
한편, 유전체막(118)을 형성한 후, 블록(block) 단위의 스트링을 선택하기 위해 형성되는 드레인 선택 라인(Drain Select Line, DSL)과 대응되는 메모리 셀 영역(MC)과 제1 더미 셀 영역(DC1)에 형성된 유전체막(118)을 선택적으로 제거할 수도 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 낸드 플래시 메모리 소자는 제2 더미 셀 영역(DC2)에도 제1 더미 셀 영역(DC1)과 마찬가지로 더미 셀 패턴을 형성하여 CMP 공정시 발생되는 디싱 현상을 최소화시키는 동시에 더미 셀 패턴을 구성하는 게이트 절연막의 두께를 주변회로 영역(PERI)에 형성되는 고전압 게이트 절연막과 동일한 두께로 형성하여 제2 더미 셀 영역(DC2)에서 콘트롤 게이트와 액티브 영역 간의 거리를 증대시킨다.
통상, 메모리 셀의 게이트 절연막은 주변회로 영역에 형성된 저전압 트랜지스터용 게이트 절연막과 동일한 두께를 갖도록 형성된다. 따라서, 본 발명의 실시예에서는 실제 소자 동작에 영향을 미치지 않는 제2 더미 셀 영역에는 고전압 트랜지스터용 게이트 절연막과 동일한 두께를 갖는 게이트 절연막을 형성함으로써 제2 더미 셀 영역에서 콘트롤 게이트와 액티브 영역 간의 거리가 증가된 게이트 절연막 두께만큼 증대되어 제2 더미 셀 영역을 가로지르는 워드라인으로부터의 누설전류를 차단할 수 있다.
본 발명의 기술적 사상은 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 ASA-STI 공정에 대해서만 설명하였으나, 이는 일례로서 SA-STI(Self Aligned-Shallow Trench Isolation) 공정에도 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 더미 셀 영역과 주변회로 영역 사이에 더미 셀 패턴이 형성되지 않는 비 더미 셀 영역이 존재하고, 상기 비 더미 셀 영역에 상기 더미 셀 영역과 마찬가지로 복수의 더미 셀 패턴을 형성함으로써 CMP 공정시 심화되는 디싱 현상을 최소화할 수 있다.
둘째, 본 발명에 의하면, 상기 비 더미 셀 영역 내에 형성되는 더미 셀 패턴의 게이트 절연막의 두께를 고전압 게이트 절연막 두께로 형성함으로써 상기 비 더미 셀 영역을 가로지르는 워드라인과 연결되는 상기 더미 셀 패턴의 콘트롤 게이트와 액티브 영역 간의 거리를 증대시켜 워드라인으로부터 더미 셀 패턴을 통해 흐르는 누설전류를 방지할 수 있다.

Claims (25)

  1. 메모리 셀 영역, 제1 더미 셀 영역, 제2 더미 셀 영역 및 주변회로 영역을 포함하는 기판;
    상기 메모리 셀 영역의 상기 기판 상에 형성되며, 제1 게이트 절연막을 포함하는 복수의 메모리 셀용 제1 게이트 패턴;
    상기 주변회로 영역의 상기 기판 상에 형성되며, 상기 제1 게이트 절연막과 상기 제1 게이트 절연막보다 두껍게 형성된 제2 게이트 절연막을 각각 포함하는 복수의 트랜지스터용 제2 게이트 패턴;
    상기 메모리 셀 영역과 인접한 상기 제1 더미 셀 영역의 상기 기판 상에 형성되며, 상기 제1 게이트 절연막 또는 상기 제2 게이트 절연막을 포함하는 복수의 제1 더미 셀 패턴; 및
    상기 제1 더미 셀 영역과 상기 주변회로 영역 사이에 위치한 상기 제2 더미 셀 영역의 상기 기판 상에 형성되며, 상기 제2 게이트 절연막을 포함하는 복수의 제2 더미 셀 패턴
    을 포함하는 낸드 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제1 게이트 패턴과 상기 제1 더미 셀 패턴은 서로 동일한 폭으로 형성 된 낸드 플래시 메모리 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 더미 셀 패턴은 상기 제1 더미 셀 패턴보다 더 큰 폭으로 형성된 낸드 플래시 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제1 더미 셀 패턴은 상기 제1 게이트 패턴보다 더 큰 폭으로 형성된 낸드 플래시 메모리 소자.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 제2 더미 셀 패턴은 상기 제1 더미 셀 패턴과 동일한 폭으로 형성된 낸드 플래시 메모리 소자.
  6. 제 1 항에 있어서,
    상기 제2 더미 셀 패턴은 상기 주변회로 영역으로 갈수록 넓은 폭을 갖도록 형성된 낸드 플래시 메모리 소자.
  7. 제 1 항에 있어서,
    상기 제2 더미 셀 패턴은 상기 제2 더미 셀 영역 내에서 서로 다른 폭으로 형성된 낸드 플래시 메모리 소자.
  8. 제 1 항에 있어서,
    상기 제2 게이트 절연막은 고전압 게이트 절연막으로서 330~370Å 두께로 형성된 낸드 플래시 메모리 소자.
  9. 제 1 항에 있어서,
    상기 제2 더미 셀 영역을 가로지르고, 상기 제1 게이트 패턴, 상기 제1 더미 셀 패턴 및 상기 제2 더미 셀 패턴과 각각 연결된 워드라인을 더 포함하는 낸드 플래시 메모리 소자.
  10. 제 1 항에 있어서,
    상기 메모리 셀 영역, 상기 제1 더미 셀 영역, 상기 제2 더미 셀 영역 및 상기 주변회로 영역에 각각 형성된 복수의 소자 분리막을 더 포함하는 낸드 플래시 메모리 소자.
  11. 제 10 항에 있어서,
    상기 소자 분리막 중 상기 주변회로 영역 내에 형성된 소자 분리막이 가장 큰 폭을 갖도록 형성된 낸드 플래시 메모리 소자.
  12. 제 10 항에 있어서,
    상기 소자 분리막 중 상기 메모리 셀 영역과 상기 제1 더미 셀 영역 내에 형성된 소자 분리막은 서로 동일한 폭으로 형성된 낸드 플래시 메모리 소자.
  13. 제 12 항에 있어서,
    상기 소자 분리막 중 상기 제2 더미 셀 영역에 형성된 소자 분리막이 상기 제1 더미 셀 영역에 형성된 소자 분리막보다 큰 폭으로 형성된 낸드 플래시 메모리 소자.
  14. 제 10 항에 있어서,
    상기 소자 분리막 중 상기 제1 더미 셀 영역과 상기 제2 더미 셀 영역 내에 형성된 소자 분리막은 서로 동일한 폭으로 형성된 낸드 플래시 메모리 소자.
  15. 메모리 셀 영역, 제1 더미 셀 영역, 제2 더미 셀 영역 및 주변회로 영역을 포함하는 기판을 제공하는 단계; 및
    상기 메모리 셀 영역, 상기 제1 더미 셀 영역, 상기 제2 더미 셀 영역 및 상기 주변회로 영역의 상기 기판 상에 게이트 절연막을 형성하되, 상기 게이트 절연막은 상기 메모리 셀 영역에서보다 상기 제2 더미 셀 영역에서 더 두껍게 형성하는 단계;
    상기 게이트 절연막 상에 플로팅 게이트용 제1 도전막 및 패드 질화막을 형성하는 단계;
    상기 메모리 셀 영역, 상기 제1 및 제2 더미 셀 영역 및 상기 주변회로 영역에 각각 복수의 트렌치를 형성하는 단계;
    상기 복수의 트렌치가 매립되도록 소자 분리막을 형성하는 단계;
    상기 패드 질화막을 제거하는 단계;
    상기 메모리 셀 영역에 형성된 소자 분리막을 선택적으로 리세스시키는 단계;
    상기 리세스된 소자 분리막을 포함하는 전체 구조 상부면을 따라 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 콘트롤 게이트용 제2 도전막을 형성하는 단계
    를 포함하는 낸드 플래시 메모리 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제1 도전막을 형성하는 단계 후 상기 패드 질화막 형성 전 상기 제1 도전막 상에 완충 산화막을 형성하는 단계를 더 포함하는 낸드 플래시 메모리 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 복수의 트렌치들 중 적어도 어느 하나는 상기 제1 더미 셀 영역과 상기 제2 더미 셀 영역 간의 경계지역에 형성하는 낸드 플래시 메모리 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 경계지역에 형성된 트렌치의 폭은 상기 제1 및 제2 더미 셀 영역 영역에 형성된 다른 트렌치의 폭보다 더 큰 폭을 갖도록 형성하는 낸드 플래시 메모리 소자의 제조방법.
  19. 제 15 항에 있어서,
    상기 주변회로 영역에서 형성되는 게이트 절연막 중 일부는 상기 제2 더미 셀 영역에 형성된 게이트 절연막과 동일한 두께로 형성하는 낸드 플래시 메모리 소자의 제조방법.
  20. 제 15 항에 있어서,
    상기 주변회로 영역에서 형성되는 게이트 절연막 중 일부는 상기 메모리 셀 영역에 형성된 게이트 절연막과 동일한 두께로 형성하는 낸드 플래시 메모리 소자의 제조방법.
  21. 제 15 항에 있어서,
    상기 게이트 절연막을 형성하는 단계는,
    상기 기판 상에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 상에 패드 질화막을 형성하는 단계;
    상기 패드 질화막 상에 산화막 계열의 물질로 보호막을 형성하는 단계;
    상기 메모리 셀 영역과 상기 제1 더미 셀 영역은 닫히고, 상기 제2 더미 셀 영역이 개방된 식각 마스크를 형성하는 단계;
    상기 식각 마스크를 이용한 식각공정을 실시하여 상기 메모리 셀 영역과 상기 제1 더미 셀 영역에만 상기 보호막을 잔류시키는 단계;
    상기 식각 마스크를 제거하는 단계;
    상기 메모리 셀 영역과 상기 제1 더미 셀 영역에 잔류된 보호막을 식각 장벽층으로 이용한 식각공정을 실시하여 상기 제2 더미 셀 영역에 형성된 상기 패드 질화막을 식각하는 단계;
    상기 메모리 셀 영역과 상기 제1 더미 셀 영역에 잔류된 보호막과 상기 제2 더미 셀 영역에 형성된 패드 산화막을 제거하여 상기 제2 더미 셀 영역의 상기 기판을 노출시키는 단계;
    상기 제2 더미 셀 영역에서 노출되는 기판에 제1 산화막을 형성하는 단계;
    상기 메모리 셀 영역과 상기 제1 더미 셀 영역에 잔류된 상기 패드 질화막과 상기 패드 산화막을 제거하여 상기 메모리 셀 영역과 상기 제1 더미 셀 영역의 상기 기판을 노출시키는 단계; 및
    상기 메모리 셀 영역과 상기 제1 더미 셀 영역에서 노출되는 기판에 제1 산화막보다 낮은 두께로 제2 산화막을 형성하는 단계
    를 포함하는 낸드 플래시 메모리 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 제1 산화막은 저전압 게이트 절연막으로서, 50~90Å 두께로 형성하는 낸드 플래시 메모리 소자의 제조방법.
  23. 제 21 항에 있어서,
    상기 제2 산화막은 고전압 게이트 절연막으로서, 330~370Å 두께로 형성하는 낸드 플래시 메모리 소자의 제조방법.
  24. 제 15 항에 있어서,
    상기 주변회로 영역에 형성된 트렌치의 폭이 상기 메모리 셀 영역, 상기 제1 더미 셀 영역 및 상기 제2 더미 셀 영역에 형성된 트렌치의 폭보다 큰 폭을 갖도록 형성하는 낸드 플래시 메모리 소자의 제조방법.
  25. 제 15 항에 있어서,
    상기 제2 더미 셀 영역에 형성된 트렌치의 폭이 상기 메모리 셀 영역 및 상기 제1 더미 셀 영역에 형성된 트렌치의 폭보다 큰 폭을 갖도록 형성하는 낸드 플래시 메모리 소자의 제조방법.
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