JP2008091861A - フラッシュメモリ素子の製造方法 - Google Patents
フラッシュメモリ素子の製造方法 Download PDFInfo
- Publication number
- JP2008091861A JP2008091861A JP2007138789A JP2007138789A JP2008091861A JP 2008091861 A JP2008091861 A JP 2008091861A JP 2007138789 A JP2007138789 A JP 2007138789A JP 2007138789 A JP2007138789 A JP 2007138789A JP 2008091861 A JP2008091861 A JP 2008091861A
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- oxide film
- cell region
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 25
- 150000004767 nitrides Chemical class 0.000 claims abstract description 23
- 230000002093 peripheral effect Effects 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 43
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 238000002955 isolation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】トランジスタのしきい値電圧が高くなる問題を解消できるフラッシュメモリ素子の製造方法。
【解決手段】セル領域のドレインセレクトライン／ソースセレクトライン（DSL/SSL）において、単一種のゲート酸化膜を形成する。すなわち、セル領域のメモリセル領域を除く全体構造上に第１の酸化膜とバッファポリ膜１０３を形成する。また、全体構造の上部に第２の酸化膜１０５、窒化膜１０６、第３の酸化膜１０７を順に形成する。セル領域のDSL/SSと周辺回路領域で第３の酸化膜１０７、窒化膜１０６、第２の酸化膜１０５の所定領域をエッチングしてバッファポリ膜１０３を露出し、このバッファポリ膜１０３に導電層１０９を形成する。さらに、第３の酸化膜１０７などを選択的にエッチングし、メモリセル領域のゲートを形成し、バッファポリ膜１０３を選択的にエッチングし、DSL/SSLのゲートと周辺回路領域の高電圧領域、低電圧領域のゲートをそれぞれ形成する。
【選択図】図９Ａ
【解決手段】セル領域のドレインセレクトライン／ソースセレクトライン（DSL/SSL）において、単一種のゲート酸化膜を形成する。すなわち、セル領域のメモリセル領域を除く全体構造上に第１の酸化膜とバッファポリ膜１０３を形成する。また、全体構造の上部に第２の酸化膜１０５、窒化膜１０６、第３の酸化膜１０７を順に形成する。セル領域のDSL/SSと周辺回路領域で第３の酸化膜１０７、窒化膜１０６、第２の酸化膜１０５の所定領域をエッチングしてバッファポリ膜１０３を露出し、このバッファポリ膜１０３に導電層１０９を形成する。さらに、第３の酸化膜１０７などを選択的にエッチングし、メモリセル領域のゲートを形成し、バッファポリ膜１０３を選択的にエッチングし、DSL/SSLのゲートと周辺回路領域の高電圧領域、低電圧領域のゲートをそれぞれ形成する。
【選択図】図９Ａ
Description
本発明は、不揮発性メモリの代表とされるフラッシュメモリ素子に係り、特にSONOS(Silicon/Oxide/Nitride/Oxide/Silicon)タイプのフラッシュメモリ素子の製造方法に関するものである。
一般に、フラッシュメモリ素子のセルトランジスタは、積層ゲート(stacked gate)構造を有する。積層ゲート構造は、セルトランジスタのチャネル領域上でトンネル酸化膜、フローティングゲート、ゲート間絶縁膜およびコントロールゲート電極が順次積層された構造でなっている。それに対して、SONOSタイプのフラッシュメモリ素子のゲートは、ダイレクトトンネリング(direct tunneling)層を形成する酸化膜、電荷を格納する窒化膜、電荷遮断層として用いられる酸化膜、そしてコントロールゲート電極として用いられる導電膜が順次積層された構造からなっている。
従来のフラッシュメモリとSONOSタイプのフラッシュメモリとは次の点で異なる。まず、構造的な側面でフラッシュメモリがポリシリコンで形成されるフローティングゲートに電荷を格納する反面、SONOSタイプのフラッシュメモリは窒化膜に電荷を格納する。すなわち、フラッシュメモリではフローティングゲートのポリシリコンに微細な欠陥でも存在しているような場合、電荷のリテンションタイム(retention time)が顕著に低下する問題がある。それに対して、SONOSタイプのフラッシュメモリでは、ポリシリコンの代用として窒化膜を適用するため、工程上の欠陥に対する敏感性が相対的に減少する利点がある。
加えて、フラッシュメモリではフローティングゲートの下部に約70Å 以上の厚さを有するトンネル酸化膜を適用するため、低電圧動作と高速動作を実現するにしても限界がある。それに対して、SONOSタイプのフラッシュメモリは、窒化膜の下部にダイレクトトンネリング酸化膜(direct tunneling oxide)を適用するため、低電圧、低パワー、そして高速動作のメモリ素子を実現できる。
ところで、かかるSONOSタイプのフラッシュメモリを従来技術でもって製造しようとすると、セル領域のゲート絶縁膜はONO(oxide/nitride/oxide)構造で形成し、周辺回路領域のゲート絶縁膜は単一シリコン酸化膜構造に形成するといった、いわゆる二重ゲート絶縁膜の構造で形成せざるを得ない。さらには、セル領域に含まれるメモリセル領域とドレインセレクトライン／ソースセレクトライン(drain select transistor/source select transistor;以下、DSL/SSLという)領域のトランジスタは、工程の単純化と利便性を求めるうえで同時に形成される。したがって、メモリセル領域とDSL/DDL領域に形成するトランジスタのゲート酸化膜はONO構造で形成する。
しかしながら、DSL/SSL領域に形成するトランジスタのゲート酸化膜としてONO構造を用いた場合、しきい値電圧が高くなるためにトランジスタの特性が低下するといった新たな課題が提起される。
以上から、本発明の目的は、トランジスタのしきい値電圧が高くなる問題を解消できるフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するために本発明によるフラッシュメモリ素子の製造方法は、メモリセル領域およびドレイン選択ライン／ソース選択ライン領域を含むセル領域と、高電圧領域低電圧領域を含む周辺回路領域が区分された半導体基板が提供される工程と、前記セル領域のメモリセル領域を除いた全体構造の上部に第１の酸化膜およびバッファポリ膜を順次形成する工程と、全体構造の上部に第２の酸化膜、窒化膜、そして第３の酸化膜を順次形成する工程と、前記セル領域の前記ドレイン選択ライン／ソース選択ライン領域および前記周辺回路領域で前記第３の酸化膜、前記窒化膜、そして前記第２の酸化膜の所定領域をエッチングして前記ポリバッファ膜を露出させる工程と、前記ポリバッファ膜と電気的に連結されるように全体構造上に伝導層を形成する工程と、前記第３の酸化膜、前記窒化膜、前記第２窒化膜を選択的にエッチングして前記セル領域の前記メモリセル領域のゲートを形成する工程と、前記バッファポリ膜を選択的にエッチングし、前記セル領域の前記ドレイン選択ライン／ソース選択ライン領域のゲートと前記周辺回路領域の前記高電圧領域低電圧領域のゲートをそれぞれ形成する工程と、を含むことを特徴とする。
本発明のフラッシュメモリ素子の製造方法によれば、セル領域のドレインセレクトライン／ソースセレクトライン（DSL/SSL）に形成するトランジスタのゲート酸化膜を薄く、単一種の酸化膜を利用して形成する。そのため、トランジスタのしきい値電圧が高くなってセル領域の上記DSL/SSLに形成されるトランジスタの特性が低下するのを解消できる効果がある。
以下、本発明に係るフラッシュメモリ素子の製造方法の実施形態について図１〜図９の各図を参照して詳細に説明する。
まず、図１（Ａ），（Ｂ）は、本実施形態による製造方法の工程を示す断面図と周辺回路領域の製造方法の工程を示す断面図である。セル領域と周辺回路領域が区分された半導体基板(100)上にスクリーン酸化膜(図示せず)を形成し、ウェルイオン(well ion)を注入する。そして、低電圧領域(LV)と高電圧領域(HV)などを形成するための各しきい値電圧(Vt)設定内で注入工程を実施する。
以後、半導体基板(100)上に第１の酸化層を形成する。この第１の酸化層は低電圧ゲート酸化膜(101)と高電圧ゲート酸化膜(102)を含む。そして、全体構造の上部にバッファポリ膜(103)を形成する。低電圧ゲート酸化膜(101)は半導体基板(100)でメモリセル領域(MC)とDSL/SSL領域を含むセル領域と周辺回路領域の低電圧領域(LV)の上部に40Å〜100Åの厚さで形成する。高電圧ゲート酸化膜(102)は、周辺回路領域の高電圧領域(HV)の上部に300Å〜400Åの厚さで形成する。そして、低電圧ゲート酸化膜(101)と高電圧ゲート酸化膜(102)は、望ましくはSiO2で形成することができる。また、バッファポリ膜(103)は、200Å〜500Åの厚さで形成することができる。
続いて、SA-STI(Self Align-Shallow Trench Isolation)工程を実行して素子分離膜(図示せず)を形成する。
具体例を挙げる。全体構造の上部にいずれも図示略した窒化膜とハードマスクを形成した後、露光および現像の工程を実施してハードマスクパターン(図示せず)を形成する。次いで、そのハードマスクパターンを用いたエッチング工程を実施してトレンチを形成する。そのトレンチの内部にウォール(wall)酸化工程を実施して側壁酸化膜(図示せず)を形成し、トレンチがギャップフィリング(gap filling)されるように素子分離膜用絶縁膜(図示せず)を蒸着する。その後、全体構造の上部に対して平坦化工程を実施する。平坦化工程は望ましくは化学的機械的研磨(Chemical Mechanical Polishing:CMP)工程を適用することができる。その後、窒化膜を除去することで素子分離膜が形成される。
つぎに、図２（Ａ），（Ｂ）に示すように、セル領域のメモリセル領域を除いた全体表面上にフォトレジスト(104)を形成した後、そのフォトレジスト(104)をマスクにしてバッファポリ膜(103)を除去するエッチング工程を実施する。エッチング工程で低電圧ゲート酸化膜(101)がエッチング停止膜として用いられる。
つぎに、図３（Ａ），（Ｂ）に示すように、図２中符号104で示したフォトレジストを除去後、バッファポリ膜(103)をエッチングマスクとするエッチング工程を実施し、セル領域のメモリセル領域(MC)に存在する低電圧ゲート酸化膜(101)を除去する。望ましくは、低電圧ゲート酸化膜(101)は湿式エッチングで除去することができる。そして、全体構造の上部にダイレクトトンネリング酸化膜の役割をする第２の酸化膜(105)、電荷を格納する窒化膜(106)と電荷の移動を遮断する第３の酸化膜(107)を順に形成する。また、第３の酸化膜(107)の上部に第３の酸化膜(107)を保護するキャッピング膜(capping layer; 108)を形成する。
つぎに、図４（Ａ），（Ｂ）に示すように、セル領域のDSL/SSL領域と周辺回路領域の高電圧領域(HV)と低電圧領域(LV)でキャッピング膜(108)、第３の酸化膜(107)、窒化膜(106)と第２の酸化膜(105)をエッチングしてバッファポリ膜(103)の一部領域が露出されるようにする。
つぎに、図５（Ａ），（Ｂ）に示すように、全体構造の上部に導電層(109)を形成する。これにより、導電層(109)はセル領域のDSL/SSL領域と周辺回路領域の高電圧領域(HV)と低電圧領域(LV)でキャッピング膜(108)、第３の酸化膜(107)、窒化膜(106)と第２の酸化膜(105)がエッチングされた部分を通じて下部のバッファポリ膜(103)と電気的に連結される。その後、ハードマスク(110)を形成し、全体構造の上部にフォトレジストを塗布した後、フォトマスク(図示せず)を用いた露光工程と現像工程を順に実施する。これにより、ハードマスク(110)の所定領域が開放されるフォトレジストパターン(111)を形成する。
つぎに、図６（Ａ），（Ｂ）に示すように、フォトレジストパターン(111)をエッチングマスクとしたエッチング工程を実施し、ハードマスク(110)の所定領域をエッチングしてパターニングする。そして、フォトレジストパターン(111)を除去してクリーニング工程を実施する。これに続いて、ハードマスク(110)をエッチングマスクとするエッチング工程で導電層(109)とキャッピング膜(108)をエッチングしてパターニングする。上記エッチング工程で第３の酸化膜(107)がエッチング停止膜として用いられる。
つぎに、図７（Ａ），（Ｂ）に示すように、ハードマスク(110)をエッチングマスクとするエッチング工程を引き続き実施し、第３の酸化膜(107)、窒化膜(106)、第３の酸化膜(105)をエッチングしてパターニングする。これにより、セル領域のメモリセル(MC)領域はゲート形成が完了する。
つぎに、図８（Ａ），（Ｂ）に示すように、セル領域のDSL/SSL領域の一部と周辺回路領域のみ開放するようにマスク(111)を形成する。そして、マスク(111)をエッチングマスクとするエッチング工程を実施し、バッファポリ膜(103)の露出された領域をエッチングしてパターニングする。これにより、セル領域のDSL/SSL領域のゲートと周辺回路領域の高電圧領域(HV)と低電圧領域(LV)のゲート形成を完了する。
そして、図９（Ａ），（Ｂ）に示すように、マスク(111)を除去することで本実施形態としてのフラッシュメモリ素子が完成する。
なお、以上本発明について実施形態を説明したが、本発明はその実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。
100 半導体基板
101 低電圧ゲート酸化膜
102 高電圧ゲート酸化膜
103 バッファポリ膜
104 フォトレジスト
105 第２の酸化膜
106 窒化膜
107 第３の酸化膜
108 キャッピング伝導体膜
109 導電層
110 ハードマスク
111 フォトレジストパターン
101 低電圧ゲート酸化膜
102 高電圧ゲート酸化膜
103 バッファポリ膜
104 フォトレジスト
105 第２の酸化膜
106 窒化膜
107 第３の酸化膜
108 キャッピング伝導体膜
109 導電層
110 ハードマスク
111 フォトレジストパターン
Claims (6)
- メモリセル領域およびドレイン選択ライン／ソース選択ライン領域を含むセル領域と、高電圧領域低電圧領域を含む周辺回路領域が区分された半導体基板が提供される工程と、
前記セル領域のメモリセル領域を除いた全体構造の上部に第１の酸化膜およびバッファポリ膜を順次形成する工程と、
全体構造の上部に第２の酸化膜、窒化膜、そして第３の酸化膜を順次形成する工程と、
前記セル領域の前記ドレイン選択ライン／ソース選択ライン領域および前記周辺回路領域で前記第３の酸化膜、前記窒化膜、そして前記第２の酸化膜の所定領域をエッチングして前記ポリバッファ膜を露出させる工程と、
前記ポリバッファ膜と電気的に連結されるように全体構造上に伝導層を形成する工程と、
前記第３の酸化膜、前記窒化膜、前記第２窒化膜を選択的にエッチングして前記セル領域の前記メモリセル領域のゲートを形成する工程と、
前記バッファポリ膜を選択的にエッチングし、前記セル領域の前記ドレイン選択ライン／ソース選択ライン領域のゲートと前記周辺回路領域の前記高電圧領域低電圧領域のゲートをそれぞれ形成する工程と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。 - 前記第１の酸化膜を形成する工程が、
前記半導体基板の全体の上部に前記第１の酸化膜を形成する工程と、
前記第１の酸化膜上に前記バッファポリ膜を形成した後、前記セル領域の前記メモリセル領域の前記バッファポリ膜を除去する工程と、
前記バッファポリ膜をエッチングマスクとするエッチング工程で前記セル領域の前記メモリセル領域に存在する前記低電圧ゲート酸化膜を除去する工程と、
を含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。 - 前記第１の酸化膜は、前記セル領域の上記メモリセル領域と、前記セル領域の前記ドレイン選択ライン／ソース選択ライン領域と、前記周辺回路領域の前記低電圧電圧領域に形成された低電圧ゲート酸化膜および前記周辺回路領域の前記高電圧領域に形成された高電圧ゲート酸化膜を含む請求項２に記載のフラッシュメモリ素子製造方法。
- 前記低電圧ゲート酸化膜は、40Å〜100Åの厚さのSiO2膜で形成することを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
- 前記高電圧ゲート酸化膜は、300Å〜400Åの厚さのSiO2膜で形成することを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
- 前記バッファポリ膜は、200Å〜500Åの厚さで形成することを特徴とする請求項２に記載のフラッシュメモリ素子の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060096195A KR100870321B1 (ko) | 2006-09-29 | 2006-09-29 | 플래시 메모리 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008091861A true JP2008091861A (ja) | 2008-04-17 |
Family
ID=39261626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007138789A Pending JP2008091861A (ja) | 2006-09-29 | 2007-05-25 | フラッシュメモリ素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7544567B2 (ja) |
| JP (1) | JP2008091861A (ja) |
| KR (1) | KR100870321B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8183140B2 (en) * | 2008-09-22 | 2012-05-22 | Dongbu Hitek Co., Ltd. | Semiconductor device and method of fabricating the same |
| US20110053627A1 (en) * | 2009-08-28 | 2011-03-03 | Samsung Electronics Co., Ltd. | System and method for efficient indication of distributed sub-band resources |
| US8507346B2 (en) * | 2010-11-18 | 2013-08-13 | International Business Machines Corporation | Method of forming a semiconductor device having a cut-way hole to expose a portion of a hardmask layer |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02180078A (ja) * | 1988-12-29 | 1990-07-12 | Agency Of Ind Science & Technol | 不揮発性記憶集積回路 |
| JP2002324860A (ja) * | 2001-03-17 | 2002-11-08 | Samsung Electronics Co Ltd | モノスゲート構造を有する不揮発性メモリ素子及びその製造方法 |
| JP2003163294A (ja) * | 2001-10-08 | 2003-06-06 | Stmicroelectronics Srl | メモリセルの製造方法 |
| JP2005136416A (ja) * | 2003-10-28 | 2005-05-26 | Samsung Electronics Co Ltd | 不揮発性記憶素子およびその形成方法 |
| JP2006156626A (ja) * | 2004-11-29 | 2006-06-15 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010063502A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 플래쉬 메모리소자 제조방법 |
| KR100375220B1 (ko) * | 2000-10-12 | 2003-03-07 | 삼성전자주식회사 | 플래시 메모리 장치 형성방법 |
| KR100437453B1 (ko) * | 2002-05-23 | 2004-06-23 | 삼성전자주식회사 | 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법 |
| KR100490288B1 (ko) * | 2003-06-30 | 2005-05-18 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 제조 방법 |
| KR100557995B1 (ko) * | 2003-07-30 | 2006-03-06 | 삼성전자주식회사 | 부유트랩형 비휘발성 메모리 셀을 갖는 반도체 장치 및그의 제조방법 |
| KR100702307B1 (ko) * | 2004-07-29 | 2007-03-30 | 주식회사 하이닉스반도체 | 반도체 소자의 디램 및 그 제조 방법 |
| KR20060046904A (ko) * | 2004-11-12 | 2006-05-18 | 삼성전자주식회사 | 플래쉬 기억 소자의 형성 방법 |
| US7172940B1 (en) * | 2005-09-15 | 2007-02-06 | Ememory Technology Inc. | Method of fabricating an embedded non-volatile memory device |
| US7582526B2 (en) * | 2006-06-02 | 2009-09-01 | Macronix International Co., Ltd. | Method for manufacturing semiconductor device |
-
2006
- 2006-09-29 KR KR1020060096195A patent/KR100870321B1/ko not_active IP Right Cessation
-
2007
- 2007-05-23 US US11/752,875 patent/US7544567B2/en not_active Expired - Fee Related
- 2007-05-25 JP JP2007138789A patent/JP2008091861A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02180078A (ja) * | 1988-12-29 | 1990-07-12 | Agency Of Ind Science & Technol | 不揮発性記憶集積回路 |
| JP2002324860A (ja) * | 2001-03-17 | 2002-11-08 | Samsung Electronics Co Ltd | モノスゲート構造を有する不揮発性メモリ素子及びその製造方法 |
| JP2003163294A (ja) * | 2001-10-08 | 2003-06-06 | Stmicroelectronics Srl | メモリセルの製造方法 |
| JP2005136416A (ja) * | 2003-10-28 | 2005-05-26 | Samsung Electronics Co Ltd | 不揮発性記憶素子およびその形成方法 |
| JP2006156626A (ja) * | 2004-11-29 | 2006-06-15 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080081450A1 (en) | 2008-04-03 |
| US7544567B2 (en) | 2009-06-09 |
| KR100870321B1 (ko) | 2008-11-25 |
| KR20080030293A (ko) | 2008-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7439134B1 (en) | Method for process integration of non-volatile memory cell transistors with transistors of another type | |
| US7344942B2 (en) | Isolation regions for semiconductor devices and their formation | |
| JP2008227535A (ja) | Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法 | |
| JP4834303B2 (ja) | スプリットゲート型フラッシュメモリ装置の製造方法 | |
| JP4500668B2 (ja) | フラッシュメモリ素子の製造方法 | |
| JP2008091861A (ja) | フラッシュメモリ素子の製造方法 | |
| KR100816732B1 (ko) | 낸드 플래시 메모리 소자 및 그 제조방법 | |
| KR100525448B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| US11424255B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP4916177B2 (ja) | フラッシュメモリ素子のゲート形成方法 | |
| US7750384B2 (en) | Flash memory device having intergated plug | |
| US20210183659A1 (en) | Semiconductor device and manufacturing method thereof | |
| KR20080039098A (ko) | 낸드 플래시 메모리 소자의 제조방법 | |
| US7566930B2 (en) | Nonvolatile memory device and method for fabricating the same | |
| US9496418B2 (en) | Non-volatile memory and fabricating method thereof | |
| KR100284307B1 (ko) | 플래쉬 이이피롬 제조방법 | |
| US20080254584A1 (en) | Method of manufacturing flash memory device | |
| US20240147715A1 (en) | Super Flash and Method for Manufacturing Same | |
| KR100600955B1 (ko) | 비휘발성 메모리 소자의 셀 및 그 제조방법 | |
| KR100958627B1 (ko) | 플래시 메모리 소자 및 그의 제조 방법 | |
| KR100568856B1 (ko) | 비휘발성 반도체 메모리소자 제조방법 | |
| US20080305594A1 (en) | Method for fabricating non-volatile memory | |
| KR20010064595A (ko) | 플래시 메모리 장치 제조방법 | |
| KR20100074650A (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR20080060600A (ko) | 불휘발성 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100423 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120703 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120704 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121127 |