KR20010064595A - 플래시 메모리 장치 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 장치의 플로팅 게이트 형성방법에 관한 것으로,
본 발명에 따르면, 반도체 기판에 하부 폴리실리콘층을 먼저 적층하고 STI 방법으로 소자 분리 절연막과 플로팅 게이트 하부 패턴을 형성한다. 그리고, 상기 소자 분리 절연막과 플로팅 게이트 하부 패턴이 형성된 기판에 플로팅 게이트 상부 패턴을 형성하기 위한 상부 폴리실리콘층과 실리콘 질화막층을 형성한다. 다음으로, 패터닝을 통해 상기 실리콘 질화막층과 상기 상부 폴리실리콘층 일부를 식각하고 실리콘 질화막 스페이서를 형성하기 위해 실리콘 질화막 적층과 에치 백을 실시한다. 다음, 상기 스페이서를 포함하는 잔여 실리콘 질화막을 식각 마스크로 상기 상부 폴리실리콘층의 잔여부를 식각하고 상기 잔여 실리콘 질화막을 제거한 다음, 플로팅 게이트와 콘트롤 게이트를 분리하는, 실리콘 산화막이 포함되는 유전막을 형성하게 된다.
Description
본 발명은 플래시 메모리 장치의 제조방법에 관한 것으로서, 보다 상세하게는 플래시 메모리 장치의 플로팅 게이트 형성방법에 관한 것이다.
메모리 반도체장치에는 DRAM(Dinamic Rnadom Access Memory)이나 SRAM(Static Random Access Memory) 같은 휘발성 메모리와 ROM(Read Only Memory)이나 플래시 메모리(Flash Memory) 같은 비휘발성 메모리(Non Volatile Memory)가 있다. 비휘발성 메모리는 기억장소에 한번 데이터가 입력이 되면 영구적으로 지워지지 않거나 인위적으로 소거하지 않으면 지워지지 않는 성질을 가지며, 최근 전기적인 방법으로 쓰기(write: program)와 소거(erase)를 할 수 있으면서 그 구조도 간단하여 하나의 셀을 하나의 트랜지스터로 형성하는 플래시 메모리가 개발되어 사용범위를 넓히고 있다. 일반적인 플래시 메모리는 셀 구성에 따라 NOR형과 NAND형으로 구분되는데, 트랜지스터는 대개 NMOS로 구성되고, NMOS 트랜지스터가 동일한 게이트 스트링에 연결된 형태가 NAND형 다른 게이트 스트링에 연결된 형태가 NOR형이 된다.
NAND형 플래시 메모리에서는 8개 혹은 16개의 셀이 하나의 스트링(string)에 연결되어 있으며, 소거(erase)나 쓰기(write), 읽기(read) 기능을 위해서는 각 전극에 특정 전압이 가해지게 된다. NAND형 플래시 메모리에서도 셀 트랜지스터 전극의 구성은 기본적인 MOS 트랜지스터의 구성에 게이트 전극이 얇은 절연막으로 상하로 분리된 형태를 가진다. 따라서 하부 게이트 전극은 절연막으로 격리되어 있으며 플로팅 게이트라고 호칭된다. 상부 게이트 전극은 게이트 라인과 이어져서 외부에서 전압이 인가될 수 있도록 형성되며, 인가되는 전압에 따라 플로팅 게이트의 하전 상태를 조절하는 역할을 하게 되므로 콘트롤 게이트로 호칭된다.
플로팅 게이트는 주로 폴리실리콘으로 형성되며, 플래시 메모리의 기본적인특성에 따라 플로팅 게이트의 표면적이 넓게 형성될수록 상부 콘트롤 게이트에 의한 상태 조절이 쉽게 이루어질 수 있다. 즉, 콘트롤 게이트의 미세한 동작전압에도 원하는 플로팅 게이트의 하전 상태를 쉽게 이룰 수 있다. 따라서 간편한 공정을 통해 넓은 표면적을 가진 플로팅 게이트를 형성하는 방법을 확보하는 것은 플래쉬 메모리의 제작에서 하나의 중요한 과제가 되고 있다.
도1 내지 도4는 NAND형 플래시 메모리에서 플로팅 게이트 형성과정의 일반적인 예를 나타내는 공정 단면도로서, 도1에서는 플로팅 게이트의 일부를 형성할 폴리실리콘층(13)을 먼저 적층하고 STI(Shallow Trench Isolation) 방법을 이용하여 소자 영역 분리용 필드 산화막(11)을 형성한 상태에서 기판 전면에 플로팅 게이트 잔여부 형성을 위한 폴리실리콘층(15), 실리콘 질화막(17), 희생용 폴리실리콘층, 반사방지막층을 차례로 쌓고 노광공정 및 식각 공정을 진행하여 희생용 폴리실리콘층에 포토레지스트 패턴(21)을 이용한 패턴(19)을 형성한 상태를 나타내고 있다.
통상의 STI 방법은 기판에 실리콘 질화막을 적층, 패터닝하여 소자 분리 산화막을 형성시킬 부분을 제거하고, 노출된 기판의 실리콘층을 일정 깊이 식각, 제거하고, 오목하게 형성된 식각부 내면에 실리콘 산화막과 실리콘 질화막을 형성시킨 다음 오목한 부분을 실리콘 산화막을 채우고 평탄화한 다음 잔여 실리콘 질화막을 제거하는 형태로 이루어진다.
도1의 상태에서 노광공정에서 형성된 포토레지스트 패턴을 제거하고 공정 기판 전면에 폴리실리콘층을 적층하고 전면 식각(etch back)하여 도2와 같이 희생용 폴리실리콘층 패턴(19)의 측벽에 폴리실리콘으로 이루어진 스페이서(23)가 부착된다. 이때 전면 식각 과정에서 반사 방지막은 제거된 것으로 한다. 다음으로, 도2의 상태에서 폴리실리콘으로 형성된, 스페이서(23)를 포함하는 패턴(19)을 식각 마스크로 실리콘 질화막(17)을 식각하고 그 상태에서 폴리실리콘층(15)에 대한 식각을 실시하면 실리콘 질화막 잔여부(171) 위쪽의 폴리실리콘 패턴은 전부 제거되고 실리콘 질화막이 제거되어 노출된 부분에서도 폴리실리콘층(15))이 식각되어 도3과 같이 플로팅 게이트 패턴(151)을 형성하게 된다.
그리고, 실리콘 질화막의 잔여부(171)를 제거하고 플로팅 게이트 패턴(151) 위로 실리콘 산화막, 실리콘 질화막, 실리콘 산화막을 차례로 적층하여 형성된 ONO(Oxide Nitride Oxide)막(41)을 적층하여 도4와 같은 상태가 된다. 이후 콘트롤 게이트층을 형성하고 도면을 기준으로 앞뒤 방향으로 연결된 셀들을 분리하는 작업을 하게 된다.
그런데 셀들을 분리하는 작업에서 셀과 셀 중간을 채우고 있는 적층된 막들을 식각으로 제거할 때 도4에서 나타나듯이 플로팅 게이트 패턴의 상부와 측부를 감싸는 ONO막을 비등방성으로 식각하면 플로팅 게이트 패턴의 측벽 두께에 해당하는 ONO막을 제거하는 데 상당한 시간이 소요된다. 한편, 소자 분리를 위해 형성된 트렌치를 채우고 있는 소자 분리 절연막은 대개 실리콘 산화막인데 ONO막을 제거하는 과정에서 인접하고 있는 플로팅 게이트의 사이에 있는 소자 분리 절연막이 함께 식각 물질에 노출되어 일부가 제거되고 있다.
ONO막이 두껍게 형성될수록 ONO막의 제거에 많은 시간이 소요되고, 따라서 노출되는 소자 분리 절연막에 대한 침식이 점증한다. 그리고, 소자 분리 절연막에대한 침식 깊이가 아래쪽으로 증가할수록 인접한 트랜지스터 사이에 전류가 흐를 확률이 높아지게 된다. 즉, 소자 분리 절연막의 기본적인 특성인 절연 특성이 저하되며, 절연 특성의 저하에 따른 트랜지스터의 동작 특성도 나빠진다.
본 발명은 플래시 메모리 장치에서 플로팅 게이트를 덮도록 형성되는 ONO막이 플로팅 게이트 측벽에서 그 측벽의 두께만큼 두껍게 형성되어 셀 분리작업을 하면서 부분적으로 제거할 때 식각에 많은 시간이 소요되는 결과, 함께 노출될 수 있는 소자 분리 절연막이 부분적으로 침식을 받아 주변에 형성되는 트래지스터의 기능에 이상을 초래하는 문제를 해결할 수 있는 플래시 메모리 장치의 새로운 플로팅 게이트 형성방법을 제공하는 것을 목적으로 한다.
도1 내지 도4는 NAND형 플래시 메모리에서 플로팅 게이트 형성과정의 일반적인 예를 나타내는 공정 단면도,
도5 내지 도8은 본 발명에 따른 NAND형 플래시 메모리에서 플로팅 게이트 형성과정의 일 예를 나타내는 공정 단면도이다.
※도면의 주요부분에 대한 부호의 설명
10: 기판 11: 필드 절연막
13,15: 폴리실리콘층 17: 실리콘 질화막
19: 폴리실리콘층 패턴 21: 포토레지스트 패턴
23,71: 스페이서 171: 실리콘 질화막 잔여부
151: 플로팅 게이트 패턴 41,81: ONO막
상기 목적을 달성하기 위한 본 발명은 플래시 메모리 장치의 플로팅 게이트 형성방법에서는 먼저, 반도체 기판에 하부 폴리실리콘층을 먼저 적층하고 STI 방법으로 소자 분리 절연막과 플로팅 게이트 하부 패턴을 형성한다. 그리고, 상기 소자 분리 절연막과 플로팅 게이트 하부 패턴이 형성된 기판에 플로팅 게이트 상부 패턴을 형성하기 위한 상부 폴리실리콘층과 실리콘 질화막층을 형성한다. 다음으로, 패터닝을 통해 상기 실리콘 질화막층과 상기 상부 폴리실리콘층 일부를 식각하고 실리콘 질화막 스페이서를 형성하기 위해 실리콘 질화막 적층과 에치 백을 실시한다. 상기 스페이서를 포함하는 잔여 실리콘 질화막을 식각 마스크로 상기 상부 폴리실리콘층의 잔여부를 식각한다. 이때 플로팅 게이트 패턴이 형성되며 플로팅 게이트패턴 사이로 소자 분리 절연막이 노출된다. 그리고, 상기 잔여 실리콘 질화막을 제거하고 플로팅 게이트와 콘트롤 게이트를 분리하는, 실리콘 산화막이 포함되는 유전막을 형성하게 된다.
본 발명에 따르면, 플로팅 게이트를 상부 폴리실리콘층을 식각하여 형성할 때 실리콘 질화막을 식각 마스크로 사용하는 것이므로 소자 분리 절연막은 실리콘 질화막과 차별이 되는 실리콘 산화막이 되는 것이 일반적이며 이는 STI 방법의 일반적인 경우에서 소자 분리 절연막으로 실리콘 산화막을 사용하는 것과 상응한다. 그리고, 실리콘 산화막이 포함되는 유전막은 통상 ONO막을 의미한다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 좀 더 살펴보기로 한다.
도5는 NAND형 플래시 메모리 장치에서 게이트 절연막이 형성된 기판(10)에 하부 폴리실리콘층(13)을 적층한 다음에 STI 방법으로 소자 분리용 필드 절연막(11)을 형성하고 상부 폴리실리콘층(15)과 실리콘 질화막(17)을 기판 전면에 적층한 상태를 나타낸다. STI 방법으로 소자 분리용 필드 절연막이 형성되면서 먼저 적층한 하부 폴리실리콘층(13)은 소자 분리용 필드 절연막(11)이 형성되지 않은 지역에만 남아 플로팅 게이트 하부 패턴을 형성하며 상부 폴리실리콘층(15)이 적층되면서 서로 연결된다.
도6은 도5의 상태에서 노광과 식각으로 이루어지는 패터닝 작업을 통해 실리콘 질화막(17)과 상부 폴리실리콘층(15)의 상부 절반을 제거한 상태를 나타내는 것이다. 패터닝 작업에 이용된 포토레지스트는 제거된 상태이다.
도7은 도6의 상태에서 플로팅 게이트 표면적을 늘리기 위한 것으로 기판 전면에 실리콘 질화막을 적층하고 전반적인 비등방성 식각(etch back)을 실시하여 도6의 단계에서 식각으로 형성된 측벽부분에 스페이서(71)를 형성한 상태를 나타낸다.
도8은 도7의 상태에서 스페이서(71)를 포함하여 실리콘 질화막 잔여부(171)를 식각 마스크로 폴리실리콘층(15)을 식각하여 플로팅 게이트 패턴을 형성하고 스페이서(71) 및 실리콘 질화막 잔여부(171)를 제거한 다음 플로팅 게이트 패턴 위로 ONO막을 형성한 상태를 나타낸다. 이렇게 형성된 플로팅 게이트 패턴의 단면에서 볼 수 있듯이 측벽의 수직으로 된 부분이 계단식으로 2 부분으로 나뉘어져 플로팅 게이트를 덮는 ONO막(81)의 수직부는 두 부분으로 되고 반면에 종래의 단일한 수직부에 비해 각각의 수직부는 그 길이가 절반으로 줄어든 상태이다. 따라서 비등방성 식각으로 셀 분리작업을 하면서 제거부의 ONO막을 식각할 때 소요되는 시간은 주변의 막을 고려하지 않는다면 1/2까지 줄어들 수 있다.
본 발명에 따르면 종래의 경우와 비교할 때 플로팅 게이트 형성시의 식각 마스크 역할을 하는 실리콘 질화막 위쪽의 희생용 폴리실리콘층이 도포되지 않으므로 그만크 공정부담을 줄일 수 있으며, 플로팅 게이트의 표면적은 별다른 차이는 없지만 플로팅 게이트 패턴의 수직부가 분할되어 수직부를 감싸는 ONO막을 식각할 때 소요되는 시간이 경우에 따라서는 1/2로 줄어들게 된다.
결국 ONO막의 식각시간과 관련되는 소자 분리 절연막의 침식 깊이도 줄어들게 되어 소자간 절연이 안정되고, 인근 트랜지스터의 동작특성을 바람직한 상태로유지할 수 있게 된다.
Claims (3)
- 반도체 기판에 하부 폴리실리콘층을 먼저 적층하고 STI 방법으로 소자 분리 절연막과 플로팅 게이트 하부 패턴을 형성하는 단계,상기 소자 분리 절연막과 플로팅 게이트 하부 패턴이 형성된 기판에 상부 폴리실리콘층과 실리콘 질화막층을 형성하고, 패터닝 작업을 통해 상기 실리콘 질화막층과 상기 상부 폴리실리콘층 일부를 식각하는 단계,상기 패터닝 작업에 의해 수직으로 형성된 부분에 실리콘 질화막 스페이서를 형성하는 단계,상기 스페이서를 포함하는 잔여 실리콘 질화막을 식각 마스크로 상기 상부 폴리실리콘층의 잔여부를 식각하는 단계 및상기 잔여 실리콘 질화막을 제거하고 기판 전면에 실리콘 산화막이 포함되는 유전막을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 플래시 메모리 장치의 플로팅 게이트 형성방법.
- 제 1 항에 있어서,상기 상부 폴리실리콘층 일부를 식각하는 단계에서 상부 폴리실리콘층 전체 두께의 상부 절반을 식각으로 제거하는 것을 특징으로 하는 플래시 메모리 장치의 플로팅 게이트 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 플래시 메모리 장치는 NAND형 플래시 메모리인 것을 특징으로 하는 플래시 메모리 장치의 플로팅 게이트 형성방법.
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Cited By (2)
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| KR100426487B1 (ko) * | 2001-12-28 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
| KR100753134B1 (ko) * | 2005-06-30 | 2007-08-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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| KR100753134B1 (ko) * | 2005-06-30 | 2007-08-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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