KR100779360B1 - 반도체 소자의 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 활성 영역에는 게이트 절연막 및 제1 도전막이 형성되고 소자 분리 영역에는 상기 제1 도전막보다 높이가 낮은 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 상기 제1 도전막과 상기 소자 분리막을 포함한 상기 반도체 기판상에 유전체막을 형성하는 단계와, 상기 유전체막 상부에 제2 도전막을 형성하는 단계와, 상기 제2 도전막의 일부를 제거하여 상기 유전체막의 일부를 노출하되, 상기 소자 분리막의 상부에서 제2 도전막이 잔류되도록 제1 식각 공정을 실시하는 단계와, 상기 유전체막을 제거하는 제2 식각 공정을 실시하는 단계 및 상기 제1 도전막을 제거하는 제3 식각 공정을 실시하는 단계를 포함하기 때문에, 유전체막 식각 공정 중에 액티브 영역에 손상을 주는 것을 방지할 수 있다.
게이트 형성, 식각공정, 플래시 메모리
Description
도 1은 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 레이 아웃도이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위하여 도 1의 A-A'를 따라 절단한 소자의 단면도를 순차적으로 도시한 도면이다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위하여 도 1의 B-B'를 따라 절단한 소자의 단면도를 순차적으로 도시한 도면이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 게이트 절연막
106 : 제1 도전막 108 : 소자 분리막
110 : 유전체막 112 : 제2 도전막
114 : 금속층 116 : SiON
118 : TESO막 120 : 아몰퍼스 카본막
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 특히 게이트 패터닝을 위한 공정 식각 중에 식각 가스로 인해 액티브 영역이 손상되는 것을 방지할 수 있는 반도체 소자의 게이트 형성 방법에 관한 것이다.
NAND 플래시 메모리 소자(flash memory device)는 프로그래밍(programming) 및 소거(erase) 특성이 가능한 비휘발성 메모리 특성뿐 아니라 고집적화에 유리한 구조 때문에 최근 많이 연구되고 개발되는 메모리 소자이다. 이러한 플래시 메모리 소자는 반도체 기판상에 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)가 유전체막을 사이에 두고 형성되며, 플로팅 게이트 하부에는 게이트 절연막이 형성된 구조로 이루어진다.
이러한 NAND 플래시 메모리 소자에서 워드 라인이나 선택 라인에 대응하는 게이트는 반도체 기판 상부에 게이트 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트 등을 적층하여 형성한 뒤 게이트 식각 공정으로 적층막을 패터닝함으로써 형성된다. 이러한 게이트 식각 공정은 인시투(in-situ) 방식으로 각각의 식각 타겟층을 형성하는 물질에 적합한 식각 조건으로 변경하면서 실시한다. 그런데, 종래 기술에서는 콘트롤 게이트를 완전히 제거한 뒤 유전체막을 제거하는 식각 공정을 실시하는데, 이때 식각 공정 중에 사용되는 CF4 가스의 F 래디컬이 반도체 기판의 액티브 영역으로 침투하여 액티브 영역에 Si 격자 구조의 디스로케이 션(dislocation)이 발생되는 문제점이 생긴다. 디스로케이션되는 부분에 위치한 메모리 셀은 페일(fail)이 발생되어 프로그램 및 소거 동작이 불가능하게 된다.
본 발명은 게이트 식각 공정에서 콘트롤 게이트의 일부를 남긴 상태에서 유전체막을 식각하여 액티브 영역에 디스로케이션이 발생되는 것을 방지할 수 있고 소자 분리막 상부가 과도하게 리세스 되지 않는다.
본 발명에 따른 반도체 소자의 게이트 형성 방법은, 활성 영역에는 게이트 절연막 및 제1 도전막이 형성되고 소자 분리 영역에는 상기 제1 도전막보다 높이가 낮은 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 상기 제1 도전막과 상기 소자 분리막을 포함한 상기 반도체 기판상에 유전체막을 형성하는 단계와, 상기 유전체막 상부에 제2 도전막을 형성하는 단계와, 상기 제2 도전막의 일부를 제거하여 상기 유전체막의 일부를 노출하되, 상기 소자 분리막의 상부에서 제2 도전막이 잔류되도록 제1 식각 공정을 실시하는 단계와, 상기 유전체막을 제거하는 제2 식각 공정을 실시하는 단계 및 상기 제1 도전막을 제거하는 제3 식각 공정을 실시하는 단계를 포함할 수 있다.
상기 제1 식각 공정후 잔류되는 상기 제2 도전막의 높이는 상기 제1 도전막 두께의 절반보다 높고 상기 제1 도전막의 높이보다 낮게 형성될 수 있다. 상기 제1 식각 공정은 상기 유전체막이 식각 정지막 역할을 할 수 있다. 상기 제3 식각 공정은 상기 게이트 절연막이 식각 정지막 역할을 할 수 있다.
상기 제1 식각 공정 및 상기 제3 식각 공정은 산화막에 비해 폴리 실리콘이 더욱 식각되는 조건으로 실시할 수 있다. 상기 제1 식각 공정 및 상기 제3 식각 공정은 건식 식각으로 실시할 수 있다. 상기 제1 식각 공정 및 상기 제3 식각 공정은 HBr 가스와 O2 가스를 혼합한 가스를 사용할 수 있다.
상기 제2 식각 공정 중에 상기 제2 도전막의 일부 및 상기 제1 도전막의 일부가 함께 제거될 수 있다. 상기 제2 식각 공정은 산화막과 질화막 및 폴리 실리콘이 동일한 속도로 제거될 수 있다. 상기 제2 식각 공정은 건식 식각으로 실시될 수 있다. 상기 제2 식각 공정은 CF4 가스를 이용할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위한 레이 아웃도이다. 또한, 도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위하여 도 1의 A-A'를 따라 절단한 소자의 단면도를 순차적으로 도시한 도면이다. 그리고, 도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위하여 도 1의 B-B'를 따라 절단한 소자의 단면도를 순차적으로 도시한 도면이다.
도 1을 참조하면, 반도체 기판(102)의 소정 영역에 복수의 소자 분리 영역들(108) 및 활성 영역들이 서로 교대로 평행하게 형성되고, 소자 분리 영역들(108) 및 활성 영역들과 교차하도록 다수의 워드 라인(WL0, WL1, WL2, …), 소오스 선택 라인(Source Select Line; SSL, 도시하지 않음), 공통 소오스 라인(Common Source Line; CSL, 도시하지 않음) 및 드레인 선택 라인(Drain Select Line; DSL, 도시하지 않음)이 형성된다. 그리고 활성 영역과 다수의 워드 라인이 교차하는 영역에는 메모리 셀들이 형성되고, 활성 영역과 소오스 선택 라인이 교차하는 영역에는 소오스 선택 트랜지스터가 형성되며, 활성 영역과 드레인 선택 라인이 교차하는 영역에는 드레인 선택 트랜지스터가 형성된다.
즉, 소오스 선택 트랜지스터의 게이트들은 전기적으로 서로 연결되어 게이트 라인을 형성하며, 이러한 게이트 라인이 소오스 선택 라인이 된다. 또한 드레인 선택 트랜지스터의 게이트들은 전기적으로 서로 연결되어 게이트 라인을 형성하며, 이러한 게이트 라인이 드레인 선택 라인이 된다.
이 중에서. 다수의 워드 라인은 플로팅 게이트와 유전체막 및 콘트롤 게이트(control gate) 등이 적층되어 형성된 스택 게이트(stack gate)의 형태로 형성되는데, 이를 아래에서 상세히 설명한다.
도 1, 도 2a 및 도 3a를 참조하면, 반도체 기판(102) 상부에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 스크린 산화막은 후속 공정에서 실시되는 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 계면(surface)이 손상되는 것을 방지한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
그리고, 스크린 산화막을 제거한 후 반도체 기판(102)의 상부에 게이트 절연막(104), 플로팅 게이트용 제1 도전막(106) 및 패드 질화막(도시하지 않음)을 순차적으로 형성한다.바람직하게는, 게이트 절연막(104)은 산화막으로 형성할 수 있으며 제1 도전막(106)은 폴리 실리콘으로 형성할 수 있다. 패드 질화막, 제1 도전막(106), 게이트 절연막(104)을 패터닝하고, 계속해서 반도체 기판(102)의 일부를 식각하여 반도체 기판(102)에 트렌치를 형성한다. 그리고, 트렌치를 포함하는 전체 구조 상부에 절연 물질, 예를 들면 산화막을 형성하여 트렌치를 매립한다. 이어서, 상기 패드 질화막이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하고 패드 질화막을 제거함으로써 소자 분리막(108)을 형성한다.
이어서, 소자 분리막(108)의 상부를 식각하여 높이를 낮춘다. 한편, 커플링 비(coupling ratio)를 증가시키기 위하여 소자 분리막(108) 상부의 일부분을 리세스시킬 수 있다. 이때 소자 분리막(108)의 가장자리는 반도체 기판(102)보다 높게 유지되어 게이트 절연막(104)의 가장자리가 노출되는 것을 방지하여 게이트 절연막(104)을 식각 공정으로부터 보호한다. 또한 후속 공정에서 형성되는 콘트롤 게이트와 반도체 기판(102) 사이의 간격을 유지하여 전기적 특성을 향상시킨다.
이후에, 전체 구조 상부에 유전체막(110), 콘트롤 게이트용 제2 도전막(112), 금속층(114) 및 하드 마스크층을 형성한다. 바람직하게는, 유전체막(110)은 ONO(Oxode/Nitride/Oxide) 구조로 형성할 수 있으며, 제1 도전막(106)에 의한 단차가 유지될 수 있을 정도의 두께로 형성한다. 바람직하게는, 콘트롤 게이트 제2 도전막(112)은 폴리 실리콘으로 형성할 수 있으며, 금속층(114)은 텅스텐 실리사이드로 형성할 수 있다. 바람직하게는, 하드 마스크층은 SiON(116), TESO막(118) 및 아몰퍼스 카본막(amorphous carbon layer; 120)을 포함하는 적층막으로 형성할 수 있다.
도 1, 도 2b 및 도 3b를 참조하면, 각각의 층에 적합하도록 식각 조건(etch recipe)을 조절하면서 아몰퍼스 카본막(120), TESO막(118) 및 SiON막(116)의 일부를 제거하여 하드 마스크층을 패터닝한다. 이로써, 금속층(114)의 일부가 노출된다.
도 1, 도 2c 및 도 3c를 참조하면, 하드 마스크층을 이용한 식각 공정으로 금속층(114)의 일부를 제거하여 패터닝한다. 이로써, 제2 도전막(112)의 일부가 노출된다.
도 1, 도 2d 및 도 3d를 참조하면, 노출된 제2 도전막(112)을 제거하며, 이로써 유전체막(110)의 일부가 노출된다. 이때 유전체막(110)이 식각 정지막의 역할 을 한다. 이를 위하여, 제2 도전막(112)은 산화막에 비해 폴리 실리콘이 더욱 식각되는 조건으로 제거한다. 바람직하게는, 제2 도전막(112)은 HBr 가스와 O2 가스를 혼합한 가스를 사용하는 건식 식각으로 제거할 수 있다.
이때, 전술한 공정에서 소자 분리 영역이 아닌 활성 영역 상에 형성된 제2 도전막(112)의 두께를 제2 도전막(112)의 목표 식각 두께로 설정한다. 도 2c 및 도 3c를 참조하면, 제2 도전막(112)은 제1 도전막(106) 사이의 소자 분리막(108)에서 보다 더 두껍게 형성되는 것을 알 수 있다. 따라서, 상기 조건으로 목표 식각 두께를 설정한 상태에서 제2 도전막(112)을 식각하면, 활성 영역 상의 제2 도전막(112)은 모두 제거되고, 소자 분리막(108) 상부에는 제2 도전막(112)이 소정의 두께만큼 잔류된다. 이때 잔류되는 제2 도전막(112)의 높이는 제1 도전막(106) 두께의 절반보다 높고 제1 도전막(106)의 높이보다 낮게 형성된다.
이렇게 소자 분리막(108) 상부에 제2 도전막(112)이 잔류시킴으로써, 유전체막(110)도 일부만 노출된다. 즉, 소자 분리 영역에는 제2 도전막(112)에 의해 유전체막(110)이 노출되지 않으며, 활성 영역에는 제2 도전막(112)이 모두 제거되어 유전체막(110)이 노출된다.
도 1, 도 2e 및 도 3e를 참조하면, 노출된 유전체막(110)을 제거하기 위하여 식각 공정을 실시한다. 이때 잔류하는 제2 도전막(112) 뿐만 아니라, 유전체막(110)이 제거되면서 노출되는 제1 도전막(106)의 일부도 함께 제거될 수 있다. 이를 위하여, 유전체막(110)은 산화막과 질화막 및 폴리 실리콘이 동일한 속도로 제거되는 식각 조건으로 제거한다. 바람직하게는, 유전체막(110)은 CF4 가스를 이용하는 건식 식각으로 제거할 수 있다.
상기에서, 소자 분리막(108) 상에 제2 도전막(112)이 일부 잔류되어 있는 상태에서 유전체막(110)을 식각하기 때문에, 잔류하는 제2 도전막(112)이 보호막 역할을 한다. 이에 따라, 제1 도전막(106)과 소자 분리막(108)의 계면을 통해 식각 가스의 일부가 반도체 기판(102)의 활성 영역으로 침투하는 것을 방지할 수 있다. 뿐만 아니라 제2 도전막(112)이 소자 분리막(108) 상부의 보호막 역할을 하여 먼저 식각되기 때문에, 소자 분리막(108)의 상부가 과도하게 식각되는 것을 방지할 수 있다.
도 1, 도 2f 및 도 3f를 참조하면, 전술한 공정으로 노출된 제1 도전막(106)을 제거하여 패터닝을 완료한다. 이때 게이트 절연막(104)이 식각 정지막의 역할을 한다. 이를 위하여, 제1 도전막(106)은 산화막에 비해 폴리 실리콘이 더욱 식각되는 조건으로 제거한다. 바람직하게는, 제1 도전막(106)은 HBr 가스와 O2 가스를 혼합한 가스를 사용하는 건식 식각으로 제거할 수 있다. 한편, 제1 도전막(106)을 제거하면서 전술한 공정에서 잔류하는 제2 도전막(112)이 함께 제거된다. 이로써 워드 라인과 선택 라인이 형성된다.
본 발명에 따른 반도체 소자의 게이트 형성 방법은 제2 도전막을 소자 분리막의 상부에 잔류시킨 상태에서 유전체막과 제1 도전막을 식각하여 패터닝하기 때 문에, 유전체막 식각 공정 중에 액티브 영역에 손상을 주는 것을 방지할 수 있다. 따라서 액티브 영역이 디스로케이션되는 것을 억제하여 디스터브 페일(disturb fail) 현상이 발생되지 않는다. 또한 소자 분리막이 과도하게 리세스 되는 것을 방지할 수 있다.
Claims (11)
- 활성 영역에는 게이트 절연막 및 제1 도전막이 형성되고 소자 분리 영역에는 상기 제1 도전막보다 높이가 낮은 소자 분리막이 형성된 반도체 기판이 제공되는 단계;상기 제1 도전막과 상기 소자 분리막을 포함한 상기 반도체 기판상에 유전체막을 형성하는 단계;상기 유전체막 상부에 제2 도전막을 형성하는 단계;상기 제2 도전막의 일부를 제거하여 상기 유전체막의 일부를 노출하되, 상기 소자 분리막의 상부에서 제2 도전막이 잔류되도록 제1 식각 공정을 실시하는 단계;상기 유전체막을 제거하는 제2 식각 공정을 실시하는 단계; 및상기 제1 도전막을 제거하는 제3 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 게이트 형성 방법.
- 제1항에 있어서,상기 제1 식각 공정후 잔류되는 상기 제2 도전막의 높이는 상기 제1 도전막 두께의 절반보다 높고 상기 제1 도전막의 높이보다 낮게 형성되는 반도체 소자의 게이트 형성 방법.
- 제1항에 있어서,상기 제1 식각 공정은 상기 유전체막이 식각 정지막 역할을 하는 반도체 소자의 게이트 형성 방법.
- 제1항에 있어서,상기 제3 식각 공정은 상기 게이트 절연막이 식각 정지막 역할을 하는 반도체 소자의 게이트 형성 방법.
- 제1항에 있어서,상기 제1 식각 공정 및 상기 제3 식각 공정은 산화막에 비해 폴리 실리콘이 더욱 식각되는 조건으로 실시하는 반도체 소자의 게이트 형성 방법.
- 제5항에 있어서,상기 제1 식각 공정 및 상기 제3 식각 공정은 건식 식각으로 실시하는 반도체 소자의 게이트 형성 방법.
- 제6항에 있어서,상기 제1 식각 공정 및 상기 제3 식각 공정은 HBr 가스와 O2 가스를 혼합한 가스를 사용하는 반도체 소자의 게이트 형성 방법.
- 제1항에 있어서,상기 제2 식각 공정 중에 상기 제2 도전막의 일부 및 상기 제1 도전막의 일부가 함께 제거되는 반도체 소자의 게이트 형성 방법.
- 제8항에 있어서,상기 제2 식각 공정은 산화막과 질화막 및 폴리 실리콘이 동일한 속도로 제거되는 반도체 소자의 게이트 형성 방법.
- 제9항에 있어서,상기 제2 식각 공정은 건식 식각으로 실시되는 반도체 소자의 게이트 형성 방법.
- 제10항에 있어서,상기 제2 식각 공정은 CF4 가스를 이용하는 반도체 소자의 게이트 형성 방법.
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| KR1020060136281A KR100779360B1 (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 게이트 형성 방법 |
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|---|---|---|---|---|
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| KR101146872B1 (ko) * | 2009-05-21 | 2012-05-17 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 소자의 제조 방법 |
Citations (1)
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|---|---|---|---|---|
| KR20060001994A (ko) * | 2005-12-23 | 2006-01-06 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
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2006
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Patent Citations (1)
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|---|---|---|---|---|
| KR20060001994A (ko) * | 2005-12-23 | 2006-01-06 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100912992B1 (ko) | 2007-10-29 | 2009-08-20 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성 방법 |
| US8119475B2 (en) | 2007-10-29 | 2012-02-21 | Hynix Semiconductor Inc. | Method of forming gate of semiconductor device |
| KR101146872B1 (ko) * | 2009-05-21 | 2012-05-17 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 소자의 제조 방법 |
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