KR101001445B1 - 반도체 소자의 이온 주입 방법 - Google Patents

반도체 소자의 이온 주입 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 이온 주입 방법에 관한 것으로, 반도체 기판상에 제1 게이트들 내지 제3 게이트들을 형성하되, 제1 게이트들 사이인 제1 영역의 폭은 제1 게이트와 제2 게이트 사이인 제2 영역의 폭보다 좁고, 제2 영역의 폭은 제3 게이트들 사이인 제3 영역의 폭보다 좁게 형성되고, 제2 게이트의 높이보다 제2 영역의 폭이 좁게 형성되는 단계와, 제1 게이트들 내지 제3 게이트들의 사이의 반도체 기판상에 제1 접합 영역을 형성하는 단계와, 제1 게이트들 내지 제3 게이트들의 측벽에 보호막을 형성하여, 제1 영역 상에는 보호막으로 채워지며 제2 및 제3 영역 상에는 보호막 사이에 반도체 기판이 노출되는 단계, 및 제3 영역에 제2 접합 영역을 형성하는 단계를 포함하고, 제2 접합 영역이 제2 영역에 형성되지 않도록 경사 이온 주입 방법으로 제2 접합 영역을 형성하는 단계를 포함하기 때문에, 이온 주입 마스크를 형성하지 않더라도 절연막 형성 및 이방성 식각 공정만으로 피치가 크게 형성된 게이트와 인접한 반도체 기판을 선택적으로 오픈시키는 이온 주입 마스크를 형성할 수 있어, 공정시간 및 공정 비용을 감소시킬 수 있다.
이온 주입 마스크, 접합 영역, DDD, LDD

Description

반도체 소자의 이온 주입 방법{Ion implanting method for semiconductor device}
본 발명은 반도체 소자의 이온 주입 방법에 관한 것으로, 특히 더욱 큰 피치로 형성된 게이트와 인접한 접합 영역에 이온 주입 공정을 추가로 실시하는 반도체 소자의 이온 주입 방법에 관한 것이다.
일반적으로 반도체 소자를 제조하기 위해서는 많은 수의 단위공정들이 이루어져야 한다. 이 단위공정들은 적층 공정, 식각 공정, 이온주입공정 등을 포함하며, 통상적으로 웨이퍼 단위로 이루어진다. 이와 같은 단위공정들 중에서 이온주입공정은, 강한 전기장에 의해 보론, 아스닉 등과 같은 도펀트 이온들을 가속시켜 웨이퍼 표면을 통과시키는 공정기술로서, 이를 통해 접합 영역을 형성함으로써 트랜지스터의 전기적인 특성을 제어할 수 있다.
웨이퍼 상에는 서로 다른 특성을 갖는 다양한 트랜지스터들이 형성되기 때문에, 트랜지스터들은 각각의 특성에 적합하도록 접합 영역들이 별도로 형성되어야 한다. 이에 따라 각각의 접합 영역들을 선택적으로 오픈시키는 이온 주입 마스크들을 형성하고 제거하는 공정을 여러 번 실시하여야 한다. 그런데, 이러한 이온 주입 마스크 형성 및 제거 공정은 공정 비용 및 공정 시간을 증가시키기 때문에 이온 주입 마스크를 형성하는 공정을 줄이려는 노력이 계속되고 있다.
본 발명은 서로 다른 피치로 형성된 게이트들의 상부에 절연막을 형성한 뒤 절연막에 대해 이방성 식각 공정을 실시하여 더욱 넓은 피치로 형성된 게이트들과 인접한 접합 영역을 선택적으로 오픈시킴으로써, 별도의 이온 주입 마스크를 형성하지 않더라도 더욱 넓은 피치로 형성된 게이트들과 인접한 접합 영역에 서로 다른 농도의 접합 영역들을 형성할 수 있다.
본 발명의 일측면에 따른 반도체 소자의 이온 주입 방법은, 반도체 기판상에 제1 게이트들 내지 제3 게이트들을 형성하되, 상기 제1 게이트들 사이인 제1 영역의 폭은 상기 제1 게이트와 상기 제2 게이트 사이인 제2 영역의 폭보다 좁고, 상기 제2 영역의 폭은 상기 제3 게이트들 사이인 제3 영역의 폭보다 좁게 형성되고, 상기 제2 게이트의 높이보다 상기 제2 영역의 폭이 좁게 형성되는 단계와, 상기 제1 게이트들 내지 제3 게이트들의 사이의 상기 반도체 기판상에 제1 접합 영역을 형성하는 단계와, 상기 제1 게이트들 내지 상기 제3 게이트들의 측벽에 보호막을 형성하여, 상기 제1 영역 상에는 상기 보호막으로 채워지며 상기 제2 및 제3 영역 상에는 상기 보호막 사이에 상기 반도체 기판이 노출되는 단계, 및 상기 제3 영역에 제2 접합 영역을 형성하는 단계를 포함하고, 상기 제2 접합 영역이 상기 제2 영역에 형성되지 않도록 경사 이온 주입 방법으로 상기 제2 접합 영역을 형성하는 단계를 포함한다.
상기 보호막은 산화막 또는 질화막을 포함할 수 있다. 상기 보호막 사이에 노출되는 상기 제2 영역의 폭은 상기 보호막 사이에 노출되는 상기 제3 영역의 폭보다 좁을 수 있다.
본 발명의 다른 측면에 따른 반도체 소자의 이온 주입 방법은, 셀 영역과 주변회로 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 셀 영역에는 선택 라인들 사이에 워드 라인들을 형성하고, 상기 주변 회로 영역에는 저전압 NMOS 트랜지스터들 또는 고전압 NMOS 트랜지스터들을 형성하는 단계와, 상기 선택 라인들, 워드 라인들, 상기 저전압 NMOS 트랜지스터들 및 고전압 NMOS 트랜지스터들 사이의 상기 반도체 기판에 제1 접합 영역을 형성하는 단계와, 상기 선택 라인들, 워드 라인들, 상기 저전압 NMOS 트랜지스터들 및 고전압 NMOS 트랜지스터들을 포함하는 상기 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막에 대해 이방성 식각 공정을 실시하여 보호막을 형성하는 단계 및 상기 보호막을 이온 주입 마스크로서 경사 이온 주입 공정을 실시하여 상기 주변 회로 영역에 제2 접합 영역을 형성하는 단계를 포함한다. 상기 경사 이온 주입 공정시 상기 제2 접합 영역이 상기 워드 라인에 인접한 선택 라인과 상기 워드 라인 사이에 형성되지 않도록, 상기 선택 라인들 및 상기 워드 라인들을 형성하는 단계에서 상기 선택 라인들 및 워드 라인들의 높이에 비해 상기 선택 라인에 인접한 상기 워드 라인과 상기 선택 라인 사이의 폭을 좁게 형성한다.
상기 보호막은, 상기 워드 라인들 사이의 측벽을 채우며 상기 선택 라인들 사이와 상기 저전압 NMOS 트랜지스터들의 주변 및 고전압 NMOS 트랜지스터들 주변의 상기 반도체 기판을 노출하도록 형성할 수 있다. 상기 선택 라인들 및 상기 선택 라인들과 인접한 워드 라인 사이의 거리는, 상기 저전압 NMOS 트랜지스터들 또는 상기 고전압 NMOS 트랜지스터들 사이의 거리보다 좁을 수 있다.
본 발명은 별도의 이온 주입 마스크를 형성하지 않더라도 절연막 형성 및 이방성 식각 공정만으로 피치가 크게 형성된 게이트와 인접한 반도체 기판을 선택적 으로 오픈시키는 이온 주입 마스크를 형성할 수 있어, 공정시간 및 공정 비용을 감소시킬 수 있다. 또한, 게이트에 형성된 보호막들은 후속하는 공정에서 잔류시켜 스페이서로 형성할 수 있기 때문에, 공정 단계를 더욱 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 이온 주입 방법의 일실시예를 설명하기 위하여 도시한 소자의 단면도이다. 이하에서는, 반도체 소자 중 낸드 플래시 메모리 소자의 이온 주입 방법을 일실시예로써 설명한다.
도 1a를 참조하면, 셀 영역(도면부호 A) 및 주변 회로 영역(도면부호 B)을 포함하는 반도체 기판(102)이 제공된다. 주변 회로 영역(도면부호 B)에 형성되는 게이트들은 셀 영역(도면부호 A)에 형성되는 게이트들에 비해 피치(pitch)가 크게 형성된다.
반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정 시 반도체 기판(102)의 표면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성된다.
그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 기판(102) 상에는 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 전자를 통과시킬 수 있다. 터널 절연막(104)은 산화막으로 형성한다.
터널 절연막(104) 상에는 플로팅 게이트용 제1 도전막(106)을 형성한다. 제1 도전막(106)은 전하를 저장하거나 방출할 수 있다. 따라서, 프로그램 동작시 반도체 기판(102)의 채널 영역의 전자가 터널 절연막(104)을 통과하여 제1 도전막(106)으로 저장될 수 있고, 소거 동작시 제1 도전막(106)에 저장된 전하가 터널 절연막(104)을 통과하여 반도체 기판(102)으로 방출될 수 있다. 제1 도전막(106)은 폴리 실리콘막으로 형성한다.
그리고, 도면에는 도시하지 않았지만, 반도체 기판(102)의 소자 분리 영역 상부에 형성된 제1 도전막(106)과 터널 절연막(104)을 식각하고 소자 분리 영역의 반도체 기판(102)을 식각하여 트렌치(도시하지 않음)를 형성한다. 그리고 트렌치(도시하지 않음)에 절연물질을 형성하여 활성 영역을 한정하는 소자 분리막(도시하지 않음)을 형성한다.
이후에, 소자 분리막(도시하지 않음)을 포함하는 제1 도전막(106) 상에 유전체막(108)을 형성한다. 유전체막(108)은 하부에 형성된 플로팅 게이트와 상부에 형성된 콘트롤 게이트를 절연하는 역할을 한다. 유전체막(108)은 산화막, 질화막 및 산화막의 적층 구조인 ONO(Oxide/Nitride/Oxide) 구조의 막으로 형성할 수 있다.
그리고, 드레인 선택 라인 또는 소스 선택 라인이 형성되는 영역의 유전체막(108) 일부를 제거한다. 이는 드레인 선택 라인 또는 소스 선택 라인에 형성되는 게이트들은 유전체막 상하부의 도전막들을 연결하여 게이트를 형성하기 위함이다.
유전체막(108) 상에는 콘트롤 게이트용 제2 도전막(110)을 형성한다. 제2 도전막(110)은 폴리 실리콘막으로 형성한다. 제2 도전막(110) 상에는 게이트 전극막(112)을 형성한다. 게이트 전극막(112)은 반도체 소자의 크기가 축소되어 점차 좁은 폭으로 형성되는 콘트롤 게이트의 저항을 감소시키기 위하여 형성하며, 제2 도전막(110)보다 저항이 낮은 금속 성분의 물질막, 예를 들면 텅스텐 실리사이드(WSix)막으로 형성한다. 게이트 전극막(112) 상에는 게이트 패터닝 공정시 사용되는 하드 마스크막 패턴(114)이 형성된다.
도 1b를 참조하면, 패터닝된 하드 마스크막(114)을 이용한 식각 공정으로 게이트 전극막(112), 제2 도전막(110), 유전체막(108), 제1 도전막(106)을 식각한다.
이로써, 셀 영역(도면부호 A)에는 제1 게이트로써 워드 라인들(WL) 및 제2 게이트로써 소스 선택 라인(SSL; Source Select Line)과 드레인 선택 라인(DSL; Drain Select Line)을 포함하는 선택 라인들이 형성된다. 소스 선택 라인(SSL; Source Select Line)과 드레인 선택 라인(DSL; Drain Select Line) 사이에는 다수의 워드 라인들(WL0 내지 WL31)이 형성된다.
한편, 주변 회로 영역(도면부호 B)에는 제3 게이트로써 저전압 NMOS 트랜지스터(LVN) 또는 고전압 NMOS 트랜지스터(HVN)의 게이트들이 형성된다.
도 1c를 참조하면, 게이트들 양측의 반도체 기판(102)의 표면에 제1 접합 영역들(116a)을 형성한다. 제1 접합 영역(116a)은 마스크 없이 셀 영역(도면부호 A) 및 주변 회로 영역(도면부호 B)에서 게이트들 사이에 노출된 반도체 기판(102)의 표면에 대해 제1 이온 주입 공정을 실시하여 형성할 수 있다.
도 1d를 참조하면, 게이트들을 포함하는 반도체 기판(102) 상에 절연막을 형성한다. 절연막은 산화막 또는 질화막을 포함할 수 있다. 그리고, 절연막에 대해 이방성 식각 공정을 실시하여 게이트들의 측벽에 보호막(118)를 형성한다. 보호막(118)은 후속하는 이온 주입 공정시 보호막(118)의 하부에는 불순물 이온 주입이 되지 않으며 보호막(118)이 오픈된 영역만 선택적으로 불순물 이온 주입 공정이 실시하기 위하여 형성한다.
이때, 워드 라인(WL)들 사이의 제1 영역은 폭이 매우 좁기 때문에, 워드 라인들(WL) 사이의 공간에는 절연막들이 제거되지 않고 잔류하여 보호막(118)으로 채워진다. 반면에, 선택라인들(SSL 또는 DSL) 및 선택라인들(SSL 또는 DSL)과 인접한 워드 라인(WL) 사이의 제2 영역과, 저전압 NMOS 트랜지스터(LVN) 또는 고전압 NMOS 트랜지스터(HVN) 사이의 제3 영역은 전술한 제1 영역에 비해 폭이 넓기 때문에, 제2 영역과 제3 영역 사이의 절연막들은 식각되어 보호막(118) 사이로 반도체 기판(102)의 표면이 노출된다. 이때, 제2 영역에 비해 제3 영역의 폭이 더욱 넓기 때문에, 제3 영역에서 노출되는 반도체 기판(102)의 폭이 더욱 넓다.
도 1e를 참조하면, 주변 회로 영역(B)의 저전압 NMOS 트랜지스터(LVN) 또는 고전압 NMOS 트랜지스터(HVN) 양측의 제1 접합 영역(116a) 상부에는 제1 접합 영역(116a)과 서로 다른 농도의 불순물 농도를 갖는 제2 접합 영역(116b)를 형성한다. 제2 접합 영역(116b)은 반도체 기판(102)에 대해 소정의 경사각을 갖는 경사 이온 주입 방법으로 제2 이온 주입 공정을 실시하여 형성한다. 제2 이온 주입 공정에서 사용되는 불순물의 도즈량은 제1 이온 주입 공정에서 사용되는 불순물의 도즈량에 비해 클 수 있다.
이때, 워드 라인(WL) 사이의 제1 영역에는 보호막(118)로 채워져 있기 때문에 제1 영역의 반도체 기판(102) 상에는 추가로 불순물 이온이 주입되지 않는다. 또한, 선택 라인들(SSL 또는 DSL) 및 선택 라인들(SSL 또는 DSL)과 인접한 워드 라 인(WL) 사이의 제2 영역에는 보호막(118) 사이에 반도체 기판(102)이 노출되기는 하지만, 선택 라인들(SSL 또는 DSL)과 워드 라인(WL)의 높이에 비해 제2 영역의 폭이 좁기 때문에, 경사 이온 주입 방법으로 불순물 주입시 불순물들은 보호막(118) 사이에 노출된 반도체 기판(102)까지 도달하지 못한다. 따라서, 선택 라인들(SSL 또는 DSL) 및 선택 라인들(SSL 또는 DSL)과 인접한 워드 라인(WL) 사이의 제2 영역에 노출된 반도체 기판(102)에는 추가로 불순물 이온 주입 공정이 실시되지 않는다.
반면에, 주변 회로 영역(도면부호 B)의 저전압 NMOS 트랜지스터(LVN) 또는 고전압 NMOS 트랜지스터(HVN) 사이의 제3 영역은 보호막(118) 사이에서 노출되는 반도체 기판(102)의 폭이 제2 영역에 비해서 넓기 때문에, 경사 이온 주입 방법을 사용하더라도 불순물 이온이 제3 영역에 노출된 반도체 기판(102)의 표면에 충분히 도달할 수 있다.
이로써, 주변 회로 영역(B)의 저전압 NMOS 트랜지스터(LVN) 또는 고전압 NMOS 트랜지스터(HVN) 양측에는 서로 다른 불순물 농도를 갖는 제1 접합 영역(116a) 및 제2 접합 영역(116b)을 포함하는 DDD(Double Doped Drain) 구조의 접합 영역이 형성될 수 있다.
통상적으로, 주변 회로 영역(B)에 형성되는 저전압 NMOS 트랜지스터(LVN) 또는 고전압 NMOS 트랜지스터(HVN)의 접합 영역은 다른 접합 영역들과 달리 LDD(Lightly Doped Drain) 또는 DDD로 형성한다. 이를 위해서는 저전압 NMOS 트랜지스터(LVN) 또는 고전압 NMOS 트랜지스터(HVN)와 인접한 접합 영역만을 오픈시키 는 이온 주입 마스크를 별도로 형성해야 한다.
하지만, 본 발명은 반도체 기판(102)의 각 영역에 형성되는 게이트들의 피치의 차이를 이용하기 때문에, 게이트들을 포함하는 반도체 기판(102) 상에 절연막을 형성한 뒤 이방성 식각 공정만을 실시하더라도 주변 회로 영역(도면부호 B)의 저전압 NMOS 트랜지스터(LVN) 또는 고전압 NMOS 트랜지스터와 인접한 접합 영역만을 오픈시킬 수 있다. 또한, 주변 회로 영역(B)의 접합 영역을 형성하기 위해서 실시하는 불순물 주입 공정을 경사 이온 주입 방법으로 실시함으로써, 셀 영역(도면부호 A)에서 일부 오픈되는 선택라인(SSL 또는 DSL) 및 선택라인(SSL 또는 DSL)과 인접한 워드 라인(WL) 사이의 영역에는 불순물 이온 주입이 실시되지 않도록 한다.
한편, 제2 이온 주입 공정 실시 후 보호막(118)은 제거할 수도 있지만, 제거하지 않고 잔류시켜 게이트들의 스페이서로 활용할 수도 있다.
본 발명의 실시예에서는 주변 회로 영역(도면부호 B)의 저전압 NMOS 트랜지스터(LVN) 또는 고전압 NMOS 트랜지스터와 인접한 접합 영역을 서로 다른 농도의 접합 영역들로 형성하는 공정을 예로 들어 설명하였다. 하지만, 본 발명은 이에 한정하지 않고, 반도체 기판상에 형성된 게이트들 중 피치가 넓게 형성된 게이트들과 인접한 접합 영역에 추가로 이온 주입 공정을 실시해야 하는 모든 이온 주입 공정에 적용할 수 있음은 당연하다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 이온 주입 방법의 일실시예를 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 제1 도전막 108 : 유전체막
110 : 제2 도전막 112 : 게이트 전극막
114 : 하드 마스크 패턴 116a : 제1 접합 영역
116b : 제2 접합 영역 118 : 보호막

Claims (7)

  1. 반도체 기판상에 제1 게이트들 내지 제3 게이트들을 형성하되, 상기 제1 게이트들 사이인 제1 영역의 폭은 상기 제1 게이트와 상기 제2 게이트 사이인 제2 영역의 폭보다 좁고, 상기 제2 영역의 폭은 상기 제3 게이트들 사이인 제3 영역의 폭보다 좁게 형성되고, 상기 제2 게이트의 높이보다 상기 제2 영역의 폭이 좁게 형성되는 단계;
    상기 제1 게이트들 내지 제3 게이트들의 사이의 상기 반도체 기판상에 제1 접합 영역을 형성하는 단계;
    상기 제1 게이트들 내지 상기 제3 게이트들의 측벽에 보호막을 형성하여, 상기 제1 영역 상에는 상기 보호막으로 채워지며 상기 제2 및 제3 영역 상에는 상기 보호막 사이에 상기 반도체 기판이 노출되는 단계; 및
    상기 제3 영역에 제2 접합 영역을 형성하는 단계를 포함하고,
    상기 제2 접합 영역이 상기 제2 영역에 형성되지 않도록 경사 이온 주입 방법으로 상기 제2 접합 영역을 형성하는 반도체 소자의 이온 주입 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 보호막은 산화막 또는 질화막을 포함하는 반도체 소자의 이온 주입 방법.
  4. 제1항에 있어서,
    상기 보호막 사이에 노출되는 상기 제2 영역의 폭은 상기 보호막 사이에 노출되는 상기 제3 영역의 폭보다 좁은 반도체 소자의 이온 주입 방법.
  5. 셀 영역과 주변회로 영역을 포함하는 반도체 기판이 제공되는 단계;
    상기 셀 영역에는 선택 라인들 사이에 워드 라인들을 형성하고, 상기 주변 회로 영역에는 저전압 NMOS 트랜지스터들 또는 고전압 NMOS 트랜지스터들을 형성하는 단계;
    상기 선택 라인들, 워드 라인들, 상기 저전압 NMOS 트랜지스터들 및 고전압 NMOS 트랜지스터들 사이의 상기 반도체 기판에 제1 접합 영역을 형성하는 단계;
    상기 선택 라인들, 워드 라인들, 상기 저전압 NMOS 트랜지스터들 및 고전압 NMOS 트랜지스터들을 포함하는 상기 반도체 기판상에 절연막을 형성하는 단계;
    상기 절연막에 대해 이방성 식각 공정을 실시하여 보호막을 형성하는 단계; 및
    상기 보호막을 이온 주입 마스크로서 경사 이온 주입 공정을 실시하여 상기 주변 회로 영역에 제2 접합 영역을 형성하는 단계를 포함하고,
    상기 경사 이온 주입 공정시 상기 제2 접합 영역이 상기 워드 라인에 인접한 선택 라인과 상기 워드 라인 사이에 형성되지 않도록, 상기 선택 라인들 및 상기 워드 라인들을 형성하는 단계에서 상기 선택 라인들 및 워드 라인들의 높이에 비해 상기 선택 라인에 인접한 상기 워드 라인과 상기 선택 라인 사이의 폭을 좁게 형성하는 반도체 소자의 이온 주입 방법.
  6. 제5항에 있어서,
    상기 보호막은, 상기 워드 라인들 사이의 측벽을 채우며 상기 선택 라인들 사이와 상기 저전압 NMOS 트랜지스터들의 주변 및 고전압 NMOS 트랜지스터들 주변의 상기 반도체 기판을 노출하도록 형성하는 반도체 소자의 이온 주입 방법.
  7. 제5항에 있어서,
    상기 선택 라인들 및 상기 선택 라인들과 인접한 워드 라인 사이의 거리는, 상기 저전압 NMOS 트랜지스터들 또는 상기 고전압 NMOS 트랜지스터들 사이의 거리보다 좁은 반도체 소자의 이온 주입 방법.
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