KR100623334B1 - 비휘발성 메모리 소자의 셀, 그 동작방법 및 그 제조 방법,그리고 이를 이용한 반도체 소자의 제조방법 - Google Patents

비휘발성 메모리 소자의 셀, 그 동작방법 및 그 제조 방법,그리고 이를 이용한 반도체 소자의 제조방법 Download PDF

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KR100623334B1 KR1020050019125A KR20050019125A KR100623334B1 KR 100623334 B1 KR100623334 B1 KR 100623334B1 KR 1020050019125 A KR1020050019125 A KR 1020050019125A KR 20050019125 A KR20050019125 A KR 20050019125A KR 100623334 B1 KR100623334 B1 KR 100623334B1
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Abstract

본 발명은 고집적화가 가능하면서 채널 폭(channel width)을 증가시켜 독출동작시 센싱전류를 증가시킬 수 있는 비휘발성 메모리 소자의 셀, 동작방법 및 그 제조방법, 그리고 비휘발성 메모리 소자의 셀을 로직(logic) 소자와 함께 하나의 칩 내에 구현한 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 액티브 영역과 필드 영역으로 정의된 기판; 상기 액티브 영역의 상기 기판 내에 형성된 트렌치; 상기 트렌치의 내측벽에 형성된 게이트 절연막; 상기 게이트 절연막의 측벽에 형성된 플로팅 게이트; 상기 게이트 절연막을 통해 분리되어 상기 트렌치의 저부에 형성된 컨트롤 게이트; 상기 게이트 절연막을 통해 분리되어 상기 액티브 영역에 상기 트렌치와 인접하게 형성된 소오스 영역을 포함하는 비휘발성 메모리 소자의 셀을 제공한다.
비휘발성 메모리 소자, EPROM, 플래시

Description

비휘발성 메모리 소자의 셀, 그 동작방법 및 그 제조 방법, 그리고 이를 이용한 반도체 소자의 제조방법{A CELL OF NONVOLATILE MEMORY DEVICE, OPERATING METHOD, MANUFACTURING METHOD THEREOF, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING THE SAME}
도 1은 종래기술에 따른 비휘발성 메모리 소자의 셀을 도시한 단면도.
도 2는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀을 도시한 평면도.
도 3은 도 2에 도시된 'A-A' 절취선을 따라 도시한 단면도.
도 4a 내지 도 4g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 셀 제조방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판 11, 111 : 소자 분리막
12, 113, 119 : 게이트 절연막 13 : 플로팅 게이트
14 : 유전체막 15 : 컨트롤 게이트
16, 120b : 게이트 전극 17, 121 : 스페이서
18 : 소오스/드레인 영역(또는, 접합영역)
112 : 트렌치
114 : 포토 레지스트 패턴(또는, 식각 마스크)
116 : LDD 영역 117 : 절연막
125 : 층간 절연막 126a 내지 126c : 컨택 플러그
120a : 플로팅 게이트 123 : 접합영역
124a : 드레인 영역 124b : 컨트롤 게이트
200 : 액티브 영역
본 발명은 비휘발성 메모리 소자(NonVolatile Memory device, NVM)의 셀, 동작방법 및 그 제조방법, 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 특히 플래시(FLASH) 소자 및 EPROM(Erasable Programmable Read-Only Memory) 소자의 셀 구조, 동작방법 및 그 제조방법, 그리고 이를 이용한 반도체 소자의 제조방법에 관한 것이다.
반도체 메모리 소자는 휘발성 메모리 소자 및 비휘발성 메모리 소자로 구분할 수 있다. 휘발성 메모리 소자는 전원공급이 차단되면, 메모리 소자의 데이타를 소실하는 메모리 소자로서, DRAM(Dynamic Random Access Memory) 소자 및 SRAM(Static RAM) 소자 등이 있다. 비휘발성 메모리 소자는 전원공급이 차단되더라도 메모리 소자의 데이타를 유지하는 기억소자, 예컨대 EPROM 소자, 플래시(FLASH) 소자 등이 있다.
일반적으로, EPROM 소자 및 플래시 메모리 소자와 같은 비휘발성 메모리 소자는 고집적화에 유리한 적층 게이트 구조를 갖는다. 적층 게이트 구조는 반도체 기판 상에 적층된 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 이루어진다.
이러한 비휘발성 메모리 소자에서 프로그램(program) 동작은 F-N 터널링(Fowler-nordheim tunneling) 방식과 열전자 주입(hot electron injection) 방식에 의해 이루어진다. F-N 터널링 방식은 게이트 절연막으로 고전계를 인가하여 전자가 반도체 기판으로부터 플로팅 게이트로 주입됨으로써 프로그램 동작이 수행되도록 하는 방식이다. 열전자 주입방식은 드레인 부근의 채널영역에서 발생한 열전자(hot electron)가 플로팅 게이트에 주입됨으로써 프로그램 동작이 수행되도록 하는 방식이다. 한편, 비휘발성 메모리 소자의 소거(erase) 동작은 프로그램 동작을 통해 플로팅 게이트에 주입된 전자를 반도체 기판 또는 소오스로 방출시킴으로써 이루어진다.
이하, 도 1을 참조하여 종래기술에 따른 비휘발성 메모리 소자의 셀 구조를 설명한다.
도 1에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 실시하여 기판(10)의 필드(field) 영역에 소자 분리막(11)을 형성한다. 그런 다음, 소자 분 리막(11)에 의해 정의된 액티브 영역(active)에 게이트 절연막(12), 플로팅 게이트(13), 유전체막(14) 및 컨트롤 게이트(15)로 이루어진 게이트 전극(16)을 형성한다. 그런 다음, 게이트 전극(16)의 양측벽에 스페이서(spacer, 17)를 형성한 후, 스페이서(17)의 양측으로 노출되는 기판(10)에 소오스/드레인 영역(18)을 형성한다.
그러나, 상기에서 설명한 종래기술에 따른 비휘발성 메모리 소자의 셀 구조는 고집적화되어 갈 수록 셀의 게이트 전극의 크기가 감소하여 독출(read)동작시 센싱(sensing) 전류가 감소하게 된다. 이에 따라, 독출동작시 데이터를 센싱하는데 어려움이 발생하게 된다. 또한, 그 구조상 채널이 수평방향으로만 형성되어 고집적화하는데 한계가 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 고집적화가 가능하면서 채널 폭(channel width)을 증가시켜 독출동작시 센싱전류를 증가시킬 수 있는 비휘발성 메모리 소자의 셀 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 상기한 비휘발성 메모리 소자의 셀의 동작방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 상기한 비휘발성 메모리 소자의 셀을 로직(logic) 소자와 함께 하나의 칩 내에 구현한 반도체 소자의 제조방법을 제공하는데 다른 목적이 있 다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 액티브 영역과 필드 영역으로 정의된 기판과, 상기 액티브 영역의 상기 기판 내에 형성된 트렌치와, 상기 트렌치의 내측벽에 형성된 게이트 절연막과, 상기 게이트 절연막의 측벽에 형성된 플로팅 게이트와, 상기 게이트 절연막을 통해 분리되어 상기 트렌치의 저부에 형성된 컨트롤 게이트와, 상기 게이트 절연막을 통해 분리되어 상기 액티브 영역에 상기 트렌치와 인접하게 형성된 소오스 영역을 포함하는 비휘발성 메모리 소자의 셀을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 상기한 비휘발성 메모리 소자의 셀 동작방법에 있어서, 프로그램 동작시, 상기 컨트롤 게이트에 고전압(Vpp)을 인가하고, 상기 소오스 영역과 상기 기판에는 OV를 인가하고, 소거 동작시, 셀에 UV 광을 조사하며, 독출 동작시, 상기 컨트롤 게이트에 상기 고전압(Vpp)보다 낮은 전원전압(Vcc), 상기 소오스 영역과 상기 기판에는 OV를 인가하는 비휘발성 메모리 소자의 셀 동작방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 소자 분리막을 통해 셀 영역과 로직 영역으로 정의된 기판을 제공하는 단계와, 상기 셀 영역의 액티브 영역의 중앙부에 형성된 상기 소자 분리막을 제거하여 트렌치를 형성하는 단계와, 상기 셀 영역과 상기 로직 영역에 제1 게이트 절연막을 형성하는 단계와, 상기 로직 영역과 상기 셀 영역의 상기 트렌치 측벽을 제외한 상기 제1 게이트 절연막 상에 절연막을 형성하는 단계와, 상기 로직 영역 상에 형성된 상기 제1 게이트 절연막을 제거하여 상기 로직 영역의 상기 기판을 노출시키는 단계와, 노출된 상기 기판 상에 상기 제1 게이트 절연막보다 얇은 제2 게이트 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 폴리 실리콘막을 증착하는 단계와, 식각공정을 실시하여 상기 로직 영역에는 게이트 전극을 형성하고, 상기 제1 게이트 절연막의 측벽에는 플로팅 게이트를 형성하는 단계와, 이온주입공정을 실시하여 상기 게이트 전극의 양측으로 노출된 상기 기판과 상기 셀 영역의 상기 액티브 영역에 각각 접합영역을 형성하고, 상기 플로팅 게이트 사이로 노출된 상기 트렌치의 저부에 컨트롤 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 2는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀을 위에서 바라본 평면도이고, 도 3은 도 2에 도시된 'A-A' 절취선을 따라 도시한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀은 반도체 기판(110)의 내부에 마련된 트렌치(trench, 미도시)의 내측 벽에 게이트 절연막(113)을 통해 기판(110)과 분리된 플로팅 게이트(120a)와, 상기 트렌치의 저부에서 유전체막으로 기능하는 게이트 절연막(113)과 질화막 계열의 절연막(117)을 통해 플로팅 게이트(120a)와 분리된 컨트롤 게이트(124b)와, 소자 분리막(111)과 상기 트렌치 사이의 액티브 영역(200)에 형성된 소오스 영역(124a)을 포함한다.
플로팅 게이트(120a)는 도 2에 도시된 바와 같이 컨트롤 게이트(124b)와 접속된 컨택 플러그(126b)를 중심으로 하여 컨택 플러그(126b)를 둘러싸도록 도너츠 형태로 형성된다. 또한, 플로팅 게이트(120a)는 일부가 상기 트렌치의 내측벽에 형성된 게이트 절연막(113)을 통해 접합영역(124a)과 중첩된다. 이를 통해 열전자 주입방식을 이용한 프로그램 동작시 컨트롤 게이트(124b)의 주변에 형성된 다수의 핫 캐리어(hot carrier)가 게이트 절연막(113)을 통해 주입되게 된다.
컨트롤 게이트(124b)는 전술한 바와 같이 상기 트렌치의 저부에 형성되고, 이온주입공정을 통해 형성된 LDD(Lightly Doped Drain) 영역(116)과 접합영역(123)으로 이루어진다. 이러한 컨트롤 게이트(124b)는 플로팅 게이트(120a)의 중앙부에 위치되고, 독출(read) 동작시에는 일반적인 셀 구조에서의 드레인 영역으로 기능한다.
상기 유전체막(미도시)은 플로팅 게이트(120a)와 컨트롤 게이트(124b) 간에 개재된다. 이러한 유전체막은 전술한 바와 같이 산화막 계열의 게이트 절연막(113)과 질화막 계열의 절연막(117)으로 이루어진다. 즉, ON(Oxide/Nitride) 구조로 이루어진다.
소오스 영역(124a)은 플로팅 게이트(120a)의 양측으로 소자 분리막(111)과 상기 트렌치 간의 액티브 영역(200) 영역에 형성된다. 이 소오스 영역(124a)은 컨트롤 게이트(124b)와 마찬 가지로, LDD 영역(116)과 접합영역(123)으로 이루어진다.
한편, 미설명된 '121'은 스페이서이고, '126a 내지 126c'는 컨택 플러그들이다.
이하, 도 2 및 도 3에 도시된 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀의 프로그램, 소거 및 독출 동작특성을 구체적으로 설명하기로 한다. 여기서는, 설명의 편의를 위해 본 실시예에 따른 셀이 N-형인 경우에 대해 설명한다.
프로그램 동작
열전자 주입방식에 의한 프로그램 동작시 바이어스 조건은 다음과 같다. 컨트롤 게이트(124b)에 고전압(Vpp, 대략 10V 내외)을 인가하고, 소오스 영역(124a)과 기판(110)에 OV를 인가한다. 이러한 조건하에서, 컨트롤 게이트(124b)의 주변에는 다수의 핫 캐리어가 발생되고, 이런 상태에서 컨트롤 게이트(124b)에 가해진 고전압(Vpp)이 유전체막으로 기능하는 게이트 절연막(113)과 절연막(117)을 통해 플로팅 게이트(120a)에 가해져 다수의 핫 캐리어는 플로팅 게이트(120a)로 주입되어 프로그램 동작이 이루어지게 된다.
소거 동작
소거 동작은 일반적으로 EPROM 셀의 소거 동작과 동일하게 이루어진다. 구체 적으로, 소거 동작은 전체 셀에 대하여 UV(Ultra-violet) 광을 조사하여 일괄적으로 수행한다. 전체 셀에 UV 광을 조사하면, 전체 셀의 플로팅 게이트(120a)에 주입된 전자가 기판(110)으로 방출되어 소거 동작이 이루어진다.
독출 동작
독출 동작시 바이어스 조건은 다음과 같다. 소오스 영역(124a)과 기판(110)에 OV를 인가하고, 컨트롤 게이트(124b)에 전원전압(Vcc, 대략 3.3V 내외)을 인가한다. 이러한 조건하에서, 컨트롤 게이트(124b)에서 소오스 영역(124a)으로 흐르는 전류를 센싱하여 독출 동작이 이루어진다. 여기서, 컨트롤 게이트(124b)는 일반적인 셀 구조에서의 드레인 영역으로 기능하게 된다. 만약, 플로팅 게이트(120a)에 전자가 주입되어 있으면, 문턱전압이 높아 전류가 흐르지 않게 되고, 전자가 주입되어 있지 않으면, 문턱전압이 낮아 전류가 흐르게 된다.
이하, 도 4a 내지 도 4g를 참조하여 도 2 및 도 3에 도시된 비휘발성 메모리 소자의 셀 제조방법 및 이를 이용한 반도체 소자의 제조방법을 설명하기로 한다. 여기서, 도 4a 내지 도 4g는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 셀과 로직 소자가 하나의 칩 내에 구현된 반도체 소자의 제조방법을 도시한 단면도들이다. 한편, 도시된 'A'는 로직 소자가 형성되는 영역이고, 'B'는 셀이 형성되는 영역이다.
도 4a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 통해 액티브 영역(200)과 필드 영역을 정의하기 위한 소자 분리막(11)이 형성된 반도체 기판(110)을 제공한다. 또한, 소자 분리막(11)에 의해 셀 영역(B)과 로직 영역(A)이 정의된다. 한편, 소자 분리막(11)은 매립 특성이 좋은 HDP(High Density Plasma) 산화막으로 형성한다. 또한, 소자 분리막(11)들 중 어느 하나는 셀 영역(B)의 액티브 영역(200)의 중앙부에 형성하고, 이 소자 분리막이 매립되는 트렌치(112)는 다른 소자 분리막이 매립되는 트렌치(미도시)의 폭보다 비교적 크게 형성하는 것이 바람직하다.
이어서, 셀 영역(B)의 액티브 영역(200)의 중앙부에 형성된 소자 분리막(11)을 선택적으로 제거하여 트렌치(112)를 노출시킨다. 이때, 트렌치(112)를 노출시키는 공정은 셀 영역(B)의 액티브 영역(200)이 오픈(open)된 식각 마스크를 이용한 습식식각공정으로 실시한다. 이후, 상기 식각 마스크는 스트립(strip) 공정을 실시하여 제거한다.
이어서, 도 4b에 도시된 바와 같이, 로직 영역(A)과 셀 영역(B)의 단차를 따라 게이트 절연막(113)을 형성한다. 이때, 게이트 절연막(113)은 건식 또는 습식산화공정으로 실시한다. 여기서, 건식산화공정은 O2 분위기 및/또는 N2 분위기에서 실시한다.
이어서, 게이트 절연막(113) 상에 포토 레지스트를 도포한 후 도 4a에서 사용된 동일한 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토 레지스트 패턴(114), 즉 식각 마스크(114)를 형성한다.
이어서, 식각 마스크(114)를 이용한 LDD 이온주입공정(115)을 실시하여 트렌치(112)의 저부와 액티브 영역에 LDD 영역(116)을 형성한다. 이때, LDD 이온주입공 정(115)은 트렌치(112) 내측벽에 이온이 주입되지 않도록 이온주입 각도는 0도로 한다.
이어서, 도 4c에 도시된 바와 같이, 스트립 공정을 실시하여 식각 마스크(114)를 제거한다.
이어서, 게이트 절연막(113) 상에 절연막(117)을 형성한다. 이때, 게이트 절연막(117)은 트렌치(112)의 내측벽에 대응되는 게이트 절연막(113) 상에는 형성되지 않도록 한다. 이러한 절연막(117)은 게이트 절연막(113)과 플로팅 게이트와 컨트롤 게이트 간의 유전체막으로 기능하며, 커플링비를 증대시키기 위하여 질화막 계열의 물질로 형성한다.
이어서, 로직 영역(A)이 오픈된 식각 마스크(미도시)를 이용한 식각공정을 실시하여 로직 영역(A)에 형성된 절연막(117)과 게이트 절연막(113)을 제거한다. 이로써, 로직 영역(A)에는 기판(110)의 상부면이 노출된다.
이어서, 산화공정(118)을 실시하여 노출된 로직 영역(A)의 기판(110)에 로직 소자용 게이트 절연막(119)을 형성한다. 이때, 산화공정(118)은 건식 또는 습식산화공정으로 실시한다.
이어서, 스트립 공정을 실시하여 상기 식각 마스크를 제거한다. 물론, 상기 식각 마스크는 산화공정(118)을 실시하기 전에 제거할 수도 있으며, 이 경우 산화공정(118)은 절연막(117)을 마스크로 하여 노출된 로직 영역(A)에만 선택적으로 게이트 절연막(119)을 형성할 수도 있다.
이어서, 도 4d에 도시된 바와 같이, 트렌치(112)가 매립되도록 게이트 절연 막(119)을 포함하는 전체 구조 상부에 플로팅 게이트용 폴리 실리콘막(120)을 증착한다. 이때, 폴리 실리콘막(120)은 도프트(doped) 또는 언도프트(un-doped) 실리콘막으로 형성한다. 예컨대, 폴리 실리콘막(120)은 언도프트인 경우 SiH4를 이용하고, 도프트인 경우 SiH4와 PH3를 이용한 LPCVD(Low Presure Chemical Vapor Deposition) 방식으로 증착한다.
이어서, 도 4e에 도시된 바와 같이, 포토 리소그래피 공정을 실시하여 폴리 실리콘막(120)을 식각한다. 이때, 포토 리소그래피 공정시 식각공정은 건식방식으로 실시하여 로직 영역(A)에는 저전압 트랜지스터용 게이트 전극(120b)을 형성하고, 셀 영역(B)에는 트렌치(112)의 측벽과 대응되는 게이트 절연막(113)의 측벽에 플로팅 게이트(120a)를 정의한다. 한편, 셀 영역(B)에 형성된 플로팅 게이트(120a)의 하부에는 절연막(117)이 잔류되게 된다. 이렇게 잔류된 절연막(117)은 게이트 절연막(113)과 함께 유전체막으로 기능하고, 이러한 유전체막의 커플링비를 결정하게 된다.
이어서, 도 4f에 도시된 바와 같이, 플로팅 게이트(120a)가 형성된 전체 구조 상부에 스페이서용 절연막을 증착한 후 에치백(etch back)과 같은 건식식각공정을 실시하여 게이트 전극(120b)의 양측벽과 플로팅 게이트(120a)의 측벽에 스페이서(121)를 형성한다. 이로써, 트렌치(112)의 저부에서 게이트 절연막(113)이 노출된다.
한편, 스페이서(121) 형성공정시 게이트 절연막(113)은 과도식각에 일정 두 께로 리세스되게 된다. 이로 인하여, 로직 영역(A)의 게이트 절연막(119)과 거의 동일한 두께로 잔류되게 된다. 따라서, 후속 접합영역 이온주입공정(122)시 로직 영역(A)과 셀 영역(B)에서 동일한 깊이를 갖는 접합영역(123)을 형성하는 것이 가능하다.
이어서, 스페이서(121)를 마스크로 이용한 접합영역 이온주입공정(122)을 실시하여 노출된 영역에 LDD 영역(116)보다 고농도로 깊은 접합영역(123)을 형성한다. 즉, 접합영역(123)은 로직 영역(A)의 액티브 영역과, 셀 영역(B)의 액티브 영역(200) 및 트렌치(112)의 저부에 각각 형성된다. 여기서, 로직 영역(A)에 형성된 접합영역(123)은 소오스/드레인 영역으로 각각 기능한다. 한편, 셀 영역(B)의 액티브 영역(200)에 형성된 접합영역(123)은 LDD 영역(116)과 함께 소오스 영역(124a)으로 기능하고, 트렌치(112)의 저부에 형성된 접합영역(123)은 LDD 영역(116)과 함께 컨트롤 게이트(124b) 또는 드레인 영역으로 기능한다. 전술한 바와 같이, 프로그램 동작시에는 컨트롤 게이트로 기능하고, 독출 동작시에는 드레인 영역으로 기능한다.
이어서, 접합영역(123)에 주입된 이온들을 일정 영역으로 확산시키기 위하여 열처리 공정을 실시한다.
이어서, 도 4g에 도시된 바와 같이, 셀 영역(B)의 드레인 영역(124a)에 형성된 게이트 절연막(113)을 제거한다.
이어서, 도시되진 않았지만, 컨택 플러그(126a 내지 126c)와의 컨택저항을 감소시키기 위하여 살리사이드(SALICIDE, Self Aligned Silicide) 공정을 실시하여 노출된 소오스 영역(124a)과 접합영역(123) 상에 금속 실리사이드층(미도시)을 형성한다. 이때, 금속 실리사이드층은 적어도 2번의 열처리 공정을 통해 CoSi2 또는 TiSi2로 형성한다.
이어서, 금속 실리사이드층이 형성된 전체 구조 상부에 층간 절연막(125)을 형성한다. 이때, 층간 절연막(125)은 산화막 계열의 물질로 형성한다. 예컨대, 층간 절연막(125)은 HDP(High Density Plasma)막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나를 이용한 단층막으로 형성하거나, 이 들이 적어도 2층 이상 적층된 적층 구조로 형성한다.
이어서, 포토 리소그래피 공정을 실시하여 접합영역(123), 소오스 영역(124a) 및 컨트롤 게이트(124b)가 노출되도록 컨택홀(contact hole, 미도시)을 형성한다.
이어서, 컨택홀이 매립되도록 도전막으로 컨택 플러그(126a 내지 126c)를 형성한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범 위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 기판 내에 트렌치를 형성한 후 그 저부에 프로그램 동작시에는 컨트롤 게이트, 독출동작시에는 드레인 영역으로 기능하는 접합영역을 형성하고, 트렌치를 제외한 액티브 영역 상에는 소오스 영역을 형성하며, 트렌치 측벽에는 게이트 절연막에 의해 드레인 영역과 분리된 플로팅 게이트를 형성함으로써 채널이 수직방향으로 형성되고, 이에 따라 고집적화가 가능하면서 채널 폭(channel width)을 증가시켜 독출동작시 센싱전류를 증가시킬 수 있다.

Claims (17)

  1. 액티브 영역과 필드 영역으로 정의된 기판;
    상기 액티브 영역의 상기 기판 내에 형성된 트렌치;
    상기 트렌치의 내측벽에 형성된 게이트 절연막;
    상기 게이트 절연막의 측벽에 형성된 플로팅 게이트;
    상기 게이트 절연막을 통해 분리되어 상기 트렌치의 저부에 형성된 컨트롤 게이트; 및
    상기 게이트 절연막을 통해 분리되어 상기 액티브 영역에 상기 트렌치와 인접하게 형성된 소오스 영역;
    을 포함하는 비휘발성 메모리 소자의 셀.
  2. 제 1 항에 있어서,
    상기 플로팅 게이트는 상기 컨트롤 게이트를 둘러 싸도록 형성된 비휘발성 메모리 소자의 셀.
  3. 제 1 항에 있어서,
    상기 컨트롤 게이트와 중첩되도록 상기 플로팅 게이트와 상기 게이트 절연막 간에는 절연막이 더 형성된 비휘발성 메모리 소자의 셀.
  4. 제 3 항에 있어서,
    상기 절연막은 질화막으로 형성된 비휘발성 메모리 소자의 셀.
  5. 제 1 항에 있어서,
    상기 컨트롤 게이트 및 상기 소오스 영역은 LDD 영역과 상기 LDD 영역보다 고농도로 깊은 접합영역으로 이루어진 비휘발성 메모리 소자의 셀.
  6. 제 1 항 내지 제 5 항 중 어느 하나의 항으로 이루어진 비휘발성 메모리 소자의 셀 동작방법에 있어서,
    프로그램 동작시, 상기 컨트롤 게이트에 고전압(Vpp)을 인가하고, 상기 소오스 영역과 상기 기판에는 OV를 인가하고,
    소거 동작시, 셀에 UV 광을 조사하며,
    독출 동작시, 상기 컨트롤 게이트에 상기 고전압(Vpp)보다 낮은 전원전압(Vcc), 상기 소오스 영역과 상기 기판에는 OV를 인가하는 비휘발성 메모리 소자의 셀 동작방법.
  7. 제 6 항에 있어서,
    상기 전원전압은 상기 컨트롤 게이트 주변에 핫 캐리어가 발생되지 않을 정도의 전압 레벨을 갖는 비휘발성 메모리 소자의 셀 동작방법.
  8. 액티브 영역의 중앙부에 트렌치가 형성된 기판을 제공하는 단계;
    상기 트렌치를 포함하는 전체 구조 상부의 단차를 따라 게이트 절연막을 형성하는 단계;
    상기 트렌치의 측벽을 제외한 상기 게이트 절연막 상에 절연막을 형성하는 단계;
    상기 트렌치가 매립되도록 상기 폴리 실리콘막을 증착하는 단계;
    식각공정을 실시하여 상기 트렌치의 저부에서 상기 게이트 절연막의 측벽에 상기 게이트 절연막을 노출시키는 플로팅 게이트를 형성하는 단계; 및
    이온주입공정을 실시하여 상기 액티브 영역에는 접합영역을 형성하고, 상기 트렌치의 저부에는 컨트롤 게이트를 형성하는 단계;
    를 포함하는 비휘발성 메모리 소자의 셀 제조방법.
  9. 제 8 항에 있어서,
    상기 게이트 절연막을 형성한 후, 상기 액티브 영역과 상기 트렌치의 저부에 각각 LDD 영역을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 셀 제조방법.
  10. 제 8 항에 있어서,
    상기 플로팅 게이트를 형성한 후, 상기 플로팅 게이트의 측벽에 스페이서를 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 셀 제조방법.
  11. 제 8 항에 있어서,
    상기 절연막은 질화막 계열의 물질로 형성하는 비휘발성 메모리 소자의 셀 제조방법.
  12. 제 8 항에 있어서, 상기 트렌치를 형성하는 단계는,
    상기 기판 내에 복수의 소자 분리막을 형성하는 단계; 및
    상기 복수의 소자 분리막 중 상기 액티브 영역의 중앙부에 형성된 소자 분리막을 제거하는 단계;
    를 포함하는 비휘발성 메모리 소자의 셀 제조방법.
  13. 제 8 항에 있어서,
    상기 플로팅 게이트는 상기 컨트롤 게이트를 둘러싸도록 형성하는 비휘발성 메모리 소자의 셀 제조방법.
  14. 소자 분리막을 통해 셀 영역과 로직 영역으로 정의된 기판을 제공하는 단계;
    상기 셀 영역의 액티브 영역의 중앙부에 형성된 상기 소자 분리막을 제거하여 트렌치를 형성하는 단계;
    상기 셀 영역과 상기 로직 영역에 제1 게이트 절연막을 형성하는 단계;
    상기 로직 영역과 상기 셀 영역의 상기 트렌치 측벽을 제외한 상기 제1 게이트 절연막 상에 절연막을 형성하는 단계;
    상기 로직 영역 상에 형성된 상기 제1 게이트 절연막을 제거하여 상기 로직 영역의 상기 기판을 노출시키는 단계;
    노출된 상기 기판 상에 상기 제1 게이트 절연막보다 얇은 제2 게이트 절연막을 형성하는 단계;
    상기 트렌치가 매립되도록 폴리 실리콘막을 증착하는 단계;
    식각공정을 실시하여 상기 로직 영역에는 게이트 전극을 형성하고, 상기 제1 게이트 절연막의 측벽에는 플로팅 게이트를 형성하는 단계; 및
    이온주입공정을 실시하여 상기 게이트 전극의 양측으로 노출된 상기 기판과 상기 셀 영역의 상기 액티브 영역에 각각 접합영역을 형성하고, 상기 플로팅 게이트 사이로 노출된 상기 트렌치의 저부에 컨트롤 게이트를 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 제1 게이트 절연막을 형성한 후, 상기 액티브 영역과 상기 트렌치의 저부에 각각 LDD 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  16. 제 14 항에 있어서,
    상기 플로팅 게이트를 형성한 후, 상기 플로팅 게이트의 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  17. 제 14 항에 있어서,
    상기 절연막은 질화막 계열의 물질로 형성하는 반도체 소자의 제조방법.
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