KR20140081398A - 비휘발성 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 로직공정에 부합하여 별도의 추가공정 없이 제조할 수 있는 비휘발성 메모리 장치 및 그 제조방법에 관한 것으로, 기판상에 형성된 플로팅게이트; 상기 플로팅게이트 일측에 형성되어 상기 플로팅게이트와 갭을 갖고 평행하게 배치된 콘택플러그; 및 상기 플로팅게이트 측벽에 형성되어 상기 갭을 갭필하는 형태를 갖는 스페이서를 포함하는 비휘발성 메모리 장치를 제공한다.

Description

비휘발성 메모리 장치 및 그 제조방법{NONVOLATILE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치 및 그 제조방법에 관한 것이다.
최근 등장하고 있는 디지털 미디어 기기들로 인해 언제, 어디서든 원하는 정보를 간편하게 이용할 수 있는 생활환경으로 변해가고 있다. 아날로그에서 디지털로 전환되면서 급속하게 확산되고 있는 디지털 방식의 각종 기기들은 촬영한 영상, 녹음한 음악, 그리고 각종 데이터를 간편하게 보관할 수 있는 저장매체를 필요로 하게 되었다. 이에 발맞추어 비메모리 반도체에도 고집적화 경향에 따라 시스템 온 칩(System on Chip; SoC) 분야에 관심을 쏟고 있으며, 세계 반도체 업계가 시스템 온 칩 기반 기술 강화를 위해 투자 경쟁을 벌이고 있다. 시스템 온 칩은 하나의 반도체에 모든 시스템 기술을 집적하는 것으로, 시스템 설계 기술을 확보하지 못하면 이제 비메모리 반도체 개발은 어려워지게 될 것이다.
이처럼, 복잡한 기술이 집약되어 있는 시스템 온 칩 분야는 최근 들어 디지털회로(digital circuit)와 아날로그회로(analog circuit)가 혼합된 복합기능의 칩이 주류로 떠오르면서 아날로그장치(analog device)를 트리밍(trimming)하거나, 내부 연산 알고리즘(algorithm)을 저장할 임베디드 메모리(embedded memory)에 대한 필요성이 점점 증가하고 있다. 임베디드 메모리로서 각광받는 메모리는 플래시 EEPROM(Electrically Erasable Programmable Read-Only Memory)이라 할 수 있다. 이는 롬(ROM, Read-only memory)처럼 전원이 없는 상태에서도 데이터를 저장할 수 있고, 전기적으로 데이터의 소거와 프로그램이 가능한 고집적 비휘발성 메모리 장치이기 때문이다. EEPROM에는 하나의 게이트(예컨대, 플로팅게이트)를 구비한 싱글 게이트(single gate) EEPROM, 두 개의 게이트(예컨대, 플로팅게이트 및 컨트롤게이트)가 수직으로 적층된 적층 게이트(stack gate, ETOX) EEPROM, 싱글 게이트 EEPROM과 적층 게이트 EEPROM의 중간에 해당하는 듀얼 게이트(dual gate) EEPROM, 분리 게이트(split gate) EEPROM등이 있다.
한편, 아날로그장치는 공정 변수에 의하여 그 특성이 쉽게 변화하기 때문에 아날로그장치를 포함한 시스템 온 칩에 적용할 임베디드 메모리는 CMOS공정(CMOS process) 또는 로직공정(logic process)을 기반으로 별도의 추가공정 없이 제작하여 공정 변수를 최소화시켜야 한다.
그러나, 종래기술에서 적층 게이트 EEPROM, 듀얼 게이트 EEPROM, 분리 게이트 EEPROM등은 필연적으로 로직공정 이외의 추가공정을 필요로하기 때문에 임베디드 메모리에 적용하는데 한계가 있다. 반면, 싱글 게이트 EEPROM은 별도의 추가공정 없이 로직공정을 기반으로 형성할 수 있으나, 플로팅게이트를 기판에 형성된 웰을 이용하여 커플링(coupling) 시켜야하기 때문에 집적도가 낮다는 단점이 있다.
따라서, 싱글 게이트 EEPROM과 같이 로직공정에 부합하여 별도의 추가공정 없이 제조가 가능하고, 집적도를 용이하게 증가시킬 수 있는 비휘발성 메모리 장치에 대한 연구가 절실히 필요하다.
본 발명의 실시예는 로직공정에 부합하여 별도의 추가공정 없이 제조할 수 있는 비휘발성 메모리 장치 및 그 제조방법을 제공한다.
또한, 본 발명의 실시예는 집적도를 향상시킬 수 있는 비휘발성 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판상에 형성된 플로팅게이트; 상기 플로팅게이트 일측에 형성되어 상기 플로팅게이트와 갭을 갖고 평행하게 배치된 콘택플러그; 및 상기 플로팅게이트 측벽에 형성되어 상기 갭을 갭필하는 형태를 갖는 스페이서를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판상에 형성된 플로팅게이트; 상기 플로팅게이트 측벽에 형성된 스페이서; 상기 플로팅게이트 일측에 형성되어 상기 스페이서에 접하는 제1콘택플러그; 및 상기 플로팅게이트 타측에 형성된 제2콘택플러그를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 복수의 활성영역을 갖는 기판; 각각의 상기 활성영역 상에 형성된 플로팅게이트; 상기 플로팅게이트 측벽에 형성된 스페이서; 상기 플로팅게이트 일측에 형성되어 상기 스페이서에 접하는 제1콘택플러그; 상기 플로팅게이트 타측에 형성된 제2콘택플러그; 일방향으로 배치된 복수의 상기 제1콘택플러그에 접하는 제1도전라인; 및 상기 제1도전라인과 교차하는 방향으로 배치된 복수의 제2콘택플러그에 접하는 제2도전라인을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 복수의 활성영역을 갖는 기판; 각각의 상기 활성영역 상에 형성된 플로팅게이트; 상기 플로팅게이트 일측에 형성되어 상기 플로팅게이트와 갭을 갖고 평행하게 배치된 콘택플러그; 상기 플로팅게이트 측벽에 형성되어 상기 갭을 갭필하는 스페이서; 일방향으로 배치된 복수의 콘택플러그에 접하는 제1도전라인; 및 상기 제1도전라인과 교차하는 방향으로 복수의 상기 활성영역을 연결하는 제2도전라인을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판상에 형성된 선택게이트; 상기 기판상에 형성되어 상기 선택게이트와 이웃하는 플로팅게이트; 상기 플로팅게이트 및 상기 선택게이트 측벽에 형성된 스페이서; 및 상기 플로팅게이트에 인접하여 상기 스페이서에 접하는 콘택플러그를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판상에 형성된 선택게이트; 상기 기판상에 형성되어 상기 선택게이트와 이웃하는 플로팅게이트; 상기 플로팅게이트 및 상기 선택게이트 측벽에 형성되고, 상기 선택게이트와 상기 플로팅게이트 사이를 갭필하는 스페이서; 및 상기 플로팅게이트에 인접하여 상기 스페이서에 접하는 콘택플러그를 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치 제조방법은 기판상에 플로팅게이트를 형성하는 단계; 상기 플로팅게이트 측벽에 스페이서를 형성하는 단계; 상기 기판 전면에 층간절연막을 형성하는 단계; 및 상기 층간절연막을 관통하여 상기 플로팅게이트 일측 및 타측에 각각 제1콘택플러그 및 제2콘택플러그를 형성하는 단계를 포함할 수 있고, 상기 제1콘택플러그는 상기 스페이서에 접하도록 형성할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치 제조방법은 로직영역과 메모리영역을 갖는 기판상에 게이트도전막을 형성하는 단계; 상기 게이트도전막을 선택적으로 식각하여 상기 로직영역에 게이트를 형성함과 동시에 상기 메모리영역에 플로팅게이트를 형성하는 단계; 상기 게이트 및 상기 플로팅게이트 측벽에 스페이서를 형성하는 단계; 상기 기판 전면에 층간절연막을 형성하는 단계; 및 상기 플로팅게이트 일측 및 타측에 각각 상기 층간절연막을 관통하는 제1콘택플러그 및 제2콘택플러그를 형성하는 단계를 포함할 수 있고, 상기 제1콘택플러그는 상기 스페이서에 접하도록 형성할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 콘택플러그를 컨트롤게이트로 사용함과 동시에 제1콘택플러그와 플로팅게이트 사이의 스페이서가 유전막으로 작용함으로써, 로직공정에 부합하여 별도의 추가공정 없이 비휘발성 메모리 장치를 제조할 수 있는 효과가 있다.
또한, 플로팅게이트 및 플로팅게이트를 커플링시키는 컨트롤게이트로 작용하는 콘택플러그를 구비함으로서, 비휘발성 메모리 장치의 집적도 및 동작특성을 향상시킬 수 있다.
또한, 플로팅게이트와 콘택플러그 사이의 스페이서가 유전막으로 작용함으로써, 제조공정을 단순화시킴과 동시에 집적도 향상이 용이하고, 집적도가 증가할수록 플로팅게이트와 콘택플러그 사이의 커플링비를 증가시킬 수 있는 효과가 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 도면.
도 2a 및 도 2b는 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 변형예들을 도시한 평면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀 제조방법에 대한 일례를 도시한 공정단면도.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀 동작을 설명하기 위한 도면.
도 5a 및 도 5b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 도면.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 도면.
도 7은 본 발명의 본 발명의 실시예에 따른 비휘발성 메모리 장치 셀 어레이의 등가회로도.
도 8a 내지 도 8b는 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 변형예를 도시한 도면.
도 9a 내지 도 9b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 다른 변형예를 도시한 도면.
도 10은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함한 메모리 시스템을 도시한 블럭도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 임베디드 메모리(embedded memory)에 적용이 용이한 비휘발성 메모리 장치 및 그 제조방법을 제공한다. 특히, 아날로그장치(analog device)를 포함한 시스템 온 칩(System on Chip; SoC)에서의 임베디드 메모리에 적용이 용이한 비휘발성 메모리 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명의 실시예는 임베디드 메모리에서도 각광받는 플래시 EEPROM(Electrically Erasable Programmable Read-Only Memory)에서 싱글 게이트 EEPROM(single gate EEPROM)과 같이 로직공정(logic process)에 부합하여 별도의 추가공정 없이 제조할 수 있으며, 싱글 게이트 EEPROM보다 향상된 집적도를 갖는 비휘발성 메모리 장치 및 그 제조방법을 제공한다.
참고로, 공지된 싱글 게이트 EEPROM은 플로팅게이트(floating gate)를 커플링(coupling)시키기 위하여 기판에 형성된 웰(Well)과 같은 불순물영역을 사용하기 때문에 제조공정이 로직공정에 부합하여 별도의 추가공정이 필요하지 않지만, 집적도를 증가시키는데 한계가 있다. 플로팅게이트와 컨트롤게이트가 수직으로 적층된 적층 게이트 EEPROM, 컨트롤게이트와 플로팅게이트가 나란히 배치된 듀얼 게이트 EEPROM 및 컨트롤게이트가 플로팅게이트의 일측면을 덮는 분리 게이트 EEPROM은 모두 플로팅게이트를 커플링시키기 위한 컨트롤게이트를 구비하기 때문에 집적도를 증가시킬 수 있다. 그러나, 플로팅게이트와 컨트롤게이트를 동시에 형성할 수 없기 때문에 로직공정 이외에 별도의 추가공정이 반드시 필요하다는 단점이 있다.
따라서, 후술하는 본 발명의 실시예는 플로팅게이트 및 플로팅게이트를 커플링시키는 컨트롤게이트로 작용하는 콘택플러그를 구비하여 집적도를 증가시킴과 동시에 로직공정 이외에 별도의 추가공정이 필요하지 않은 비휘발성 메모리 장치 및 그 제조방법을 제공한다.
한편, 이하의 설명에서 제1도전형과 제2도전형은 서로 상보적인 도전형을 의미한다. 즉, 제1도전형이 P형인 경우에 제2도전형은 N형이고, 제1도전형이 N형인 경우에 제2도전형은 P형이다. 이는 본 발명의 실시예에 따른 비휘발성 메모리 장치는 N-채널타입(N-channel type) 또는 P-채널타입(P-channel type)이 모두 가능하다는 것을 의미한다. 설명의 편의를 위하여 이하에서 제1도전형은 P형으로, 제2도전형은 N형으로 한다. 즉, N-채널타입의 비휘발성 메모리 장치를 예시하여 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 도면이다. 구체적으로, 도 1a는 평면도이고, 도 1b는 도 1a에 도시된 A-A'절취선을 따라 도시한 단면도이다.
도 1a 및 도 1b에 도시된 바와 같이, 기판(101)에는 제1도전형의 웰(Well, 102)이 형성되어 있다. 기판(101)은 반도체기판일 수 있다. 반도체기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘함유 재료를 포함할 수 있다. 일례로, 기판(101)은 벌크 실리콘기판이거나, 또는 지지기판, 매몰절연층 및 단결정 실리콘층이 순차적으로 적층된 SOI(Silicon On Insulator)기판일 수 있다. 웰(102)은 단위셀이 동작할 수 있는 베이스(baes)를 제공하기 위한 것으로, 기판(101)에 제1도전형의 불순물을 이온주입하여 형성된 것일 수 있다.
기판(101)에는 활성영역(112)을 정의하는 소자분리막(113)이 형성되어 있다. 소자분리막(113)은 STI(Shallow Trench Isolaton) 공정으로 형성된 것일 수 있으며, 절연물질을 포함할 수 있다. 소자분리막(113)에 의하여 정의된 활성영역(112)은 제1방향으로의 장축과 제1방향과 교차(또는 직교)하는 제2방향으로의 단축을 갖는 바타입(Bar type) 또는 라인타입(Line type)일 수 있다. 제1방향으로 활성영역(112)의 양측 가장자리에는 접합영역이 형성되며, 접합영역과 콘택플러그(또는 도전라인) 사이의 콘택을 위하여 활성영역(112)은 제2방향으로 돌출된 돌출부(미도시)를 더 포함할 수 있다.
기판(101)상에는 플로팅게이트(Floating Gate, FG, 104)가 형성되어 있다. 플로팅게이트(104)는 논리정보를 저장하는 역할을 수행하며, 바타입의 형태를 가질 수 있다. 구체적으로, 플로팅게이트(104)는 제1방향으로 활성영역(112)의 중심부에 위치하여 활성영역(112)과 중첩되는 구조를 가질 수 있다. 이때, 플로팅게이트(104)는 제2방향으로 활성영역(112)을 덮고, 양측 끝단이 소자분리막(113)과 중첩되는 구조를 가질 수 있다. 즉, 제2방향으로의 플로팅게이트(104) 선폭은 제2방향으로의 활성영역(112) 선폭과 동일하거나, 또는 더 클 수 있다.
플로팅게이트(104)는 실리콘함유 재료를 포함할 수 있다. 구체적으로, 플로팅게이트(104)는 폴리실리콘막일 수 있으며, 폴리실리콘막은 불순물이 도핑된 도프드(Doped) 폴리실리콘막 또는 불순물이 도핑되지 않은 언도프드(Undoped) 폴리실리콘막일 수 있다. 한편, 도 1b에서는 플로팅게이트(104)가 플라나게이트 구조인 경우를 예시하였으나, 플로팅게이트(104)는 3차원 게이트 구조 예컨대, 핀게이트(Fin Gate) 구조일 수도 있다.
기판(101)과 플로팅게이트(104) 사이에는 게이트절연막(103)이 형성되어 있고, 플로팅게이트(104) 측벽에는 스페이서(105)가 형성되어 있다. 게이트절연막(103) 및 스페이서(105)는 절연막을 포함할 수 있다. 구체적으로, 게이트절연막(103) 및 스페이서(105)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 단일막 또는 이들이 적층막을 포함할 수 있다.
플로팅게이트(104) 양측 기판(101)에는 제1접합영역(109) 및 제2접합영역(110)이 형성되어 있다. 구체적으로, 플로팅게이트(104) 양측 활성영역(112)에 제1접합영역(109) 및 제2접합영역(110)이 형성되어 있다. 제1접합영역(109) 및 제2접합영역(110)은 기판(101)에 제2도전형의 불순물을 이온주입하여 형성된 불순물영역일 수 있다. 제1접합영역(109) 및 제2접합영역(110)은 각각 드레인영역 및 소스영역으로 작용할 수 있으며, LDD 구조를 가질 수 있다. 구체적으로, 제1접합영역(109)과 제2접합영역(110)은 제2도전형의 제1불순물영역(109A, 110A) 및 제2도전형의 제2불순물영역(109B, 110B)을 포함하고, 제2불순물영역(109B, 110B)의 불순물 도핑농도가 제1불순물영역(109A, 110A)의 불순물 도핑농도보다 더 클 수 있다.
기판(101) 전면에는 플로팅게이트(104)를 덮는 층간절연막(111), 층간절연막(111)을 관통하여 각각 제1접합영역(109) 및 제2접합영역(110)에 연결된 제1콘택플러그(107) 및 제2콘택플러그(108)가 형성되어 있다. 층간절연막(111)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
제1콘택플러그(107)는 층간절연막(111) 상의 도전라인(미도시)과 제1접합영역(109)을 전기적으로 연결함에 동시에 프로그램동작(program operation), 소거동작(erase operation) 및 리드동작(read operation)시 플로팅게이트(104)를 커플링시키는 컨트롤게이트의 기능을 수행한다. 즉, 제1콘택플러그(107)에 인가되는 바이어스(예컨대, 전압)에 응답하여 플로팅게이트(104)가 커플링될 수 있다. 이를 위해, 제1콘택플러그(107)는 플로팅게이트(104)와 갭(106)을 갖고 서로 평행하게(또는 이웃하게) 배치될 수 있으며, 플로팅게이트(104) 측벽에 형성된 스페이서(105)에 접하는 형태를 가질 수 있다. 즉, 제1콘택플러그(107)는 적어도 하나 이상의 플로팅게이트(104) 측벽과 마주보는 측벽을 갖는 형태일 수 있으며, 플로팅게이트(104)와 제1콘택플러그(107) 사이의 스페이서(105) 즉, 갭(106)에 형성된 스페이서(105)는 유전막(예컨대, IPD)으로 작용한다. 참고로, 유전막은 플로팅게이트(104)와 컨트롤게이트 사이에 삽입되는 절연물질을 의미하는 것으로, 종래기술에서 유전막은 별도의 공정을 통해 형성되나, 본 발명의 실시예에서는 플로팅게이트(104) 측벽에 형성되는 스페이서(105)를 유전막으로 사용한다.
제1콘택플러그(107)는 플로팅게이트(104)를 커플링시킬 수 있는 충분한 커플링비를 확보하기 위하여 바타입의 플로팅게이트(104) 일측벽에 대응하는 측벽을 갖는 바타입일 수 있다. 즉, 설계마진이 허용하는 범위내에서 플로팅게이트(104)와 제1콘택플러그(107)가 서로 마주보는 측벽의 면적을 증가시킬수록 이들 사이의 커플링비를 증가시킬 수 있다.
제1콘택플러그(107)와 플로팅게이트(104)가 서로 마주보는 측벽 사이에 갭(106)이 형성되어 있으며, 제1방향 및 제2방향으로 갭(106) 선폭은 일정하다. 즉, 갭(106)은 플로팅게이트(104)와 제1콘택플러그(107) 사이에서 일정한 선폭을 유지한다. 또한, 갭(106)의 선폭은 스페이서(105)의 선폭과 동일하거나, 또는 더 작을 수 있다. 구체적으로, 갭(106)의 선폭이 스페이서(105)의 선폭과 동일한 경우 제1콘택플러그(107)는 스페이서(105)의 측벽에 접하는 형태를 가질 수 있고, 갭(106)의 선폭이 스페이서(105)의 선폭보다 작을 경우 제1콘택플러그(107)의 일부가 상기 스페이서(105)를 덮는 형태를 가질 수 있다. 한편, 플로팅게이트(104)와 제1콘택플러그(107) 사이의 대응면적 즉, 마주보는 측벽의 면적이 커서 충분한 커플링비(coupling ratio)를 확보할 수 있는 경우에 갭(106)의 선폭은 스페이서(105)의 선폭보다 클 수도 있다.
제2콘택플러그(108)는 도전라인(미도시)과 제2접합영역(110)을 연결하되, 제2콘택플러그(108)에 인가되는 바이어스(예컨대, 전압)는 플로팅게이트(104)에 영향을 미치지 않는다. 즉, 플로팅게이트(104)는 제2콘택플러그(108)가 인가하는 바이어스에 응답하여 커플링되지 않는다. 이를 위해, 제1콘택플러그(107)의 측벽과 플로팅게이트(104)의 측벽이 서로 마주보는 면적 대비 제2콘택플러그(108)의 측벽과 플로팅게이트(104)의 측벽이 서로 마주보는 면적이 더 작을 수 있다. 일례로, 제2콘택플러그(108)는 홀타입의 형태를 가질 수 있다. 또한, 플로팅게이트(104)와 제1콘택플러그(107) 사이의 간격보다 제2콘택플러그(108)와 플로팅게이트(104) 사이의 간격이 더 클 수 있다. 일례로, 제2콘택플러그(108)는 스페이서(105)와 접하지 않고, 스페이서(105)로부터 소정 간격 이격되어 형성될 수 있다.
상술한 구조를 갖는 비휘발성 메모리 장치는 플로팅게이트(104) 및 플로팅게이트(104)를 커플링시키는 컨트롤게이트로 작용하는 제1콘택플러그(107)를 구비함으로서, 싱글 게이트 EEPROM 대비 집적도 및 동작특성을 향상시킬 수 있다.
또한, 플로팅게이트(104)와 제1콘택플러그(107) 사이 갭(106)의 선폭이 감소할수록 이들 사이의 커플링비가 증가하기 때문에 디자인룰(design rule)이 감소하여 집적도가 증가할수록 비휘발성 메모리 장치의 동작특성 및 집적도를 보다 향상시킬 수 있다. 즉, 비휘발성 메모리 장치의 베이스공정이 되는 로직공정의 디자인룰(design rule)이 감소할수록 비휘발성 메모리 장치의 동작특성 및 집적도를 보다 향상시킬 수 있다.
또한, 제1콘택플러그(107)를 컨트롤게이트로 사용함과 동시에 제1콘택플러그(107)와 플로팅게이트(104) 사이의 스페이서(105)가 유전막으로 작용함으로써, 로직공정에 부합하여 별도의 추가공정 없이 비휘발성 메모리 장치를 제조할 수 있다. 이는 후술하는 비휘발성 메모리 장치 제조방법을 통해 자세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 변형예들을 도시한 평면도이다. 이하, 설명의 편의를 위하여 도 1a 및 도 1b와 동일한 도면부호를 사용하였으며, 도 2a 및 도 2b에 도시된 A-A'절취선에 따라 도시한 단면도와 도 1a에 도시된 A-A'절취선을 따라 도시한 단면도는 동일한 바, 도 1b를 참조하기로 한다.
도 2a에 도시된 바와 같이, 플로팅게이트(104)와 제1콘택플러그(107) 사이의 커플링비를 증가시키기 위하여 제1콘택플러그(107)는 제2콘택플러그(108)와 마주보는 플로팅게이트(104)의 측벽을 제외한 나머지 모든 측벽과 마주보는 측벽을 갖는 형태를 가질 수 있다. 구체적으로, 플로팅게이트(104)는 바타입의 형태를 가질 수 있고, 제1콘택플러그(107)는 제1방향으로 플로팅게이트(104)의 일측벽 및 제2방향으로 플로팅게이트(104)의 양측벽과 마주보는 측벽을 갖는 형태를 가질 수 있다. 이때, 제1방향 및 제2방향으로 갭(106)의 선폭은 일정할 수 있다.
한편, 제1콘택플러그(107)는 제1콘택플러그(107)는 제1방향으로 플로팅게이트(104)의 일측벽 및 제2방향으로 플로팅게이트(104)의 일측벽 또는 타측벽과 마주보는 측벽을 갖는 형태를 가질 수도 있다.
도 2b에 도시된 바와 같이, 플로팅게이트(104)와 제1콘택플러그(107) 사이의 커플링비를 더욱더 증가시키기 위하여 플로팅게이트(104)는 양측 끝단이 일부 돌출된 형태를 갖고, 제1콘택플러그(107)는 제2콘택플러그(108)와 마주보는 플로팅게이트(104)의 측벽을 제외한 나머지 모든 측벽과 마주보는 측벽을 갖는 형태를 가짐과 동시에 돌출된 플로팅게이트(104)의 측벽과도 마주보는 측벽을 갖는 형태를 가질 수 있다.
한편, 플로팅게이트(104)는 일측 끝단 또는 타측 끝단이 돌출된 형태를 가질 수도 있으며, 제1콘택플러그(107)는 제2콘택플러그(108)와 마주보는 플로팅게이트(104)의 측벽을 제외한 나머지 모든 측벽과 마주보는 측벽을 갖는 형태를 가짐과 동시에 돌출된 플로팅게이트(104)의 측벽과도 마주보는 측벽을 갖는 형태를 가질 수 있다.
상술한 바와 같이, 플로팅게이트(104) 및 제1콘택플러그(107)의 형태를 조절하여 이들 사이의 커플링비를 용이하게 증가시킬 수 있으며, 이를 통해 비휘발성 메모리 장치의 집적도 및 동작특성을 향상시킬 수 있다.
이하에서는, 상술한 구조를 갖는 비휘발성 메모리 장치에 대한 제조방법을 통해 본 발명의 실시예에 따른 비휘발성 메모리 장치가 로직공정에 부합하여 별도의 추가공정 없이 형성할 수 있음에 대하여 도 3a 내지 도 3e를 참조하여 구체적으로 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀 제조방법에 대한 일례를 도시한 공정단면도이다. 여기서, 비휘발성 메모리 장치의 단위셀은 도 1a에 도시된 A-A'절취선을 따라 도시한 것이다.
도 3a에 도시된 바와 같이, 로직영역(Logic region)과 메모리영역(Memory region)을 갖는 기판(11)을 준비한다. 이때, 로직영역은 NMOS영역과 PMOS영역을 포함할 수 있다. 기판(11)은 반도체기판을 사용할 수 있다. 반도체기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘함유 재료를 포함할 수 있다. 일례로, 기판(11)으로는 벌크 실리콘기판 또는 SOI기판(Silicon On Insulator)을 사용할 수 있다.
다음으로, NMOS영역, PMOS영역 및 메모리영역에 대응하는 기판(11)에 각각 제1웰(13), 제2웰(14) 및 제3웰(15)을 형성한다. 제1웰(13)은 기판(11)에 제1도전형(즉, P형 불순물)의 불순물을 이온주입하여 형성할 수 있고, 제2웰(14)은 기판(11)에 제2도전형(즉, N형 불순물)의 불순물을 이온주입하여 형성할 수 있다. 메모리영역에 대응하는 제3웰(15)은 단위셀의 채널타입(channel type)에 따라 도전형으로 조절할 수 있다. 일례로, 단위셀이 N채널타입인 경우에 제3웰(15)은 기판(11)에 제1도전형의 불순물을 이온주입하여 형성할 수 있다. 제1웰(13), 제2웰(14) 및 제3웰(15)은 서로 접할 수 있으며, 각각의 도전형이 서로 상이하기 때문에 이들 사이는 접합절연(junction isolation)된다.
다음으로, 기판(11)에 소자분리막(12)을 형성하여 각 영역에 활성영역을 정의한다. 이때, 소자분리막(12)의 깊이는 제1웰(13) 내지 제3웰(15)의 깊이보다 작게 형성할 수 있다. 소자분리막(12)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다. STI 공정은 기판(11)에 소자분리를 위한 트렌치를 형성하고, 트렌치 내부를 절연물질로 매립하여 소자분리막(12)을 형성하는 일련의 공정을 의미한다. 한편, 경우에 따라 소자분리막(12)을 형성한 이후에 제1웰(13) 내지 제3웰(15)을 형성할 수도 있다.
도 3b에 도시된 바와 같이, 기판(11) 전면에 게이트절연막(16)을 형성한다. 게이트절연막(16)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 한편, 게이트절연막(16)은 형성방법에 따라 소자분리막(12)이 형성되지 않은 기판(11) 표면에만 형성될 수도 있다.
다음으로, 게이트절연막(16) 상에 게이트도전막(17)을 형성한다. 게이트도전막(17)은 실리콘함유 재료로 형성할 수 있으며, 실리콘함유 재료로는 실리콘막을 사용할 수 있다. 일례로, 게이트도전막(17)은 폴리실리콘막으로 형성할 수 있다.
다음으로, NMOS영역, PMOS영역 및 메모리영역에 대응하는 게이트도전막(17)에 각각 불순물을 이온주입한다. 이는, 각 영역에서 요구되는 게이트도전막(17)의 특성(예컨대, 일함수)을 제공하기 위함이다. 예컨대, PMOS영역에 대응하는 게이트도전막(17)에는 제1도전형의 불순물을 이온주입하고, NMOS영역에 대응하는 게이트도전막(17)에는 제2도전형의 불순물을 이온주입할 수 있다. 메모리영역에 대응하는 게이트도전막(17)에는 불순물을 이온주입하지 않거나, 또는 메모리의 채널타입에 따라 소정의 불순물을 이온주입할 수 있다. 일례로, 메모리영역에 대응하는 게이트도전막(17)에는 제2도전형의 불순물을 이온주입할 수 있다.
도 3c에 도시된 바와 같이, 게이트도전막(17) 상에 마스크패턴(미도시)을 형성한 후에 마스크패턴을 식각장벽(etch barrier)으로 게이트도전막(17) 및 게이트절연막(16)을 순차적으로 식각하여 복수의 게이트(NG, PG, FG)를 형성한다. 구체적으로, NMOS영역 및 PMOS영역에 각각 제1게이트(NG) 및 제2게이트(PG)를 형성하고, 메모리영역에는 플로팅게이트(FG)를 형성한다. 이때, 제1게이트(NG), 제2게이트(PG) 및 플로팅게이트(FG)는 모두 한 번의 식각공정을 통해 동시에 형성한다.
도 3d에 도시된 바와 같이, 제2게이트(PG) 양측 기판(11)에 제1도전형의 불순물을 이온주입하여 제1불순물영역(19)을 형성한다. 이어서, 제1게이트(NG) 및 플로팅게이트(FG) 양측 기판(11)에 제2도전형의 불순물을 이온주입하여 제2도전형의 제2불순물영역(18A, 18B, 18C)을 형성한다.
다음으로, 제1게이트(NG), 제2게이트(PG) 및 플로팅게이트(FG) 측벽에 스페이서(20)를 형성한다. 스페이서(20)는 절연막으로 형성할 수 있으며, 절연막으로는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막을 사용할 수 있다. 스페이서(20)는 제1게이트(NG), 제2게이트(PG) 및 플로팅게이트(FG)를 포함한 구조물 표면을 따라 절연막을 증착한 이후에 전면식각 예컨대, 에치백(etchback)을 진행하는 일련의 공정과정을 통해 형성할 수 있다.
다음으로, 스페이서(20)를 포함한 제2게이트(PG) 양측 기판(11)에 제1도전형의 불순물을 이온주입하여 제3불순물영역(21)을 형성한다. 이어서, 스페이서(20)를 포함한 제1게이트(NG)의 양측 기판(11) 및 스페이서(20)를 포함한 플로팅게이트(FG) 양측 기판(11)에 제2도전형의 불순물을 이온주입하여 제4불순물영역(22A, 22B, 22C)을 형성한다. 제3불순물영역(21)은 제1불순물영역(19)보다 큰 불순물 도핑농도를 갖도록 형성할 수 있고, 제4불순물영역(22A, 22B, 22C)은 제2불순물영역(18A, 18B, 18C)보다 큰 불순물 도핑농도를 갖도록 형성할 수 있다.
상술한 공정을 통해 NMOS영역에는 제2불순물영역(18A)과 제4불순물영역(22A)으로 이루어진 LDD 구조의 제2도전형 소스영역/드레인영역(24)을 형성할 수 있다. PMOS영역에는 제1불순물영역(19)과 제3불순물영역(21)으로 이루어진 LDD 구조의 제1도전형 소스영역/드레인영역(23)을 형성할 수 있다. 그리고, 메모리영역에는 제2불순물영역(18B, 18C)과 제4불순물영역(22B, 22C)으로 이루어진 LDD구조의 제1접합영역(25) 및 제2접합영역(26)을 형성할 수 있다.
다음으로, 도면에 도시하지는 않았지만, 복수의 게이트(NG, PG, FG) 상부면, NMOS영역의 소스영역/드레인영역(24) 표면, PMOS영역의 소스영역/드레인영역(23) 표면, 메모리영역의 제1접합영역(25) 및 제2접합영역(26) 표면에 금속실리사이드(미도시)를 형성한다. 금속실리사이드는 저항을 감소시켜 신호전달특성을 향상시키는 역할을 수행한다. 금속실리사이드는 복수의 게이트(NG, PG, FG)를 포함하는 구조물 전면에 금속막을 형성한 이후에 열처리를 실시하여 금속실리사이드를 형성하고, 열처리 이후 잔류하는 금속막을 제거하는 일련의 공정과정을 통해 형성할 수 있다.
도 3e에 도시된 바와 같이, 기판(11) 전면에 제1게이트(NG), 제2게이트(PG) 및 플로팅게이트(FG)를 덮는 층간절연막(27)을 형성한다. 층간절연막(27)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 층간절연막(27)을 관통하여 NMOS영역의 소스영역/드레인영역(24), PMOS영역의 소스영역/드레인영역(23) 및 메모리영역의 제1접합영역(25) 및 제2접합영역(26)에 접하는 복수의 콘택플러그(28, 29, 30, 31)를 형성한다. 구체적으로, 메모리영역의 제1접합영역(25)에 접하는 제1콘택플러그(28), 제2접합영역(26)에 접하는 제2콘택플러그(29), NMOS영역의 소스영역/드레인영역(24)에 접하는 제3콘택플러그(30) 및 PMOS영역의 소스영역/드레인영역(23)에 접하는 제4콘택플러그(31)를 동시에 형성할 수 있다. 제1콘택플러그(28) 내지 제4콘택플러그(31)는 층간절연막(27)을 선택적으로 식각하여 콘택홀을 형성한 후에 콘택홀 내부를 도전물질로 갭필하는 일련의 공정과정을 통해 동시에 형성할 수 있다. 한편, 경우에 따라 제1콘택플러그(28) 내지 제4콘택플러그(31)를 각각 형성할 수도 있다.
제1콘택플러그(28) 내지 제4콘택플러그(31)는 층간절연막(27) 상에 형성되는 도전라인들과 연결되어 전기적신호를 전달하는 역할을 수행한다. 이때, 제1콘택플러그(28) 전기적신호를 전달하는 역할을 수행함과 동시에 플로팅게이트(FG)를 커플링시키는 컨트롤게이트로 작용한다. 한편, 메모리영역에서 플로팅게이트(FG), 제1접합영역(25), 제2접합영역(26), 제1콘택플러그(28) 및 제2콘택플러그(29)의 형태 및 배치관계는 앞서 도 1a, 도 1b, 도 2a 및 도 2b를 통해 자세히 설명하였는 바, 여기서는 자세한 설명을 생략하기로 한다.
다음으로, 도면에 도시하지는 않았지만 층간절연막(27) 상에 선택적으로 복수의 콘택플러그(28, 29, 30, 31)와 접하는 도전라인들을 형성할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 로직공정에 부합하여 별도의 추가 공정없이 플로팅게이트(FG) 및 컨트롤게이트로 작용하는 제1콘택플러그(28)를 구비한 비휘발성 메모리 장치를 제조할 수 있다.
또한, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제조방법은 제1콘택플러그(28)를 플로팅게이트(FG)에 대한 컨트롤게이트로 사용하고, 스페이서(20)를 유전막으로 사용하는 바, 종래 EEPROM 대비 공정이 단순하고, 공정스탭을 감소시켜 생산성 및 수율을 증가시킬 수 있다.
이하에서는, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀 동작방법에 대하여 표 1 및 도 4a 내지 도 4b를 참조하여 설명하기로 한다. 설명의 편의를 위하여 도 4a 내지 도 4c는 도 1b에 도시된 것과 동일한 도면부호를 사용하기로 한다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀 동작을 설명하기 위한 도면이다. 구체적으로, 도 4a는 프로그램동작, 도 4b는 소거동작, 도 4c는 리드동작을 설명하기 위하여 도시한 단면도이다. 그리고, 표 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 동작 조건에 대한 일례를 나타낸 것이다.
Figure pat00001
표 1 및 도 4a를 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 프로그램동작을 살펴보면 다음과 같다.
프로그램동작은 HCI(Hot Carrier Injection) 방식을 이용할 수 있다. 구체적으로, 제1콘택플러그(107) 및 제2콘택플러그(108)에 각각 프로그램전압 및 접지전압(GND)을 인가하면, 플로팅게이트(104)에 전하(예컨대, 전가)가 주입되어 플로팅게이트(104)의 문턱전압이 증가하는 방식으로 프로그램할 수 있다. 이때, 프로그램전압은 포지티브전압(Positive voltage)일 수 있다. 일례로, 프로그램전압은 펌핑전압(VPP)일 수 있다. 참고로, 펌핑전압(VPP)은 외부에서 공급되는 전원전압(VCC)을 승압시킨 전압을 의미한다.
프로그램동작을 보다 구체적으로 살펴보면, 펌핑전압이 인가된 제1콘택플러그(107)에 의하여 커플링된 플로팅게이트(104) 아래 기판(101) 즉, 활성영역(112)에는 채널이 형성되고, 제1콘택플러그(107)에 인가된 펌핑전압(VPP)에 의하여 플로팅게이트(104) 아래 채널에는 핀치오프(Pinch-off)가 발생하게 된다. 핀치오프가 발생된 영역에서 생성된 열전자(Hot electron)는 플로팅게이트(104)에 주입되고, 플로팅게이트(104)에 열전자가 주입됨에 따라 플로팅게이트(104)의 문턱전압이 증가하는 일련의 거동을 통해 단위셀을 프로그램할 수 있다. 상술한 프로그램동작은 FN(Fowler-Nordheim tunneling) 방식보다 플로팅게이트(104)와 제1콘택플러그(107) 사이의 커플링 비가 작아도 프로그램이 용이하다는 장점이 있다.
다음으로, 표 1 및 도 4b를 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 소거동작을 살펴보면 다음과 같다.
소거동작은 BTBT(Band To Band Tuneling) 방식을 이용할 수 있다. 구체적으로, 제1콘택플러그(107) 및 제2콘택플러그(108)에 각각 접지전압(GND) 및 소거전압을 인가하여 플로팅게이트(104)에 전하(예컨대, 정공)를 주입시켜 플로팅게이트(104)의 문턱전압을 감소시키는 방식으로 단위셀을 소거할 수 있다. 이때, 소거전압은 포지티브전압일 수 있다. 일례로, 소거전압은 펌핑전압(VPP)일 수 있다.
소거동작을 보다 구체적으로 살펴보면, 플로팅게이트(104)에 전자가 주입된 프로그램 셀(Programmed cell)에서의 소거동작과 플로팅게이트(104)에 전자가 주입되지 않은 비 프로그램된 셀(Non-Programmed cell)에서의 소거동작을 구분할 수 있다.
프로그램 셀에서의 소거동작은 접지전압(GND)이 인가된 제1콘택플러그(107)에 의하여 플로팅게이트(104)는 소거동작간 커플링되지 않는다. 그러나, 펌핑전압(VPP)이 인가된 제2콘택플러그(108)에 연결된 제2접합영역(110)과 막내 전자에 의하여 네거티브전위(Negative potential)를 갖는 플로팅게이트(104) 사이의 전위차이로 인해 이들 사이에 BTBT가 발생하게 된다. 제2접합영역(110)과 플로팅게이트(104) 사이의 BTBT 발생에 의하여 생성된 열정공(Hot hole)이 플로팅게이트(104)에 주입되고, 주입된 열공정이 전자와 결합하여 플로팅게이트(104)의 문턱전압을 감소시키는 일련의 거동을 통해 단위셀을 소거할 수 있다.
반면에, 비 프로그램 셀에서의 소거동작은 접지전압(GND)이 인가된 제1콘택플러그(107)에 의하여 플로팅게이트(104)는 소거동작간 커플링되지 않는다. 이러한 상태에서 비 프로그램 셀은 프로그램 셀 대비 플로팅게이트(104) 내 전자가 현저하게 작아 접지전위(GND potential)를 갖기 때문에 플로팅게이트(104)와 펌핑전압이 인가된 제2콘택플러그(108)에 연결된 제2접합영역(110) 사이에서 BTBT가 발생하지 않는다. 따라서, 비 프로그램 셀에서는 소거동작이 진행되지 않는다.
다음으로, 표1, 도 4c를 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 리드동작을 살펴보면 다음과 같다.
리드동작은 프로그램동작시 전하의 이동방향과 동일한 방향으로의 전하이동을 통해 리드동작이 이루어지는 포워드리드(Forward read)를 이용할 수 있다. 리드동작은 제1콘택플러그(107) 및 제2콘택플러그(108)에 각각 리드전압(VREAD) 및 접지전압(GND)을 인가하여 진행할 수 있다. 이때, 리드전압은 포지티브전압일 수 있다. 일례로, 리드전압은 1V 이하(~1V)의 전압일 수 있다. 참고로, 포워드리드는 단순한 구조의 셀 어레이를 구현할 수 있어 집적도 향상 및 공정난이도 감소가 용이하다는 장점이 있다.
구체적으로, 제1콘택플러그(107)에 인가된 리드전압(VREAD)에 의해 플로팅게이트(104)가 커플링되고, 플로팅게이트(104) 내 전자의 존재 유무에 따라 플로팅게이트(104) 아래 채널 형성 여부가 결정되는데, 이를 센싱하는 방법으로 단위셀을 리드할 수 있다.
이하에서는, 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀 및 그 동작방법을 바탕으로 구현할 수 있는 비휘발성 메모리 장치의 셀 어레이에 대하여 설명하기로 한다. 이하, 셀 어레이에 대한 실시예들에서 단위셀은 도 1a 및 도 1b에 도시된 도면부호를 사용하였으며, 동일 도면부호를 갖는 구성에 대해서는 자세한 설명을 생략하기로 한다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 도면이다. 구체적으로, 도 5a는 평면도이고, 도 5b는 도 5a에 도시된 A-A'절취선을 따라 도시한 것이다.
도 5a 및 도 5b에 도시된 바와 같이, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 복수의 활성영역(112)을 갖는 기판(101), 각각의 활성영역(112) 상에 형성된 플로팅게이트(104), 플로팅게이트(104) 측벽에 형성된 스페이서(105), 플로팅게이트(104) 일측에 형성되어 스페이서(105)에 접하는 제1콘택플러그(107), 플로팅게이트(104) 타측에 형성된 제2콘택플러그(108), 제1방향으로 배치된 복수의 제1콘택플러그(107)에 접하는 제1도전라인(201) 및 제2방향으로 배치된 복수의 제2콘택플러그(108)에 접하는 제2도전라인(202)을 포함한다.
또한, 각각의 플로팅게이트(104) 일측 활성영역(112)에 형성되어 제1콘택플러그(107)에 접하는 제1접합영역(109), 각각의 플로팅게이트(104) 타측 활성영역(112)에 형성되어 제2콘택플러그(108)에 접하는 제2접합영역(110), 기판(101) 전면에 형성된 제1층간절연막(111A) 및 제1층간절연막(111A) 상에 형성된 제2층간절연막(111B)을 더 포함할 수 있다. 이때, 제1콘택플러그(107)는 층간절연막(111)을 관통하여 층간절연막(111) 상의 제1도전라인(201)에 접할 수 있고, 제2콘택플러그(108)는 제1층간절연막(111A)을 관통하여 제1층간절연막(111A) 상의 제2도전라인(202)에 접할 수 있다.
복수의 활성영역(112)은 제1방향 및 제2방향으로 소정 간격 이격되어 매트릭스 배치구조를 가질 수 있으며, 기판(101)에 형성된 소자분리막(113)에 의하여 정의된 것일 수 있다. 각각의 활성영역(112)은 제1방향으로의 장축과 제2방향으로의 단축을 갖는 바타입(Bar type) 또는 라인타입(Line type)일 수 있다.
제1콘택플러그(107)는 층간절연막(111) 상의 제1도전라인(201)과 제1접합영역(109)을 전기적으로 연결함에 동시에 플로팅게이트(104)를 커플링시키는 컨트롤게이트의 기능을 수행한다. 즉, 제1도전라인(201)을 통해 제1콘택플러그(107)에 인가되는 바이어스(예컨대, 전압)에 응답하여 플로팅게이트(104)가 커플링될 수 있다. 이를 위해, 제1콘택플러그(107)는 플로팅게이트(104)와 갭(106)을 갖고 서로 평행하게(또는 이웃하게) 배치될 수 있으며, 플로팅게이트(104) 측벽에 형성된 스페이서(105)에 접하는 형태를 가질 수 있다. 즉, 제1콘택플러그(107)는 적어도 하나 이상의 플로팅게이트(104) 측벽과 마주보는 측벽을 갖는 형태일 수 있으며, 플로팅게이트(104)와 제1콘택플러그(107) 사이의 스페이서(105) 즉, 갭(106)에 형성된 스페이서(105)는 유전막(예컨대, IPD)으로 작용한다.
층간절연막(111)을 관통하는 제1콘택플러그(107)는 제1층간절연막(111A)을 관통하는 제1플러그(107A) 및 제2층간절연막(111B)을 관통하는 제2플러그(107B)를 포함할 수 있다. 이때, 제1플러그(107A)는 바타입일 수 있고, 제2플러그(107B)는 바타입 또는 홀타입일 수 있다.
제1콘택플러그(107)에 접하는 제1도전라인(201)은 비트라인(Bit Line)일 수 있다. 제1방향으로 연장된 라인타입의 제1도전라인(201)은 제1콘택플러그(107)의 형태에 따라 제2방향으로의 선폭을 조절할 수 있다. 구체적으로, 제1도전라인(201)은 제2플러그(107B)를 덮는 형태를 갖되, 제2플러그(107B)가 홀타입인 경우보다 제2플러그(107B)가 바타입인 경우에 제2방향으로의 제1도전라인(201) 선폭이 더 클 수 있다.
제2콘택플러그(108)는 제1콘택플러그(107)와 서로 다른 형태를 가질 수 있다. 일례로, 제2콘택플러그(108)는 홀타입일 수 있다. 제2콘택플러그(108)는 제2도전라인(202)과 제2접합영역(110)을 연결하되, 제2도전라인(202)을 통해 제2콘택플러그(108)에 인가되는 바이어스(예컨대, 전압)는 플로팅게이트(104)에 영향을 미치지 않는다. 즉, 플로팅게이트(104)는 제2콘택플러그(108)가 인가하는 바이어스에 응답하여 커플링되지 않는다. 이를 위해, 제1콘택플러그(107)의 측벽과 플로팅게이트(104)의 측벽이 서로 마주보는 면적 대비 제2콘택플러그(108)의 측벽과 플로팅게이트(104)의 측벽이 서로 마주보는 면적이 더 작을 수 있다. 또한, 플로팅게이트(104)와 제1콘택플러그(107) 사이의 간격보다 제2콘택플러그(108)와 플로팅게이트(104) 사이의 간격이 더 클 수 있다.
제2콘택플러그(108)에 접하는 제2도전라인(202)은 워드라인(Word Line)일 수 있다. 제2도전라인(202)은 제2방향으로 연장된 라인타입의 패턴일 수 있다. 제1도전라인(201) 및 제2도전라인(202)은 금속성막을 포함할 수 있다.
상술한 구조를 갖는 비휘발성 메모리 장치는 플로팅게이트(104) 및 플로팅게이트(104)를 커플링시키는 컨트롤게이트로 작용하는 제1콘택플러그(107)를 구비함으로서, 싱글 게이트 EEPROM 대비 집적도 및 동작특성을 향상시킬 수 있다.
또한, 제1콘택플러그(107)를 컨트롤게이트로 사용함과 동시에 제1콘택플러그(107)와 플로팅게이트(104) 사이의 스페이서(105)가 유전막으로 작용함으로써, 로직공정에 부합하여 별도의 추가공정 없이 비휘발성 메모리 장치를 제조할 수 있다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 도면이다. 구체적으로, 도 6a는 평면도이고, 도 6b는 도 6a에 도시된 A-A'절취선을 따라 도시한 것이다.
도 6a 및 도 6b에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 복수의 활성영역(112)을 갖는 기판(101), 각각의 활성영역(112) 상에 형성된 플로팅게이트(104), 플로팅게이트(104) 일측에 형성되어 플로팅게이트(104)와 갭(106)을 갖고 평행하게 배치된 콘택플러그(107), 플로팅게이트(104) 측벽에 형성되어 갭(106)을 갭필하는 스페이서(105), 제1방향으로 배치된 복수의 콘택플러그(107)에 접하는 제1도전라인(301) 및 제2방향으로 복수의 활성영역(112)을 연결하는 제2도전라인(302)을 포함한다.
또한, 각각의 플로팅게이트(104) 일측 활성영역(112)에 형성되어 콘택플러그(107)에 접하는 제1접합영역(109), 각각의 플로팅게이트(104) 타측 활성영역(112)에 형성된 제2접합영역(110), 제2방향으로 인접한 제2접합영역(110)을 연결하는 접속부(302A), 기판(101) 전면에 형성된 층간절연막(111)을 더 포함할 수 있다. 이때, 접속부(302A)는 기판(101)에 형성된 불순물영역일 수 있으며, 콘택플러그(107)는 층간절연막(111)을 관통하여 제1도전라인(301)에 접할 수 있다.
복수의 활성영역(112)은 제1방향 및 제2방향으로 소정 간격 이격되어 매트릭스 배치구조를 가질 수 있으며, 기판(101)에 형성된 소자분리막(113)에 의하여 정의된 것일 수 있다. 각각의 활성영역(112)은 제1방향으로의 장축과 제2방향으로의 단축을 갖는 바타입(Bar type) 또는 라인타입(Line type)일 수 있다.
콘택플러그(107)는 층간절연막(111) 상의 제1도전라인(301)과 제1접합영역(109)을 전기적으로 연결함에 동시에 플로팅게이트(104)를 커플링시키는 컨트롤게이트의 기능을 수행한다. 즉, 제1도전라인(301)을 통해 콘택플러그(107)에 인가되는 바이어스(예컨대, 전압)에 응답하여 플로팅게이트(104)가 커플링될 수 있다. 이를 위해, 콘택플러그(107)는 플로팅게이트(104)와 갭(106)을 갖고 서로 평행하게(또는 이웃하게) 배치될 수 있으며, 플로팅게이트(104) 측벽에 형성된 스페이서(105)에 접하는 형태를 가질 수 있다. 즉, 콘택플러그(107)는 적어도 하나 이상의 플로팅게이트(104) 측벽과 마주보는 측벽을 갖는 형태일 수 있으며, 플로팅게이트(104)와 콘택플러그(107) 사이의 스페이서(105) 즉, 갭(106)에 형성된 스페이서(105)는 유전막(예컨대, IPD)으로 작용한다.
콘택플러그(107)에 접하는 제1도전라인(301)은 비트라인(Bit Line)일 수 있다. 제1방향으로 연장된 라인타입의 제1도전라인(301)은 콘택플러그(107)를 덮는 형태를 가질 수 있다. 즉, 제2방향으로 콘택플러그(107)의 선폭보다 제1도전라인(301)의 선폭이 더 클 수 있다. 제1도전라인(301)은 금속성막을 포함할 수 있다.
제2도전라인(302)은 워드라인(Word Line)일 수 있다. 제2도전라인(302)은 기판(101)에 형성된 불순물영역들을 포함할 수 있다. 구체적으로, 제2도전라인(302)은 활성영역(112)에 형성된 제2접합영역(110)과 인접한 제2접합영역(110) 사이를 연결하는 접속부(302A)를 포함할 수 있으며, 제2방향으로 제2접합영역(110)과 접속부(302A)가 교번 배치된 형태를 가질 수 있다.
상술한 구조를 갖는 비휘발성 메모리 장치는 플로팅게이트(104) 및 플로팅게이트(104)를 커플링시키는 컨트롤게이트로 작용하는 콘택플러그(107)를 구비함으로서, 싱글 게이트 EEPROM 대비 집적도 및 동작특성을 향상시킬 수 있다.
또한, 콘택플러그(107)를 컨트롤게이트로 사용함과 동시에 콘택플러그(107)와 플로팅게이트(104) 사이의 스페이서(105)가 유전막으로 작용함으로써, 로직공정에 부합하여 별도의 추가공정 없이 비휘발성 메모리 장치를 제조할 수 있다.
이하, 도 5a에 도시된 셀 어레이 및 도 6a에 도시된 셀 어레이에 대한 등가회로도를 간략히 도시한 도 7 및 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이 동작 조건에 대한 일례를 나타낸 표 2를 참조하여 프로그램동작, 소거동작 및 리드동작에 대하여 설명하기로 한다. 도 7은 설명의 편의를 위하여 도 5a 및 도 5b에 도시된 도면부호를 사용하기로 한다.
Figure pat00002
먼저, 프로그램동작은 HCI(Hot Carrier Injection) 방식을 이용할 수 있다. 구체적으로, 선택 셀(A)에 연결된 제1도전라인(201) 및 제2도전라인(202)에 각각 프로그램전압 및 접지전압(GND)을 인가하면 플로팅게이트(104)에 전하(예컨대, 전가)가 주입되어 플로팅게이트(104)의 문턱전압이 증가하는 방식으로 선택 셀(A)을 프로그램할 수 있다. 이때, 프로그램전압은 포지티브전압(Positive voltage)일 수 있다. 일례로, 프로그램전압은 펌핑전압(VPP)일 수 있다.
선택 셀(A)에 연결된 제1도전라인(201)을 공유하는 비 선택 셀(B)은 프로그램전압에 의하여 플로팅게이트(104)가 커플링되나, 비 선택 셀(B)에 연결된 제2도전라인(202)을 플로팅시키기 때문에 비 선택 셀(B)이 프로그램되지 않는다. 그리고, 선택 셀(A)에 연결된 제2도전라인(202)을 공유하는 비 선택 셀(C)은 비 선택 셀(C)에 연결된 제1도전라인(201)에 접지전압(GND)을 인가하기 때문에 플로팅게이트(104)가 커플링되지 않아 비 선택 셀(C)이 프로그램되지 않는다.
다음으로, 소거동작은 BTBT(Band To Band Tuneling) 방식을 이용할 수 있다. 구체적으로, 선택 셀(A)에 연결된 제1도전라인(201) 및 제2도전라인(202)에 각각 접지전압(GND) 및 소거전압을 인가하여 플로팅게이트(104)에 전하(예컨대, 정공)를 주입시켜 플로팅게이트(104)의 문턱전압을 감소시키는 방식으로 선택 셀(A)을 소거할 수 있다. 이때, 소거전압은 포지티브전압일 수 있다. 일례로, 소거전압은 펌핑전압(VPP)일 수 있다.
선택 셀(A)에 연결된 제1도전라인(201)을 공유하는 비 선택 셀(B)은 제1도전라인(201)에 인가된 접지전압(GND)에 의하여 플로팅게이트(104)가 커플링되지 않고, 비 선택 셀(B)에 연결된 제2도전라인(202)을 플로팅시키기 때문에 비 선택 셀(B)이 소거되지 않는다. 그리고, 선택 셀(A)에 연결된 제2도전라인(202)을 공유하는 비 선택 셀(C)은 선택 셀(A)과 마찬가지로 소거될 수 있다. 여기서, 제2도전라인(202)을 공유하는 복수의 단위셀은 소거동작시 일괄적으로 소거될 수 있다.
다음으로, 리드동작은 프로그램동작시 전하의 이동방향과 동일한 방향으로의 전하이동을 통해 리드동작이 이루어지는 포워드리드(Forward read)를 이용할 수 있다. 구체적으로, 선택 셀(A)에 연결된 제1도전라인(201) 및 제2도전라인(202)에 각각 리드전압(VREAD) 및 접지전압(GND)을 인가하여 플로팅게이트(104) 아래 채널 형성 여부를 센싱하는 방법으로 선택 셀(A)을 리드할 수 있다. 이때, 리드전압(VREAD)은 포지티브전압일 수 있다. 일례로, 리드전압(VREAD)은 1V 이하(~1V)의 전압일 수 있다.
선택 셀(A)에 연결된 제1도전라인(201)을 공유하는 비 선택 셀(B)은 리드전압(VREAD)에 의하여 플로팅게이트(104)가 커플링되나, 비 선택 셀(B)에 연결된 제2도전라인(202)을 플로팅시키기 때문에 비 선택 셀(B)을 리드할 수 없다. 그리고, 선택 셀(A)에 연결된 제2도전라인(202)을 공유하는 비 선택 셀(C)은 비 선택 셀(C)에 연결된 제1도전라인(201)에 접지전압(GND)을 인가하기 때문에 플로팅게이트(104)가 커플링되지 않아 비 선택 셀(C)을 리드할 수 없다.
도 8a 내지 도 8b는 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 변형예를 도시한 도면이다. 구체적으로, 도 8a는 평면도이고, 도 8b는 도 8a에 도시된 A-A'절취선을 따라 도시한 단면도이다.
도 8a 및 도 8b에 도시한 바와 같이, 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 변형예는 기판(301)상에 형성된 선택게이트(306), 기판(301)상에 형성된 선택게이트(306)와 이웃하는 플로팅게이트(305), 플로팅게이트(305) 및 선택게이트(306) 측면에 형성된 스페이서(307) 및 플로팅게이트(305)에 인접하여 스페이서(307)에 접하는 제1콘택플러그(312)를 포함한다.
기판(301)에는 제1도전형의 웰(302) 및 활성영역(304)을 정의하는 소자분리막(303)이 형성되어 있다. 기판(301)은 벌크 실리콘기판이거나, 또는 SOI(Silicon On Insulator)기판일 수 있다. 소자분리막(303)은 STI(Shallow Trench Isolaton) 공정으로 형성된 것일 수 있으며, 절연물질을 포함할 수 있다. 소자분리막(303)에 의하여 정의된 활성영역(304)은 제1방향으로의 장축과 제1방향과 교차(또는 직교)하는 제2방향으로의 단축을 갖는 바타입(Bar type) 또는 라인타입(Line type)일 수 있다.
선택게이트(306)는 과소거(Over eraes)를 방지하는 역할을 수행하고, 플로팅게이트(305)는 논리정보를 저장하는 역할을 수행한다. 선택게이트(306) 및 플로팅게이트(305)는 동시에 형성된 것일 수 있다. 선택게이트(306) 및 플로팅게이트(305)는 바타입의 형태를 가질 수 있다. 선택게이트(306) 및 플로팅게이트(305)는 실리콘함유 재료를 포함할 수 있다. 구체적으로, 선택게이트(306) 및 플로팅게이트(305)는 폴리실리콘막일 수 있으며, 폴리실리콘막은 불순물이 도핑된 도프드(Doped) 폴리실리콘막 또는 불순물이 도핑되지 않은 언도프드(Undoped) 폴리실리콘막일 수 있다. 여기서는, 선택게이트(306) 및 플로팅게이트(305)가 플라나게이트 구조인 경우를 예시하였으나, 선택게이트(306) 및 플로팅게이트(305)는 3차원 게이트 구조 예컨대, 핀게이트(Fin Gate) 구조일 수도 있다.
선택게이트(306) 및 플로팅게이트(305) 측벽에 형성된 스페이서(307)는 절연막을 포함할 수 있고, 선택게이트(306) 및 플로팅게이트(305)와 기판(301) 사이에는 형성된 게이트절연막(314) 역시 절연막을 포함할 수 있다. 구체적으로, 게이트절연막(314) 및 스페이서(307)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 단일막 또는 이들이 적층막을 포함할 수 있다.
플로팅게이트(305)의 일측 기판(301)에는 제1접합영역(308)이 형성되어 있고, 선택게이트(306) 타측 기판(301)에는 제2접합영역(309)이 형성되어 있으며, 플로팅게이트(305)와 선택게이트(306) 사이에는 제3접합영역(310)이 형성되어 있다. 제1접합영역(308) 내지 제3접합영역(310)은 기판(301)에 제2도전형의 불순물을 이온주입하여 형성된 불순물영역일 수 있으며, LDD 구조를 가질 수 있다. 구체적으로, 제1접합영역(308) 내지 제3접합영역(310)은 제2도전형의 제1불순물영역(308A, 309A, 310A) 및 제2도전형의 제2불순물영역(308B, 309B, 310B)을 포함하고, 제2불순물영역(308B, 309B, 310B)의 불순물 도핑농도가 제1불순물영역(308A, 309A, 310A)의 불순물 도핑농도보다 더 클 수 있다.
기판(301) 전면에는 층간절연막(311)이 형성되어 있고, 제1콘택플러그(312) 및 제2콘택플러그(313)는 층간절연막(311)을 관통하여 각각 제1접합영역(308) 및 제2접합영역(309)에 연결될 수 있다. 제1콘택플러그(312)는 바티입일 수 있고, 제2콘택플러그(313)는 홀타입일 수 있다.
제1콘택플러그(312)는 플로팅게이트(305)를 커플링시키는 컨트롤게이트의 기능을 수행한다. 즉, 제1콘택플러그(312)에 인가되는 바이어스(예컨대, 전압)에 응답하여 플로팅게이트(305)가 커플링될 수 있다. 이를 위해, 제1콘택플러그(312)는 플로팅게이트(305)와 갭(315)을 갖고 서로 평행하게(또는 이웃하게) 배치될 수 있으며, 플로팅게이트(305) 측벽에 형성된 스페이서(307)에 접하는 형태를 가질 수 있다. 즉, 제1콘택플러그(312)는 적어도 하나 이상의 플로팅게이트(305) 측벽과 마주보는 측벽을 갖는 형태일 수 있으며, 플로팅게이트(305)와 제1콘택플러그(312) 사이의 스페이서(307) 즉, 갭(315)에 형성된 스페이서(307)는 유전막(예컨대, IPD)으로 작용한다.
상술한 구조를 갖는 비휘발성 메모리 장치는 플로팅게이트(305) 및 플로팅게이트(305)를 커플링시키는 컨트롤게이트로 작용하는 제1콘택플러그(312)를 구비함으로서, 싱글 게이트 EEPROM 대비 집적도 및 동작특성을 향상시킬 수 있다.
또한, 과소거를 방지하는 선택게이트(306)를 구비함으로써, 동작특성을 더욱더 향상시킬 수 있다.
또한, 제1콘택플러그(312)를 컨트롤게이트로 사용함과 동시에 제1콘택플러그(312)와 플로팅게이트(305) 사이의 스페이서(307)가 유전막으로 작용함으로써, 로직공정에 부합하여 별도의 추가공정 없이 비휘발성 메모리 장치를 제조할 수 있다.
도 9a 내지 도 9b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 다른 변형예를 도시한 도면이다. 구체적으로, 도 9a는 평면도이고, 도 9b는 도 9a에 도시된 A-A'절취선을 따라 도시한 단면도이다.
도 9a 및 도 9b에 도시된 바와 같이, 본 발명의 실시예에 따른 비휘발성 메모리 장치 단위셀의 다른 변형예는 기판(401)상에 형성된 선택게이트(406), 기판(401)상에 형성되어 선택게이트(406)와 이웃하는 플로팅게이트(405), 플로팅게이트(405) 및 선택게이트(406) 측벽에 형성되고 선택게이트(406)와 플로팅게이트(405) 사이를 갭필하는 스페이서(407) 및 플로팅게이트(405)에 인접하여 스페이서(407)에 접하는 제1콘택플러그(412)를 포함한다.
기판(401)에는 제1도전형의 웰(402) 및 활성영역(404)을 정의하는 소자분리막(403)이 형성되어 있다. 기판(401)은 벌크 실리콘기판이거나, 또는 SOI(Silicon On Insulator)기판일 수 있다. 소자분리막(403)은 STI(Shallow Trench Isolaton) 공정으로 형성된 것일 수 있으며, 절연물질을 포함할 수 있다. 소자분리막(403)에 의하여 정의된 활성영역(404)은 제1방향으로의 장축과 제1방향과 교차(또는 직교)하는 제2방향으로의 단축을 갖는 바타입(Bar type) 또는 라인타입(Line type)일 수 있다.
선택게이트(406)는 과소거(Over eraes)를 방지하는 역할을 수행함과 동시에 플로팅게이트(405)를 커플링시키는 컨트롤게이트 역할을 수행하고, 플로팅게이트(405)는 논리정보를 저장하는 역할을 수행한다. 선택게이트(406)와 플로팅게이트(405) 사이를 스페이서(407)가 갭필하는 형태를 갖기 때문에 선택게이트(406)와 플로팅게이트(405) 사이에 형성된 스페이서(407)는 유전막(예컨대, IPD)으로 작용하고, 선택게이트(406)에 인가되는 바어어스(예컨대, 전압)에 응답하여 플로팅게이트(405)가 커플링될 수 있다. 이를 위해, 플로팅게이트(405)는 적어도 하나 이상의 선택게이트(406) 측벽과 마주보는 측벽을 가질 수 있다.
선택게이트(406) 및 플로팅게이트(405)는 동시에 형성된 것일 수 있다. 선택게이트(406) 및 플로팅게이트(405)는 바타입의 형태를 가질 수 있다. 선택게이트(406) 및 플로팅게이트(405)는 실리콘함유 재료를 포함할 수 있다. 구체적으로, 선택게이트(406) 및 플로팅게이트(405)는 폴리실리콘막일 수 있으며, 폴리실리콘막은 불순물이 도핑된 도프드(Doped) 폴리실리콘막 또는 불순물이 도핑되지 않은 언도프드(Undoped) 폴리실리콘막일 수 있다. 여기서는, 선택게이트(406) 및 플로팅게이트(405)가 플라나게이트 구조인 경우를 예시하였으나, 선택게이트(406) 및 플로팅게이트(405)는 3차원 게이트 구조 예컨대, 핀게이트(Fin Gate) 구조일 수도 있다.
선택게이트(406) 및 플로팅게이트(405) 측벽에 형성된 스페이서(407)는 절연막을 포함할 수 있고, 선택게이트(406) 및 플로팅게이트(405)와 기판(401) 사이에는 형성된 게이트절연막(414) 역시 절연막을 포함할 수 있다. 구체적으로, 게이트절연막(414) 및 스페이서(407)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 단일막 또는 이들이 적층막을 포함할 수 있다.
플로팅게이트(405)의 일측 기판(401)에는 제1접합영역(408)이 형성되어 있고, 선택게이트(406) 타측 기판(401)에는 제2접합영역(409)이 형성되어 있으며, 플로팅게이트(405)와 선택게이트(406) 사이에는 제3접합영역(410)이 형성되어 있다. 제1접합영역(408) 내지 제3접합영역(410)은 기판(401)에 제2도전형의 불순물을 이온주입하여 형성된 불순물영역일 수 있다. 제1접합영역(408) 및 제2접합영역(409)은 LDD 구조를 가질 수 있다. 구체적으로, 제1접합영역(408) 및 제2접합영역(409)은 제2도전형의 제1불순물영역(408A, 409A) 및 제2도전형의 제2불순물영역(408B, 409B)을 포함하고, 제2불순물영역(408B, 409B)의 불순물 도핑농도가 제1불순물영역(408A, 409A)의 불순물 도핑농도보다 더 클 수 있다. 제3접합영역(410)은 제1불순물영역(408A, 409A) 형성공정시 형성된 것일 수 있다.
기판(401) 전면에는 층간절연막(411)이 형성되어 있고, 제1콘택플러그(412) 및 제2콘택플러그(413)는 층간절연막(411)을 관통하여 각각 제1접합영역(408) 및 제2접합영역(409)에 연결될 수 있다. 제1콘택플러그(412)는 바티입일 수 있고, 제2콘택플러그(413)는 홀타입일 수 있다.
제1콘택플러그(412)는 선택게이트(406)와 더불어서 플로팅게이트(405)를 커플링시키는 컨트롤게이트의 기능을 수행한다. 즉, 제1콘택플러그(412)에 인가되는 바이어스(예컨대, 전압)에 응답하여 플로팅게이트(405)가 커플링될 수 있다. 이를 위해, 제1콘택플러그(412)는 플로팅게이트(405)와 갭(415)을 갖고 서로 평행하게(또는 이웃하게) 배치될 수 있으며, 플로팅게이트(405) 측벽에 형성된 스페이서(407)에 접하는 형태를 가질 수 있다. 즉, 제1콘택플러그(412)는 적어도 하나 이상의 플로팅게이트(405) 측벽과 마주보는 측벽을 갖는 형태일 수 있으며, 플로팅게이트(405)와 제1콘택플러그(412) 사이의 스페이서(407) 즉, 갭(415)에 형성된 스페이서(407)는 유전막(예컨대, IPD)으로 작용한다.
상술한 구조를 갖는 비휘발성 메모리 장치는 플로팅게이트(405) 및 플로팅게이트(405)를 커플링시키는 컨트롤게이트로 작용하는 제1콘택플러그(412)를 구비함으로서, 싱글 게이트 EEPROM 대비 집적도 및 동작특성을 향상시킬 수 있다.
또한, 과소거를 방지하는 선택게이트(406)를 구비함으로써, 동작특성을 더욱더 향상시킬 수 있다.
또한, 선택게이트(406)와 플로팅게이트(405) 사이를 스페이서(407)가 갭필하는 형태를 갖기 때문에 제1콘택플러그(412)와 더불어서 선택게이트(406)가 컨트롤게이트로 작용하여 동작특성을 더욱더 향상시킬 수 있다.
또한, 제1콘택플러그(412)를 컨트롤게이트로 사용함과 동시에 제1콘택플러그(412)와 플로팅게이트(405) 사이의 스페이서(407)가 유전막으로 작용함으로써, 로직공정에 부합하여 별도의 추가공정 없이 비휘발성 메모리 장치를 제조할 수 있다.
도 10은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 포함한 메모리 시스템을 도시한 블럭도이다.
도 10에 도시된 바와 같이, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 호스트(Host)와 비휘발성 메모리 장치(1100) 간의 제반 데이터 교환을 제어하는 메모리 제어기(1200)를 포함할 수 있다. 비휘발성 메모리 장치(1100)는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀, 동작방법 및 셀 어레이를 포함하여 구현된다. 메모리 제어기(1200)는 중앙처리장치(CPU, 1210), 버퍼(Buffer, 1220), 오류수정코드(ECC, 1230), 롬(Rom, 1240), 호스트 인터페이스(Host Interface, 1250) 및 메모리 인터페이스(Memory Interface, 1260)를 포함할 수 있다.
상술한 메모리 시스템(1000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치 및 이를 포함하는 응용 장치(Application Device)는 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), Wafer-level Chip scale packages(WLCSPs) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 102 : 웰
103 : 게이트절연막 104 : 플로팅게이트
105 : 스페이서 107 : 제1콘택플러그
108 : 제2콘택플러그 109 : 제1접합영역
110 : 제2접합영역 111 : 층간절연막

Claims (49)

  1. 기판상에 형성된 플로팅게이트;
    상기 플로팅게이트 일측에 형성되어 상기 플로팅게이트와 갭을 갖고 평행하게 배치된 콘택플러그; 및
    상기 플로팅게이트 측벽에 형성되어 상기 갭을 갭필하는 형태를 갖는 스페이서
    를 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 기판상에 형성된 층간절연막을 더 포함하고,
    상기 콘택플러그는 상기 층간절연막을 관통하는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 콘택플러그는 적어도 하나 이상의 상기 플로팅게이트 측벽과 마주보는 측벽을 갖는 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 콘택플러그에 인가되는 전압에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 갭의 선폭이 감소할수록 상기 플로팅게이트와 상기 콘택플러그 사이의 커플링비가 증가하는 비휘발성 메모리 장치.
  6. 기판상에 형성된 플로팅게이트;
    상기 플로팅게이트 측벽에 형성된 스페이서;
    상기 플로팅게이트 일측에 형성되어 상기 스페이서에 접하는 제1콘택플러그; 및
    상기 플로팅게이트 타측에 형성된 제2콘택플러그
    를 포함하는 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 기판상에 형성된 층간절연막을 더 포함하고,
    상기 제1 및 제2콘택플러그는 상기 층간절연막을 관통하는 비휘발성 메모리 장치.
  8. 제6항에 있어서,
    상기 제1콘택플러그는 적어도 하나 이상의 상기 플로팅게이트 측벽과 마주보는 측벽을 갖는 비휘발성 메모리 장치.
  9. 제6항에 있어서,
    상기 제1콘택플러그와 상기 제2콘택플러그는 서로 다른 형태를 갖는 비휘발성 메모리 장치.
  10. 제6항에 있어서,
    상기 제1콘택플러그는 바타입을 포함하고, 상기 제2콘택플러그는 홀타입을 포함하는 비휘발성 메모리 장치.
  11. 제6항에 있어서,
    상기 플로팅게이트와 상기 제1콘택플러그 사이의 간격보다 상기 플로팅게이트와 상기 제2콘택플러그 사이의 간격이 더 큰 비휘발성 메모리 장치.
  12. 제6항에 있어서,
    상기 플로팅게이트와 상기 제1콘택플러그가 서로 마주보는 측벽 면적은 상기 플로팅게이트와 상기 제2콘택플러그가 서로 마주보는 측벽 면적보다 큰 비휘발성 메모리 장치.
  13. 제6항에 있어서,
    상기 제1콘택플러그에 인가되는 전압에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
  14. 제6항에 있어서,
    상기 제1콘택플러그와 상기 플로팅게이트 사이의 간격이 감소할수록 상기 플로팅게이트와 상기 제1콘택플러그 사이의 커플링비가 증가하는 비휘발성 메모리 장치.
  15. 기판상에 플로팅게이트를 형성하는 단계;
    상기 플로팅게이트 측벽에 스페이서를 형성하는 단계;
    상기 기판 전면에 층간절연막을 형성하는 단계; 및
    상기 층간절연막을 관통하여 상기 플로팅게이트 일측 및 타측에 각각 제1콘택플러그 및 제2콘택플러그를 형성하는 단계를 포함하고,
    상기 제1콘택플러그는 상기 스페이서에 접하도록 형성하는 비휘발성 메모리 장치 제조방법.
  16. 제15항에 있어서,
    상기 제1콘택플러그는 적어도 하나 이상의 상기 플로팅게이트 측벽과 마주보는 측벽을 갖도록 형성하는 비휘발성 메모리 장치 제조방법.
  17. 제15항에 있어서,
    상기 제1콘택플러그와 상기 제2콘택플러그는 서로 다른 형태를 갖도록 형성하는 비휘발성 메모리 장치 제조방법.
  18. 제15항에 있어서,
    상기 제1콘택플러그는 바타입을 포함하고, 상기 제2콘택플러그는 홀타입을 포함하는 비휘발성 메모리 장치 제조방법.
  19. 제15항에 있어서,
    상기 플로팅게이트와 상기 제1콘택플러그 사이의 간격보다 상기 플로팅게이트와 상기 제2콘택플러그 사이의 간격을 더 크게 형성하는 비휘발성 메모리 장치 제조방법.
  20. 제15항에 있어서,
    상기 플로팅게이트와 상기 제1콘택플러그가 서로 마주보는 측벽 면적은 상기 플로팅게이트와 상기 제2콘택플러그가 서로 마주보는 측벽 면적보다 크게 형성하는 비휘발성 메모리 장치 제조방법.
  21. 로직영역과 메모리영역을 갖는 기판상에 게이트도전막을 형성하는 단계;
    상기 게이트도전막을 선택적으로 식각하여 상기 로직영역에 게이트를 형성함과 동시에 상기 메모리영역에 플로팅게이트를 형성하는 단계;
    상기 게이트 및 상기 플로팅게이트 측벽에 스페이서를 형성하는 단계;
    상기 기판 전면에 층간절연막을 형성하는 단계; 및
    상기 플로팅게이트 일측 및 타측에 각각 상기 층간절연막을 관통하는 제1콘택플러그 및 제2콘택플러그를 형성하는 단계를 포함하고,
    상기 제1콘택플러그는 상기 스페이서에 접하도록 형성하는 비휘발성 메모리 장치 제조방법.
  22. 제21항에 있어서,
    상기 제1콘택플러그는 적어도 하나 이상의 상기 플로팅게이트 측벽과 마주보는 측벽을 갖도록 형성하는 비휘발성 메모리 장치 제조방법.
  23. 제21항에 있어서,
    상기 제1콘택플러그와 상기 제2콘택플러그는 서로 다른 형태를 갖도록 형성하는 비휘발성 메모리 장치 제조방법.
  24. 제21항에 있어서,
    상기 제1콘택플러그는 바타입을 포함하고, 상기 제2콘택플러그는 홀타입을 포함하는 비휘발성 메모리 장치 제조방법.
  25. 제21항에 있어서,
    상기 플로팅게이트와 상기 제1콘택플러그 사이의 간격보다 상기 플로팅게이트와 상기 제2콘택플러그 사이의 간격을 더 크게 형성하는 비휘발성 메모리 장치 제조방법.
  26. 제21항에 있어서,
    상기 플로팅게이트와 상기 제1콘택플러그가 서로 마주보는 측벽 면적은 상기 플로팅게이트와 상기 제2콘택플러그가 서로 마주보는 측벽 면적보다 크게 형성하는 비휘발성 메모리 장치 제조방법.
  27. 복수의 활성영역을 갖는 기판;
    각각의 상기 활성영역 상에 형성된 플로팅게이트;
    상기 플로팅게이트 측벽에 형성된 스페이서;
    상기 플로팅게이트 일측에 형성되어 상기 스페이서에 접하는 제1콘택플러그;
    상기 플로팅게이트 타측에 형성된 제2콘택플러그;
    일방향으로 배치된 복수의 상기 제1콘택플러그에 접하는 제1도전라인; 및
    상기 제1도전라인과 교차하는 방향으로 배치된 복수의 제2콘택플러그에 접하는 제2도전라인
    을 포함하는 비휘발성 메모리 장치.
  28. 제27항에 있어서,
    상기 기판 전면에 형성된 제1층간절연막; 및
    상기 제1층간절연막 상에 형성된 제2층간절연막을 더 포함하고,
    상기 제1콘택플러그는 상기 제1 및 제2층간절연막을 관통하여 상기 제2층간절연막 상의 상기 제1도전라인에 접하고,
    상기 제2콘택플러그는 상기 제1층간절연막을 관통하여 상기 제1층간절연막 상의 제2도전라인에 접하는 비휘발성 메모리 장치.
  29. 제27항에 있어서,
    상기 제1콘택플러그는 적어도 하나 이상의 상기 플로팅게이트 측벽과 마주보는 측벽을 갖는 비휘발성 메모리 장치.
  30. 제27항에 있어서,
    상기 제1콘택플러그와 상기 제2콘택플러그는 서로 다른 형태를 갖는 비휘발성 메모리 장치.
  31. 제27항에 있어서,
    상기 제1콘택플러그는 바타입을 포함하고, 상기 제2콘택플러그는 홀타입을 포함하는 비휘발성 메모리 장치.
  32. 제27항에 있어서,
    상기 플로팅게이트와 상기 제1콘택플러그 사이의 간격보다 상기 플로팅게이트와 상기 제2콘택플러그 사이의 간격이 더 큰 비휘발성 메모리 장치.
  33. 제27항에 있어서,
    상기 플로팅게이트와 상기 제1콘택플러그가 서로 마주보는 측벽 면적은 상기 플로팅게이트와 상기 제2콘택플러그가 서로 마주보는 측벽 면적보다 큰 비휘발성 메모리 장치.
  34. 제27항에 있어서,
    상기 제1콘택플러그에 인가되는 전압에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
  35. 제27항에 있어서,
    상기 제1콘택플러그와 상기 플로팅게이트 사이의 간격이 감소할수록 상기 플로팅게이트와 상기 제1콘택플러그 사이의 커플링비가 증가하는 비휘발성 메모리 장치.
  36. 복수의 활성영역을 갖는 기판;
    각각의 상기 활성영역 상에 형성된 플로팅게이트;
    상기 플로팅게이트 일측에 형성되어 상기 플로팅게이트와 갭을 갖고 평행하게 배치된 콘택플러그;
    상기 플로팅게이트 측벽에 형성되어 상기 갭을 갭필하는 스페이서;
    일방향으로 배치된 복수의 콘택플러그에 접하는 제1도전라인; 및
    상기 제1도전라인과 교차하는 방향으로 복수의 상기 활성영역을 연결하는 제2도전라인
    을 포함하는 비휘발성 메모리 장치.
  37. 제36항에 있어서,
    상기 기판 전면에 형성된 층간절연막을 더 포함하고,
    상기 콘택플러그는 상기 층간절연막을 관통하여 상기 층간절연막 상의 제1도전라인과 연결된 비휘발성 메모리 장치.
  38. 제36항에 있어서,
    상기 플로팅게이트 양측 활성영역에 형성된 접합영역을 더 포함하고,
    상기 제2도전라인은 각각의 상기 플로팅게이트 타측에 형성된 접합영역을 서로 연결시키는 접속부를 포함하는 비휘발성 메모리 장치.
  39. 제38항에 있어서,
    상기 접속부는 상기 기판에 형성된 불순물영역을 포함하는 비휘발성 메모리 장치.
  40. 제36항에 있어서,
    상기 콘택플러그는 적어도 하나 이상의 상기 플로팅게이트 측벽과 마주보는 측벽을 갖는 비휘발성 메모리 장치.
  41. 제36항에 있어서,
    상기 콘택플러그에 인가되는 전압에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
  42. 제36항에 있어서,
    상기 갭의 선폭이 감소할수록 상기 플로팅게이트와 상기 콘택플러그 사이의 커플링비가 증가하는 비휘발성 메모리 장치.
  43. 기판상에 형성된 선택게이트;
    상기 기판상에 형성되어 상기 선택게이트와 이웃하는 플로팅게이트;
    상기 플로팅게이트 및 상기 선택게이트 측벽에 형성된 스페이서; 및
    상기 플로팅게이트에 인접하여 상기 스페이서에 접하는 콘택플러그
    를 포함하는 비휘발성 메모리 장치.
  44. 제43항에 있어서,
    상기 콘택플러그는 적어도 하나 이상의 상기 플로팅게이트 측벽과 마주보는 측벽을 갖는 비휘발성 메모리 장치.
  45. 제43항에 있어서,
    상기 콘택플러그에 인가되는 전압에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
  46. 기판상에 형성된 선택게이트;
    상기 기판상에 형성되어 상기 선택게이트와 이웃하는 플로팅게이트;
    상기 플로팅게이트 및 상기 선택게이트 측벽에 형성되고, 상기 선택게이트와 상기 플로팅게이트 사이를 갭필하는 스페이서; 및
    상기 플로팅게이트에 인접하여 상기 스페이서에 접하는 콘택플러그
    를 포함하는 비휘발성 메모리 장치.
  47. 제46항에 있어서,
    상기 콘택플러그는 적어도 하나 이상의 상기 플로팅게이트 측벽과 마주보는 측벽을 갖는 비휘발성 메모리 장치.
  48. 제46항에 있어서,
    상기 플로팅게이트는 적어도 하나 이상의 상기 선택게이트 측벽과 마주보는 측벽을 갖는 비휘발성 메모리 장치.
  49. 제46항에 있어서,
    상기 콘택플러그에 인가되는 전압 또는/및 상기 선택게이트에 인가되는 전압에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
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