CN103887311B - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

非易失性存储器件包括浮置栅极，其形成在衬底上；接触插塞，其形成在该浮置栅极的第一侧，并设置为平行该浮置栅极，且具有限定于其间的间隙；和间隔物，其形成在该浮置栅极的侧壁上，并填充该间隙，其中该接触插塞与该浮置栅极具有足够大的重迭面积，以致能该接触插塞操作如用于该浮置栅极的控制栅极。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本申请主张2012年12月21日提出的申请的申请号为10-2012-0151093的韩国专利申请的优先权，通过引用将其全文合并于此。
技术领域
本发明的实施例涉及一种半导体器件制造技术，更具体地，涉及一种非易失性存储器件及其制造方法。
背景技术
生活环境的改变致使任何人可以随时随地方便地使用所需信息，归功于近来发展的数字媒体器件。随着从模拟转换为数字，各式各样迅速蔓延的数字器件需要能够方便地储存所摄取的影像、录下的音乐和各种数据的储存介质。为了满足此需求，根据非存储器半导体的高集成度的趋势，对系统级芯片（SoC）领域产生越来越多的关注，且半导体制造商竞相投资SoC领域，以努力加强以SoC为基础的技术。在SoC中，多个系统技术集成在一个半导体中。
在集成复杂技术的SoC领域中，对微调模拟器件或储存内部操作算法的嵌入式存储器的需求渐增，因为在其中混合数字电路和模拟电路的具有复合功能的芯片变得更加常见。特别地，受关注的嵌入式存储器为快闪电可擦除可编程只读存储器（EEPROM）。这是因为快闪EEPROM为高度集成的非易失性存储器件，其可以像ROM一样，甚至在电源关闭的状态下亦能储存数据，并能够电擦除和编程数据。EEPROM包括单栅极EEPROM，其具有一个栅极（例如，浮置栅极）；层叠栅极（ETOX）EEPROM，其中两个栅极（例如，浮置栅极与控制栅极）垂直地层叠；双栅极EEPROM；和分裂栅极EEPROM。
由于模拟器件的特性可以受到对应于用来产生该器件的工艺数的变异影响，因此欲应用至包括模拟器件的系统级芯片的嵌入式存储器应该使用CMOS工艺或逻辑工艺来制造，同时最小化额外工艺，以便最小化工艺变异。
然而，在传统技术中，由于层叠栅极EEPROM、双栅极EEPROM和分裂栅极EEPROM需要额外工艺来产生额外结构，要将层叠栅极EEPROM、双栅极EEPROM和分裂栅极EEPROM应用至嵌入式存储器存在限制。反之，虽然单栅极EERPOM可以用较少的工艺步骤形成，但是由于浮置栅极使用形成在衬底中的阱来耦接，因此单栅极EEPROM的集成度受限。
因此，需要能够在不增大集成度的情况下遵照类似单栅极EEPROM的逻辑工艺来制造的非易失性存储器件。
发明内容
各种实施例涉及一种非易失性存储器件及其制造方法，该非易失性存储器件使用少数处理步骤。
同样地，各种实施例涉及一种非易失性存储器件及其制造方法，该非易失性存储器件可以改善集成度。
在一实施例中，一种非易失性存储器件包括：浮置栅极，其形成在衬底上；接触插塞，其形成在浮置栅极的第一侧，并设置为平行浮置栅极，且具有限定于其间的间隙；和间隔物，其形成在浮置栅极的侧壁上，并填充间隙，且接触插塞与浮置栅极可以具有足够大的重迭面积，以致接触插塞能够作为用于浮置栅极的控制栅极来操作。
在一实施例中，一种非易失性存储器件包括：浮置栅极，其形成在衬底上；间隔物，其形成在浮置栅极的侧壁上；第一接触插塞，其形成在浮置栅极的第一侧，并接触间隔物，第一接触插塞与浮置栅极隔开第一距离；以及第二接触插塞，其形成在浮置栅极的与第一侧相对的第二侧，第二接触插塞与浮置栅极隔开第二距离，且第一距离可以小于第二距离，且第一接触插塞与浮置栅极可以具有足够大的重迭面积，而第一距离足够小，以致第一接触插塞能够作为用于浮置栅极的控制栅极来操作。
在一实施例中，一种非易失性存储器件包括：选择栅极，其形成在衬底上；浮置栅极，其形成在衬底上，并邻接选择栅极；间隔物，其形成在浮置栅极和选择栅极的侧壁上；以及接触插塞，其接触间隔物的邻近浮置栅极的部分。
在一实施例中，一种用于制造非易失性存储器件的方法包含以下步骤：在衬底上形成浮置栅极；在浮置栅极的侧壁上形成间隔物；在衬底的上表面上形成层间电介质层；以及在浮置栅极的第一侧和第二侧形成穿过层间电介质层的第一接触插塞和第二接触插塞，且第一接触插塞形成为接触间隔物。第一接触插塞形成为具有面对浮置栅极的侧壁的侧壁。第一接触插塞和第二接触插塞形成为具有不同形状。第一接触插塞为棒型，且第二接触插塞为孔型。浮置栅极与第二接触插塞间的距离大于浮置栅极与第一接触插塞间的距离。浮置栅极和第一接触插塞的侧壁经此彼此面对的第一面对面积被限定为大于浮置栅极和第二接触插塞的侧壁的经此彼此面对的第二面对面积。
在一实施例中，一种用于制造非易失性存储器件的方法包含以下步骤：在衬底上形成栅极导电层，衬底具有逻辑区和存储区；选择性刻蚀栅极导电层，并形成位于逻辑区中的栅极和位于存储区中的浮置栅极；在栅极与浮置栅极的侧壁上形成间隔物；在衬底的上表面上形成层间电介质层；以及形成第一接触插塞与第二接触插塞，他们穿过层间电介质层，位于浮置栅极的第一侧和第二侧，且第一接触插塞形成为接触间隔物。第一接触插塞形成为具有面对浮置栅极的侧壁的侧壁。第一接触插塞和第二接触插塞形成为具有不同形状。第一接触插塞为棒型，且第二接触插塞为孔型。浮置栅极与第二接触插塞间的距离大于浮置栅极与第一接触插塞间的距离。浮置栅极和第一接触插塞的侧壁经此彼此面对的第一面对面积大于浮置栅极和第二接触插塞的侧壁经此彼此面对的第二面对面积。
在一实施例中，一种非易失性存储器件包括：衬底，其具有多个有源区；浮置栅极，其形成在个别的有源区上；间隔物，其形成在浮置栅极的侧壁上；第一接触插塞，其形成在浮置栅极的第一侧，并接触间隔物；第二接触插塞，其形成在浮置栅极的相对的第二侧；第一导线，每一个第一导线接触多个第一接触插塞，且沿第一方向布置；以及第二导线，每一个第一导线接触多个第二接触插塞，且沿第二方向布置，与第一导线交叉。非易失性存储器件进一步包括第一层间电介质层，其形成在衬底的上表面上；以及第二层间电介质层，其形成在第一层间电介质层上，且第一接触插塞在第二层间电介质层上通过穿过第一层间电介质层和第二层间电介质层接触第一导线，且第二接触插塞在第一层间电介质层上通过穿过第一层间电介质层接触第二导线。第一接触插塞具有面对浮置栅极的侧壁的侧壁。第一接触插塞和第二接触插塞具有不同形状。第一接触插塞为棒型，且第二接触插塞为孔型。浮置栅极与第二接触插塞间的距离大于浮置栅极与第一接触插塞间的距离。浮置栅极和第一接触插塞的侧壁经此彼此面对的第一面对面积大于浮置栅极和第二接触插塞的侧壁经此彼此面对的第二面对面积。浮置栅极响应施加至第一接触插塞的电压而被耦接。浮置栅极与第一接触插塞间的耦接比随着第一接触插塞与浮置栅极间的距离减少而增大。
在一实施例中，一种非易失性存储器件包括：衬底，其具有多个有源区；浮置栅极，其形成在个别的有源区上；接触插塞，其形成在浮置栅极的第一侧，并设置为平行浮置栅极，且具有限定于其间的间隙；间隔物，其形成在浮置栅极的侧壁上，并填充间隙；第一导线，每一个第一导线接触多个接触插塞，且沿第一方向布置；以及第二导线，每一个第二导线接触多个有源区，且沿第二方向布置，与第一导线交叉。非易失性存储器件进一步包括层间电介质层，其形成在衬底的上表面上；且接触插塞在层间电介质层上通过穿过层间电介质层耦接至第一导线。非易失性存储器件进一步包括结区，其形成在有源区中，位于浮置栅极的第一侧和浮置栅极的相对的第二侧，且第二导线包括连接部分，其连接形成在浮置栅极的第二侧的结区。连接部分包括形成在衬底中的杂质区。接触插塞具有面对浮置栅极的侧壁的侧壁。浮置栅极响应施加至接触插塞的电压而被耦接。浮置栅极与接触插塞间的耦接比随着间隙的宽度减少而增大。
在一实施例中，一种非易失性存储器件包括：选择栅极，其形成在衬底上；浮置栅极，其形成在衬底上，并邻接选择栅极；间隔物，其形成在浮置栅极与选择栅极的侧壁上，并填充选择栅极与浮置栅极间的间隙；和接触插塞，其接触间隔物的邻近浮置栅极的部分。接触插塞具有面对浮置栅极的侧壁的侧壁。浮置栅极具有面对选择栅极的侧壁的侧壁。浮置栅极响应施加至接触插塞的第一电压而被耦接，且浮置栅极响应施加至选择栅极的第二电压也被耦接。
附图说明
图1A和1B为说明根据本发明的一实施例的非易失性存储器件的单位单元的图。
图2A和2B为说明根据本发明的实施例的非易失性存储器件的单位单元变体的平面图。
图3A至3E为说明根据本发明的一实施例的用于制造非易失性存储器件的单位单元的方法的横截面图。
图4A至4C为说明根据本发明的一实施例的非易失性存储器件的单位单元的操作的图。
图5A和5B为说明根据本发明的一实施例的非易失性存储器件的单元阵列的图。
图6A和6B为说明根据本发明的一实施例的非易失性存储器件的单元阵列的图。
图7为根据本发明的一实施例的非易失性存储器件的单元阵列的等效电路图。
图8A和8B为说明根据本发明的一实施例的非易失性存储器件的单位单元的图。
图9A和9B为说明根据本发明的一实施例的非易失性存储器件的单位单元的图。
图10为示出了根据本发明的一实施例的示出包括非易失性存储器件的存储器系统的框图。
具体实施方式
各种实施例将在下文参照所附附图更详细地描述。然而，本发明可以用不同形式体现，且不应理解为受限于此处所提出的实施例。进一步而言，提供这些实施例以便此公开内容将更为充分而完整，并将充分地将本发明的范围传达予本领域技术人员。在本公开内容的全文中，贯穿本发明的各个附图与实施例之间，相似的附图标记指的是相似的零件。
附图未必依照比例，且在一些例子中可以夸大比例，以清楚地说明各实施例的特性。当称第一层位于第二层“上”或位于衬底“上”时，不仅指的是该第一层直接形成在该第二层或该衬底上的情况，且亦指第三层存在于该第一层与该第二层或该衬底之间的情况。
将于下文描述的本发明的实施例提供一种非易失性存储器件及其制造方法，其可以应用至嵌入式存储器。特别地，本发明的实施例提供一种非易失性存储器件及其制造方法，其可以应用至包括模拟器件的系统级芯片（SoC）中的嵌入式存储器。为此目的，本发明的实施例提供非易失性存储器件及其制造方法，所述非易失性存储器件可以使用与单栅极EEPROM相同的工艺步骤数来制造，同时获得较高的集成度。
作为参考，在传统的单栅极EEPROM中，由于例如阱的形成在衬底中的杂质区用来耦接浮置栅极，其制造工艺需要相对少的工艺步骤。然而，在单栅极EEPROM中，欲增大集成度存在限制。在浮置栅极与控制栅极垂直层叠的层叠栅极EEPROM、控制栅极与浮置栅极并排设置的双栅极EEPROM、以以及控制栅极覆盖浮置栅极的一侧的分裂栅极EEPROM中，由于提供了用于耦接浮置栅极的控制栅极，因此可以增大集成度。然而，由于浮置栅极与控制栅极无法同时形成，因此需要独立的额外工艺来形成控制栅极。
考虑到传统器件的限制，将在下文描述的本发明的实施例提供一种非易失性存储器件及其制造方法，该非易失性存储器件具有浮置栅极和用作用于耦接浮置栅极的控制栅极的接触插塞，从而增大集成度却不需要用于形成控制栅极的独立的额外工艺。
与此同时，在下列描述中，第一导电型和第二导电型指的是互补的导电型。即，如果第一导电型为P型，则第二导电型为N型，且如果第一导电型为N型，则第二导电型为P型。因此，根据本发明的实施例的非易失性存储器件可以为N沟道型或P沟道型。在下文中，为了方便解释，第一导电型将描述为P型，且第二导电型将描述为N型。也就是说，在下文将基于N沟道型非易失性存储器件的实施例进行描述。
图1A和1B为说明根据本发明的一实施例的非易失性存储器件的单位单元（或存储器单元）的图。详细地，图1A为平面图，且图1B为沿着图1A的线A-A’取得的横截面图。
参照图1A和1B，第一导电型阱102形成在衬底101之中。衬底101可以为半导体衬底。半导体衬底可以为单晶状态，并可以包括硅。也就是说，半导体衬底可以包括单晶硅。例如，衬底101可以为体硅衬底或绝缘体上硅（SOI）的衬底，支撑衬底、掩埋电介质层和单晶硅层顺序地层叠于其中。阱102提供单位单元可以在其上操作的基底，并可以通过离子注入第一导电型杂质至衬底101中来形成。
隔离结构113以限定有源区112的方式形成在衬底101中。隔离结构113可以通过浅沟槽隔离（STI）工艺形成，并可以包括电介质层。由隔离结构113所限定的有源区112可以为棒型或线型，其具有在第一方向延伸的主轴和在与第一方向交叉（或垂直于第一方向）的第二方向延伸的次轴。结区形成在有源区112在第一方向上的两末端部分之中。为了有助于结区与接触插塞（或导线）之间的接触，有源区112可以包括在第二方向突出的突起（未示出）。
浮置栅极（FG）104形成在衬底101上。浮置栅极104执行储存逻辑信息的功能，并可以为棒型。详细地，在第一方向，浮置栅极104可以具有安置于有源区112的中间部分的结构，其具有与有源区112重迭的外部边缘。在第二方向，浮置栅极104可以具有覆盖有源区112的结构，且该结构两端与隔离结构113重迭。换言之，浮置栅极104在第二方向的长度可以等于或大于有源区112在第二方向的宽度。
浮置栅极104可以包括硅。在一实施例中，浮置栅极104可以为多晶硅层。多晶硅层可以为以杂质掺杂的掺杂多晶硅层或未以杂质掺杂的未掺杂多晶硅层。虽然图1B的实施例中的浮置栅极104为平面栅极，但在另一实施例中，浮置栅极104可以具有三维栅极结构（例如，鳍状栅极结构）。
栅极电介质层103形成在衬底101与浮置栅极104之间，且间隔物105形成在浮置栅极104的侧壁上。栅极电介质层103和间隔物105均可以包括电介质层。举例来说，栅极电介质层103和间隔物105均可以包括氧化物层、氮化物层、氮氧化物层或其层叠层。
第一结区109和第二结区110形成在衬底101中位于浮置栅极104的两侧。详细地，第一结区109和第二结区110形成在有源区112中位于浮置栅极104的相对侧。第一结区109和第二结区110可以为杂质区，其通过离子注入第二导电型杂质至衬底101中所形成。第一结区109和第二结区110可以分别用作漏极区和源极区，并可以具有轻度掺杂的漏极（LDD）结构。详细地，第一结区109包括第二导电型的第一杂质区109A和第二导电型的第二杂质区109B。类似地，第二结区110包括第二导电型的第一杂质区110A和第二导电型的第二杂质区110B。在一实施例中，第二杂质区109B和110B的杂质掺杂浓度大于第一杂质区109A和110A的杂质掺杂浓度。
层间电介质层111设置在衬底101的表面上覆盖浮置栅极104，且分别连接至第一结区109和第二结区110的第一接触插塞107和第二接触插塞108穿过层间电介质层111。层间电介质层111可以包括氧化物层、氮化物层或氮氧化物层。
第一接触插塞107电连接层间电介质层111上的导线（未示出）与第一结区109，并执行控制栅极的功能，所述控制栅在编程操作、擦除操作和读取操作中耦接浮置栅极104。浮置栅极104可以响应施加至第一接触插塞107的偏压（例如，电压）来被耦接。为此目的，第一接触插塞107可以设置为平行并邻近浮置栅极104，其中第一接触插塞107与浮置栅极104之间限定有间隙106，且可以接触形成在浮置栅极104的侧壁上和间隙106中的间隔物105。在一实施例中，浮置栅极104和第一接触插塞107的平行侧壁可以沿着每一结构的长轴伸展，以最大化面对面积。
换言之，第一接触插塞107可以具有其侧壁面对浮置栅极104的至少一个侧壁的形状，且浮置栅极104与第一接触插塞107之间的间隔物105，也就是形成在间隙106中的间隔物105用作电介质层（例如，多晶硅层间电介质（IPD））。在一实施例中，电介质层为插入浮置栅极104与控制栅极之间的电介质材料。虽然在传统技术中，电介质层通过独立的工艺形成，但形成在浮置栅极104的侧壁上的间隔物105在本发明的实施例中用作电介质层。
在一实施例中，为了确保足够大的耦接比来编程浮置栅极104，第一接触插塞107可以为棒型，其具有对应于棒型浮置栅极104的整个侧壁的侧壁。随着浮置栅极104与第一接触插塞107面对彼此的侧壁面积在设计裕度容许的范围内增大，可以增大其间的耦接比。在一实施例中，第一接触插塞107具有面对浮置栅极104的至少两个侧壁的侧壁。在一实施例中，第一接触插塞107具有面对浮置栅极104的至少三个侧壁的侧壁。
间隙106限定在第一接触插塞107面对浮置栅极104的侧壁的侧壁之间，且间隙106在第一方向的宽度可以沿着第二方向恒定。也就是说，间隙106在浮置栅极104与第一接触插塞107之间维持恒定宽度。间隙106的宽度可以等于或小于间隔物105的宽度。详细地，在间隙106的宽度与间隔物105的宽度相同的一实施例中，第一接触插塞107可以具有接触间隔物105的侧壁的形状，且在间隙106的宽度小于间隔物105的宽度的一实施例中，第一接触插塞107可以具有部分覆盖间隔物105的形状。
与此同时，在其中浮置栅极104与第一接触插塞107之间的相应面积也就是浮置栅极104和第一接触插塞107的面对面积（或重迭面积）巨大因此确保了相对高的耦接比的一实施例中，间隙106的宽度可以大于间隔物105的宽度。换言之，耦接比为重迭面积的量和间隙宽度两者的函数，因此具有大的重迭面积的一实施例可以使用较宽的间隙，而具有窄间隙的一实施例可以使用较小的面对面积，以确保相同的耦接比。本发明的实施例可以根据这些原理变化。
第二接触插塞108连接导线（未示出）与第二结区110，且施加至第二接触插塞108的偏压（例如，电压）不会对浮置栅极104产生任何影响。换言之，浮置栅极104并未响应第二接触插塞108的偏压来耦接。为此目的，第二接触插塞108的面对浮置栅极104的侧壁的侧壁面积可以小于第一接触插塞107与浮置栅极104的侧壁的重迭面积。例如，第二接触插塞108可以为孔型。另外，第二接触插塞108与浮置栅极104之间的间隙可以大于浮置栅极104与第一接触插塞107之间的间隙。例如，第二接触插塞108可以不接触间隔物105，并可以与间隔物105分开预定距离。
由于具有上述结构的非易失性存储器件具有浮置栅极104和用作用于耦接浮置栅极104的控制栅极的第一接触插塞107，因此非易失性存储器件的集成度和操作特性与单栅极EEPROM相比可以获得改善。
同样地，在具有上述结构的非易失性存储器件中，由于浮置栅极104与第一接触插塞107之间的耦接比随着浮置栅极104与第一接触插塞107之间的间隙106的宽度减少而增大，因此可以减少设计规则，且非易失性存储器件的集成度和操作特性可以随着非易失性存储器件的集成度增大而获得进一步的改善。也就是说，随着用于制造非易失性存储器件的逻辑工艺的设计规则减少，耦接比随着浮置栅极104与第一接触插塞107之间的间隙减少而增大，且非易失性存储器件的集成度和操作特性可以获得进一步的改善。
此外，在具有上述结构的非易失性存储器件中，由于第一接触插塞107用作控制栅极，且第一接触插塞107与浮置栅极104之间的间隔物105用作电介质层，所以可以制成不需要用于形成控制栅极的独立工艺的非易失性存储器件。这一点将于稍后连同根据本发明的一实施例的用于制造非易失性存储器件的方法详细描述。
图2A和2B为平面图，其说明根据本发明的实施例的非易失性存储器件。为了说明方便，与图1A和1B相同的附图标记将用在图2A和2B中。由于沿着图2A和2B的线A-A’取得的横截面图示出了类似于沿着图1A的线A-A’取得的横截面图的特征，因此将参照图1B。
参照图2A，为了增大浮置栅极104与第一接触插塞107之间的耦接比，第一接触插塞107可以具有一形状，其所具有的侧壁面对（或重迭）浮置栅极104的除了浮置栅极104的面对第二接触插塞108的侧壁以外的所有侧壁。详细地，浮置栅极104可以为棒型，且第一接触插塞107可以具有一形状，其具有在第一方向面对浮置栅极104的一个侧壁的侧壁和在第二方向面对浮置栅极104的两个侧壁的侧壁。间隙106的宽度在第一方向和第二方向可以为恒定。
或者是，第一接触插塞107可以具有一形状，其具有在第一方向面对浮置栅极104的一个侧壁的侧壁和在第二方向仅面对浮置栅极104的一个侧壁的侧壁。换言之，一实施例可以包括一组在第一方向的面对侧壁和至少一组在第二方向的面对侧壁。
参照图2B，为了进一步增大浮置栅极104与第一接触插塞107之间的耦接比，浮置栅极104可以具有相对的末端部分突出的形状，且第一接触插塞107可以具有一形状，其所具有的侧壁面对所有个别的剩余侧壁（包括浮置栅极104的突出侧壁，但不包括浮置栅极104的面对第二接触插塞108的侧壁）。换言之，在一实施例中，浮置栅极104可以包括至少一个突出部分，其从面对第二接触插塞108的侧壁沿着接触插塞108的方向突出。在包括两个突出部分的一实施例中，浮置栅极可以具有“C”形或“[“形，其具有面对第二接触插塞108的开口。因此，在一实施例中第一接触插塞107可以具有“C”形或“[”形，其具有面对第二接触插塞108的开口。开口的尺寸可以根据实施方式变化。
在一实施例中，浮置栅极104可以具有仅一个末端部分突出的形状，在其中，且第一接触插塞107可以具有一形状，其所具有的侧壁面对所有个别侧壁，包括浮置栅极104的突出侧壁，但不包括浮置栅极104的面对第二接触插塞108的侧壁。
如上文所述，通过调整浮置栅极104和第一接触插塞107的形状，可以增大浮置栅极104与第一接触插塞107之间的耦接比，结果，非易失性存储器件的集成度和操作特性可以获得改善。
下面参照图3A至3E描述根据实施例的用于形成非易失性存储器件的方法。
图3A至3E为说明根据本发明的实施例的用于制造非易失性存储器件的单位单元的方法的横截面图。在这些图中，横截面图对应于图1A的线A-A’。
参照图3A，提供具有逻辑区和存储区的衬底11。逻辑区可以包括NMOS区和PMOS区。衬底11可以为半导体衬底。半导体衬底可以为单晶状态，并可以包括硅。换言之，半导体衬底可以包括单晶硅。举例来说，体硅衬底或绝缘体上硅（SOI）的衬底可以用作衬底11。
第一阱13、第二阱14和第三阱15形成在衬底11中，分别对应于NMOS区、PMOS区和存储区。第一阱13可以通过离子注入第一导电型杂质（在一实施例中，P型杂质）至衬底11中来形成，且第二阱14可以通过离子注入第二导电型杂质（在一实施例中，N型杂质）至衬底11中来形成。对应于存储区的第三阱15可以根据单位单元的沟道型而具有导电型。例如，在单位单元为N沟道型的实施例中，第三阱15可以通过离子注入第一导电型杂质（也就是P型杂质）至衬底11中来形成。第一阱13、第二阱14和第三阱15可以彼此接触，且由于他们各自的导电型彼此相异，因此其间结隔离区形成。
隔离结构12形成在衬底11中，从而在各个区域中限定有源区。隔离结构12的深度可以小于第一阱13、第二阱14和第三阱15中每一个的深度。隔离结构12可以通过浅沟槽隔离（STI）工艺形成。STI工艺包含一连串工艺，用以通过在衬底11中限定用于隔离的沟槽以以及在沟槽中填充电介质物质来形成隔离结构12。与此同时，在一些实施例中，第一阱13、第二阱14和第三阱15可以在形成隔离结构12之后形成。
参照图3B，栅极电介质层16可以形成在衬底11的整个表面上。栅极电介质层16可以形成为氧化物层、氮化物层、氮氧化物层或其层叠层。在另一实施例中，栅极电介质层16可以仅形成在衬底11的上面未形成隔离结构12的部分上。
栅极导电层17形成在栅极电介质层16上。栅极导电层17可以包括硅。例如，栅极导电层17可以形成为多晶硅层。
杂质被离子注入至栅极导电层17中的分别对应于NMOS区、PMOS区和存储区的部分中。这是为了提供栅极导电层17对各区域而言特定的特性（例如，工作函数）。举例来说，第一导电型杂质可以离子注入至栅极导电层17的对应于PMOS区的部分中，且第二导电型杂质可以离子注入至对应于NMOS区的栅极导电层17中。杂质可以不被离子注入至栅极导电层17的对应于存储区的部分中，或者可以根据存储器的沟道型而离子注入预定的杂质。例如，第二导电型杂质可以被离子注入至栅极导电层17的对应于存储区的部分中。
参照图3C，在栅极导电层17上形成掩模图案（未示出）后，通过使用掩模图案作为刻蚀阻障顺序地刻蚀栅极导电层17与门极电介质层16来形成多个栅极NG、PG和FG。详细地，第一栅极NG和第二栅极PG分别形成在NMOS区和PMOS区中，且浮置栅极FG形成在存储区中。在一实施例中，第一栅极NG、第二栅极PG和浮置栅极FG所有都通过相同的刻蚀工艺同时形成。
参照图3D，通过在衬底11的位于第二栅极PG的两侧的部分中离子注入第一导电型杂质，形成第一杂质区19。之后，通过在衬底11的位于第一栅极NG和浮置栅极FG的两侧的部分中离子注入第二导电型杂质，形成第二导电型的第二杂质区18A、18B和18C。
间隔物20形成在第一栅极NG、第二栅极PG和浮置栅极FG的侧壁上。间隔物20可以形成为电介质层。电介质层可以为氧化物层、氮化物层、氮氧化物层或其层叠层。间隔物20可以通过一连串工艺形成，其包括在包括第一栅极NG、第二栅极PG和浮置栅极FG的结构的表面上沉积电介质层，之后执行例如回蚀工艺的全面性刻蚀（blanket etching）。
通过在包括间隔物20的第二栅极PG的两侧离子注入第一导电型杂质至衬底11中，形成第三杂质区21。第四杂质区22A、22B和22C在包括间隔物20的第一栅极NG的两侧以以及包括间隔物20的浮置栅极FG的两侧形成于衬底11中。第三杂质区21可以形成为具有大于第一杂质区19的杂质掺杂浓度，且第四杂质区22A、22B和22C可以形成为具有大于第二杂质区18A、18B和18C的浓度的杂质掺杂浓度。
通过上述制程，可以于NMOS区中形成具有LDD结构的第二导电型源极/漏极区24，其包括第二杂质区18A和第四杂质区22A。可以在PMOS区中形成具有LDD结构的第一导电型源极/漏极区23，其包括第一杂质区19和第三杂质区21。可以在存储区中形成具有LDD结构的第一结区25和第二结区26，其包括第二杂质区18B和18C和第四杂质区22B和22C。
虽然在图中未示出，金属硅化物（未示出）可以形成在多个栅极NG、PG和FG的上表面、NMOS区的源极/漏极区24的表面、PMOS区的源极/漏极区23的表面、以以及存储区的第一结区25和第二结区26的表面上。金属硅化物执行降低电阻和改善信号传输特性的功能。金属硅化物可以通过一连串在包括多个栅极NG、PG和FG的结构的整个表面上形成金属层、执行退火以形成金属硅化物、以以及在退火后移除金属层的剩余部分的一连串工艺形成。
参照图3E，层间电介质层27形成在衬底11的整个表面上，以覆盖第一栅极NG、第二栅极PG和浮置栅极FG。层间电介质层27可以由氧化物层、氮化物层或氮氧化物层形成。
多个接触插塞28、29、30和31形成为穿过层间电介质层27以分别接触存储区的第一结区25和第二结区26、NMOS区的源极/漏极区24、和PMOS区的源极/漏极区23。详细地，接触存储区的第一结区25的第一接触插塞28、接触存储区的第二结区26的第二接触插塞29、接触NMOS区的源极/漏极区24的第三接触插塞30、和接触PMOS区的源极/漏极区23的第四接触插塞31可以同时形成。第一接触插塞28至第四接触插塞31可以通过一连串工艺同时形成，其通过选择性刻蚀层间电介质层27来限定接触孔以以及在接触孔中填充导电物质。在另一实施例中，第一接触插塞28至第四接触插塞31可以彼此独立地形成。
第一接触插塞28至第四接触插塞31与形成在层间电介质层27上的导线连接，并执行传输电信号的功能。第一接触插塞28不仅执行传输电信号的功能，且亦用作用于耦接浮置栅极FG的控制栅极。与此同时，由于浮置栅极FG、第一结区25、第二结区26、第一接触插塞28和第二接触插塞29在存储区中的形状和布局已在上文参照图1A、1B、2A和2B详细描述，因此其详细描述将不再重复。
虽然在图中未示出，但导线可以用选择性接触多个接触插塞28、29、30以及31的此类方式形成在层间电介质层27上。
如同可以从上文描述所见，在根据本发明的一实施例的用于制造非易失性存储器件的方法中，可以在没有用于形成控制栅极的独立额外工艺的情况下，制造具有浮置栅极FG和用作控制栅极的第一接触插塞28的非易失性存储器件。
此外，在根据本发明的实施例的用于制造非易失性存储器件的方法中，由于第一接触插塞28用作用于浮置栅极FG的控制栅极、且间隔物20用作电介质层，因此与传统的EEPROM相比可以简化工艺，并可以减少工艺步骤数，以致可以增大生产率和成品率。
在下文，根据本发明的实施例的非易失性存储器件的单位单元的操作方法将参照表1和图4A至4C描述。为了方便解释，与图1B相同的附图标记将用在图4A至4C中。
图4A至4C为说明根据本发明的实施例的非易失性存储器件的单位单元（或存储器单元）的操作的图。详细地，图4A为说明编程操作的横截面图，图4B为说明擦除操作的横截面图，且图4C为说明读取操作的横截面图。表1示出根据本发明的实施例的非易失性存储器件的单位单元的操作条件。
表1
根据本发明的实施例的非易失性存储器件的单位单元的编程操作将参照表1和图4A在下文描述。
编程操作可以使用热载流子注入（HCI）。详细地，当编程电压和接地电压GND分别施加至第一接触插塞107和第二接触插塞108时，电荷（例如，电子）便注入浮置栅极104。注入浮置栅极104的电子增大具有浮置栅极104的存储器单元的阈值电压（thresholdvoltage）。编程电压可以为正电压。例如，编程电压可以为泵浦电压（pumping voltage）VPP。泵浦电压VPP为通过将自外源供应的电源电压VCC升压所产生的电压。
详细描述编程操作，沟道形成在一部分的有源区112中，位于与第一接触插塞107电容耦接的浮置栅极104之下。第一接触插塞107接收泵浦电压VPP，且在浮置栅极104之下的沟道中发生夹断（pinch-off）。在发生夹断的区域中产生或流动的热电子被注入浮置栅极104。随着热电子注入浮置栅极104，具有浮置栅极104的存储器单元的阈值电压增大，从而对存储器单元编程。此编程操作提供的优点在于：相比于Fowler-Nordheim （FN）穿隧，编程可以轻易执行，尽管浮置栅极104与第一接触插塞107之间的耦接比小。
根据本发明的实施例的非易失性存储器件的单位单元的擦除操作将参照表1和图4B在下文描述。
擦除操作可以使用带间穿隧（BTBT）。详细地，当接地电压GND和擦除电压分别施加至第一接触插塞107和第二接触插塞108时，电荷（例如，空穴）便注入浮置栅极104。电子从浮置栅极104喷出并注入导电区（例如，第二导电区110），且因此，单位单元可以用降低具有浮置栅极104的存储器单元的阈值电压的此类方式擦除。擦除电压可以为正电压。例如，擦除电压可以为泵浦电压VPP。
详细描述擦除操作，擦除操作可以划分为编程单元的擦除操作和未编程单元的擦除操作。
在编程单元的擦除操作中，浮置栅极104在擦除操作期间并未通过施以接地电压GND的第一接触插塞107来耦接。然而，由于连接至施以泵浦电压VPP的第二接触插塞108的第二结区110与因其中的电子而具有负电位的浮置栅极104之间的电位差，因此BTBT在其间发生。由于因第二结区110与浮置栅极104之间发生BTBT而产生的热空穴被注入浮置栅极104且注入的热空穴与电子耦合，因此单位单元可以通过一连串经此降低浮置栅极104的阈值电压的行为擦除。
如本领域技术人员所知，带间穿隧（band-to-band tunneling）发生在给定的导电型（例如，p型区）的价带和另一导电型（例如，n型区）的导带之间。如果半导体的价带中的电子在无陷阱辅助的情况下横跨带隙穿隧至导带，则发生带间穿隧。
在未编程单元的擦除操作中，浮置栅极104在擦除操作期间并未耦接，因为第一接触插塞107施以接地电压GND。在此状态下，未编程单元的浮置栅极104具有接地（GND）电位，因为浮置栅极104中的额外电子的量可以忽略不计，且因此，在浮置栅极104与第二结区110之间不会发生BTBT，即使第二接触插塞108施以泵浦电压VPP。因此，未编程单元的阈值电压保持相同。
根据本发明的实施例的非易失性存储器件的单位单元的读取操作将参照表1和图4C在下文描述。
读取操作可以使用顺向读取，在其中通过沿着与编程操作中的电荷迁移方向相同方向的电荷迁移来执行读取。读取操作可以通过分别施加读取电压VREAD和接地电压GND至第一接触插塞107和第二接触插塞108来执行。读取电压VREAD可以为正电压，其小于编程电压Vpp。例如，读取电压VREAD可以为等于或小于1V的电压（～1V）。作为参考，由于顺向读取可以实现具有简单结构的单元阵列，因此其提供的优点在于容易改善集成度和减少处理的困难度。
详细地，浮置栅极104通过施加至第一接触插塞107的读取电压VREAD来耦接，且依据浮置栅极104中是否存在电子来决定是否要在浮置栅极104下方形成沟道。单位单元可以用感测此事的此类方式进行读取。
在下文，将描述非易失性存储器件的单元阵列和其操作方法，该非易失性存储器件的单元阵列可以基于上述的根据本发明实施例的非易失性存储器件的单位单元来实现。在下列针对单元阵列的实施例中，与图1A和1B相同的附图标记将用来解释单位单元，并将在此处省略针对具有相同附图标记的部件的详细描述。
图5A和5B为说明根据本发明的实施例的非易失性存储器件的单元阵列的图。详细地，图5A为平面图，且图5B为沿着图5A的线A-A’取得的横截面图。
参照图5A和5B，根据本发明的实施例的非易失性存储器件包括衬底101，其包括多个有源区112；浮置栅极104，其形成在相应的有源区112上；间隔物105，其形成在浮置栅极104的侧壁上；第一接触插塞107，其形成在浮置栅极104的第一侧并接触间隔物105；第二接触插塞108，其形成在浮置栅极104的第二相对侧；第一导线201，其各自接触多个第一接触插塞107并设置在第一方向；和第二导线202，其各自接触多个第二接触插塞108并设置在第二方向。
根据本发明的一实施例的非易失性存储器件可以进一步包括第一结区109，其形成在有源区112中，位于浮置栅极104的第一侧，并接触第一接触插塞107；第二结区110，其形成在有源区112中，位于浮置栅极104的第二侧，并接触第二接触插塞108；第一层间电介质层111A，其形成在衬底101的表面上；和第二层间电介质层111B，其形成在第一层间电介质层111A上。第一接触插塞107可以通过穿过层间电介质层111来接触第一导线201，且第二接触插塞108可以通过穿过第一层间电介质层111A来接触第二导线202。
多个有源区112可以通过在第一方向和第二方向彼此分开预定距离而具有矩阵型布局结构，并可以通过形成在衬底101中的隔离结构113来限定。每一有源区112可以为棒型或线型，其具有在第一方向延伸的主轴和在第二方向延伸的次轴。
第一接触插塞107执行将层间电介质层111上的第一导线201与第一结区109连接的功能，并用作用于耦接浮置栅极104的控制栅极。浮置栅极104可以响应通过第一导线201施加至第一接触插塞107的偏压（例如，电压）而被耦接。为此目的，第一接触插塞107可以设置为平行并邻近浮置栅极104，且具有限定于其间的间隙106，并可以接触形成在浮置栅极104的侧壁上的间隔物105。换言之，第一接触插塞107可以具有面对浮置栅极104的至少一个侧壁的侧壁，且浮置栅极104和第一接触插塞107间的间隔物105，也就是形成在间隙106中的间隔物105用作电介质层（例如，IPD）。
穿过层间电介质层111的第一接触插塞107可以包括第一插塞107A，其穿过第一层间电介质层111A；和第二插塞107B，其穿过第二层间电介质层111B。第一插塞107A可以为棒型，且第二插塞107B可以为棒型或孔型。
接触第一接触插塞107的第一导线201可以为位线。在第一方向延伸的第一导线201可以根据第一接触插塞107的类型控制其在第二方向的宽度。详细地，虽然第一导线201具有覆盖第二插塞107B的形状，但在第二插塞107B为棒型的实施例中的第一导线201在第二方向的宽度可以大于在第二插塞107B为孔型的实施例中的第一导线201在第二方向的宽度。
第二接触插塞108可以具有异于第一接触插塞107的形状。例如，第二接触插塞108可以为孔型。第二接触插塞108将第二导线202与第二结区110连接，且通过第二导线202施加至第二接触插塞108的偏压（例如，电压）并未对浮置栅极104直接施予影响。具体地，浮置栅极104并未响应由第二接触插塞108所施加的偏压来耦接。为此目的，第二接触插塞108的侧壁与浮置栅极104的侧壁面对彼此的面积可以比第一接触插塞107的一或多个侧壁与浮置栅极104的一或多个侧壁面对彼此的面积更小。此外，第二接触插塞108与浮置栅极104间的距离可以比浮置栅极104与第一接触插塞107间的距离更长。在一实施例中，第一接触插塞107具有平行衬底101的主表面面积（参见图5A）的横截面面积，其至少是第二接触插塞108的面积的3倍大，以便浮置栅极104与第一接触插塞107间将是高耦接比。在一实施例中，第一接触插塞107具有平行衬底101的主表面面积（参见图5A）的横截面面积，其是第二接触插塞108的面积的至少4、5、6、7或10或更多倍大，以便浮置栅极104和第一接触插塞107间将是高耦接比。举例来说，第一接触插塞107可以如图5A般为单一棒型，或者是二或三个棒形连接在一起，或者可以具有“C”形，其在面对第二接触插塞108的一侧具有开口。
接触第二接触插塞108的第二导线202可以为字线。第二导线202可以为线型图案，其在第二方向延伸。第一导线201和第二导线202可以包括一或多个金属层。
由于具有上述结构的非易失性存储器件具有浮置栅极104和用作用于耦接浮置栅极104的控制栅极的第一接触插塞107，因此非易失性存储器件的集成度和操作特性在与单栅极EEPROM相比时可以获得改善。
此外，在具有上述结构的非易失性存储器件中，由于第一接触插塞107用作控制栅极，且第一接触插塞107与浮置栅极104间的间隔物105用作电介质层，因此可以在没有用于形成控制栅极的独立的额外工艺的情况下制成非易失性存储器件。
图6A和6B为说明根据本发明的实施例的非易失性存储器件的单元阵列的图。详细地，图6A为平面图，且图6B为沿着图6A的线A-A’取得的横截面图。
参照图6A和6B，根据本发明的实施例的非易失性存储器件包括衬底101，其包括多个有源区112；浮置栅极104，其形成在相应的有源区112上；接触插塞107，其形成在浮置栅极104的第一侧，并设置为平行浮置栅极104，并具有限定于其间的间隙106；间隔物105，其形成在浮置栅极104的侧壁上，并填充间隙106；第一导线301，其每一个接触多个接触插塞107并沿第一方向设置；和第二导线302，其每一个沿第二方向连接多个有源区112。
根据本发明的实施例的非易失性存储器件可以进一步包括第一结区109，其形成在有源区112中，位于浮置栅极104的第一侧，并接触接触插塞107；第二结区110，其形成在有源区112中，位于浮置栅极104的相对的第二侧；连接部分302A，其连接在第二方向彼此邻近的第二结区110；和层间电介质层111，其形成在衬底101的表面上。连接部分302A可以为杂质区，其形成在衬底101中，且接触插塞107可以通过穿过层间电介质层111来接触第一导线301。
多个有源区112可以通过在第一和第二方向彼此分开预定距离而具有矩阵型布局结构，并可以通过形成在衬底101中的隔离结构113来限定。每一有源区112可以为棒型或线型，其具有在第一方向延伸的主轴和在第二方向延伸的次轴。
接触插塞107执行将层间电介质层111上的第一导线301与第一结区109连接的功能，并用作用于耦接浮置栅极104的控制栅极。也就是说，浮置栅极104可以响应通过第一导线301施加至接触插塞107的偏压（例如，电压）而被耦接。为此目的，接触插塞107可以设置为平行并邻近浮置栅极104，且具有限定于其间的间隙106，并可以具有接触形成在浮置栅极104的侧壁上的间隔物105的形状。换言之，接触插塞107可以具有具有面对浮置栅极104的至少一个侧壁的侧壁的形状，且浮置栅极104与接触插塞107之间的间隔物105，也就是形成在间隙106中的间隔物105用作电介质层（例如，IPD）。
接触接触插塞107的第一导线301可以为位线。在第一方向延伸的线型第一导线301可以具有覆盖接触插塞107的形状。也就是说，在第二方向上第一导线301的宽度可以大于接触插塞107的尺寸。第一导线301可以包括金属层。
第二导线302可以为字线。第二导线302可以包括形成在衬底101中的杂质区。详细地，第二导线302可以包括连接部分302A，其连接形成在有源区112中的邻近的第二结区110，并可以具有第二结区110和连接部分302A在其中交替设置的形状。
由于具有上述结构的非易失性存储器件具有浮置栅极104和用作用于耦接浮置栅极104的控制栅极的接触插塞107，因此非易失性存储器件的集成度和操作特性在与单栅极EEPROM相比时可以获得改善。
此外，在具有上述结构的非易失性存储器件中，由于接触插塞107用作控制栅极，且接触插塞107与浮置栅极104间的间隔物105用作电介质层的事实，因此可以在没有用于形成控制栅极的独立额外工艺的情况下制成非易失性存储器件。
之后，编程操作、擦除操作和读取操作将参照图7和表2描述，图7概略地示出用于图5A所示的单元阵列和图6A所示的单元阵列的等效电路图，表2示出根据本发明的实施例的非易失性存储器件的单元阵列操作条件。为了方便解释，与图5A和5B相同的附图标记将用在图7中。
表2IPD
首先，编程操作可以使用HCI。详细地，当编程电压和接地电压GND分别施加至连接到选中单元A的第一导线201和第二导线202时，电荷（例如，电子）便注入浮置栅极104，且因此选中单元A可以被编程以致存储器单元A的阈值电压增大。编程电压可以为正电压。例如，编程电压可以为泵浦电压VPP。
在共享连接至选中单元A的第一导线201的未选中单元B中，虽然浮置栅极104通过编程电压来耦接，但由于连接至未选中单元B的第二导线202浮置，因此不会编程未选中单元B。进一步地，在共享连接至选中单元A的第二导线202的未选中单元C中，接地电压GND施加至连接到未选中单元C的第一导线201，且因此浮置栅极104未耦接，所以未选中单元C不被编程。
接下来，擦除操作可以使用BTBT。详细地，当接地电压GND和擦除电压分别施加至连接到选中单元A的第一导线201和第二导线202时，电荷（例如，空穴）便注入浮置栅极104，且因此可以擦除选中单元A，以便选中单元A的阈值电压降低。擦除电压可以为正电压。例如，擦除电压可以为泵浦电压VPP。
在共享连接至选中单元A的第一导线201的未选中单元B中，由于浮置栅极104并未通过施加至第一导线201的接地电压GND来耦接，且连接至未选中单元B的第二导线202浮置，因此不会擦除未选中单元B。在一实施例中，共享连接至选中单元A的第二导线202的未选中单元C可以和选中单元A相同的方式擦除。在这方面，共享第二导线202的多个单位单元可以在相同的擦除操作中共同擦除。
读取操作可以使用顺向读取，在其中通过沿着与编程操作中的电荷迁移方向相同方向的电荷迁移来执行读取。详细地，当读取电压VREAD和接地电压GND分别施加至第一导线201和连接至选中单元A的第二导线202时，选中单元A可以感测沟道是否形成在浮置栅极104下方（或存储器单元是否开启）的此类方式进行读取。读取电压可以为正电压。例如，读取电压VREAD可以为等于或小于1V的电压（～1V）。
在共享连接至选中单元A的第一导线201的未选中单元B中，虽然浮置栅极104通过读取电压VREAD来耦接，但由于连接至未选中单元B的第二导线202浮置，因此不会读取未选中单元B。进一步地，在共享连接至选中单元A的第二导线202的未选中单元C中，由于接地电压GND施加至连接到未选中单元C的第一导线201，因此浮置栅极104并未耦接，且未读取未选中单元C。
图8A和8B为说明根据本发明的实施例的非易失性存储器件的单位单元变体的图。详细地，图8A为平面图，且图8B为沿着图8A的线A-A’取得的横截面图。
参照图8A和8B，根据本发明的一实施例的非易失性存储器件的单位单元的变体包括选择栅极306，其形成在衬底301上；浮置栅极305，其毗邻形成在衬底301上的选择栅极306；间隔物307，其形成在浮置栅极305与选择栅极306的侧壁上；和第一接触插塞312，其接触邻近浮置栅极305的间隔物307。
限定第一导电型的阱302的隔离结构303和有源区304形成在衬底301中。衬底301可以为体硅衬底或绝缘体上硅（SOI）衬底。隔离结构303可以通过浅沟槽隔离（STI）工艺形成，并可以包括电介质层。由隔离结构303所限定的有源区304可以为棒型或线型，其具有在第一方向延伸的主轴和在与第一方向交叉（或垂直于第一方向）的第二方向延伸的次轴。
选择栅极306执行防止过擦除的功能，且浮置栅极305执行储存信息的功能。选择栅极306和浮置栅极305可以同时形成。选择栅极306和浮置栅极305可以为棒型。选择栅极306和浮置栅极305可以包括含硅物质。详细地，选择栅极306和浮置栅极305可以为多晶硅层。多晶硅层可以包括以杂质掺杂的掺杂的多晶硅层或未以杂质掺杂的未掺杂的多晶硅层。虽然选择栅极306和浮置栅极305在图8A和8B所示的实施例中为平面栅极，但在另一实施例中，选择栅极306和浮置栅极305可以具有三维栅极结构（例如，鳍状栅极结构）。
形成在选择栅极306和浮置栅极305的侧壁上的间隔物307可以包括电介质层，其可以类似于栅极电介质层314。详细地，栅极电介质层314和间隔物307可以包括氧化物层、氮化物层、氮氧化物层或其层叠层。
第一结区308形成在衬底301中位于浮置栅极305的第一侧，第二结区309形成在选择栅极306的相对的第二侧，且第三结区310形成在浮置栅极305与选择栅极306之间。第一结区308至第三结区310可以为杂质区，其通过离子注入第二导电型杂质至衬底301中来形成，并可以具有LDD结构。详细地，第一结区308至第三结区310包括第二导电型的第一杂质区308A、309A和310A和第二导电型的第二杂质区308B、309B和310B。第二杂质区308B、309B和310B的杂质掺杂浓度可以大于第一杂质区308A、309A和310A的杂质掺杂浓度。
层间电介质层311形成在衬底301的整个表面上，且第一接触插塞312和第二接触插塞313可以通过穿过层间电介质层311分别连接至第一结区308和第二结区309。第一接触插塞312可以为棒型，且第二接触插塞313可以为孔型。
第一接触插塞312用作用于耦接浮置栅极305的控制栅极。换言之，浮置栅极305可以响应由第一接触插塞312施加的偏压（例如，电压）而被耦接。为此目的，第一接触插塞312可以设置为平行并邻近浮置栅极305，并具有限定于其间的间隙315，且可以具有接触形成在浮置栅极305的侧壁上的间隔物307的形状。第一接触插塞312可以具有形状，其具有面对浮置栅极305的至少一个侧壁的侧壁，且浮置栅极305与第一接触插塞312间的间隔物307，也就是形成在间隙315中的间隔物307用作电介质层（例如，IPD）。
由于具有上述结构的非易失性存储器件具有浮置栅极305和用作用于耦接浮置栅极305的控制栅极的第一接触插塞312，因此非易失性存储器件的集成度和操作特性在与单栅极EEPROM相比时可以获得改善。
同样地，由于具有上述结构的非易失性存储器件具有防止过擦除的选择栅极306，因此非易失性存储器件的操作特性可以进一步获得改善。
此外，在具有上述结构的非易失性存储器件中，由于第一接触插塞312用作控制栅极，且第一接触插塞312与浮置栅极305间的间隔物307用作电介质层，因此可以在没有用于形成控制栅极的独立的额外工艺的情况下制成非易失性存储器件。
图9A和9B为说明根据本发明的实施例的非易失性存储器件的单位单元的另一变体的图。详细地，图9A为平面图，且图9B为沿着图9A的线A-A’取得的横截面图。
参照图9A和9B，根据本发明的一实施例的单位单元包括选择栅极406，其形成在衬底401上；浮置栅极405，其形成在衬底401上并毗邻选择栅极406；间隔物407，其形成在浮置栅极405与选择栅极406的侧壁上，并填充选择栅极406和浮置栅极405间的空隙；和第一接触插塞412，其接触邻近浮置栅极405的间隔物407。
限定第一导电型的阱402的隔离结构403和有源区404形成在衬底401中。衬底401可以为体硅衬底或绝缘体上硅（SOI）衬底。隔离结构403可以通过浅沟槽隔离（STI）工艺形成，并可以包括电介质层。由隔离结构403所限定的有源区404可以为棒型或线型，其具有在第一方向延伸的主轴和在与第一方向交叉（或垂直于第一方向）的第二方向延伸的次轴。
选择栅极406防止过擦除，并用作用于耦接浮置栅极405的控制栅极，且浮置栅极405执行储存信息的功能。由于间隔物407的第一部分填充选择栅极406与浮置栅极405间的空隙，且形成在选择栅极406与浮置栅极405间的间隔物407的第一部分用作电介质层（例如，IPD），以便浮置栅极405可以响应施加至选择栅极406的偏压（例如，电压）而被耦接。浮置栅极405可以具有面对选择栅极406的至少一个侧壁的侧壁。
选择栅极406和浮置栅极405可以同时形成。选择栅极406和浮置栅极405可以为棒型。选择栅极406和浮置栅极405可以包括含硅物质。详细地，选择栅极406和浮置栅极405可以为多晶硅层。多晶硅层可以为以杂质掺杂的掺杂的多晶硅层或未以杂质掺杂的未掺杂的多晶硅层。虽然选择栅极406和浮置栅极405在图9A和9B所示的实施例中为平面栅极，但在另一实施例中，选择栅极406和浮置栅极405可以具有三维栅极结构（例如，鳍状栅极结构）。
形成在选择栅极406和浮置栅极405的侧壁上的间隔物407的第一部分可以包括电介质层，类似于形成在选择栅极406和浮置栅极405与衬底401之间的栅极电介质层414。详细地，栅极电介质层414和间隔物407可以包括氧化物层、氮化物层、氮氧化物层或其层叠层。
第一结区408形成在衬底401中位于浮置栅极405的第一侧，第二结区409形成在选择栅极406的第二相对侧，且第三结区410形成在浮置栅极405与选择栅极406之间。第一结区408、第二结区409和第三结区410可以为杂质区，其通过离子注入第二导电型杂质至衬底401中来形成。第一结区408和第二结区409可以具有LDD结构。
详细地，第一结区408和第二结区409包括第二导电型的第一杂质区408A和409A与第二导电型的第二杂质区408B和409B。第二杂质区408B和409B的杂质掺杂浓度可以大于第一杂质区408A和409A的杂质掺杂浓度。第三结区410可以在用于形成第一杂质区408A和409A的工艺期间形成。
层间电介质层411形成在衬底401的表面上，且第一接触插塞412和第二接触插塞413可以通过穿过层间电介质层411分别连接至第一结区408和第二结区409。第一接触插塞412可以为棒型，且第二接触插塞413可以为孔型。
与选择栅极406合作，第一接触插塞412用作用于耦接浮置栅极405的控制栅极。换言之，浮置栅极405可以响应由第一接触插塞412施加的偏压（例如，电压）而被耦接。为此目的，第一接触插塞412可以设置为平行并邻近浮置栅极405，并具有限定于其间的间隙415，且可以具有接触形成在浮置栅极405的侧壁上的间隔物407的形状。第一接触插塞412可以具有形状，其具有面对浮置栅极405的至少一个侧壁的侧壁，且浮置栅极405与第一接触插塞412间的间隔物407的第二部分，也就是形成在间隙415中的间隔物407的第二部分用作电介质层（例如，IPD）。
由于具有上述结构的非易失性存储器件具有浮置栅极405和用作用于耦接浮置栅极405的控制栅极的第一接触插塞412，因此非易失性存储器件的集成度和操作特性在与单栅极EEPROM相比时可以获得改善。
同样地，由于具有上述结构的非易失性存储器件具有防止过擦除的选择栅极406，因此非易失性存储器件的操作特性可以进一步获得改善。
此外，由于间隔物407具有填充选择栅极406和浮置栅极405间的间隙的形状，因此选择栅极406可以与第一接触插塞412合作用作控制栅极，藉此可以进一步改善非易失性存储器件的操作特性。
此外，在具有上述结构的非易失性存储器件中，由于第一接触插塞412用作控制栅极，且第一接触插塞412与浮置栅极405间的间隔物407用作电介质层，因此可以在没有用于形成控制栅极的独立的额外工艺的情况下制成非易失性存储器件。
图10为根据本发明的实施例的示出包括非易失性存储器件的存储器系统的框图。
参照图10，存储器系统1000可以包括非易失性存储器件1100、和存储器控制器1200，其被配置为控制在主机HOST与非易失性存储器件1100之间交换的数据。非易失性存储器件1100通过包括根据本发明的实施例的非易失性存储器件的单位单元、操作方法和单元阵列来实现。存储器控制器1200可以包括CPU1210、缓冲器1220、ECC电路1230、ROM1240、主机接口1250、和存储器接口1260。
存储器系统1000可以被提供为以下形式：个人数字助理（PDA）、便携式计算机、联网平板计算机、无线电话、移动电话、数字音乐播放器、存储卡、在无线环境中能够传输和/或接收信息的电子产品、固态驱动器、相机影像传感器、和应用芯片组。
根据本发明的实施例的非易失性存储器件和将其包含在内的应用器件可以包含在各种类型的封装体中。举例来说，非易失性存储器件和将其包含在内的应用器件可以下列形式封装和安装：层叠式封装（PoP）、球栅阵列（BGAs）、芯片级封装（CSPs）、带引线的塑料芯片载体（PLCC）、塑料双直列封装（PDIP）、窝伏尔组件中的晶粒、晶圆形式的晶粒、芯片直接封装（COB）、陶瓷双直列封装（CERDIP）、塑料公制四面扁平封装（MQFP）、小外形集成电路（SOIC）、收缩小外形封装（SSOP）、薄小外形封装（TSOP）、薄四面扁平封装（TQFP）、系统级封装（SIP）、多芯片封装（MCP）、晶圆级制造封装（WFP）、晶圆级处理层叠封装（WSP）、以以及晶圆级芯片尺寸封装（WLCSPs）。
从上列描述当明白，在本发明的实施例中，由于使用接触插塞做为控制栅极，且第一接触插塞与浮置栅极间的间隔物用作电介质层，因此非易失性存储器件可以在没有用于形成控制栅极的独立的额外工艺的情况下制成。
同样地，在本发明的实施例中，由于易失性存储器件具有浮置栅极和用作用于耦接浮置栅极的控制栅极的接触插塞，因此非易失性存储器件的集成度和操作特性可以获得改善。
进一步地，在本发明的实施例中，由于浮置栅极与接触插塞间的间隔物用作电介质层，因此可以简化制造工艺并可以增大集成度，且浮置栅极和接触插塞间的耦接比可以随着集成度增大而增大。
虽然本发明已为了说明目的描述各种实施例，但本领域技术人员当明白，在不偏离由下列的权利要求所限定的本发明的精神与范围的情况下，可以作出各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种非易失性存储器件，包括：
浮置栅极，其形成在衬底上；
接触插塞，其形成在所述浮置栅极的第一侧，并设置为平行所述浮置栅极，且具有限定于所述接触插塞与所述浮置栅极之间的间隙；以及
间隔物，其形成在所述浮置栅极的侧壁上，并填充所述间隙，
其中所述接触插塞与所述浮置栅极具有足够大的重迭面积，以致所述接触插塞能够作为用于所述浮置栅极的控制栅极来操作。
技术方案2.如技术方案1所述的非易失性存储器件，其进一步包括：
层间电介质层，其形成在所述衬底上，
其中所述接触插塞穿过所述层间电介质层。
技术方案3.如技术方案1所述的非易失性存储器件，其中，所述接触插塞具有面对所述浮置栅极的侧壁的侧壁。
技术方案4.如技术方案1所述的非易失性存储器件，其中，基于施加至所述接触插塞的电压，所述浮置栅极被施以足以用于编程操作或读取操作的电压。
技术方案5.如技术方案1所述的非易失性存储器件，其中，所述浮置栅极与所述接触插塞间的耦接比随着所述间隙宽度减少而增大。
技术方案6.一种非易失性存储器件，包括：
浮置栅极，其形成在衬底上；
间隔物，其形成在所述浮置栅极的侧壁上；
第一接触插塞，其形成在所述浮置栅极的第一侧并接触所述间隔物，所述第一接触插塞与所述浮置栅极隔开第一距离；以及
第二接触插塞，其形成在所述浮置栅极的与所述第一侧相对的第二侧，所述第二接触插塞与所述浮置栅极隔开第二距离，
其中所述第一距离小于所述第二距离，且
其中，所述第一接触插塞与所述浮置栅极具有足够大的重迭面积，且所述第一距离足够小，以致所述接触插塞能够作为用于所述浮置栅极的控制栅极来操作。
技术方案7.如技术方案6所述的非易失性存储器件，其进一步包括：
层间电介质层，其形成在所述衬底上，
其中所述第一接触插塞和第二接触插塞穿过所述层间电介质层。
技术方案8.如技术方案6所述的非易失性存储器件，其中所述第一接触插塞具有面对所述浮置栅极的侧壁的侧壁。
技术方案9.如技术方案6所述的非易失性存储器件，其中所述第一接触插塞和所述第二接触插塞具有不同形状。
技术方案10.如技术方案6所述的非易失性存储器件，其中所述第一接触插塞为棒型，且所述第二接触插塞为孔型。
技术方案11.如技术方案6所述的非易失性存储器件，其中所述浮置栅极与所述第二接触插塞间的距离大于所述浮置栅极与所述第一接触插塞间的距离。
技术方案12.如技术方案6所述的非易失性存储器件，其中，第一面对面积大于第二面对面积，所述浮置栅极和所述第一接触插塞的侧壁经所述第一面对面积而彼此面对，所述浮置栅极和所述第二接触插塞的侧壁经所述第二面对面积而彼此面对。
技术方案13.如技术方案6所述的非易失性存储器件，其中所述浮置栅极响应施加至所述第一接触插塞的电压而被耦接。
技术方案14.如技术方案6所述的非易失性存储器件，其中，所述浮置栅极与所述第一接触插塞间的耦接比随着所述第一接触插塞与所述浮置栅极间的距离减少而增大。
技术方案15.一种非易失性存储器件，包括：
选择栅极，其形成在衬底上；
浮置栅极，其形成在所述衬底上，并邻接所述选择栅极；
间隔物，其形成在所述浮置栅极和所述选择栅极的侧壁上；以及
接触插塞，其接触所述间隔物的邻近所述浮置栅极的部分。
技术方案16.如技术方案15所述的非易失性存储器件，其中，所述接触插塞具有面对所述浮置栅极的侧壁的侧壁。
技术方案17.如技术方案15所述的非易失性存储器件，其中所述浮置栅极响应施加至所述接触插塞的电压而被耦接。
技术方案18.如技术方案15所述的非易失性存储器件，其中所述间隔物填充所述选择栅极与所述浮置栅极间的间隙。
技术方案19.如技术方案18所述的非易失性存储器件，其中所述浮置栅极具有面对所述选择栅极的侧壁的侧壁。
技术方案20.如技术方案18所述的非易失性存储器件，其中，所述浮置栅极响应施加至所述接触插塞的第一电压而被耦接，且所述浮置栅极响应施加至所述选择栅极的第二电压也被耦接。

Claims (19)

1.一种非易失性存储器件，包括：
浮置栅极，其形成在衬底上；
接触插塞，其形成在所述浮置栅极的第一侧，并设置为平行所述浮置栅极，且具有限定于所述接触插塞与所述浮置栅极之间的间隙；以及
间隔物，其形成在所述浮置栅极的侧壁上，并填充所述间隙，
其中所述接触插塞与所述浮置栅极具有足够大的重迭面积，以致所述接触插塞能够作为用于所述浮置栅极的控制栅极来操作。
2.如权利要求1所述的非易失性存储器件，其进一步包括：
层间电介质层，其形成在所述衬底上，
其中所述接触插塞穿过所述层间电介质层。
3.如权利要求1所述的非易失性存储器件，其中，所述接触插塞具有面对所述浮置栅极的侧壁的侧壁。
4.如权利要求1所述的非易失性存储器件，其中，基于施加至所述接触插塞的电压，所述浮置栅极被施以足以用于编程操作或读取操作的电压。
5.如权利要求1所述的非易失性存储器件，其中，所述浮置栅极与所述接触插塞间的耦接比随着所述间隙宽度减少而增大。
6.一种非易失性存储器件，包括：
浮置栅极，其形成在衬底上；
间隔物，其形成在所述浮置栅极的侧壁上；
第一接触插塞，其形成在所述浮置栅极的第一侧并接触所述间隔物，所述第一接触插塞与所述浮置栅极隔开第一距离；以及
第二接触插塞，其形成在所述浮置栅极的与所述第一侧相对的第二侧，所述第二接触插塞与所述浮置栅极隔开第二距离，
其中所述第一距离小于所述第二距离，且
其中，所述第一接触插塞与所述浮置栅极具有足够大的重迭面积，且所述第一距离足够小，以致所述第一接触插塞能够作为用于所述浮置栅极的控制栅极来操作。
7.如权利要求6所述的非易失性存储器件，其进一步包括：
层间电介质层，其形成在所述衬底上，
其中所述第一接触插塞和第二接触插塞穿过所述层间电介质层。
8.如权利要求6所述的非易失性存储器件，其中所述第一接触插塞具有面对所述浮置栅极的侧壁的侧壁。
9.如权利要求6所述的非易失性存储器件，其中所述第一接触插塞和所述第二接触插塞具有不同形状。
10.如权利要求6所述的非易失性存储器件，其中所述第一接触插塞为棒型，且所述第二接触插塞为孔型。
11.如权利要求6所述的非易失性存储器件，其中，第一面对面积大于第二面对面积，所述浮置栅极和所述第一接触插塞的侧壁经所述第一面对面积而彼此面对，所述浮置栅极和所述第二接触插塞的侧壁经所述第二面对面积而彼此面对。
12.如权利要求6所述的非易失性存储器件，其中所述浮置栅极响应施加至所述第一接触插塞的电压而被耦接。
13.如权利要求6所述的非易失性存储器件，其中，所述浮置栅极与所述第一接触插塞间的耦接比随着所述第一接触插塞与所述浮置栅极间的距离减少而增大。
14.一种非易失性存储器件，包括：
选择栅极，其形成在衬底上；
浮置栅极，其形成在所述衬底上，并邻接所述选择栅极；
间隔物，其形成在所述浮置栅极和所述选择栅极的侧壁上；以及
接触插塞，其接触所述间隔物的邻近所述浮置栅极的部分，
其中，所述接触插塞与所述浮置栅极具有足够大的重迭面积，以致所述接触插塞能够作为用于所述浮置栅极的控制栅极来操作。
15.如权利要求14所述的非易失性存储器件，其中，所述接触插塞具有面对所述浮置栅极的侧壁的侧壁。
16.如权利要求14所述的非易失性存储器件，其中所述浮置栅极响应施加至所述接触插塞的电压而被耦接。
17.如权利要求14所述的非易失性存储器件，其中所述间隔物填充所述选择栅极与所述浮置栅极间的间隙。
18.如权利要求17所述的非易失性存储器件，其中所述浮置栅极具有面对所述选择栅极的侧壁的侧壁。
19.如权利要求17所述的非易失性存储器件，其中，所述浮置栅极响应施加至所述接触插塞的第一电压而被耦接，且所述浮置栅极响应施加至所述选择栅极的第二电压也被耦接。
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