TWI438869B - 記憶體結構及其製造方法 - Google Patents

Description

記憶體結構及其製造方法

本發明是有關於一種記憶體結構及其製造方法，且特別是有關於一種具有多個實體上分離的電荷儲存單元的記憶體結構及其製造方法。

記憶體為設計來儲存資訊或資料之半導體元件。當電腦微處理器之功能變得越來越強，軟體所進行的程式與運算也隨之增加。因此，記憶體的容量需求也就越來越高。在各式的記憶體產品中，非揮發性記憶體，例如可電抹除可程式化唯讀記憶體(Electrically Erasable Programmable Read Only Memory，EEPROM)允許多次的資料程式化、讀取及抹除操作，且其中儲存的資料即使在記憶體被斷電後仍可以保存。基於上述優點，可電抹除可程式化唯讀記憶體已成為個人電腦和電子設備所廣泛採用的一種記憶體。

典型的可電抹除且可程式化唯讀記憶體係以摻雜的多晶矽製作浮置閘極(floating gate)與控制閘極(control gate)。當記憶體進行程式化(program)時，注入浮置閘極的電子會均勻分布於整個多晶矽浮置閘極之中。然而，當多晶矽浮置閘極下方的穿隧氧化層有缺陷存在時，就容易造成元件的漏電流，影響元件的可靠度。

因此，為了解決可電抹除可程式化唯讀記憶體漏電流 之問題，目前習知的一種方法是採用含有非導體的電荷儲存層之閘極結構來取代多晶矽浮置閘極。以電荷儲存層取代多晶矽浮置閘極的另一項優點是，在元件程式化時，僅會將電子局部性地儲存在接近源極或汲極上方的電荷儲存層中。因此，在進行程式化時，可以分別對堆疊式閘極一端的源極區與控制閘極施加電壓，而在接近於源極區的電荷儲存層中產生高斯分布的電子，並且也可以分別對堆疊式閘極一端的汲極區與控制閘極施加電壓，而在接近於汲極區的電荷儲存層中產生高斯分布的電子。故而，藉由改變控制閘極與其兩側之源極/汲極區所施加電壓，可以在單一的電荷儲存層之中存在兩群具有高斯分布的電子、單一群具有高斯分布的電子或是不存在電子。因此，此種以電荷儲存層取代浮置閘極的快閃記憶體，可以在單一的記憶胞之中寫入四種狀態，為一種單一記憶胞二位元(2bits/cell)儲存之快閃記憶體。

然而，隨著半導體元件積集度(integrity)之增加，非揮發性記憶體的尺寸也不斷地微縮。由於閘極長度(gate length)的微縮讓同一記憶胞中的左右兩個電荷儲存單元越來越靠近，而導致嚴重的第二位元效應(second bit effect)的問題，因此容易產生讀取錯誤。此外，由於源極區與汲極區的微縮，所以源極區與汲極區阻擋不了由程式化選定的記憶胞時所產生的二次熱電子(secondary hot electron)，而造成二次熱電子注入到相鄰的記憶胞中，進而產生程式化干擾(program disturbance)的問題，而降低記憶體元件之 可靠度。

有鑑於此，本發明的一實施例提供一種記憶體結構，其可解決由第二位元效應所造成的讀取錯誤。

本發明的另一實施例提供一種記憶體結構的製造方法，其可降低由二次熱電子所造成的程式化干擾。

本發明的一實施例提出一種記憶體結構，包括記憶胞，而記憶胞包括下列構件。第一閘極設置於基底上。堆疊結構包括設置於第一閘極上的第一介電結構、通道層、第二介電結構與第二閘極、設置於第一介電結構中的第一電荷儲存結構、及設置於第二介電結構中第二電荷儲存結構。其中，第一電荷儲存結構與第二電荷儲存結構中的至少一者包括實體上分離設置的兩個電荷儲存單元。第一介電層設置於堆疊結構兩側的第一閘極上。第一源極與汲極及第二源極與汲極設置於第一介電層上且位於通道層的兩側。

依照本發明的一實施例所述，在上述之記憶體結構中，第一電荷儲存結構與第二電荷儲存結構例如皆為實體上分離設置的兩個電荷儲存單元。

依照本發明的一實施例所述，在上述之記憶體結構中，第一電荷儲存結構例如是單一個電荷儲存單元，第二電荷儲存結構例如是實體上分離設置的兩個電荷儲存單元。

依照本發明的一實施例所述，在上述之記憶體結構中，第一電荷儲存結構例如是實體上分離設置的兩個電荷儲存單元，第二電荷儲存結構例如是單一個電荷儲存單元。

依照本發明的一實施例所述，在上述之記憶體結構中，當記憶體結構包括多個記憶胞時，這些記憶胞堆疊設置。

本發明的另一實施例提出一種記憶體結構的製造方法，包括下列步驟。首先，於基底上形成第一閘極。接著，於第一閘極上形成堆疊結構。堆疊結構包括設置於第一閘極上的第一介電結構、通道層、第二介電結構與第二閘極、設置於第一介電結構中的第一電荷儲存結構、及設置於第二介電結構中第二電荷儲存結構。其中，第一電荷儲存結構包括實體上分離設置的兩個第一電荷儲存單元，且第二電荷儲存結構包括實體上分離設置的兩個第二電荷儲存單元。然後，於堆疊結構兩側的第一閘極上形成第一介電層。接下來，於第一介電層上形成位在通道層兩側的第一源極與汲極及第二源極與汲極。

依照本發明的另一實施例所述，在上述之記憶體結構的製造方法中，第一閘極的形成方法例如是離子植入法或化學氣相沉積法。

依照本發明的另一實施例所述，在上述之記憶體結構的製造方法中，堆疊結構的形成方法可包括下列步驟。首先，於第一閘極上依序形成第二介電材料層、半導體材料層、第三介電材料層與閘極材料層。接著，圖案化第二介 電材料層、半導體材料層、第三介電材料層與閘極材料層，而於第一閘極上依序形成第二介電層、通道層、第三介電層與第二閘極。然後，移除第二介電層的兩側部分與第三介電層的兩側部分，而於通道層與第一閘極之間形成兩個第一開口，且於第二閘極與通道層之間形成兩個第二開口。接下來，於第一開口的表面與第二開口的表面上形成第四介電層。之後，於第四介電層上形成填入第一開口的第一電荷儲存單元與填入第二開口的第二電荷儲存單元。

依照本發明的另一實施例所述，在上述之記憶體結構的製造方法中，第一源極與汲極及第二源極與汲極的形成方法可包括下列步驟。首先，於第一介電層上形成導體層，且導體層覆蓋堆疊結構。接著，移除部分導體層，而形成位於通道層兩側的第一源極與汲極及第二源極與汲極，且第一源極與汲極、第二源極與汲極與通道層的厚度例如是實質上相同。

依照本發明的另一實施例所述，在上述之記憶體結構的製造方法中，更可包括於第一源極與汲極及第二源極與汲極上形成位於第二閘極兩側的第五介電層。

基於上述，在本發明的一實施例所提出之記憶體結構中，由於第一電荷儲存結構與第二電荷儲存結構中的至少一者包括實體上分離設置的兩個電荷儲存單元，因此可解決由第二位元效應所造成的讀取錯誤，且可降低由二次熱電子所造成的程式化干擾。

此外，本發明的另一實施例所提出之記憶體結構的製 造方法可與現行製程進行整合，因此能有效地降低製程複雜度。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1H所繪示為本發明之第一實施例的記憶體結構的製造流程剖面圖。

請參照圖1A，首先，於基底100上形成閘極102。閘極102例如是N型摻雜區，而基底100例如是P型基底。N型的閘極102與P型的基底100為相反的摻雜型態，因此具有阻擋電荷在其間流通的功效。在另一實施例中，基底100也可具有在N型井區(未繪示)中的P型井區(未繪示)，而使閘極102形成於基底100的P型井區上。當閘極102為N型摻雜區時，閘極102的形成方法例如是利用離子植入法於基底100中植入摻質所形成。

在另一實施例中，閘極102可為摻雜多晶矽閘極。當閘極102為摻雜多晶矽閘極時，更可形成於基底100與閘極102之間形成隔離介電層，以隔離基底100與閘極102。

接著，於閘極102上依序形成介電材料層104、半導體材料層106、介電材料層108與閘極材料層110。介電材料層104的材料例如是氧化矽。半導體材料層106的材料例如是磊晶矽、多晶矽或非晶矽。介電材料層108的材料例如是氧化矽。閘極材料層110的材料例如是摻雜多晶矽 或金屬等導體材料。介電材料層104、半導體材料層106、介電材料層108與閘極材料層110的形成方法例如是化學氣相沉積法或物理氣相沉積法。

然後，請參照圖1B，圖案化介電材料層104、半導體材料層106、介電材料層108與閘極材料層110，而於閘極102上依序形成介電層112、通道層114、介電層116與閘極118。介電材料層104、半導體材料層106、介電材料層108與閘極材料層110的圖案化方法例如是對上述膜層進行微影製程與蝕刻製程而形成。

接下來，請參照圖1C，移除介電層112的兩側部分與介電層116的兩側部分，而於通道層114與閘極102之間形成開口120，且於閘極118與通道層114之間形成開口122。部分介電層112與部分介電層116的移除方法例如是濕式蝕刻法。

之後，請參照圖1D，於閘極102、介電層112、通道層114、介電層116與閘極118的表面上形成介電材料層124。介電材料層124的材料例如是氧化矽。介電材料層124的形成方法例如是熱氧化法。

隨後，於介電材料層124上形成填滿開口120與開口122的電荷儲存材料層126。電荷儲存材料層126的材料例如是氮化矽、摻雜多晶矽或奈米晶粒。電荷儲存材料層126的形成方法例如是化學氣相沉積法。

繼之，請參照圖1E，移除位於開口120外部與位於開口122外部的電荷儲存材料層126，而於介電材料層124 上形成填入開口120的電荷儲存單元128、130與填入開口122的電荷儲存單元132、134。在此實施例中，由實體上分離設置電荷儲存單元128、130形成電荷儲存結構136，且由實體上分離設置電荷儲存單元132、134形成電荷儲存結構138。部分電荷儲存材料層126的移除方法例如是乾式蝕施法、濕式蝕刻法或上述方法的組合。

接著，於介電材料層124表面上形成介電材料層140。介電材料層140的材料例如是氧化矽。介電材料層140的形成方法例如是化學氣相沉積法。

然後，請參照圖1F，移除位於開口120外部與位於開口122外部的介電材料層140及介電材料層124，在開口120外部與開口122外部留下位於閘極102上方的介電材料層124及介電材料層140而形成介電層148，而由位於開口120的表面與開口122的表面上的介電材料層124形成介電層142。部分介電材料層140與部分介電材料層124的移除方法例如是乾式蝕刻法。此時，可能會有部份介電材料層124及部分介電材料層140殘留在閘極118上方。

其中，位於開口120表面的介電層142與介電層112形成介電結構144，可用以隔離電荷儲存結構136中的電荷儲存單元128、130，且可使電荷儲存結構136與通道層114及閘極102進行隔離。位於開口122表面的介電層142與介電層116形成介電結構146，可用以隔離電荷儲存結構138中的電荷儲存單元132、134，且可使電荷儲存結構138與通道層114及閘極118進行隔離。

此外，由介電結構144、通道層114、介電結構146與閘極118、設置於介電結構144中的電荷儲存結構136、及設置於介電結構146中電荷儲存結構138形成設置於閘極102上的堆疊結構150。雖然堆疊結構150是以上述方法所製作，然而堆疊結構150及其中的各構件的製造方法並不以此為限。

另外，位於堆疊結構150兩側的閘極102上的介電層148，用以隔離閘極102與後續形成於介電層148上的源極與汲極。介電層148的厚度只要是可用以隔離閘極102與後續形成於介電層148上的源極與汲極即可。舉例來說，介電層148的厚度例如是約等於介電結構144的厚度。

接下來，於介電層148上形成導體層152，且導體層152覆蓋堆疊結構150。導體層152的材料例如是摻雜多晶矽或金屬。導體層152的形成方法例如是化學氣相沉積法。

之後，請參照圖1G，移除部分導體層152，而形成位於通道層114兩側的源極與汲極154及源極與汲極156,且源極與汲極154、源極與汲極156與通道層114的厚度例如是實質上相同。部分導體層152的移除方法例如是乾式蝕刻法。此時，位於介電結構146、閘極118、介電材料層124及介電材料層140的側壁上的導體層152會被移除，以防止閘極118與源極與汲極154及源極與汲極156相互導通。此外，可能會有部分導體層152殘留在介電材料層140上。

再者，可於源極與汲極154及源極與汲極156上形成 介電材料層158，且介電材料層158覆蓋堆疊結構150。介電材料層158的材料例如是氧化矽。介電材料層158的形成方法例如是化學氣相沉積法。

隨後，請參照圖1H，移除部分介電材料層158，直到暴露出閘極118，以於源極與汲極154及源極與汲極156上形成位於閘極118兩側的介電層160。移除部分介電材料層158的同時，會一併移除位於閘極118上方的介電材料層124、介電材料層140與殘留在介電材料層140上的導體層152。部分介電材料層158、介電材料層140、介電材料層124與殘留在介電材料層140上的部分導體層152的移除方法例如是化學機械研磨法。

繼之，可於閘極118上形成連接導線162，且閘極118與連接導線162形成字元線164。連接導線162的形成方法例如是先利用化學汽相沉積法於閘極118上形成導體層(未繪示)，在對導體層進行圖案化而形成。導體層的材料例如是摻雜多晶矽或金屬。

基於上述可知，上述實施例所提出之記憶體結構的製造方法可與現行製程進行整合，因此能有效地降低製程複雜度。

以下，藉由圖1H來說明第一實施例所提出之記憶體結構。圖2所繪示為圖1H的上視圖，圖1H為圖2中沿I-I'剖面線的剖面圖。

請同時參照圖1H及圖2，記憶體結構包括記憶胞166。各記憶胞166包括閘極102、堆疊結構150、介電層 148、源極與汲極154及源極與汲極156。此外，記憶體結構更可包括介電層160、連接導線162及通道接出線170。連接導線162用以連接堆疊結構150中的閘極118，而形成字元線164。字元線164之間利用隔離結構168進行隔離。其中，一條字元線164對應一條由閘極102所形成的字元線，而由閘極102所形成的字元線之間利用隔離結構(未繪示)進行隔離。字元線164可不需對準由閘極102所形成的字元線。通道接出線170連接至通道層114，可將通道層114中所累積的電洞導出，以防止產生浮置基體效應(floating-body effect)，進而避免因通道層的電位提高而不易程式化的問題。通道接出線170的材料例如是金屬等導體材料。此外，記憶體結構中之其他構件的配置方式、材料、製造方法及功效已於上述實施例中進行詳盡地說明，故於此不再贅述。

基於上述實施例可知，由於電荷儲存結構136中的電荷儲存單元128、130實體上分離設置，且電荷儲存結構138中的電荷儲存單元132、134實體上分離設置，所以當閘極長度進行微縮時，可防止在記憶胞166中的左右兩個電荷儲存單元128、130(或132、134)之間產生第二位元效應，因此可避免產生讀取錯誤。此外，由於電荷儲存結構136中的電荷儲存單元128、130實體上分離設置，且電荷儲存結構138中的電荷儲存單元132、134實體上分離設置，所以當源極與汲極154、156微縮時，可減少二次熱電子注入到相鄰的記憶胞166中的數量，進而降低程式化干 擾的問題，而提升記憶體元件之可靠度。

以下，藉由圖1H來說明第一實施例所提出之記憶體結構的操作方法。

在對記憶胞166中的電荷儲存單元134進行程式化操作時，會在閘極118施加第一電壓、在閘極102施加第二電壓、在源極與汲極154施加第三電壓、且在源極與汲極156施加第四電壓，其中第一電壓大於第二電壓，且第四電壓大於第三電壓。第一電壓例如是11V、第二電壓例如是0V、第三電壓例如是0V、且第四電壓例如是4V，但本發明程式化操作的操作電壓並不以此為限。

在對記憶胞166中的電荷儲存單元134進行讀取操作時，會在閘極118施加第五電壓、在閘極102施加第六電壓、在源極與汲極154施加第七電壓、且在源極與汲極156施加第八電壓，其中第五電壓大於第六電壓，且第七電壓大於第八電壓。第五電壓例如是3V、第六電壓例如是0V、第七電壓例如是1.6V、且第八電壓例如是0V，但本發明讀取操作的操作電壓並不以此為限。

在對記憶胞166中的電荷儲存單元134進行抹除操作時，會在閘極118施加第九電壓、在閘極102施加第十電壓、在源極與汲極154施加第十一電壓、且在源極與汲極156施加第十二電壓，其中第十電壓大於第九電壓、第十二電壓大於第十一電壓、且第九電壓與第十二電壓的電性相反。第九電壓例如是-6V、第十電壓例如是0V、第十一電壓例如是0V、且第十二電壓例如是4V，但本發明抹除 操作的操作電壓並不以此為限。

此外，於此技術領域具有通常知識者參照上述實施例所揭露的操作方法可得知對記憶胞166中的電荷儲存單元128、130、134的操作方式，故於此不再贅述。

圖3及圖4所繪示分別為本發明之第二實施例及第三實施例的記憶體結構的剖面圖。

在第一實施例中，記憶體結構是以記憶胞166中的電荷儲存結構136、138分別為實體上分離設置的兩個電荷儲存單元128、130及132、134為例進行說明。然而，本發明的範圍並不以此為限，只要電荷儲存結構136、138中的至少一者為實體上分離設置的兩個電荷儲存單元即屬於本發明所保護的範圍。

舉例來說，請同時參照圖1H及圖3，第一實施例與第二實施例中的記憶體結構的差異在於：在第二實施例的記憶體結構中，電荷儲存結構136'為單一個電荷儲存單元，且介電結構144'包括介電層172與介電層174，其中介電層172設置於閘極102與電荷儲存結構136'之間，且介電層174設置於電荷儲存結構136'與通道層114之間。電荷儲存結構136'的材料例如是氮化矽、摻雜多晶矽或奈米晶粒。介電層172與介電層174的材料例如分別是氧化矽。第二實施例中的其他構件與第一實施例相似，故於此不再贅述。

此外，請同時參照圖1H及圖4，第一實施例與第三實施例中的記憶體結構的差異在於：在第三實施例的記憶 體結構中，電荷儲存結構138'為單一個電荷儲存單元，且介電結構146'包括介電層176與介電層178，其中介電層176設置於通道層114與電荷儲存結構138'之間，且介電層178設置於電荷儲存結構138'與閘極118之間。電荷儲存結構138'的材料例如是氮化矽、摻雜多晶矽或奈米晶粒。介電層176與介電層178的材料例如分別是氧化矽。第三實施例中的其他構件與第一實施例相似，故於此不再贅述。

圖5所繪示為本發明之第四實施例的記憶體結構的剖面圖。

第一實施例與第四實施例中的記憶體結構的差異在於：第四實施例中的記憶體結構具有堆疊設置的多個記憶胞166，垂直相鄰的兩個記憶胞166共用一條字元線。第四實施例中的其他構件與第一實施例相似，故於此不再贅述。

在第四實施例中，由於記憶體結構具有堆疊設置的多個記憶胞166，因此可以進一步地提升記憶體元件的積集度。

綜上所述，上述實施例至少具有下列優點：

1.上述實施例所提出之記憶體結構可解決由第二位元效應所造成的讀取錯誤，且可降低由二次熱電子所造成的程式化干擾。

2.上述實施例所提出之記憶體結構的製造方法可與現行製程進行整合，因此能有效地降低製程複雜度。

3.上述實施例所提出之記憶體結構可以進一步地提升記憶體元件的積集度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧基底

102、118‧‧‧閘極

104‧‧‧介電材料層

106‧‧‧半導體材料層

108、124、140、158‧‧‧介電材料層

110‧‧‧閘極材料層

112、116、142、148、160‧‧‧介電層

114‧‧‧通道層

120、122‧‧‧開口

126‧‧‧電荷儲存材料層

128、130、132、134‧‧‧電荷儲存單元

136、136'、138、138'‧‧‧電荷儲存結構

144、144'、146、146'‧‧‧介電結構

150‧‧‧堆疊結構

152‧‧‧導體層

154、156‧‧‧源極與汲極

162‧‧‧連接導線

164‧‧‧字元線

166‧‧‧記憶胞

168‧‧‧隔離結構

170‧‧‧通道接出線

172、174、176、178‧‧‧介電層

圖1A至圖1H所繪示為本發明之第一實施例的記憶體結構的製造流程剖面圖。

圖2所繪示為圖1H的上視圖

圖3及圖4所繪示分別為本發明之第二實施例及第三實施例的記憶體結構的剖面圖。

圖5所繪示為本發明之第四實施例的記憶體結構的剖面圖。

100‧‧‧基底

102、118‧‧‧閘極

148、160‧‧‧介電層

114‧‧‧通道層

128、130、132、134‧‧‧電荷儲存單元

136、138‧‧‧電荷儲存結構

144、146‧‧‧介電結構

150‧‧‧堆疊結構

154、156‧‧‧源極與汲極

162‧‧‧連接導線

164‧‧‧字元線

166‧‧‧記憶胞

Claims (10)

1. 一種記憶體結構，包括一記憶胞，該記憶胞包括：一第一閘極，設置於一基底上；一堆疊結構，包括：設置於該第一閘極上的一第一介電結構、一通道層、一第二介電結構與一第二閘極；一第一電荷儲存結構，設置於該第一介電結構中；以及一第二電荷儲存結構，設置於該第二介電結構中，其中該第一電荷儲存結構與該第二電荷儲存結構中的至少一者包括實體上分離設置的兩個電荷儲存單元；一第一介電層，設置於該堆疊結構兩側的該第一閘極上；以及一第一源極與汲極及一第二源極與汲極，設置於該第一介電層上且位於該通道層的兩側。
2. 如申請專利範圍第1項所述之記憶體結構，其中該第一電荷儲存結構與該第二電荷儲存結構皆為實體上分離設置的兩個電荷儲存單元。
3. 如申請專利範圍第1項所述之記憶體結構，其中該第一電荷儲存結構為單一個電荷儲存單元，該第二電荷儲存結構為實體上分離設置的兩個電荷儲存單元。
4. 如申請專利範圍第1項所述之記憶體結構，其中該第一電荷儲存結構為實體上分離設置的兩個電荷儲存單元，該第二電荷儲存結構為單一個電荷儲存單元。
5. 如申請專利範圍第1項所述之記憶體結構，其中當該記憶體結構包括多個記憶胞時，該些記憶胞堆疊設置。
6. 一種記憶體結構的製造方法，包括：於一基底上形成一第一閘極；於該第一閘極上形成一堆疊結構，且該堆疊結構包括：設置於該第一閘極上的一第一介電結構、一通道層、一第二介電結構與一第二閘極；一第一電荷儲存結構，設置於該第一介電結構中，且包括實體上分離設置的兩個第一電荷儲存單元；以及一第二電荷儲存結構，設置於該第二介電結構中，且包括實體上分離設置的兩個第二電荷儲存單元；於該堆疊結構兩側的該第一閘極上形成一第一介電層；以及於該第一介電層上形成位在該通道層兩側的一第一源極與汲極及一第二源極與汲極。
7. 如申請專利範圍第6項所述之記憶體結構的製造方法，其中該第一閘極的形成方法包括離子植入法或化學氣相沉積法。
8. 如申請專利範圍第6項所述之記憶體結構的製造方法，其中該堆疊結構的形成方法包括：於該第一閘極上依序形成一第二介電材料層、一半導 體材料層、一第三介電材料層與一閘極材料層；圖案化該第二介電材料層、該半導體材料層、該第三介電材料層與該閘極材料層，而於該第一閘極上依序形成一第二介電層、該通道層、一第三介電層與該第二閘極；移除該第二介電層的兩側部分與該第三介電層的兩側部分，而於該通道層與該第一閘極之間形成兩個第一開口，且於該第二閘極與該通道層之間形成兩個第二開口；於該些第一開口的表面與該些第二開口的表面上形成一第四介電層；以及於該第四介電層上形成填入該些第一開口的該些第一電荷儲存單元與填入該些第二開口的該些第二電荷儲存單元。
9. 如申請專利範圍第6項所述之記憶體結構的製造方法，其中該第一源極與汲極及該第二源極與汲極的形成方法包括：於該第一介電層上形成一導體層，且該導體層覆蓋該堆疊結構；以及移除部分該導體層，而形成位於該通道層兩側的該第一源極與汲極及該第二源極與汲極，且該第一源極與汲極、該第二源極與汲極與該通道層的厚度實質上相同。
10. 如申請專利範圍第6項所述之記憶體結構的製造方法，更包括於該第一源極與汲極及該第二源極與汲極上形成位於該第二閘極兩側的一第五介電層。