KR20090003746A - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 플로팅 게이트 공핍(depletion)을 방지하기 위한 비휘발성 메모리 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판의 활성영역상에 형성되며 금속막과 폴리실리콘막의 순으로 적층된 적층막 구조의 플로팅 게이트와, 플로팅 게이트 상부에 형성된 컨트롤 게이트와, 기판과 플로팅 게이트 사이의 터널링 절연막과, 플로팅 게이트와 컨트롤 게이트 사이의 유전체막을 포함하는 비휘발성 메모리 소자를 제공한다.
비휘발성 메모리 소자, 플로팅 게이트, 폴리실리콘막, 공핍
Description
본 발명은 반도체 기술에 관한 것으로, 특히, 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(dat)를 재작성하는 리프래시(refresh) 기능이 필요 없는 비휘발성 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발하게 진행되고 있다. 여기서, 프로그램이라 함은 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거라 함은 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
비휘발성 메모리 소자의 구조는 일반적으로 모스(MOS) 트랜지스터의 구조에 전하를 축적할 수 있는 플로팅 게이트(floating)를 포함하고 있다. 즉, 비휘발성 메모리 소자는 기판상에 플로팅 게이트와 컨트롤 게이트가 적층된 구조의 게이트를 갖는다. 그리고, 기판과 플로팅 게이트 사이 및 플로팅 게이트와 컨트롤 게이트 사이에는 각각 터널링 절연막 및 유전체막이 형성되어, 상, 하 구조물들간을 분리시킨다.
종래에는 플로팅 게이트를 폴리실리콘막의 단일 성분으로 형성하고 있으며, 폴리실리콘막 증착시 캐리어(carrier)로 작용하는 불순물, 예를 들어 인(Ph)을 함께 넣어 주어 도프트 폴리실리콘막 형태로 증착하여 형성하거나, 언도프트 폴리실리콘막 형태로 증착한 다음 인을 주입하여 형성하고 있다.
그러나, 종래의 비휘발성 메모리 소자는 폴리실리콘 플로팅 게이트에 공핍(depletion)이 발생되고, 이로 인해 프로그램 문턱전압 변이(program threshold voltage variation)가 증가되어 분포 폐일(distribution fail)이 유발되는 문제점이 있다.
구체적으로, 프로그램 동작시에 컨트롤 게이트에 양(+)의 바이어스 전압이 인가되는데, 이 바이어스 전압에 의해 폴리실리콘 플로팅 게이트에 포함된 캐리어(전자)가 컨트롤 게이트쪽으로 이동되어 반대쪽인 터널링 절연막 부근의 플로팅 게이트에 전자 공핍(electron depletion)이 발생된다.
이 전자 공핍에 의해 프로그램시 터널링 절연막에 걸리는 전계(E-field)가 변하고 FN 터널링 전류가 변하게 되어, 프로그램 문턱전압 변이(program threshold voltage variation)가 커지게 된다.
집적화로 소자 사이즈가 감소되면, 플로팅 게이트 공핍에 의한 프로그램 문 턱전압 변이는 더욱 커지게 되고, 이에 따라 문턱전압의 분포가 넓어지게 되어 분포 폐일(distribution fail)이 유발된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 플로팅 게이트 공핍을 방지할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판의 활성영역상에 형성되며 금속막과 폴리실리콘막의 순으로 적층된 적층막 구조의 플로팅 게이트와, 상기 플로팅 게이트 상부에 형성된 컨트롤 게이트와, 상기 기판과 상기 플로팅 게이트 사이의 터널링 절연막와, 상기 플로팅 게이트와 상기 컨트롤 게이트 사이의 유전체막을 포함하는 비휘발성 메모리 소자를 제공한다.
상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판상에 터널링 절연막을 형성하고 상기 터널링 절연막상에 금속막과 폴리실리콘막을 순차적으로 적층하여 플로팅 게이트용 도전막을 형성하는 단계와, 상기 플로팅 게이트용 도전막상에 유전체막과 컨트롤 게이트용 도전막을 순차적으로 형성하는 단계와, 상기 컨트롤 게이트용 도전막과 상기 유전체막과 상기 플로팅 게이트용 도전막을 패터닝하여 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
본 발명에 의하면 플로팅 게이트를 금속막과 폴리실리콘막의 이중막 구조로 형성하여, 플로팅 게이트 공핍을 방지할 수 있다.
따라서, 플로팅 게이트 공핍으로 인해 유발되는 프로그램 문턱전압 변이를 방지할 수 있으므로 프로그램 문턱전압 분포를 감소시킬 수 있고 분포 폐일을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1은 본 발명에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 비휘발성 메모리 소자는 기판(10) 의 일영역상에 형성되며 제 1 금속막(12A)과 제 1 폴리실리콘막(12B)의 순으로 적층된 이중막 구조의 플로팅 게이트(FG)를 포함한다.
제 1 금속막(12A)은 텅스텐막(W)으로 구성함이 바람직하며, 제 1 폴리실리콘막(12B)은 불순물, 예를 들어 인(Ph)이 도핑된 도프트(doped) 폴리실리콘막으로 구성함이 바람직하다.
그리고, 플로팅 게이트(FG) 상부에는 컨트롤 게이트(CG)가 형성되고, 플로팅 게이트(FG)와 기판(10) 및 플로팅 게이트(FG)와 컨트롤 게이트(CG) 사이에는 터널링 절연막(11) 및 유전체막(13)이 형성되어, 상, 하 구조물들을 분리시키고 있다.
여기서, 컨트롤 게이트(CG)는 제 2 폴리실리콘막(14A)과 제 2 금속막(14B)의 적층막 형태로 구성함이 바람직하다. 이 외에도, 폴리실리콘막, 실리사이드막, 금속막 중 어느 하나로 된 단일막 또는 둘 이상을 이용한 적층막으로 형성할 수도 있다.
그리고, 터널링 절연막(11)은 산화질화막과 실리콘산화막 중 하나 이상을 포함하는 것이 바람직하다. 유전체막(13)은 제 1 산화막과 질화막 및 제 2 산화막이 순차적으로 적층된 ONO(Oxide Nitride Oxide) 구조인 것이 바람직하나, 산화막만을 이용하거나 높은 유전율을 갖는 물질을 이용하여 구성할 수도 있다.
전술한 구조를 갖는 본 발명에 따른 비휘발성 메모리 소자의 제조방법은 다음과 같다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정 단면도들이다.
먼저, 도 2a에 도시된 바와 같이, 기판(10)상에 터널링 절연막(11)을 형성하고, 터널링 절연막(11)상에 제 1 금속막(12A)과 제 1 폴리실리콘막(12B)을 순차적으로 적층하여 플로팅 게이트용 도전막(12A, 12B)을 형성한다.
터널링 절연막(11)은 산화질화막과 실리콘산화막 중 하나 이상을 포함하여 형성함이 바람직하다. 제 1 금속막(12A)은 플로팅 게이트(FG)의 공핍을 방지하기 위한 것으로, 텅스텐막(W)으로 형성함이 바람직하다.
제 1 폴리실리콘막(12B)은 언도프트 폴리실리콘막 형태로 증착한 다음 불순물, 예를 들어 인(Ph)을 주입하여 형성하거나, 불순물이 첨가된 도프트 폴리실리콘막 형태로 증착하여 형성할 수 있다.
이어서, 도 2b에 도시된 바와 같이, 제 1 플로팅 게이트용 도전막(12B)상에 유전체막(13)을 형성한다.
유전체막(13)은 제 1 산화막과 질화막 및 제 2 산화막이 순차적으로 적층된 ONO(Oxide Nitride Oxide) 구조로 형성하는 것이 바람직하나, 산화막만을 이용하거나 높은 유전율을 갖는 물질을 이용하여 형성할 수도 있다.
그런 다음, 유전체막(13)상에 컨트롤 게이트용 도전막(14A, 14B)을 형성한다.
컨트롤 게이트용 도전막(14A, 14B)은 제 2 폴리실리콘막(14A)과 제 2 금속막(14B)을 순차적으로 적층하여 형성함이 바람직하다. 이 외에도, 폴리실리콘막 또는 금속막 및 실리사이드막의 단일막 또는 둘 이상을 적층한 적층막으로 형성할 수도 있다.
여기서, 제 2 금속막(14B)으로는 텅스텐막(W)을 사용함이 바람직하고, 실리사이드막으로는 텅스텐 실리사이드막(WSix)을 사용함이 바람직하다.
이어서, 도 2c에 도시된 바와 같이, 사진 식각 공정으로 컨트롤 게이트용 도전막(14B)부터 플로팅 게이트용 도전막(12A)까지의 적층 구조물을 패터닝하여, 터널링 절연막(11)상에 적층된 플로팅 게이트(FG), 유전체막(13) 및 컨트롤 게이트(CG)로 이루어진 게이트를 형성한다.
도시하지는 않았지만, 게이트 형성을 위한 식각 공정시 식각 마진을 향상시키기 위해서는 컨트롤 게이트용 도전막(14B)상에 하드마스크막을 더 형성함이 바람직하다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 나타낸 공정 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기판
11 : 터널링 절연막
12A : 제 1 금속막
12B : 제 1 폴리실리콘막
13 : 유전체막
14A : 제 2 폴리실리콘막
14B : 제 2 금속막
FG : 플로팅 게이트
CG : 컨트롤 게이트
Claims (7)
- 기판의 활성영역상에 형성되며 금속막과 폴리실리콘막의 순으로 적층된 적층막 구조의 플로팅 게이트;상기 플로팅 게이트 상부에 형성된 컨트롤 게이트;상기 기판과 상기 플로팅 게이트 사이의 터널링 절연막;상기 플로팅 게이트와 상기 컨트롤 게이트 사이의 유전체막을 포함하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 금속막을 텅스텐막으로 구성하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 폴리실리콘막을 도프트 폴리실리콘으로 구성하는 비휘발성 메모리 소자.
- 기판상에 터널링 절연막을 형성하고 상기 터널링 절연막상에 금속막과 폴리 실리콘막을 순차적으로 적층하여 플로팅 게이트용 도전막을 형성하는 단계;상기 플로팅 게이트용 도전막상에 유전체막과 컨트롤 게이트용 도전막을 순차적으로 형성하는 단계;상기 컨트롤 게이트용 도전막과 상기 유전체막과 상기 플로팅 게이트용 도전막을 패터닝하여 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 4항에 있어서,상기 금속막을 텅스텐막으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 4항에 있어서,상기 폴리실리콘막을 도프트 폴리실리콘 형태로 증착하여 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 4항에 있어서,상기 폴리실리콘막을 언도프트 폴리실리콘 형태로 증착한 다음 불순물을 주입하여 형성하는 비휘발성 메모리 소자의 제조방법.
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Cited By (1)
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|---|---|---|---|---|
| CN106486485A (zh) * | 2015-08-31 | 2017-03-08 | 旺宏电子股份有限公司 | 存储器元件及其制造方法 |
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2007
- 2007-07-03 KR KR1020070066666A patent/KR20090003746A/ko not_active Application Discontinuation
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| CN106486485A (zh) * | 2015-08-31 | 2017-03-08 | 旺宏电子股份有限公司 | 存储器元件及其制造方法 |
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