KR100885777B1 - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 액티브 영역 상에 터널 절연막, 제1 도전막 및 유전체막이 형성된 반도체 기판이 제공되는 단계와, 선택 라인이 형성될 영역의 상기 유전체막 일부를 제거하여 제1 콘택홀을 형성하고, 상기 선택 라인 및 상기 선택 라인과 인접한 워드 라인이 형성될 영역 사이의 상기 유전체막 일부를 제거하여 제2 콘택홀을 형성하는 단계와, 상기 제1 콘택홀 및 상기 제2 콘택홀을 포함하는 상기 유전체막 상에 제2 도전막을 형성하는 단계와, 상기 제2 도전막에 대해 제1 식각 공정을 실시하여 패터닝하는 단계와, 상기 유전체막의 노출된 부분을 제2 식각 공정으로 제거하는 단계 및 상기 제1 도전막의 노출된 부분을 제3 식각 공정으로 제거하면서 상기 제2 콘택홀에 대응하는 영역의 상기 반도체 기판에 트렌치를 형성하는 단계를 포함하기 때문에, 선택 라인 및 선택 라인과 인접한 워드 라인 사이의 전자 이동 경로를 증가시켜 선택 라인과 인접한 워드 라인이 원하지 않는 프로그램 동작이 발생되는 디스터번스가 발생되는 문제점을 해결할 수 있다.
트렌치, 게이트, 워드 라인 , 선택 라인, 낸드 플래시

Description

비휘발성 메모리 소자의 제조 방법{Method of fabricating non-volatile memory device}
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 낸드 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다.
플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로써, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과, 프로그램 및 소거가 전기적으로 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write) 하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.
이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리와 낸드(NAND)형 플래시 메모리 소자로 구별될 수 있다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.
낸드형 플래시 메모리 소자는 소스 선택 라인과 드레인 선택 라인 사이에 다수의 워드 라인이 형성된다. 소스 선택 라인 또는 드레인 선택 라인은 다수의 스트링에 각각 포함된 선택 트랜지스터들의 게이트가 서로 연결되어 형성되며, 워드 라인은 메모리 셀 트랜지스터들의 게이트가 서로 연결되어 형성된다. 선택 라인과 워드 라인에는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 포함되며, 선택 라인에서는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다.
이러한 NAND 플래시 메모리를 프로그램시키기 위해서는 F-N 터널링(tunneling) 효과를 이용하여 터널 절연막을 통해 전자가 통과함으로써, 반도체 기판에서 플로팅 게이트로 전자가 저장되기도 하고 플로팅 게이트에 저장된 전자가 반도체 기판으로 빠져나가기도 한다. 이를 위하여, 프로그램을 하고자 하는 메모리 셀에는 고전압을 인가하고 반도체 기판은 접지시켜서 바이어스(bias) 차이를 만든다. 그로 인해 반도체 기판의 채널(channel) 영역의 전자가 터널 절연막을 통과하여 해당 메모리 셀의 플로팅 게이트로 터널링되고, 해당 메모리 셀의 플로팅 게이트에는 전자가 트랩(trap)되어 프로그램된다.
그런데, 프로그램되는 메모리 셀과 워드 라인을 공유하는 다른 메모리 셀에도 동일하게 고전압이 인가되기 때문에, 워드 라인을 공유하는 다른 메모리 셀이 원하지 않게 프로그램이 실시될 수 있다. 이러한 문제를 해결하기 위하여, 워드 라인을 공유하는 다른 메모리 셀의 채널 영역을 부스팅(boosting) 시켜서 일정한 전압 이상으로 유지시킨다. 이에 따라 워드 라인을 공유하는 다른 메모리 셀과 채널 영역간의 전압차를 감소시켜 프로그램 동작을 방지할 수 있다.
하지만, 선택 라인과 인접한 워드 라인의 채널 영역을 부스팅하게 되면, 선택 라인에 0V를 인가될 경우 선택 라인과 정션(junction)이 중첩된 구간에서 GIDL (Gate Induced Drain Leakage) 전류가 발생되어 전자가 생성된다. 이때 생성된 전자가 채널 영역으로 빠르게 이동하다가 선택 라인과 인접한 워드 라인에 인가된 프로그램 전압에 의해 핫 캐리어(hot carrier)로 작용하여 플로팅 게이트로 이동할 수 있다. 이 때문에 선택 라인과 인접한 워드 라인에서는 원하지 않게 프로그램 프로그램되는 현상이 여전히 발생할 수 있다.
본 발명은 선택 라인과 선택 라인에 인접한 워드 라인 사이의 반도체 기판에 트렌치를 형성하여 선택 라인과 워드 라인 사이의 거리를 증가시킴으로서, 선택 라인 주변의 반도체 기판에서 생성된 핫 캐리어가 인접한 워드 라인을 공유하는 프로그램 금지 셀의 플로팅 게이트로 주입되는 것을 방해하여 프로그램 금지 셀의 문턱 전압이 상승하는 것을 방지할 수 있다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 액티브 영역 상에 터널 절연막, 제1 도전막 및 유전체막이 형성된 반도체 기판이 제공되는 단계와, 선택 라인이 형성될 영역의 상기 유전체막 일부를 제거하여 제1 콘택홀을 형성하고, 상기 선택 라인 및 상기 선택 라인과 인접한 워드 라인이 형성될 영역 사이의 상기 유전체막 일부를 제거하여 제2 콘택홀을 형성하는 단계와, 상기 제1 콘택홀 및 상기 제2 콘택홀을 포함하는 상기 유전체막 상에 제2 도전막을 형성하는 단계와, 상기 제2 도전막에 대해 제1 식각 공정을 실시하여 패터닝하는 단계와, 상기 유전체막의 노출된 부분을 제2 식각 공정으로 제거하는 단계 및 상기 제1 도전막의 노출된 부분을 제3 식각 공정으로 제거하면서 상기 제2 콘택홀에 대응하는 영역의 상기 반도체 기판에 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 식각 공정은 상기 제2 도전막에 비해 상기 유전체막이 식각이 덜 되도록 실시할 수 있다. 상기 제1 식각 공정은 상기 제2 도전막에 대한 상기 유전 체막의 식각 선택비가 5:1∼20:1가 되도록 실시할 수 있다. 상기 제1 식각 공정 중에 상기 제2 콘택홀 하부에 노출되는 상기 제1 도전막이 함께 제거될 수 있다 상기 제1 식각 공정 후에 상기 제2 콘택홀 하부의 상기 제1 도전막의 잔류 두께는 상기 제1 도전막 전체 두께의 0∼70％일 수 있다. 상기 제1 식각 공정으로 제거된 제1 도전막 하부에 형성된 상기 터널 절연막은 상기 제2 식각 공정으로 노출될 수 있다. 상기 제2 식각 공정은 상기 제1 도전막에 대한 상기 유전체막의 식각 선택비가 1:1 ∼ 1.5:1 가 되도록 실시할 수 있다. 상기 트렌치의 깊이는 100∼300Å으로 형성될 수 있다. 상기 제3 식각 공정 후 형성되는 선택 라인 및 워드 라인 사이의 상기 반도체 기판에 이온 주입 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 제3 식각 공정 후 형성되는 선택 라인 및 워드 라인 사이 상에 스페이서 물질층을 형성하는 단계 및 상기 스페이서 물질층을 식각하여 상기 선택 라인 측벽에 스페이서를 형성하는 단계를 더욱 포함할 수 있다. 상기 스페이서 물질층을 식각하는 공정에서 상기 트렌치의 깊이가 50∼200Å 더욱 깊어질 수 있다.
본 발명의 비휘발성 메모리 소자의 제조 방법에 따르면, 선택 라인 및 선택 라인과 인접한 워드 라인 사이의 반도체 기판에 트렌치를 용이하게 형성할 수 있다. 따라서, 선택 라인 및 선택 라인과 인접한 워드 라인 사이의 전자 이동 경로를 증가시켜 선택 라인과 인접한 워드 라인이 원하지 않는 프로그램 동작이 발생되는 디스터번스가 발생되는 문제점을 해결할 수 있다. 이로써, 더욱 신뢰성 있는 고성능의 비휘발성 메모리 소자의 제조가 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1i는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지 스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정 시 반도체 기판(102)의 계면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 비휘발성 메모리 소자 중 낸드 플래시 소자를 제조하기 위하여, 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 전자가 통과할 수 있다. 이에 따라 터널 절연막(104) 하단에 형성된 채널 영역에서 터널 절연막(104) 상부에 형성되는 플로팅 게이트로 전자가 통과할 수 있다. 터널 절연막(104)은 산화막으로 형성할 수 있다.
터널 절연막(104) 상에 플로팅 게이트용 제1 도전막(106)을 형성한다. 제1 도전막(106)은 프로그램 동작시 반도체 기판(102)으로부터 터널 절연막(104)을 통해 전자가 축적되어 프로그램되거나, 소거 동작시 제1 도전막(106)에 저장된 전하가 터널 절연막(104)을 통해 반도체 기판(102)으로 방출될 수 있다. 제1 도전막(106)은 폴리 실리콘으로 형성하는 것이 바람직하다.
이어서, 도면에는 도시하지 않았지만, 반도체 기판(102)의 소자 분리 영역 상에 형성된 제1 도전막(106), 터널 절연막(104)을 제거하고 반도체 기판(102)의 일부를 제거하여 트렌치를 형성한다. 그리고 트렌치에 절연 물질, 예를 들면 산화막을 형성하여 소자 분리막(도시하지 않음)을 형성한다.
이후에, 제1 도전막(106) 상에 유전체막(108)을 형성하다. 유전체막(108)은 산화막/질화막/산화막의 적층 구조로 형성된 ONO(Oxide/Nitride/Oxide)막으로 형성할 수 있다. 유전체막(108) 상에는 제2 도전막(110a)을 형성한다. 제2 도전막(110a)은 유전체막(108)을 식각할 때 유전체막(108)을 보호할 수 있으며, 후속하는 공정에서 유전체막(108) 상에 형성되는 콘트롤 게이트의 일부로도 사용될 수 있다. 제2 도전막(110a)은 폴리 실리콘으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 제2 도전막(110a) 상에 마스크 패턴(112)을 형성한다. 마스크 패턴(112)은, 드레인 선택 라인 또는 소스 선택 라인과 같은 선택 라인에 형성되는 선택 트랜지스터의 유전체막(108)에 제1 콘택홀(A)을 형성하고, 후속하는 공정에서 형성되는 선택 라인 및 선택 라인과 인접한 워드 라인 사이의 유전체막(108)에 제2 콘택홀(B)을 형성하기 위한 패턴을 갖는다. 이 중에서 제2 콘택홀(B)의 폭은 선택 라인과 워드 라인 사이의 간격과 같거나 간격보다 좁게 형성할 수 있다. 그리고, 마스크 패턴(112)을 이용한 식각 공정을 실시하여 제2 도전막(110a) 및 유전체막(108)을 식각하여 제1 콘택홀(A)과 제2 콘택홀(B)을 형성한다. 상기 식각 공정은 이방성 식각이 가능한 건식 식각으로 실시하는 것이 바람직하며, 상기 식각 공정 중에 제1 도전막(106)의 일부도 함께 식각될 수 있다.
도 1c를 참조하면, 마스크 패턴(112; 도 1b)을 제거한다.
도 1d를 참조하면, 제2 도전막(110a) 상에 콘트롤 게이트용 제3 도전막(110b)을 형성한다. 이때, 선택 라인이 형성되는 영역과 선택 라인 및 워드 라인이 형성되는 영역 사이에서 제3 도전막(110b)은 제1 콘택홀(A)과 제2 콘택홀(B)을 통해 제1 도전막(106)과 접하여 형성된다. 제3 도전막(110b)은 제2 도전막(110a)과 합체되어 콘트롤 게이트용 도전막(110)을 형성할 수 있다. 제3 도전막(110b)은 폴리 실리콘으로 형성하는 것이 바람직하다.
콘트롤 게이트용 도전막(110) 상에는 게이트 전극막(114)이 형성된다. 게이트 전극막(114)은 게이트의 전기 저항을 줄이기 위하여 저항이 낮은 금속 물질, 예를 들면 텅스텐 실리사이드로 형성할 수 있다. 게이트 전극막(114) 상에는 하드 마스크(116)가 형성된다. 하드 마스크(116)는 절연막, 예를 들면 질화막을 형성할 수 있다. 하드 마스크(116) 상에는 선택 라인 및 워드 라인을 패터닝하기 게이트 식각 공정에서 사용하기 위한 게이트 마스크 패턴(118)이 형성된다.
도 1e를 참조하면, 게이트 마스트 패턴(118)을 이용한 제1 식각 공정을 실시하여 하드 마스크(116), 게이트 전극막(114) 및 콘트롤 게이트용 도전막(110)를 패터닝한다. 제1 식각 공정은 이방성 식각인 건식 식각으로 실시하는 것이 바람직하다. 또한, 제1 식각 공정은 패터닝되는 막들에 비해 유전체막(108)이 식각이 덜 되는 조건, 예를 들면 콘트롤 게이트용 도전막(110)에 대한 유전체막(108)의 식각 선택비가 5:1∼20:1가 되도록 실시하는 것이 바람직하다. 이에 따라, 제1 식각 공정 중에 유전체막(108)이 노출되는 부분은 하부로 더 이상 식각 공정이 진행되지 않는다. 하지만, 전술한 공정으로 유전체막(108)에 제2 콘택홀(B)이 형성되어 유전체막(108)이 존재하지 않는 부분은 제1 식각 공정 중에 노출된 제1 도전막(106)의 전부 또는 일부가 식각될 수 있다. 제1 식각 공정 후에 제2 콘택홀(B) 하부에 잔류하는 제1 도전막(106)의 두께는 전체 제1 도전막(106) 두께의 0∼70％가 될 수 있다.
도 1f를 참조하면, 제1 식각 공정으로 콘트롤 게이트용 도전막(110)까지 패터닝한 후 콘트롤 게이트용 도전막(110) 사이에 노출된 유전체막(108)을 제2 식각 공정으로 제거하여 패터닝한다. 제2 식각 공정은 이방성 식각인 건식 식각으로 실시하는 것이 바람직하다. 또한, 제2 식각 공정은 유전체막(108)과 제1 도전막(106)이 유사한 정도로 제거될 수 있는 조건, 예를 들면 제1 도전막(106)에 대한 유전체막(108)의 식각 선택비가 1:1 ∼ 1.5:1 가 되도록 실시하는 것이 바람직하다. 이로 인하여, 제2 식각 공정에서 유전체막(108)을 제거하면서 노출되는 제1 도전막(106)의 일부가 함께 제거될 수 있다. 특히, 전술한 공정에서 유전체막(108)에 형성된 제2 콘택홀(B; 도 1e 참조)이 형성되었던 영역의 제1 도전막(106)은 제2 식각 공정에서 모두 제거되어 터널 절연막(104)이 노출될 수 있다.
도 1g를 참조하면, 제2 식각 공정으로 유전체막(108)을 패터닝한 후 유전체막(108) 사이에 노출된 제1 도전막(106)을 제3 식각 공정으로 제거한다. 제3 식각 공정은 이방성 식각인 건식 식각으로 실시하는 것이 바람직하다. 이때, 선택 라인과 워드 라인 사이의 영역 중 제2 콘택홀(B; 도 1e 참조)이 형성되었던 영역과 그 외의 영역에서 제1 도전막(106)의 두께 차이가 발생되기 때문에, 제1 도전막(106)을 식각하는 과정에서 제2 콘택홀(B; 도 1e 참조)이 형성되었던 영역에서 터널 산화막(104)이 먼저 노출된다. 따라서, 먼저 노출된 터널 산화막(104)이 함께 제거될 수 있으며, 터널 산화막(104)은 일부가 잔류하거나 도 1g에서와 같이 제거되어 트렌치(102a)가 형성될 수 있다.
한편, 트렌치(102a)의 깊이를 깊게 형성시키기 위하여 제1 도전막(106)에 대 한 식각 공정을 과도하게 진행하면 주변 회로 영역의 저전압 게이트(도시하지 않음)의 액티브 영역이 손상될 수 있다. 따라서, 주변 회로 영역의 저전압 게이트(도시하지 않음) 주변의 터널 산화막이 제거되지 않도록 제1 도전막(106)에 대한 식각 공정을 실시하는 것이 바람직하다.
이로써, 반도체 기판(102) 상에는 드레인 선택 라인(DSL) 또는 소스 선택 라인(SSL)을 포함하는 선택 라인(DSL or SSL)과, 선택 라인 사이에 형성되는 다수의 워드 라인(WL0, WL1,...)이 형성된다. 다수의 워드 라인(WL0, WL1,...)은 통상적으로 16개 또는 32개 등으로 형성되지만 도면에는 편의상 5개만 도시하였다. 한편, 선택 라인(DSL or SSL) 및 선택 라인(DSL or SSL)과 인접한 워드 라인(WL0) 사이의 반도체 기판(102) 상에는 트렌치(102a)가 형성된다.
이후에, 반도체 기판(102)에 대해 이온 주입 공정을 실시하여 선택 라인(DSL or SSL) 및 다수의 워드 라인(WL0, WL1,...) 사이에 다수의 접합 영역(119)을 형성한다.
도 1h를 참조하면, 선택 라인(DSL or SSL) 및 다수의 워드 라인(WL0, WL1,...)을 포함하는 반도체 기판(102) 상에 스페이서용 물질층(120)을 형성한다. 바람직하게는 스페이서용 물질층(120)은 선택 라인(DSL or SSL)의 측벽을 따라 형성되며 다수의 워드 라인(WL0, WL1,...) 사이는 폭이 좁기 때문에 스페이서용 물질층(120)으로 갭필(gap fill)된다.
도 1i를 참조하면, 스페이서용 물질층(120)에 대해 이방성 식각 공정을 실시하여 선택 라인(DSL or SSL)의 측벽에 스페이서(120a)를 형성한다. 한편, 스페이서 용 물질층(120)이 제거되면서 반도체 기판(102) 상에 형성된 트렌치(102a)는 노출된다. 이때, 스페이서용 물질층(120)에 대한 식각 공정은 반도체 기판(102)도 함께 식각될 수 있는 조건으로 실시함으로써, 노출된 트렌치(102a)는 50∼200Å 정도 더욱 깊게 형성될 수 있다. 이에 따라, 최종적으로 형성되는 트렌치(102a)의 깊이는 100∼300Å인 것이 바람직하다.
한편, 스페이서(120a)를 형성하는 식각 공정에서 주변 회로 영역의 고전압 게이트(도시하지 않음) 주변의 터널 절연막(104)은 잔류하고 저전압 게이트(도시하지 않음) 주변의 터널 절연막은 제거되도록 실시하는 것이 바람직하다.
이로써, 선택 라인(DSL or SSL) 및 그와 인접한 워드 라인(WL0) 사이의 반도체 기판(102)에 트렌치(102a)를 형성함으로써, GIDL(Gate Induced Drain Leakage)에 의해 생성된 전자가 인접 워드 라인까지 이동하는 거리를 증가시키고 채널 부스팅 전압에 의한 전기장을 완화시킬 수 있다. 따라서, GIDL에 의해 생성된 전자가 인접 워드 라인에 핫 캐리어로 작용할 확률이 크게 감소하며, 프로그램 디스터번스 현상을 차단할 수 있다.
한편, 이러한 프로그램 디스터번스 현상을 감소시키기 위한 방법으로써, 선택 라인(DSL or SSL)과 인접한 워드 라인 사이의 공간을 물리적으로 증가시키거나, 선택 라인(DSL or SSL)과 인접한 워드 라인 사이의 공간에 메모리 셀로는 사용되지 않지만 프로그램 동작시 발생하는 프로그램 디스터번스를 대신 발생하는 더미(dummy) 워드 라인을 형성할 수도 있다. 하지만 이러한 방법은 스트링의 크기가 증가하여 메모리 소자의 크기가 불필요하게 커질 수 있다.
또한, 게이트 패터닝 공정 완료 후 스페이서를 형성할 때 선택 라인(DSL or SSL) 및 선택 라인(DSL or SSL)과 인접한 워드 라인(WL0) 사이에 이중 스페이서를 형성하여 패터닝함으로써, 선택 라인(DSL or SSL) 및 선택 라인(DSL or SSL)과 인접한 워드 라인(WL0) 사이의 반도체 기판(102)에 트렌치를 형성할 수도 있다. 하지만, 이 경우 선택 라인(DSL or SSL) 및 선택 라인(DSL or SSL)과 인접한 워드 라인(WL0) 사이의 폭이 좁아 식각하는데 어려운 문제점이 있다.
하지만, 본 발명과 같이 유전체막(108) 식각 공정시 선택 라인(DSL or SSL) 및 선택 라인(DSL or SSL)과 인접한 워드 라인(WL0) 사이의 유전체막(108)에 추가로 콘택홀을 형성한 뒤, 통상적인 게이트 라인 식각 공정 및 스페이서 형성 공정을 실시하면 선택 라인(DSL or SSL) 및 선택 라인(DSL or SSL)과 인접한 워드 라인(WL0) 사이의 반도체 기판(102)에 트렌치(102a)가 간단하게 형성될 수 있다.
도 1a 내지 도 1i는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 102a : 트렌치
104 : 터널 절연막 106 : 제1 도전막
108 : 유전체막 110a : 제2 도전막
110b : 제3 도전막 110 : 콘트롤 게이트용 도전막
112 : 마스크 패턴 114 : 게이트 전극막
116 : 하드 마스크 118 : 게이트 마스크 패턴
119 : 접합 영역 120 : 스페이서 물질층
120a : 스페이서

Claims (11)

  1. 액티브 영역 상에 터널 절연막, 제1 도전막 및 유전체막이 형성된 반도체 기판이 제공되는 단계;
    선택 라인이 형성될 영역의 상기 유전체막 일부를 제거하여 제1 콘택홀을 형성하고, 상기 선택 라인 및 상기 선택 라인과 인접한 워드 라인이 형성될 영역 사이의 상기 유전체막 일부를 제거하여 제2 콘택홀을 형성하는 단계;
    상기 제1 콘택홀 및 상기 제2 콘택홀을 포함하는 상기 유전체막 상에 제2 도전막을 형성하는 단계;
    상기 제2 도전막에 대해 제1 식각 공정을 실시하여 패터닝하는 단계;
    상기 제1 식각 공정으로 노출된 상기 유전체막을 제2 식각 공정으로 제거하는 단계; 및
    상기 제2 식각 공정으로 노출된 상기 제1 도전막을 제3 식각 공정으로 제거하면서 상기 제2 콘택홀에 대응하는 영역의 상기 반도체 기판에 트렌치를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 식각 공정은 상기 제2 도전막에 비해 상기 유전체막이 식각이 덜 되도록 실시하는 비휘발성 메모리 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 식각 공정은 상기 제2 도전막에 대한 상기 유전체막의 식각 선택비가 5:1∼20:1가 되도록 실시하는 비휘발성 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 식각 공정 중에 상기 제2 콘택홀 하부에 노출되는 상기 제1 도전막이 함께 제거되는 비휘발성 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 식각 공정 후에 상기 제2 콘택홀 하부의 상기 제1 도전막의 잔류 두께는 상기 제1 도전막 전체 두께의 0∼70％인 비휘발성 메모리 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 식각 공정으로 제거된 제1 도전막 하부에 형성된 상기 터널 절연막은 상기 제2 식각 공정으로 노출되는 비휘발성 메모리 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제2 식각 공정은 상기 제1 도전막에 대한 상기 유전체막의 식각 선택비가 1:1 ∼ 1.5:1 가 되도록 실시하는 비휘발성 메모리 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 트렌치의 깊이는 100∼300Å으로 형성되는 비휘발성 메모리 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제3 식각 공정 후 형성되는 선택 라인 및 워드 라인 사이의 상기 반도체 기판에 이온 주입 공정을 실시하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 제3 식각 공정 후 형성되는 선택 라인 및 워드 라인 사이 상에 스페이 서 물질층을 형성하는 단계; 및
    상기 스페이서 물질층을 식각하여 상기 선택 라인 측벽에 스페이서를 형성하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 스페이서 물질층을 식각하는 공정에서 상기 트렌치의 깊이가 50∼200Å 더욱 깊어지는 비휘발성 메모리 소자의 제조 방법.
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