KR20070001687A - 낸드형 불휘발성 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

펀치스루 현상과 센싱 오동작을 방지하기 위한 낸드형 불휘발성 메모리 장치를 제공한다. 상기 낸드형 불휘발성 메모리 장치는 반도체 기판에 형성된 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 구비한다. 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터 사이의 상기 반도체 기판에 복수개의 메모리 셀 트랜지스터들이 제공된다. 상기 접지 선택 트랜지스터의 드레인 영역 및 스트링 선택 트랜지스터의 소오스 영역 중 적어도 어느 하나의 영역 내에 리세스 영역이 제공된다. 상기 리세스 영역이 제공된 상기 적어도 어느 하나의 영역의 불순물 농도는 상기 메모리 셀 트랜지스터들중 적어도 하나의 소오스/드레인 영역의 불순물 농도와 다르다.
불휘발성 메모리, 리세스, 낸드형, 불순물 농도, 스페이서

Description

낸드형 불휘발성 메모리 장치 및 그 제조 방법{NAND-type Non-volatile memory devices and methods of fabricating the same}
도 1 은 종래의 낸드형 불휘발성 메모리 장치의 구조를 설명하기 위한 단면도이다.
도 2 는 본 발명의 바람직한 실시 예에 따른 낸드형 불휘발성 메모리 장치의 구조를 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예에 따른 낸드형 불휘발성 메모리 장치를 설명하기위하여 도 2의 일 부분(A)을 도시한 확대 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 낸드형 불휘발성 메모리 장치를 설명하기 위하여 도 2의 일 부분(A)을 도시한 확대 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 낸드형 불휘발성 메모리 장치의 구조를 설명하기 위한 단면도이다.
도 6a 내지 도 6d는 본 발명의 바람직한 실시 예에 따른 낸드형 불휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 불휘발성 메모리 장치 및 그 제조방법에 관한 것으로, 특히 낸드형 불휘발성 메모리(NAND-type Non-volatile memory) 장치 및 그 제조방법에 관한 것이다.
낸드형 플래시 메모리 장치는 셀 전류가 적어 고속화에 불리하지만 다수의 셀이 하나의 콘택을 공유하여 고집적화에 유리하여 디지털 카메라의 화상정보의 저장이나, 이동 전화기의 마이크로 코드 저장 등에 사용된다.
도 1은 통상적인 낸드형 불휘발성 메모리 장치의 단면도이다. 도 1을 참조하면, 반도체 기판(1) 상에 소자분리막(미도시)에 의해 한정된 활성 영역(2)이 형성된다. 상기 활성영역(2)상에 다수의 메모리 셀 트랜지스터들(MT1~MTn)이 제공되고, 단위 스트링을 선택하기 위한 선택 트랜지스터(SST) 및 그라운드를 선택하기 위한 그라운드 선택 트랜지스터(GST)가 제공된다. 상기 스트링 선택 트랜지스터(SST)와 그라운드 선택 트랜지스터(GST) 사이에 상기 메모리 셀 트랜지스터들(MT1~MTn)이 직렬로 연결되어 하나의 스트링을 구성한다. 상기 스트링 선택 트랜지스터(SST)의 드레인(12)은 비트라인 콘택 플러그(BC)를 통해서 비트라인(BL)과 연결되고, 상기 그라운드 선택 트랜지스터(GST)의 소오스(14)는 공통 소오스 라인(CSL)에 연결된다. 또한, 한개의 메모리 셀 트랜지스터는 반도체 기판 상에 터널산화막(4), 플로팅게이트(6), 게이트층간 유전막(8) 및 제어게이트 전극(10이 순차적으로 적층된 게이트 구조와 상기 게이트 구조에 자기정렬된 소스/드레인(16)을 구비한다.
이러한 낸드형 불휘발성 메모리 장치는 고집적화에 따라 소자의 채널길이가 짧아지게 되므로 펀치스루 (punchthrough)현상의 발생 및 셀 전류의 감소 등의 문제가 야기된다. 즉, 고집적화에 따른 미세패턴의 영향 및 단위 스트링을 구성하는 메모리 셀 트랜지스터들의 개수의 증가에 기인하는 셀 전류(readout current)의 감소로 센싱마진이 감소하며, 프로그램 동작 시 원하지 않는 셀의 소프트 프로그램을 방지하기 위한 셀프 부스팅(self-boosting) 동작에서 스트링 선택 트랜지스터(SSL), 또는 접지 선택 트랜지스터(GSL)의 내압 부족 및 펀치스루(punchthrough) 현상에 따라 부스팅 전하(boosting charge)가 누출이 되어 비 선택된 메모리 셀이 원하지 않게 프로그램밍이 되므로써 엔오피 (Number of programming : NOP)특성의 열화를 가져온다. 한편 이러한 펀치쓰루(punchthrough)현상을 억제하기 위하여 미합중국 특허 6,567,308 (Nand-type flash memory device amd method of forming the same)에는 스트링 선택 트랜지스터의 채널과 드레인 간의 인터페이스 또는 접지 선택 트랜지스터의 소오스와 채널간의 인터페이스에 각각 펀치스루 방지용 포켓을 형성하는 구조를 개시하고 있다. 하지만 메모리 장치의 고집적화에 따라 그 효과는 한계를 가질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 선택 트랜지스터의 펀치스루(punchthrough)현상을 방지하고 메모리 셀의 셀 전류를 증가시키는 낸드형 불휘발성 메모리 장치 및 그 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 낸드형 불휘발성 메모리 장치 는 반도체 기판에 형성된 스트링 선택 트랜지스터 및 접지 선택 트랜지스터와 아울러서 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터 사이에 형성된 복수개의 메모리 셀 트랜지스터들을 포함한다. 상기 선택 트랜지스터들 및 상기 메모리 셀 트랜지스터들의 각각은 서로 이격된 선택 소오스/드레인 영역들을 갖고, 상기 메모리 셀 트랜지스터들의 각각은 서로 이격된 셀 소오스/드레인 영역들을 갖는다. 상기 메모리 셀 트랜지스터들은 서로 직렬로 연결된다. 상기 접지 선택 트랜지스터의 상기 선택 드레인 영역 및 스트링 선택 트랜지스터의 상기 선택 소오스 영역 중 적어도 하나의 영역 내에 리세스 영역이 제공된다. 상기 리세스 영역이 제공된 상기 적어도 하나의 영역의 불순물 농도는 상기 셀 소오스/드레인 영역들 중 적어도 하나의 불순물 농도와 다르다.
본 발명의 실시예들에서, 상기 선택 트랜지스터들의 각각은 상기 선택 소오스/드레인 영역들 사이의 상기 기판 상부에 배치된 선택 게이트 구조와 그 측벽들 상의 제 1 게이트 스페이서를 갖는다. 상기 메모리 셀 트랜지스터들의 각각은 상기 셀 소오스/드레인 영역들 사이의 상기 기판 상부에 배치된 셀 게이트 구조와 그 측벽들 상의 제 2게이트 스페이서를 갖는다. 상기 선택 게이트 구조들 중 어느 하나의 양 측벽들 상의 상기 제 1 게이트 스페이서들은 서로 비대칭적인 형태들을 갖는다.
또한, 상기 낸드형 불휘발성 메모리 장치는 반도체 기판에 형성된 스트링 선택 트랜지스터 및 접지 선택 트랜지스터와 아울러서 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터 사이에 형성된 복수개의 메모리 셀 트랜지스터들을 포함한다. 상기 선택 트랜지스터들의 각각은 서로 이격된 선택 소오스/드레인 영역들을 갖고, 상기 메모리 셀 트랜지스터들의 각각은 서로 이격된 셀 소오스/드레인 영역들을 갖는다. 상기 메모리 셀 트랜지스터들은 서로 직렬로 연결된다. 상기 셀 소오스/드레인 영역들은 제 1 불순물 농도를 가지는 소오스/드레인 영역들과 상기 제 1 불순물 농도보다 높은 제 2 불순물 농도를 가지는 적어도 하나의 소오스/드레인 영역으로 구성된다.
본 발명의 실시예들에서 상기 제 1 불순물 농도를 가지는 상기 셀 소오스/드레인 영역들은 상기 접지 선택 트랜지스터 및 스트링 선택 트랜지스터에 인접하여 배치될 수 있다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 낸드형 불휘발성 메모리 장치 제조 방법은 반도체 기판의 셀 영역에 제1 선택 게이트 구조 및 제2 선택 게이트 구조와 아울러서 상기 제1 및 제2 선택 게이트 구조들 사이의 복수개의 셀 게이트 구조들을 형성한다. 상기 게이트 구조들의 각각은 차례로 적층된 터널 산화막, 플로팅 게이트, 게이트 층간절연막 및 제어게이트 전극을 구비하도록 형성된다. 상기 게이트 구조들 사이의 상기 기판 내로 제 1 불순물 이온들을 주입하여 제1 불순물 영역들을 형성한다. 상기 제1 불순물 영역들을 갖는 기판 상에 상기 복수개의 셀 게이트 구조들 사이의 갭 영역들중 적어도 하나의 갭 영역을 노출시키는 마스크 층을 형성한다. 상기 마스크 층을 이온주입 마스크로 사용하여 상기 적어도 하나의 노출된 갭 영역 하부의 기판 내로 제 2 불순물 이온들을 주입하여 제2 불순물 영역을 형성한다.
본 발명의 실시예에서, 상기 제1 선택 게이트 구조 및 이와 인접하는 상기 셀 게이트 구조 사이의 상기 제1 불순물 영역과 상기 제2 선택 게이트 구조 및 이와 인접하는 상기 셀 게이트 구조 사이의 상기 제1 불순물 영역중 적어도 하나의 영역 내에 리세스 영역을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공된 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2는 본 발명의 바람직한 실시 예에 따른 낸드형 불휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 기판(100)에 트렌치 소자분리막(미도시)이 제공되어 활성영역(110)을 한정한다. 상기 활성영역(110)의 상부를 가로지르도록 n개의 셀 게이트 구조들(W1~Wn)이 제공된다. 상기 셀 게이트 구조들(W1~Wn)의 각각은 차례로 적층된 터널 산화막(112), 플로팅 게이트 전극(114), 게이트 층간 절연막(115), 콘트롤 게이트 전극(116) 및 하드마스크 패턴(118)을 포함할 수 있다. 반도체 기판(100)은 P형 불순물로 도핑된 웰일 수 있다.
상기 셀 게이트 구조들(W1~Wn) 사이의 상기 활성영역(110) 내에 셀 소오스/ 드레인 영역들(160)이 제공된다. 상기 셀 소오스/드레인 영역들(160)의 각각은 제1 불순물 영역(200) 및 상기 제1 불순물 영역(200)을 둘러싸는 제2 불순물 영역(220)을 포함할 수 있다. 상기 제1 및 제2 불순물 영역들(200, 220)은 상기 반도체기판(100)과 다른 도전형의 불순물 영역들일 수 있다. 즉, 상기 반도체기판(100)이 P형 기판인 경우에, 상기 제1 및 제2 불순물 영역들(200, 220)은 N형의 불순물 영역들일 수 있다. 상기 N형의 불순물 영역들은 인(Phosphorus) 이온들로 도우핑된 불순물 영역들일 수 있다. 또한, 상기 제1 불순물 영역(200)은 상기 제2 불순물 영역(220)과 다른 불순물 농도를 가질 수 있다. 예를 들면, 상기 제1 불순물 영역(200)은 상기 제2 불순물 영역(220)보다 높은 불순물 농도를 가질 수 있다. 상기 제1 불순물 영역(200) 만으로 이루어진 상기 셀 소오스/드레인 영역들의 불순물 농도는 상기 제1 및 제2 불순물 영역들(220)을 포함하는 상기 셀 소오스/드레인 영역들의 불순물 농도보다 낮다.
상기 제1 셀 게이트 구조(W1)에 인접한 상기 활성영역(110)을 가로지르도록 스트링 선택 게이트 구조(SSL)가 제공되고, 상기 n번째 셀 게이트 구조(Wn)에 인접한 상기 활성영역(110)을 가로지르도록 접지 선택 게이트 구조(GSL)가 제공된다. 상기 선택 게이트 구조들(SSL, GSL)의 각각 역시 차례로 적층된 터널 절연막(112), 플로팅 게이트(114), 게이트층간 절연막(115), 제어게이트 전극(116) 및 하드마스크 패턴(118)을 포함할 수 있다. 이 경우에, 상기 선택 게이트 구조들(SSL, GSL)의 플로팅 게이트(114) 및 제어게이트 전극(116)은 그들 사이의 상기 게이트층간 절연막(115)을 관통하는 홀들을 통하여 서로 전기적으로 접속될 수 있다.
상기 제1 불순물 영역(200)은 상기 제1 셀 게이트 구조(W1) 및 상기 스트링 선택 게이트 구조(SSL) 사이의 활성영역(110) 내에 제공될 수 있다. 이와 마찬가지로, 상기 제1 불순물 영역(200)은 상기 n번째 셀 게이트 구조(Wn) 및 상기 접지 선택 게이트 구조(GSL) 사이의 활성영역(110) 내에 제공될 수 있다. 더 나아가서, 상기 스트링 선택 게이트 구조(SSL)에 인접하고 상기 제1 셀 게이트 구조(W1)의 반대편에 위치하는 활성영역(110) 내에 스트링 선택 드레인 영역(120)이 제공되고, 상기 접지 선택 게이트 구조(GSL)에 인접하고 상기 n번째 셀 게이트 구조(Wn)의 반대편에 위치하는 활성영역(110) 내에 접지 선택 소오스 영역(150)이 제공된다. 상기 스트링 선택 드레인 영역(120) 및 접지 선택 소오스 영역(150)은 상기 제1 불순물 영역(200)과 동일한 불순물 농도 및 접합 깊이를 가질 수 있다.
상기 셀 게이트 구조들(W1~Wn) 및 상기 선택 게이트 구조들(SSL, GSL)의 측벽들 상에 게이트 스페이서들(170)이 제공된다. 상기 셀 게이트 구조들(W1~Wn) 사이의 갭 영역들은 상기 게이트 스페이서들(170)로 채워져 상기 셀 소오스/드레인 영역들(160)의 표면들을 완전히 덮는다. 상기 제1 셀 게이트 구조(W1) 및 상기 스트링 선택 게이트 구조(SSL) 사이의 갭 영역은 상기 셀 게이트 구조들(W1~Wn) 사이의 갭 영역들보다 넓은 폭을 갖는다. 이와 마찬가지로, 상기 n번째 셀 게이트 구조(Wn) 및 상기 접지 선택 게이트 구조(GSL) 사이의 갭 영역 역시 상기 셀 게이트 구조들(W1~Wn) 사이의 갭 영역들보다 넓은 폭을 갖는다. 따라서, 상기 제1 셀 게이트 구조(W1) 및 상기 스트링 선택 게이트 구조(SSL) 사이의 갭 영역 내의 게이트 스페이서들(170)과 아울러서 상기 n번째 셀 게이트 구조(Wn) 및 상기 접지 선택 게이트 구조(GSL) 사이의 갭 영역 내의 게이트 스페이서들(170)은 상기 선택 게이트 구조들(SSL, GSL)에 인접한 상기 제1 불순물 영역들(200)의 양 가장자리들만을 덮을 수 있다.
상기 선택 게이트 구조들(SSL, GSL)에 인접한 상기 제1 불순물 영역들(200)의 중심 부분들을 관통하는 리세스된 영역들(180)이 제공될 수 있다. 한편, 상기 리세스 영역은(180)은 상기 접지 선택 게이트 구조(GSL)와 상기 스트링 선택 게이트 구조(SSL) 중에서 어느 하나의 선택 게이트 구조에 인접한 제 1 불순물 영역(200)만을 관통할 수 있다. 즉, 상기 리세스 영역(180)은 상기 n번째 셀 게이트 구조(Wn) 및 상기 접지 선택 게이트 구조(GSL) 사이의 제1 불순물 영역(200) 또는 상기 제1 셀 게이트 구조(W1) 및 상기 스트링 선택 게이트 구조(GSL) 사이의 제1 불순물 영역(200)만을 관통하도록 제공될 수도 있다. 이 경우에, 상기 스트링 선택 게이트 구조(SSL)에 인접한 상기 제1 불순물 영역(200) 및 상기 접지 선택 게이트 구조(GSL)에 인접한 상기 제1 불순물 영역(200)중 어느 하나는 상기 리세스 영역(180) 없이 평판형의 제1 불순물 영역(200)만으로 구성될 수 있다.
상기 리세스된 영역들(180)은 상기 게이트 스페이서들(170)과 자기정렬될 수 있고 상기 반도체기판(100) 내로 연장될 수 있다. 상기 반도체기판(100) 내의 리세스된 영역들(180)의 측벽들 및 바닥면들은 제3 불순물 영역들(240)로 둘러싸여질 수 있다. 상기 제3 불순물 영역들(240)은 상기 제1 및 제2 불순물 영역들(200, 220)과 동일한 도전형을 갖는다. 또한, 상기 제3 불순물 영역들(240)의 불순물 농도는 제 1 및 제 2 불순물 영역들(200, 220)의 불순물 농도보다 낮을 수 있다. 상 기 제 3 불순물 영역(240)의 불순물은 예를 들어, 인(P)일 수 있다. 상기 스트링 선택 게이트 구조(SSL)에 인접한 상기 리세스 영역(180)을 둘러싸는 제1 불순물 영역(200) 및 제3 불순물 영역(240)은 스트링 선택 소오스 영역(130)을 구성한다. 또한, 상기 접지 선택 게이트 구조(GSL)에 인접한 상기 리세스 영역(180)을 둘러싸는 제1 불순물 영역(200) 및 제3 불순물 영역(240)은 접지 선택 드레인 영역(140)을 구성한다. 여기서, 상기 스트링 선택 소오스 영역(130)의 접합 프로파일은 상기 스트링 선택 드레인 영역(120)의 접합 프로파일과 다를 수 있고, 상기 접지 선택 드레인 영역(140)의 접합 프로파일은 상기 접지 선택 소오스 영역(150)의 접합 프로파일과 다를 수 있다.
상기 스트링 선택 드레인 영역(120), 상기 스트링 선택 게이트 구조(SSL) 및 상기 스트링 선택 소오스 영역(130)은 스트링 선택 트랜지스터(SST)를 구성하고, 상기 접지 선택 드레인 영역(140), 상기 접지 선택 게이트 구조(GSL) 및 상기 접지 선택 소오스 영역(150)은 접지 선택 트랜지스터(GST)를 구성한다. 이에 더하여, 상기 제1 내지 n번째 셀 게이트 구조들(W1~Wn)은 각각 제1 내지 n번째 메모리 셀 트랜지스터들(MT1~MTn)의 적층 게이트 구조들에 해당한다. 상기 메모리 셀 트랜지스터들 중 상기 제 1 불순물 영역(200)으로 구성된 셀 소오스/드레인 영역을 갖는 적어도 하나의 메모리 셀 트랜지스터는 상기 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)에 인접하여 제공된다. 즉, 상기 제1 불순물 영역(200)만으로 구성되는 셀 소오스/드레인 영역들은 상기 스트링 선택 소오스 영역(130) 및 접지 선택 드레인 영역(140)에 인접한다.
상기 리세스 영역(180)은 상기 반도체 기판(100) 표면으로부터 50 내지 500Å의 깊이를 갖는다.
상기 선택 게이트 구조들(SSL, GSL)의 각각은 단일 게이트 전극을 가질 수도 있다. 즉, 상기 선택 게이트 구조들(SSL, GSL)의 각각은 차례로 적층된 터널 절연막(112), 제어게이트 전극(116) 및 하드 마스크 패턴(118)만으로 구성될 수도 있다.
상기 스트링 선택 드레인 영역(120)은 비트라인 콘택 플러그(BC)를 통해서 비트라인(BL)과 연결되고, 상기 접지 선택 소오스 영역(150)는 공통 소오스라인(CSL)에 연결된다.
한편, 도 5에 도시된 바와 같이, 상기 제 3 불순물 영역(240)이 형성되지 않고 상기 리세스 영역(180)이 상기 제 1 불순물 영역(200) 내에 형성될 수도 있다. 즉, 상기 리세스 영역(180)의 깊이는 상기 제1 불순물 영역(200)의 접합 깊이보다 작을 수 있다.
상술한 바와 같이, 상기 스트링 선택 트랜지스터(SST)의 소오스 영역(130) 및 상기 접지 선택 트랜지스터(GST)의 드레인 영역(140)은 적어도 하나의 상기 메모리 셀 트랜지스터의 셀 소오스/드레인 영역(160)보다 높은 전기적 저항을 보인다. 또한, 상기 소오스 영역(130) 및 드레인 영역(140) 내부에 리세스 영역(180)이 형성되므로써 전류경로가 길어진다. 그 결과, 선택 트랜지스터들(SST, GST)의 내압 감소와 펀치쓰루 현상을 방지할 수 있게 된다. 또한 메모리 셀 트랜지스터(MT1~MTn)의 셀 소오스/드레인 영역(160)은 제 1 불순물 영역(200)과 제 2 불순물 영역(220)으로 구성되어 상대적으로 낮은 전기적 저항을 보이므로 셀 전류를 증대시킬 수 있다. 이에 따라 읽기 동작 시의 메모리 셀의 센싱 오동작을 방지하여 센싱 마진을 증대시킬 수 있으며, 프로그램 디스터번스(program disturbance) 특성을 개선시킬 수 있다.
도 3은 상기 리세스 영역(180)을 구비하는 접지 선택 트랜지스터(GST)를 포함하는 도 2의 일 부분(A)을 도시한 확대 단면도이다.
도 3을 참조하면, 상기 리세스 영역(180) 형성 시, 상기 n번째 메모리 셀 트랜지스터(MTn) 및 상기 접지 선택 트랜지스터(GST)의 제어게이트 전극들(116) 상부에 형성된 게이트 하드마스크 패턴들(118)의 각각은 일부 식각된 형태를 갖고, 상기 접지 선택 트랜지스터(GST)의 드레인 영역(140)에 인접한 접지 선택 트랜지스터(GST)의 게이트 스페이서(170) 및 상기 n번째 메모리 셀 트랜지스터(MTn)의 게이트 스페이서(170)들 역시 추가로 식각될 수 있다. 그 결과, 상기 드레인 영역(140) 상의 게이트 스페이서들(170)은 상기 접지 선택 트랜지스터(GST)의 소오스 영역(150)에 인접한 게이트 스페이서(170)보다 높이가 낮은 구조를 갖도록 형성되어 비대칭적인 스페이서 구조를 가지게 된다. 이와 마찬가지로, 상기 제1 메모리 셀 트랜지스터(MT1) 및 상기 스트링 선택 트랜지스터(SST)의 제어게이트 전극들(116) 상부에 형성된 게이트 하드마스크 패턴들(118)의 각각 역시 일부 식각된 형태를 갖고, 상기 스트링 선택 트랜지스터(SST)의 소오스 영역(130)에 인접한 게이트 스페이서(170)들 역시 추가로 식각될 수 있다. 그 결과, 상기 소오스 영역(130) 상의 게이트 스페이서들(170)은 상기 스트링 선택 트랜지스터(SST)의 드레인 영역(120)에 인 접한 게이트 스페이서(170)보다 높이가 낮은 구조를 가질 수 있다. 즉, 상기 제 1 메모리 셀 트랜지스터(MT1) 및 상기 스트링 선택 트랜지스터(SST)의 게이트 하드 마스크 패턴(118)과 상기 스트링 선택 트랜지스터(SST)의 소오스 영역(130)에 인접한 게이트 스페이서(170)는 각각 상기 n번째 메모리 셀 트랜지스터(MTn) 및 접지 선택 트랜지스터(GST)의 게이트 하드마스크 패턴(118)과 상기 드레인 영역(140)에 인접한 게이트 스페이서(170)과 동일한 구조를 가진다. 또한 상기 메모리 셀 트랜지스터들의 셀 소오스/드레인 영역(160) 상의 갭 영역들 내에 매립된 게이트 스페이서(170)는 상기 스트링 선택 트랜지스터(SST)의 소오스 영역(130)에 인접한 게이트 스페이서(170) 및 접지 선택 트랜지스터(GST)의 드레인 영역(140)에 인접한 게이트 스페이서(170) 보다 높게 형성될 수 있다.
도 3에서 개시한 구조와 다른 실시예로서 도 4를 참조하면, 상기 n번째 메모리 셀 트랜지스터(MTn)의 게이트 하드 마스크 패턴(118)은 식각되지 않고 상기 접지 선택 트랜지스터(GST)의 게이트 하드마스크 패턴(118)의 일부가 식각될 수 있다. 따라서, 상기 접지 선택 트랜지스터(GST)의 드레인 영역(140)에 인접한 접지 선택 트랜지스터(GST)의 게이트 스페이서(170) 만이 높이가 낮게 형성된다. 또한, 상기 n번째 메모리 셀 트랜지스터(MTn)의 게이트 스페이서(170)에 인접한 상기 제 1 불순물 영역(200) 하부에 상기 제 2 불순물 영역(220)이 제공될 수 있다. 이 경우에, 상기 드레인 영역(140)은 상기 제1 불순물 영역(200), 상기 리세스 영역(180) 하부 및 측부에 형성된 상기 제 3 불순물 영역(240), 및 상기 제2 불순물 영역(220)을 포함할 수 있다. 이와 마찬가지로, 상기 제 1 메모리 셀(MT1)의 하드마 스크 패턴(118)도 식각되지 않고 상기 스트링 선택 트랜지스터(SST)의 게이트 하드 마스크 패턴(118)의 일부는 식각된 구조를 가질 수 있다. 따라서, 상기 스트링 선택 트랜지스터(SST)의 소오스 영역(130)에 인접한 스트링 선택 트랜지스터(SST)의 게이트 스페이서(170) 만이 높이가 낮게 형성된다. 또한, 상기 제1 메모리 셀 트랜지스터(MT1)의 게이트 스페이서(170)에 인접한 상기 제 1 불순물 영역(200) 하부에 상기 제 2 불순물 영역(220)이 제공될 수 있다. 이 경우에, 상기 소오스 영역(130) 역시 상기 제1 내지 제3 불순물 영역들(200, 220, 240)로 구성된 드레인 영역(140)과 동일한 형태를 가질 수 있다.
도 6a 내지 도 6d는 도 2에 도시한 본 발명에 따른 낸드형 불휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 반도체 기판(100)에 통상의 소자분리 공정을 사용하여 활성영역(110)을 한정한다, 상기 활성영역(110)은 메모리 셀 영역의 활성영역이 될 수 있다. 상기 활성영역(110) 상에 터널산화막(112)을 형성한다. 이어서 플로팅 게이트 도전층, 예를 들어 도핑된 폴리실리콘층을 상기 터널산화막(112) 상에 형성한다. 계속해서, 상기 플로팅 게이트 도전층을 갖는 기판 상에 게이트 층간절연막 및 제어게이트 도전층을 차례로 형성한다. 상기 게이트 층간절연막은 ONO(oxide/nitride/oxide)막으로 형성할 수 있고, 상기 제어게이트 도전층은 도핑된 폴리실리콘막과 텅스텐 실리사이드막으로 적층된 폴리사이드층으로 형성할 수 있다. 이에 더하여, 상기 제어게이트 도전층 상에 게이트 하드 마스크 층을 형성할 수 있다. 상기 게이트 하드 마스크 층, 제어 게이트 도전층, 게이트 층간절연막 및 플로팅 게이트 도전층을 연속적으로 패터닝하여 상기 활성영역(110)을 가로지르는 복수개의 게이트 구조체들을 형성한다. 상기 플로팅 게이트 도전층을 패터닝하는 동안 상기 터널 산화막(112)이 과도 식각되어 상기 게이트 구조체들 사이의 활성영역(110)이 노출될 수도 있다. 상기 게이트 구조체들은 스트링 선택 게이트 구조(SSL), 접지 선택 게이트 구조(GSL) 및 상기 선택 게이트 구조들(SSL, GSL) 사이에 배치된 n개의 셀 게이트 구조들(W1~Wn)을 포함할 수 있다. 결과적으로, 상기 게이트 구조체들의 각각은 차례로 적층된 터널 산화막(112), 플로팅 게이트(114), 게이트 층간절연막(115), 제어게이트 전극(116) 및 하드마스크 패턴(118)을 포함하도록 형성될 수 있다. 상기 게이트 구조들은 상기 스트링 선택 게이트 구조(SSL) 및 상기 제1 셀 게이트 구조(W1) 사이의 간격과 아울러서 상기 접지 선택 게이트 구조(GSL) 및 상기 n번째 셀 게이트 구조(Wn) 사이의 간격이 상기 셀 게이트 구조들(W1~Wn) 사이의 간격들보다 크도록 형성될 수 있다.
한편, 상기 선택 게이트 구조들(SSL, GSL)의 제어게이트 전극들(116)은 상기 게이트 층간절연막(115)을 관통하는 콘택홀들을 통하여 그들의 플로팅 게이트들(114)에 접촉하도록 형성될 수 있다. 상기 게이트 구조체들(SSL, W1~Wn, GSL)을 이온주입 마스크들로 사용하여 상기 활성영역(110) 내로 제1 불순물 이온들을 주입하여 제1 불순물 영역들(200)을 형성한다. 상기 제1 불순물 이온들은 n형의 불순물 이온들, 예컨대 인(P) 이온들일 수 있다. 또한, 상기 제1 불순물 이온들은 35KeV의 에너지와 1×1013 내지 5×1013 ions/cm2 의 도우즈로 주입될 수 있다.
도 6b를 참조하면, 상기 제 1 불순물 영역들(200)이 형성된 기판 상에 제 1 포토레지스트 마스크 패턴(600)을 형성한다. 상기 제 1 포토레지스트 마스크 패턴(600)은 상기 셀 게이트 구조들(W1~Wn) 사이의 갭 영역들을 노출시키는 개구부를 갖도록 형성될 수 있다. 이 경우에, 상기 스트링 선택 게이트 구조(SSL)에 인접한 상기 제1 셀 게이트 구조(W1)의 일 부분 및 상기 접지 선택 게이트 구조(GSL)에 인접한 상기 n번째 게이트 구조(Wn)의 일 부분은 상기 제1 포토레지스트 마스크 패턴(600)으로 덮여질 수 있다.
본 발명의 다른 실시예들에서, 상기 제 1 포토레지스트 마스크 패턴(600)은 상기 셀 게이트 구조들(W1~Wn) 사이의 갭 영역들중 적어도 하나를 노출시키도록 형성될 수도 있다. 예를 들어, 상기 셀 게이트 구조들(W1~Wn)의 개수(n)가 32라면, 상기 제1 포토레지스트 마스크 패턴(600)은 상기 제1 내지 제10 셀 게이트 구조들(W1~W10) 사이의 갭 영역들 및 상기 제23 내지 제32 셀 게이트 구조들(W23~W32) 사이의 갭 영역들을 덮도록 연장될 수도 있다.
상기 제 1 포토레지스트 마스크 패턴(600)을 마스크로 하여 상기 셀 게이트 구조들(W1~Wn) 사이의 활성영역(110) 내로 제 2 불순물 이온들, 예컨대 N형의 불순물 이온들을 10 내지 50KeV 에너지와 1×1012 내지 2×1013ons/cm2 의 도우즈(dose)로 주입한다. 그 결과, 상기 제1 포토레지스트 마스크 패턴(600)에 의해 노출된 상기 제1 불순물 영역들(200)을 둘러싸는 제2 불순물 영역들(220)이 형성된다.
도 6c를 참조하면, 상기 제1 포토레지스트 마스크 패턴(600)을 제거한다. 상 기 제1 포토레지스트 마스크 패턴(600)이 제거된 기판의 전면 상에 절연막을 증착하고 에치백하여 상기 셀 게이트 구조들(W1~Wn)의 측벽들 및 상기 선택 게이트 구조들(SSL, GSL)의 측벽들 상에 게이트 스페이서(170)을 형성한다. 이어서 상기 기판 전면에 제 2 포토레지스트 마스크 패턴(700)을 형성한다. 상기 제 2 포토레지스트 마스크 패턴(700)은 상기 스트링 선택 게이트 구조(SSL) 및 상기 제1 셀 게이트 구조(W1) 사이의 제1 불순물 영역(200)과 아울러서 상기 접지 선택 게이트 구조(GSL) 및 상기 n번째 셀 게이트 구조(Wn) 사이의 제1 불순물 영역(200)을 노출시키도록 형성된다. 한편 제 2 포토레지스트 마스크 패턴(700)은 스트링 선택 게이트 구조(SSL) 및 상기 제1 셀 게이트 구조(W1) 사이의 제1 불순물 영역(200)만을 노출시키거나 상기 접지 선택 게이트 구조(GSL) 및 상기 n번째 셀 게이트 구조(Wn) 사이의 제1 불순물 영역(200)만을 노출시키도록 형성될 수 있다.
상기 노출된 기판을 일정 깊이, 예를 들어 50 내지 500Å로 식각하여 리세스 영역들(180)을 형성한다. 상기 리세스 영역들(180)은 상기 제 1 불순물 영역(200)을 관통할 수 있다. 상기 리세스 영역(180)을 형성하는 동안 상기 선택 게이트 구조들(SSL, GSL), 상기 제1 게이트 구조(W1) 및 n번째 게이트 구조(Wn)의 측벽들 상의 게이트 스페이서들(170)은 식각 마스크의 역할을 한다. 따라서, 상기 리세스 영역(180)은 상기 게이트 스페이서들(170)과 자기정렬될 수 있다. 그럼에도 불구하고, 상기 제2 포토레지스트 마스크 패턴(700)에 의해 노출된 상기 하드마스크 패턴들(118) 및 게이트 스페이서들(170)은 상기 리세스 영역(180)을 형성하는 동안 과도 식각될 수 있다. 그 결과, 상기 선택 게이트 구조들(SSL, GSL), 상기 제1 셀 게 이트 구조(W1) 및 상기 n번째 셀 게이트 구조(Wn)의 하드마스크 패턴들(118)은 도 6c에 도시된 바와 같이 부분적으로 식각될 수 있고, 상기 리세스 영역들(180)에 인접한 게이트 스페이서들(170)의 높이는 낮아질 수 있다. 상기 제 2 포토레지스트 마스크 패턴 (700) 및 상기 게이트 스페이서들(180)을 마스크로 하여 상기 리세스 영역들(180)의 측벽 및 바닥에 제 3 불순물 이온들, 예를 들어 인(P) 이온들을 제 3 불순물들로서, N형 또는 P형 불순물들, 예를 들어 인(P)을 10 내지 50KeV 에너지와 1×1011 내지 1×1013 ions/cm2 의 도우즈(dose)로 이온주입하여 상기 제 1 불순물 영역(200) 하부의 상기 리세스 영역 (180)의 측부 및 하부에 제 3 불순물 영역(240)을 형성한다. 상기 스트링 선택 게이트 구조(SSL)에 인접한 상기 리세스 영역(180)을 둘러싸는 제1 불순물 영역(200) 및 제3 불순물 영역(240)은 스트링 선택 소오스 영역(130)의 역할을 한다. 또한, 상기 접지 선택 게이트 구조(GSL)에 인접한 상기 리세스 영역(180)을 둘러싸는 제1 불순물 영역(200) 및 제3 불순물 영역(240)은 접지 선택 드레인 영역(140)의 역할을 한다.
상기 스트링 선택 게이트 구조(SSL)와 아울러서 이에 인접한 상기 제1 불순물 영역(200) 상기 스트링 선택 소오스 영역(130)은 스트링 선택 트랜지스터(SST)를 구성하고, 상기 접지 선택 게이트 구조(GSL)와 아울러서 이에 인접한 상기 제1 불순물 영역(200) 및 상기 접지 선택 드레인 영역(140)은 접지 선택 트랜지스터(GST)를 구성한다. 이에 더하여, 상기 제1 내지 n번째 셀 게이트 구조들(W1~Wn)은 각각 제1 내지 n번째 메모리 셀 트랜지스터들(MT1~MTn)의 적층 게이트 구조들에 해 당한다.
도 6d를 참조하면, 상기 제2 포토레지스트 마스크 패턴(700)을 제거한다. 상기 제2 포토레지스트 마스크 패턴(700)이 제거된 기판 상에 제1 층간 절연막(300)을 형성하고, 상기 제1 층간절연막(300) 내에 상기 접지 선택 트랜지스터(GST)의 소오스 영역(150)과 연결되는 공통 소오스라인(CSL)을 형성한다. 이어서, 상기 공통 소오스 라인(CSL)을 갖는 기판 상에 제2 층간절연막(310)을 형성하고, 상기 제2 층간절연막(310) 내에 상기 스트링 선택 트랜지스터(SST)의 드레인 영역(120)에 전기적으로 연결된 비트라인 콘택 플러그(BC)를 형성한다. 상기 제2 층간절연막(310) 상에 상기 비트라인 콘택 플러그(BC)를 덮는 비트라인(BL)을 형성한다. 본 발명은 플로팅 게이트 형의 메모리 셀을 구비하는 낸드형 불휘발성 메모리에 한정되지 않고 전하 트랩형 메모리 셀, 예를 들어 SONOS 메모리 셀을 구비하는 낸드형 불휘발성 메모리에도 적용 가능하다.
상술한 바와 같이 본 발명에 따르면, 스트링 선택 트랜지스터의 소오스 영역 및 접지 선택 트랜지스터의 드레인 영역은 적어도 하나의 메모리 셀 트랜지스터의 셀 소오스/드레인 영역보다 낮은 불순물 농도를 가지게 되며 이에 따라 저항이 커지고, 그 내부에 리세스 영역이 형성되므로써 전류경로가 길어진다. 따라서, 선택 트랜지스터들의 드레인 내압 감소 및 펀치스루 현상을 방지할 수 있으며, 적어도 하나의 메모리 셀 트랜지스터의 셀 소오스/드레인 영역은 상대적으로 높은 불순물 농도를 가지므로 저항이 감소됨에 따라 셀 전류를 증대시킬 수 있다. 결과적으로, 읽기 동작 시의 셀의 센싱 오동작을 방지하여 센싱 마진을 증대시킬 수 있으며, 프로그램 디스터번스(program disturbance) 특성을 개선시킬 수 있다.

Claims (19)

  1. 반도체 기판에 형성되되, 그들의 각각은 서로 이격된 선택 소오스/드레인 영역들을 갖는 스트링 선택 트랜지스터 및 접지 선택 트랜지스터;
    상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터 사이의 상기 반도체 기판에 형성되고 서로 직렬로 연결되되, 그들의 각각은 서로 이격된 셀 소오스/드레인 영역들을 갖는 복수개의 메모리 셀 트랜지스터들; 및
    상기 접지 선택 트랜지스터의 상기 선택 드레인 영역 및 상기 스트링 선택 트랜지스터의 상기 선택 소오스 영역 중 적어도 어느 하나의 영역 내에 형성된 리세스 영역을 포함하되, 상기 접지 선택 트랜지스터의 상기 선택 드레인 영역과 상기 스트링 선택 트랜지스터의 상기 선택 소오스 영역의 불순물 농도가 상기 셀 소오스/드레인 영역들 중 적어도 하나의 불순물 농도와 다른 것을 특징으로 하는 낸드형 불휘발성 메모리 장치.
  2. 제 1 항에 있어서, 상기 리세스 영역에 접하는 상기 적어도 하나의 영역의 불순물 농도가 상기 셀 소오스/드레인 영역들중 상기 적어도 하나의 불순물 농도보다 낮은 것을 특징으로 하는 낸드형 불휘발성 메모리 장치.
  3. 제 1 항에 있어서, 상기 리세스 영역에 접하는 상기 적어도 하나의 영역은 상기 리세스 영역의 양 옆의 기판에 형성되어 동일한 불순물 농도를 갖는 한 쌍의 상부 불순물 영역들 및 상기 상부 불순물 영역들의 하부에 형성되고 상기 리세스 영역을 감싸는 하부 불순물 영역을 포함하는 것을 특징으로 하는 낸드형 불휘발성 메모리 장치.
  4. 제 3 항에 있어서, 상기 리세스 영역에 접하는 상기 적어도 하나의 영역은 상기 접지 선택 트랜지스터의 상기 선택 소오스 영역 또는 상기 스트링 선택 트랜지스터의 상기 선택 드레인 영역과 다른 접합 프로파일을 갖는 것을 특징으로 하는 낸드형 불휘발성 메모리 장치.
  5. 제 3 항에 있어서,
    상기 스트링 선택 트랜지스터의 상기 선택 드레인 영역 또는 상기 접지 선택 트랜지스터의 상기 선택 소오스 영역은 상기 기판에 형성된 상기 상부 불순물 영역과 동일한 불순물 농도를 갖는 것을 특징으로 하는 낸드형 불휘발성 메모리 장치.
  6. 제 1 항에 있어서, 상기 스트링 선택 트랜지스터의 상기 선택 드레인 영역과 연결되는 비트라인과 상기 접지 선택 트랜지스터의 상기 선택 소오스 영역과 연결되는 공통 소오스 라인을 더 구비하는 것을 특징으로 하는 낸드형 불휘발성 메모리 장치.
  7. 제 1 항에 있어서, 상기 리세스 영역은 상기 접지 선택 트랜지스터의 상기 선택 드레인 영역 및 상기 스트링 선택 트랜지스터의 상기 선택 소오스 영역의 접합 깊이보다 작은 깊이를 갖는 것을 특징으로 하는 낸드형 불휘발성 메모리 장치.
  8. 제 1 항에 있어서, 상기 리세스 영역의 깊이는 50-500Å인 것을 특징으로하는 낸드형 불휘발성 메모리 장치.
  9. 제 1 항에 있어서, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터의 각각은 상기 선택 소오스/드레인 영역들 사이의 상기 기판 상부에 배치된 선택 게이트 구조와 상기 선택 게이트 구조의 측벽들 상의 제1 게이트 스페이서를 더 구비하고,
    상기 복수개의 메모리 셀 트랜지스터들의 각각은 상기 셀 소오스/드레인 영역들 사이의 상기 기판 상부에 배치된 셀 게이트 구조와 상기 셀 게이트 구조의 측벽들 상의 제 2 게이트 스페이서들을 더 구비하되,
    상기 접지 선택 트랜지스터 및 상기 스트링 선택 트랜지스터의 상기 선택 게이트 구조들 중 어느 하나의 게이트 구조의 양 측벽들 상의 상기 제 1 게이트 스페이서들은 서로 비대칭적인 형태들을 갖는 것을 특징으로 하는 낸드형 불휘발성 메모리 장치.
  10. 제 9 항에 있어서, 상기 접지 선택 트랜지스터의 상기 선택 드레인 영역에 인접한 상기 제 1 게이트 스페이서는 상기 접지 선택 트랜지스터의 상기 선택 소오스 영역에 인접한 상기 제 1 게이트 스페이서보다 낮은 것을 특징으로 하는 낸드형 불휘발성 메모리 장치.
  11. 제 9 항에 있어서, 상기 스트링 선택 트랜지스터의 상기 선택 소오스 영역에 인접한 상기 제 1 게이트 스페이서는 상기 스트링 선택 트랜지스터의 상기 선택 드레인 영역에 인접한 상기 제 1 게이트 스페이서보다 낮은 것을 특징으로 하는 낸드형 불휘발성 메모리 장치.
  12. 제 9 항에 있어서, 상기 제 2 게이트 스페이서는 상기 셀 게이트 구조들 사이의 상기 셀 소오스/드레인 영역들의 전체 면들을 덮고 상기 제 1 게이트 스페이서와 다른 높이를 갖는 것을 특징으로 하는 낸드형 불휘발성 메모리 장치.
  13. 제 9 항에 있어서, 상기 선택 게이트 구조들 및 상기 셀 게이트 구조들의 각각의 최상부층(topmost layer)은 게이트 하드 마스크 패턴인 것을 특징으로 하는 낸드형 불휘발성 메모리 장치.
  14. 제 13 항에 있어서, 상기 선택 게이트 구조들의 상기 하드마스크 패턴들은 부분적으로 식각된 상부 코너들을 갖고, 상기 부분 식각된 상부 코너들은 상기 리 세스 영역들에 인접한 것을 특징으로 하는 낸드형 불휘발성 메모리 장치.
  15. 반도체 기판에 형성되되, 그들의 각각은 서로 이격된 선택 소오스/드레인 영역들을 갖는 스트링 선택 트랜지스터 및 접지 선택 트랜지스터; 및
    상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터 사이의 상기 반도체 기판에 형성되고 서로 직렬로 연결되되, 그들의 각각은 서로 이격된 셀 소오스/드레인 영역들을 갖는 복수개의 메모리 셀 트랜지스터들을 구비하되, 상기 셀 소오스/드레인 영역들은 제 1 불순물 농도를 가지는 소오스/드레인 영역들과 상기 제 1 불순물 농도보다 높은 제 2 불순물 농도를 가지는 적어도 하나의 소오스/드레인 영역으로 구성된 것을 특징으로 하는 낸드형 불휘발성 메모리 장치.
  16. 제 15 항에 있어서, 상기 제 1 불순물 농도를 가지는 상기 셀 소오스/드레인 영역들은 상기 스트링 선택 트랜지스터 및 접지 선택 트랜지스터에 인접하여 배치된 것을 특징으로 하는 낸드형 불휘발성 메모리 장치.
  17. 반도체 기판의 셀 영역에 제1 선택 게이트 구조 및 제2 선택 게이트 구조와 아울러서 상기 제1 및 제2 선택 게이트 구조들 사이의 복수개의 셀 게이트 구조들을 형성하되, 상기 게이트 구조들의 각각은 차례로 적층된 터널 산화막, 플로팅 게이트, 게이트 층간절연막 및 제어게이트 전극을 구비하도록 형성되고,
    상기 게이트 구조들 사이의 상기 기판 내로 제 1 불순물 이온들을 주입하여 제1 불순물 영역들을 형성하고,
    상기 제1 불순물 영역들을 갖는 기판 상에 상기 복수개의 셀 게이트 구조들 사이의 갭 영역들중 적어도 하나의 갭 영역을 노출시키는 마스크 층을 형성하고,
    상기 마스크 층을 이온주입 마스크로 사용하여 상기 적어도 하나의 노출된 갭 영역 하부의 기판 내로 제 2 불순물 이온들을 주입하여 제2 불순물 영역을 형성하는 것을 포함하는 낸드형 불휘발성 메모리 장치 제조방법.
  18. 제 17 항에 있어서, 상기 제1 선택 게이트 구조 및 이와 인접하는 상기 셀 게이트 구조 사이의 상기 제1 불순물 영역과 상기 제2 선택 게이트 구조 및 이와 인접하는 상기 셀 게이트 구조 사이의 상기 제1 불순물 영역 중 적어도 하나의 영역 내에 리세스 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 낸드형 불휘발성 메모리 장치 제조방법.
  19. 제 18 항에 있어서, 상기 리세스 영역에 제3 불순물 이온들을 주입하는 것을 더 포함하는 것을 특징으로 하는 낸드형 불휘발성 메모리 장치 제조방법.
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