KR20060064323A - 자기 정렬된 공통 소오스 라인을 구비하는 비휘발성메모리 소자 및 그 형성 방법 - Google Patents
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Abstract
자기 정렬적으로 형성되는 공통 소오스 라인을 구비하는 비휘발성 메모리 소자 및 그 형성 방법을 개시한다. 상기 방법에 따르면, 반도체 기판 상에 서로 평행한 스트링 선택 라인 및 접지 선택 라인, 및 상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배치되는 복수개의 평행한 워드 라인들을 형성한다. 상기 라인들을 구비하는 상기 반도체 기판의 전면 상에 스페이서막을 형성하여, 상기 워드라인들 사이, 상기 워드라인과 상기 스트링 선택 라인 사이, 상기 워드 라인과 상기 접지선택 라인 사이, 및 상기 스트링 선택 라인과 이웃하는 스트링 선택 라인를 채우되, 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이는 채우지않는다. 상기 스페이서막에 대해 에치백 공정을 진행하여 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이의 반도체 기판을 일부 노출시킨다. 상기 반도체 기판의 전면 상에 도전막을 적층하고 평탄화하여 상기 접지 선택 라인과 상기 이웃하는 접지 선택 라인 사이에 상기 도전막으로 형성되는 공통 소오스 라인을 형성한다.
공통 소스 라인
Description
도 1 및 2는 본 발명의 일 실시예에 따라 자기 정렬된 공통 소오스 라인을 구비하는 비휘발성 메모리 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로 더욱 상세하게는 자기 정렬된 공통 소오스 라인을 구비하는 비휘발성 메모리 소자 및 그 형성 방법에 관한 것이다.
플래쉬 메모리 소자와 같은 비휘발성 메모리 소자는 터널링에 의해 데이터를 저장 및 소거를 하는 셀 트랜지스터들과 이의 구동을 위한 주변회로로 구성되어 있다. 셀 트랜지스터들의 소오스와 드레인은 각각 공통소스라인과 DC 콘택플러그와 접한다.
낸드형 비휘발성 메모리 소자에서 종래 기술에 따른 공통 소오스 라인을 형 성하는 방법은 다음과 같다. 먼저, 반도체 기판 상에 복수개의 워드라인들, 접지선택 라인 및 스트링 선택 라인을 형성한다. 각각의 라인들의 측벽을 덮는 스페이서를 형성한 후 이온주입 공정을 진행하여 고농도 불순물 주입 영역 형성한다. 그리고 층간절연막을 적층한 후, 상기 접지 선택 라인들 사이의 상기 층간절연막을 패터닝하여 공통 소오스 라인을 위한 그루브를 형성한 후, 폴리실리콘막으로 채워 공통 소오스 라인을 형성한다.
한편, 최근 들어 반도체 소자의 고집적화로 인해, 스트링 선택 라인들 사이의 간격 및 접지선택 라인들 사이의 간격들도 줄어들고 있다. 이에 따라 공통 소스라인을 위한 그루브를 형성할 때 오버레이 공정 마진이 부족하다. 따라서 오정렬이 발생할 시, 그루브 주변의 접지 선택 라인들이 손상될 수 있다.
따라서, 상기 문제점을 해결하기 위하여, 본 발명의 기술적 과제는 오정렬에 따른 트랜지스터들의 손상을 방지할 수 있는 공통 소스라인을 구비하는 비휘발성 메모리 소자 및 그 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는 반도체 기판; 상기 반도체 기판의 상부를 가로지르되 서로 평행한 스트링 선택 라인 및 접지 선택 라인; 상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배치되되 상기 반도체 기판의 상부를 가로지르는 복수개의 평행한 워드 라인들; 상기 라인들 사이의 상기 반도체 기판에 형성되는 저농도 불순물 주입 영역들; 적어도 상기 워드라인들 사이, 상기 워드라인과 상기 스트링 선택 라인 사이, 및 상기 워드 라인과 상기 접지선택 라인 사이를 채우며, 상기 접지 선택 라인의 측벽들 중에 상기 워드라인과 인접하지 않는 측벽을 덮으며, 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이의 반도체 기판의 소정 부분을 노출시키는 스페이서막; 상기 스페이서막에 의해 노출되는 상기 반도체 기판에 형성되는 고농도 불순물 주입 영역; 상기 접지 선택 라인과 상기 이웃하는 접지 선택 라인 사이를 채우는 공통 소오스 라인을 구비한다.
상기 스페이서막은 바람직하게는 MTO(Medium temperature oxide), 실리콘질화막 및 실리콘산화질화막을 구비하는 그룹에서 선택되는 적어도 하나의 막으로 이루어진다. 바람직하게는 상기 접지 선택 라인과 상기 이웃하는 접지 선택 라인 사이의 간격은 상기 스트링 선택 라인과 이웃하는 스트링 선택 라인 사이의 간격 보다 넓다. 상기 공통 소오스 라인은 불순물이 도핑된 폴리실리콘막으로 이루어질 수 있다.
상기 비휘발성 메모리 소자를 형성하는 방법은 다음과 같다. 먼저, 반도체 기판 상에 서로 평행한 스트링 선택 라인 및 접지 선택 라인, 및 상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배치되는 복수개의 평행한 워드 라인들을 형성한다. 상기 라인들을 이온주입 마스크로 이용하여 상기 반도체 기판에 저농도 불순물 주입 영역을 형성한다. 상기 라인들을 구비하는 상기 반도체 기판의 전면 상에 스페이서막을 형성하여, 상기 워드라인들 사이, 상기 워드라인과 상기 스트링 선택 라인 사이, 상기 워드 라인과 상기 접지선택 라인 사이, 및 상기 스트링 선 택 라인과 이웃하는 스트링 선택 라인를 채우되, 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이는 채우지않는다. 상기 스페이서막에 대해 에치백 공정을 진행하여 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이의 반도체 기판을 일부 노출시킨다. 상기 노출된 반도체 기판에 고농도 불순물 주입 영역을 형성한다. 상기 반도체 기판의 전면 상에 도전막을 적층하여 상기 노출된 반도체 기판과 접하며 상기 접지 선택 라인과 상기 이웃하는 접지 선택 라인 사이를 채운다. 상기 도전막에 대해 평탄화 공정을 진행하여 상기 라인들을 노출시키는 동시에 상기 접지 선택 라인과 상기 이웃하는 접지 선택 라인 사이에 상기 도전막으로 형성되는 공통 소오스 라인을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 및 2는 본 발명의 일 실시예에 따라 자기 정렬된 공통 소오스 라인을 구비하는 비휘발성 메모리 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 1을 참조하면, 반도체 기판(1) 상에 소자분리막(미도시)을 형성하여 활성 영역을 정의한다. 상기 활성 영역에 이온주입 공정을 진행하여 웰(Well, 미도시)을 형성한다. 상기 활성 영역 상을 가로지르는 서로 평행한 복수개의 워드라인들(WL)을 형성한다. 상기 워드라인을 형성할 때, 상기 워드 라인들의 양측에는 각각 상기 워드라인과 평행한 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)이 형성된다. 상기 스트링 선택 라인(SSL), 상기 접지선택 라인(GSL) 및 그 사이에 개재된 복수개의 워드라인(WL)들을 구비하는 하나의 메모리 셀은 대칭적으로 반복되도록 형성된다. 이때 상기 접지 선택 라인과 이웃하는 접지 선택라인 사이의 간격은 상기 스트링 선택 라인과 이웃하는 스트링 선택 라인 사이의 간격보다 넓으며, 예를 들면 1.5~2배 넓다.
한편, 도 1을 참조하면, 상기 각각의 라인들(WL, SSL, GSL)은 차례로 적층된, 터널산화막(3), 부유 게이트막(5), 게이트 층간절연막(7), 제어 폴리막(9), 제어 금속 함유막(11) 및 하드마스크막(13)을 구비한다. 상기 게이트 층간절연막(7) 또는/그리고 상기 하드마스크막(13)은 산화막/질화막/산화막의 삼중막으로 형성될 수 있다. 상기 접지 선택 라인(GSL)과 상기 스트링 선택 라인(SSL)에서 상기 게이트 층간절연막(7)은 상기 라인들(GSL, SSL)의 폭보다 짧은 폭을 갖도록 형성되어 상기 제어 폴리막(9)과 상기 부유 게이트막(5)이 접하게 된다. 이는 상기 접지 선택 라인과 상기 스트링 선택 라인에 저전압의 동작 전압이 걸리도록 하기 위함이다.
계속해서, 도 1을 참조하면, 상기 라인들(WL, SSL,GSL)을 형성한 후에, 식각 데미지들을 치유하기 위하여 상기 라인들(WL, SSL,GSL)의 측벽에 산화막(15)을 형 성한다. 그리고 상기 라인들(WL, SSL,GSL)을 이온 주입 마스크로 이용하여 이온 주입 공정을 진행하여 상기 반도체 기판의 활성 영역에 저농도 불순물 주입 영역(17)을 형성한다. 상기 저농도 불순물 주입 영역(17)은 상기 웰과 반대되는 타입의 불순물로 형성되며 상기 웰이 P 타입일 경우, 상기 저농도 불순물 주입 영역(17)은 예를 들면 비소(As) 또는 인(P)이 도핑되어 형성될 수 있다.
계속해서, 도 1을 참조하면, 상기 반도체 기판의 전면 상에 스페이서막(19)을 형성한다. 이때 상기 라인들 사이의 간격들 중에서 상기 접지 선택 라인들 사이의 간격이 가장 넓게 형성되므로, 상기 스페이서막(19)은 상기 워드라인(WL)들 사이, 상기 워드라인(WL)과 상기 스트링 선택 라인(SSL) 사이, 상기 워드 라인(WL)과 상기 접지선택 라인(GSL) 사이, 및 상기 스트링 선택 라인(SSL)과 이웃하는 스트링 선택 라인(SSL)를 채우되, 상기 접지 선택 라인(GSL)과 이웃하는 접지 선택 라인(SGSL) 사이는 채우지않도록 형성된다. 상기 스페이서막(19)은 MTO(Medium temperature oxide), 실리콘질화막 및 실리콘산화질화막을 구비하는 그룹에서 선택되는 적어도 하나의 막으로 형성된다.
도 2를 참조하면, 상기 스페이서막(19)에 대해 에치백 공정을 진행하여 상기 접지 선택 라인(GSL)과 이웃하는 접지 선택 라인(GSL) 사이의 상기 반도체 기판(1)을 일부 노출시킨다. 이때 상기 에치백 공정에서 노출되는 상기 반도체 기판(1)의 표면이 오버 에치될 수 있다. 상기 스페이서막(19)을 이온주입 마스크로 이용하여 이온주입 공정을 진행하여 상기 노출된 반도체 기판(1)에 고농도 불순물 주입 영역(21)을 형성한다. 상기 고농도 불순물 주입 영역(21)은 상기 저농도 불순물 주입 여역(17)과 같은 종류의 불순물을 도핑하여 형성될 수 있다. 상기 반도체 기판(1)의 전면 상에 도전막(23)을 적층하여 상기 고농도 불순물 영역(21)과 접하며 상기 접지 선택 라인(GSL)과 상기 이웃하는 접지 선택 라인(GSL) 사이를 채운다. 상기 도전막(23)은 바람직하게는 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 도전막에 대해 평탄화 공정을 진행하여 상기 라인(GSL, SSL, WL)들의 하드마스크막(13)을 노출시키는 동시에 상기 접지 선택 라인(GSL)과 상기 이웃하는 접지 선택 라인(GSL) 사이에 상기 도전막으로 형성되는 공통 소오스 라인(23)을 형성한다. 상기 평탄화 공정에서 상기 하드마스크막(13)은 평탄화 저지막의 역할을 한다.
본 실시예에 따르면, 공통 소오스 라인(23)이 자지 정렬적으로 형성된다. 따라서 종래 기술에서와 같은 사진 식각 공정을 필요로 하지 않으며 오정렬등이 발생하지 않아 트랜지스터의 손상을 방지할 수 있다.
후속으로 일 방향으로 달리는 상기 공통 소오스 라인의 특정 부분을 패터닝하고 패터닝된 부분을 절연막으로 채워 공통 소오스 라인을 절연시킬 수 있다.
본 발명에 따른 비휘발성 메모리 소자 및 그 형성 방법에 따르면, 공통 소오스 라인이 자지 정렬적으로 형성되어 종래 기술에서와 같은 추가적인 사진 식각 공정을 필요로 하지 않는다. 따라서 사진 식각 공정에서 발생할 수 있는 오정렬에 의한 트랜지스터의 손상을 방지할 수 있다.
Claims (8)
- 반도체 기판;상기 반도체 기판의 상부를 가로지르되 서로 평행한 스트링 선택 라인 및 접지 선택 라인;상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배치되되 상기 반도체 기판의 상부를 가로지르는 복수개의 평행한 워드 라인들;상기 라인들 사이의 상기 반도체 기판에 형성되는 저농도 불순물 주입 영역들;적어도 상기 워드라인들 사이, 상기 워드라인과 상기 스트링 선택 라인 사이, 및 상기 워드 라인과 상기 접지선택 라인 사이를 채우며, 상기 접지 선택 라인의 측벽들 중에 상기 워드라인과 인접하지 않는 측벽을 덮으며, 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이의 반도체 기판의 소정 부분을 노출시키는 스페이서막;상기 스페이서막에 의해 노출되는 상기 반도체 기판에 형성되는 고농도 불순물 주입 영역; 및상기 접지 선택 라인과 상기 이웃하는 접지 선택 라인 사이를 채우는 공통 소오스 라인을 구비하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 스페이서막은 MTO(Medium temperature oxide), 실리콘질화막 및 실리콘산화질화막을 구비하는 그룹에서 선택되는 적어도 하나의 막으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 접지 선택 라인과 상기 이웃하는 접지 선택 라인 사이의 간격은 상기 스트링 선택 라인과 이웃하는 스트링 선택 라인 사이의 간격 보다 넓은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 공통 소오스 라인은 불순물이 도핑된 폴리실리콘막으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판 상에 서로 평행한 스트링 선택 라인 및 접지 선택 라인, 및 상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배치되는 복수개의 평행한 워드 라인들을 형성하는 단계;상기 라인들을 이온주입 마스크로 이용하여 상기 반도체 기판에 저농도 불순물 주입 영역을 형성하는 단계;상기 라인들을 구비하는 상기 반도체 기판의 전면 상에 스페이서막을 형성하여, 상기 워드라인들 사이, 상기 워드라인과 상기 스트링 선택 라인 사이, 상기 워드 라인과 상기 접지선택 라인 사이, 및 상기 스트링 선택 라인과 이웃하는 스트링 선택 라인를 채우되, 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이는 채우지 않는 단계;상기 스페이서막에 대해 에치백 공정을 진행하여 상기 접지 선택 라인과 이웃하는 접지 선택 라인 사이의 반도체 기판을 일부 노출시키는 단계;상기 노출된 반도체 기판에 고농도 불순물 주입 영역을 형성하는 단계;상기 반도체 기판의 전면 상에 도전막을 적층하여 상기 노출된 반도체 기판과 접하며 상기 접지 선택 라인과 상기 이웃하는 접지 선택 라인 사이를 채우는 단계; 및상기 도전막에 대해 평탄화 공정을 진행하여 상기 라인들을 노출시키는 동시에 상기 접지 선택 라인과 상기 이웃하는 접지 선택 라인 사이에 상기 도전막으로 형성되는 공통 소오스 라인을 형성하는 단계를 구비하는 비휘발성 메모리 소자의 형성 방법.
- 제 5 항에 있어서,상기 스페이서막은 MTO(Medium temperature oxide), 실리콘질화막 및 실리콘산화질화막을 구비하는 그룹에서 선택되는 적어도 하나의 막으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
- 제 5 항에 있어서,상기 접지 선택 라인과 상기 이웃하는 접지 선택 라인 사이의 간격은 상기 스트링 선택 라인과 이웃하는 스트링 선택 라인 사이의 간격 보다 넓은 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
- 제 5 항에 있어서,상기 공통 소오스 라인은 불순물이 도핑된 폴리실리콘막으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 형성 방법.
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|---|---|---|
| KR100790246B1 (ko) * | 2006-12-26 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
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2004
- 2004-12-08 KR KR1020040103135A patent/KR20060064323A/ko not_active Application Discontinuation
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| KR100790246B1 (ko) * | 2006-12-26 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조 방법 |
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