KR20050106848A - 리세스 채널을 갖는 어시스트 게이트 앤드형 메모리 소자및 그 제조 방법 - Google Patents

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KR20050106848A
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조명관
조은석
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삼성전자주식회사
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    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Abstract

리세스 채널을 갖는 어시스트 게이트 앤드형 메모리 소자 및 그 제조방법을 제공한다. 상기 소자는 어시스트 모스 트랜지스터 영역 및 플래시 메모리 셀 트랜지스터 영역을 갖는 반도체기판을 구비한다. 상기 반도체기판에 제1 및 제2 평행한 불순물 영역들을 배치하고, 상기 제1 및 제2 불순물 영역들 사이의 상기 반도체기판 내에 형성되고 상기 제1 불순물 영역에 인접하도록 제공되어 상기 제2 불순물 영역에 인접한 플래시 메모리 셀 트랜지스터 영역을 한정하는 리세스된 게이트 그루브를 배치한다. 상기 리세스된 게이트 그루브를 채우는 절연된 어시스트 게이트 전극을 배치하고, 상기 제1 및 제2 불순물 영역들 및 상기 절연된 어시스트 게이트 전극의 상부를 가로지르는 적어도 하나의 제어게이트 전극을 배치한다. 상기 제어게이트 전극 및 상기 플래시 메모리 셀 트랜지스터 영역 내의 상기 반도체기판 사이에는 플로팅 게이트가 개재된다.

Description

리세스 채널을 갖는 어시스트 게이트 앤드형 메모리 소자 및 그 제조 방법{Assist gate AND type memory device having a recess channel and method of fabricating the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 리세스 채널을 갖는 어시스트 게이트 앤드형 메모리 소자 및 그 제조방법에 관한 것이다.
플래시 메모리 소자는 정보를 전기적으로 프로그램(program)하거나 소거(erase)할 수 있다. 통상 알려진 바와 같이 상기 플래시 메모리 소자는 제어 게이트(control gate) 및 플로팅 게이트(floating gate)를 갖는 2층 게이트 구조로 이루어진 메모리 셀로 구성되어 있다. 상기 플래시 메모리 소자에서 정보의 프로그램 및 소거를 하는 원리로써 열전자 주입(hot electron injection) 혹은 파울러-놀드하임 터널링(Fowler-Nordheim tunneling) 등의 현상으로 설명되어지는 것은 통상 알려져 있다. 상기 플래시 메모리 소자의 기억용량을 더욱 증가시키면서, 더욱 고집적화를 하며, 정보의 프로그램 및 소거가 상대적으로 빠르고, 소비 전력도 줄일 수 있는 플래시 메모리 소자의 구조로서 어시스트 게이트 앤드형 메모리 소자가 제안되고 있다. 예를 들어, 어시스트 게이트 앤드형 메모리 어레이 및 구조가 대한민국 공개특허공보(Korean Patent Publication No.) 2002-0071714호에 "불휘발성 기억 장치의 기입 방법" 이라는 제목으로 "다까세요시노리"등에 의해 개시된 바 있다.
도 1은 대한민국 공개특허공보 2002-0071714호에 개시된 어시스트 게이트 앤드형 메모리 어레이의 구조를 나타낸 단면도이다.
도 1을 참조하면, 반도체기판(100)에 서로 평행한 불순물 영역들(102)이 배치된다. 상기 불순물 영역들(102) 사이의 영역들의 각각은 어시스트 모스 트랜지스터 영역(a) 및 플래시 메모리 셀 트랜지스터 영역(b)으로 분할된다. 상기 어시스트 모스 트랜지스터 영역(a)들 내의 상기 반도체기판(100) 상부에 상기 불순물 영역들(102)에 평행한 어시스트 게이트 전극들(104)이 배치된다. 또한, 상기 어시스트 게이트 전극들(104)의 상부를 가로지르도록 복수개의 평행한 제어 게이트 전극들(110)이 배치된다. 상기 제어게이트 전극들(110) 및 상기 플래시 메모리 트랜지스터 영역들(b) 내의 상기 반도체기판(100) 사이에 플로팅 게이트들(106)이 개재된다. 상기 어시스트 게이트 전극들(104), 플로팅 게이트들(106) 및 제어게이트 전극들(110)은 절연막(108)에 의해 전기적으로 절연된다.
도 1에 도시된 바와 같이, 종래의 어시스트 게이트 앤드형 메모리 소자는 상기 각 제어게이트 전극들(110)을 따라서 직렬 연결된 복수개의 플래시 메모리 셀들(C1, C2, ...)을 포함한다. 또한 상기 플래시 메모리 셀들(C1, C2,...)의 각각은 직렬 연결된 어시스트 모스 트랜지스터 및 플래시 메모리 셀 트랜지스터를 포함한다. 결과적으로, 상기 어시스트 모스 트랜지스터는 상기 플래시 메모리 셀 트랜지스터를 선택하기 위한 스위칭 소자의 역할을 한다.
도 1에서, 상기 제1 플래시 메모리 셀(C1)을 선택적으로 프로그램 시키기 위해서는, 상기 제1 플래시 메모리 셀(C1)의 어시스트 모스 트랜지스터는 턴온 되어야 하고, 상기 제2 플래시 메모리 셀(C2)의 어시스트 모스 트랜지스터는 턴오프 되어야 한다. 즉, 상기 제1 플래시 메모리 셀(C1)의 어시스트 게이트 전극(104)에 상기 어시스트 모스 트랜지스터의 문턱전압보다 높은 게이트 전압을 인가하여야 하고, 상기 제2 플래시 메모리 셀(C2)의 어시스트 게이트 전극(104)에 0볼트를 인가하여야한다.
그러나 상기 어시스트 게이트 앤드형 메모리 소자의 집적도가 증가함에 따라, 상기 어시스트 게이트 전극들(104)의 폭은 점점 감소하고 있다. 이 경우에, 상기 비선택된 플래시 메모리 셀의 어시스트 게이트 전극(104)에 0볼트를 인가할지라도, 상기 비선택된 어시스트 모스 트랜지스터는 단채널 효과에 기인하여 누설전류를 보일 수 있다. 상기 비선택된 어시스트 모스 트랜지스터의 누설전류는 비선택된 플래시 메모리 셀의 소프트 프로그램을 유발시킨다.
본 발명이 이루고자 하는 기술적 과제는 비선택된 셀의 소프트 프로그램을 방지하면서 고집적화에 적합한 어시스트 게이트 앤드형 메모리 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 셀 면적의 증가 없이 비선택된 셀의 소프트 프로그램을 방지할 수 있는 어시스트 게이트 앤드형 메모리 소자의 제조방법들을 제공하는데 있다.
본 발명의 일 양태에 따르면, 리세스 채널을 갖는 어시스트 게이트 앤드형 메모리 소자들이 제공된다. 이 소자들은 제1 및 제2 평행한 불순물 영역들이 배치된 반도체기판을 구비한다. 상기 제1 및 제2 불순물 영역들 사이의 상기 반도체기판 내에 형성되고, 상기 제1 불순물 영역에 인접하도록 제공되어 상기 제2 불순물 영역에 인접한 플래시 메모리 셀 트랜지스터 영역을 한정하는 ㅇ1리세스된 게이트 그루브를 배치한다. 상기 리세스된 게이트 그루브를 채우는 절연된 어시스트 게이트 전극이 배치되고, 상기 제1 및 제2 불순물 영역들 및 상기 절연된 어시스트 게이트 전극의 상부를 가로지르는 적어도 하나의 제어게이트 전극이 배치된다. 상기 제어게이트 전극 및 상기 플래시 메모리 셀 트랜지스터 영역 내의 반도체기판 사이에 플로팅 게이트가 개재된다.
본 발명의 다른 양태에 따르면, 리세스 채널을 갖는 어시스트 게이트 앤드형 메모리 소자의 제조방법들이 제공된다. 이 방법들은 반도체기판의 소정영역들을 선택적으로 식각하여 복수개의 평행한 리세스된 그루브들을 형성하는 것을 포함한다. 상기 리세스된 그루브들은 그들 사이에 위치하는 플래시 메모리 셀 트랜지스터 영역을 한정한다. 상기 리세스된 게이트 그루브들을 채우는 절연된 어시스트 게이트 전극들을 형성한다. 이 경우에, 상기 어시스트 게이트 전극들의 각각은 서로 마주보는 제1 및 제2 측벽들을 갖는다. 상기 어시스트 게이트 전극들의 제1 측벽들에 인접한 상기 반도체기판에 선택적으로 불순물 이온들을 주입하여 복수개의 평행한 불순물 영역들을 형성한다. 상기 리세스된 게이트 그루브들 사이의 반도체기판 상에 절연된 플로팅 게이트 패턴을 형성한다. 상기 플로팅 게이트 패턴들을 갖는 반도체기판 상에 게이트 층간절연막 및 제어게이트 도전막을 차례로 형성한다. 상기 제어게이트 도전막, 상기 게이트 층간절연막 및 상기 플로팅 게이트 패턴을 패터닝하여 상기 어시스트 게이트 전극들의 상부를 가로지르는 복수개의 제어 게이트 전극들과 아울러서 상기 제어게이트 전극들 및 상기 플래시 메모리 셀 트랜지스터 영역 사이에 게재된 플로팅 게이트를 형성한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예들에 따른 어시스트 게이트 앤드형 메모리 어레이를 보여주는 평면도이고, 도 3은 본 발명의 어시스트 게이트 앤드형 메모리 소자를 설명하기 위하여 도 2의 I-I′에 따라 취해진 단면도이다.
도 2 및 도3을 참조하면, 반도체기판(200)에 소스 또는 드레인 역할을 하는 서로 평행한 제1, 제2 및 제3 불순물 영역들(216a, 216b, 216c)이 배치된다. 상기 제1 및 제2 불순물 영역들(216a, 216b) 사이의 영역은 어시스트 모스 트랜지스터 영역(a) 및 플래시 메모리 셀 트랜지스터 영역(b)으로 분할된다.
상기 제1 및 제2 불순물 영역들(216a, 216b) 사이에 위치하고, 상기 제1 불순물 영역(216a)에 인접하는 리세스된 게이트 그루브(206)가 제공된다. 상기 리세스된 게이트 그루브(206)는 상기 제2 불순물 영역(216b)에 인접한 플래시 메모리 셀 트랜지스터 영역(b)을 한정한다.
상기 리세스된 게이트 그루브(206)의 내벽 상에 어시스트 게이트 절연막(208)이 제공되고, 상기 어시스트 게이트 절연막(208) 상에 어시스트 게이트 전극(210′)이 배치된다. 상기 어시스트 게이트 전극(210′) 상에 하드 마스크 절연막(212′)이 제공된다.
상기 불순물영역들(216a, 216b) 사이에 위치하는 채널 영역의 펀치-스루 특성을 개선하기 위하여, 상기 불순물영역들(216a, 216b) 사이에 위치하고, 상기 리세스된 게이트 그루브들(206)에 인접하는 반도체기판 내에 채널 국부활성영역(218)을 배치할 수 있다.
상기 플래시 메모리 셀 트랜지스터 영역(b) 내의 반도체기판 상에 터널 절연막(220)이 제공된다. 상기 터널 절연막(220) 상에 플로팅 게이트(222″)가 배치된다. 상기 플로팅 게이트(222″) 및 상기 절연된 어시스트 게이트 전극(210′)을 포함하는 반도체기판에 게이트층간 절연막(230)이 제공된다. 상기 절연된 플로팅 게이트(222″) 상부를 덮고, 상기 불순물 활성영역들(216a, 216b, 216c) 및 상기 절연된 어시스트 게이트 전극들(210′)을 가로지르는 적어도 하나의 워드라인 역할을 하는 제어게이트 전극(232)이 배치된다.
도 4a 내지 도 4i는 본 발명의 실시예에 따른 어시스트 게이트 앤드형 메모리 소자의 제조 방법들을 설명하기 위하여 도 2의 I-I′에 따라 취해진 단면도들이다. 도 4a 내지 도 4i에 있어서, 참조부호 "a"로 표시된 부분은 어시스트 모스 트랜지스터 영역(a)을 나타내고, 참조부호 "b"로 표시된 부분은 플래시 메모리 셀 트랜지스터 영역(b)을 나타낸다.
도 2 및 도 4a를 참조하면, 상기 어시스트 모스 트랜지스터 영역(a) 및 상기 플래시 메모리 셀 트랜지스터 영역(b)을 갖는 반도체기판(200)을 준비한다. 상기 반도체기판(200)상에 하부 패드절연막(202)을 형성한다. 상기 하부 패드절연막(202)에 대하여 선택 식각비를 갖는 상부 패드절연막(204)을 형성한다. 이 경우에, 상기 하부 패드절연막(202)은 열산화막으로 형성하고, 상기 상부 패드절연막(204)은 질화막으로 형성할 수 있다. 상기 하부 패드 절연막(202)과 상기 상부 패드절연막(204)은 패드 절연막(205)을 구성한다.
도 2 및 도 4b를 참조하면, 상기 패드절연막(205)을 패터닝하여 상부 패드절연막패턴(204′) 및 하부 패드 절연막패턴(202′)으로 구성되는 패드 절연막패턴(205′)을 형성한다. 상기 상부 패드절연막패턴(204′)을 식각 마스크로 사용하여 반도체기판을 식각 하여 리세스된 게이트 그루브(206)를 형성한다. 이 경우에, 상기 리세스된 게이트 그루브(206)는 상부 폭이 하부 폭보다 넓게 형성되며, 바닥 부분은 라운드 형태로 형성되는 것이 바람직하다.
도 2 및 도 4c를 참조하면, 상기 상부 패드 절연막패턴(도 4b의 204′)을 식각 공정을 통하여 제거한다. 이어서, 상기 리세스된 게이트 그루브(206) 상에 어시스트 게이트 절연막(208)을 형성한다. 상기 어시스트 게이트 절연막(208)은 열산화막으로 형성하는 것이 바람직하다. 상기 어시스트 게이트 절연막(208)을 포함하는 반도체기판 상에 어시스트 게이트 도전막(210)을 형성한다. 상기 어시스트 게이트 도전막(210)으로는 폴리 실리콘을 사용하는 것이 바람직하다. 상기 어시스트 게이트 도전막(210) 상에 하드 마스크 절연막(212)을 형성한다. 상기 하드 마스크 절연막(212)은 화학기상 증착법에 의한 산화막으로 형성할 수 있다.
도 2 및 도 4d를 참조하면, 상기 하드마스크 절연막(도 4c의 212) 및 상기 어시스트 게이트 도전막(도 2c의 210)을 패터닝하여, 상기 리세스 게이트 그루브(206) 상에 위치하는 하드 마스크 절연막패턴(212′) 및 어시스트 게이트 전극(210′)을 형성한다. 이 경우에 상기 어시스트 게이트 전극들(210′)은 상기 반도체기판(200)의 표면보다 높은 상부면들을 갖도록 형성되고, 상기 어시스트 게이트 전극들(210′)의 각각은 서로 마주보는 제1 및 제2 측벽들을 갖도록 형성된다.
상기 리세스된 게이트 그루브들(206)의 한쪽에 인접한 반도체기판 내에 불순물이온을 주입하여 소스 또는 드레인으로 사용될 복수개의 평행한 불순물 영역들(216a, 216b, 216c)을 형성한다. 예를 들면, 상기 반도체기판(200)이 피형 반도체기판 또는 피웰이 형성된 반도체기판일 경우에 상기 불순물 영역들(216a, 216b, 216c)은 아세닉(As) 또는 인(P) 등의 5족 원소 불순물을 이온주입 하여 N+ 활성영역으로 형성할 수 있다. 이 경우에, 상기 불순물 이온주입은 통상 채널링 방지 기술로써 알려진 틸트 이온주입 기술(tilt ion implantation technique)을 사용한다. 상기 틸트 이온주입 기술은 상기 불순물 이온들이 상기 반도체기판(200)에 대하여 기울어진 각도를 가지고 이온주입되도록 하는 방법이다. 그 결과, 상기 절연된 어시스트 게이트 전극들(210′) 및 상기 하드 마스크 절연막패턴들(212′)을 이온주입 마스크로 채택하여 별도의 추가적인 사진 공정없이 불순물 이온들을 한정된 영역에 주입 할 수 있게 한다.
도 2 및 도 4e를 참조하면, 상기 불순물 영역들(216a, 216b, 216c) 사이의 채널 영역의 펀치-스루 특성을 개선시키기 위하여, 상기 불순물 영역들(216a, 216b, 216c) 사이에 위치하고, 상기 어시스트 게이트 그루브(206)에 인접하는 평행한 채널 국부활성영역들(218)을 형성할 수 있다.
이 경우에, 상기 불순물 활성영역들(216a, 216b, 216c)을 형성할 때와 마찬가지로 상기 틸트 이온주입 기술을 사용하는데, 상기 반도체기판(200)과 동일한 도전형을 갖는 보론(B) 또는 이불화보론(BF2)등의 3족 원소 불순물이온들을 사용하여 틸트 이온주입을 한다. 그 결과, 상기 절연된 어시스트 게이트 전극(210′) 및 상기 하드마스크 절연막패턴(212′)을 이온주입 마스크로 하여 별도의 추가적인 사진 공정 없이 채널 국부활성영역(218)을 형성할 수 있다.
도 2 및 도 4f를 참조하면, 상기 플래시 메모리 셀 트랜지스터 영역(b) 상의 상기 하부 패드절연막패턴(도 4e의 202′)을 식각 공정을 사용하여 제거한다. 이어서, 상기 플래시 메모리 셀 트랜지스터 영역(b) 내의 반도체기판 상에 터널 절연막(220)을 형성한다. 상기 터널 절연막(220)은 열산화막으로 형성하는 것이 바람직하다.
도 2 및 도 4g를 참조하면, 상기 터널 절연막(220) 및 상기 하드 마스크 절연막패턴(212′) 상에 플로팅 게이트 도전막(222)을 형성하는데, 상기 플로팅 게이트 도전막(222)은 폴리 실리콘으로 형성할 수 있다.. 상기 플로팅 게이트 도전막(222) 상에 상기 하드 마스크 절연막(212′)에 대하여 선택 식각비를 갖는 희생절연막(224)을 형성한다. 이 경우에, 상기 희생절연막(224)은 질화막으로 형성할 수 있다.
도 2 및 도 4h를 참조하면, 상기 희생절연막(도 4g의 224) 및 상기 플로팅 게이트 도전막(도 4g의 222)을 평탄화 시키어 상기 하드 마스크 절연막패턴(212′)의 상부면을 노출시킨다. 그 결과, 희생절연막패턴(224′) 및 플로팅 게이트패턴(222′)이 형성된다. 상기 평탄화공정은 에치 백 기술 또는 화학기계적 연마기술을 사용하여 실시 할 수 있다.
도 2 및 도 4i를 참조하면, 상기 희생절연막패턴(224′)을 식각 공정을 사용하여 제거한다. 상기 플로팅 게이트패턴(222′)이 형성되어 있는 반도체기판 상에 게이트층간 절연막을 형성한다. 이 경우에, 상기 게이트층간 절연막은 하부 산화막, 질화막 및 상부 산화막을 차례로 적층하여 형성할 수 있다. 상기 게이트층간 절연막 상에 제어게이트 도전막을 형성한다. 상기 제어게이트 도전막은 폴리 실리콘 또는 폴리 실리콘과 텅스텐실리사이드가 적층되어 있는 도전막으로 형성할 수 있다.
상기 제어게이트 도전막, 상기 게이트층간 절연막 및 상기 플로팅 게이트패턴(222′)을 패터닝하여 상기 어시스트 게이트 전극들(210′)의 상부를 가로지르는 복수개의 제어 게이트 전극들(232) 및 복수개의 게이트층간 절연막패턴들(230)과 아울러서 상기 제어게이트 전극들(232) 및 상기 플래시 메모리 셀 트랜지스터 영역(b) 사이에 개재된 플로팅 게이트들(222″)을 형성한다. 이 경우에, 상기 게이트층간 절연막패턴들(230)은 차례로 적층된 하부 산화막패턴(224), 질화막패턴(226) 및 상부 산화막패턴(228)으로 형성할 수 있다.
상술한 바와 같이 본 발명의 실시에 따르면, 상기 리세스된 게이트 그루브(206) 상에 어시스트 모스 트랜지스터를 형성하여 리세스 채널을 갖는 어시스트 게이트 앤드형 메모리 소자를 제공한다. 상기 리세스 채널은 평면에서의 채널 길이보다 더욱 길기 때문에 셀 면적의 증가없이 증가된 채널 길이를 확보할 수 있다. 그 결과, 종래의 어시스트 게이트 앤드형 메모리 소자의 집적도가 증가함에 따라 어시스트 모스 트랜지스터에서 발생하는 단채널 효과에 의한 소자 성능의 저하를 방지할 수 있는 구조로써 리세스 채널을 갖는 어시스트 게이트 앤드형 메모리 소자를 제공한다.
도 1은 종래 기술에 따른 어시스트 게이트 앤드형 메모리 소자의 단면도이다.
도 2는 본 발명의 실시예들에 따른 어시스트 게이트 앤드형 메모리 소자를 설명하기 위한 평면도이다.
도 3은 본 발명의 실시예에 따른 어시스트 게이트 앤드형 메모리 소자를 설명하기 위하여 도 2의 I-I′에 따라 취해진 단면도이다.
도 4a내지 도 4i는 본 발명의 실시예에 따른 어시스트 게이트 앤드형 메모리 소자의 제조방법을 설명하기 위하여 도 2의 I-I′에 따라 취해진 단면도들이다.

Claims (7)

  1. 반도체기판에 형성된 제1 및 제2 평행한 불순물 영역들;
    상기 제1 및 제2 불순물 영역들 사이의 상기 반도체기판 내에 형성되고 상기 제1 불순물 영역에 인접하도록 제공되어 상기 제2 불순물 확산영역에 인접한 플래시 메모리 트랜지스터 영역을 한정하는 리세스된 게이트 그루브;
    상기 리세스된 게이트 그루브를 채우는 절연된 어시스트 게이트 전극;
    상기 제1 및 제2 불순물 영역들 및 상기 절연된 어시스트 게이트 전극의 상부를 가로지르는 적어도 하나의 제어게이트 전극; 및
    상기 제어게이트 전극 및 상기 플래시 메모리 트랜지스터 영역 내의 상기 반도체기판 사이에 개재된 플로팅 게이트를 포함하는 어시스트 게이트 앤드형 메모리소자.
  2. 제 1 항에 있어서,
    상기 불순물 영역들 사이에 위치하고, 상기 리세스된 게이트 그루부와 인접하는 반도체기판 내에 형성된 채널 국부활성영역을 더 포함하되, 상기 채널 국부활성영역은 상기 불순물 영역들과 반대의 도전형을 갖는 것을 특징으로 하는 어시스트 게이트 앤드형 메모리 소자.
  3. 반도체기판의 소정영역들을 선택적으로 식각하여 복수개의 평행한 리세스된 게이트 그루브들을 형성하되, 상기 리세스된 게이트 그루브들은 그들 사이에 위치하는 플래시 메모리 셀 트랜지스터 영역을 한정하고,
    상기 리세스된 게이트 그루브들을 채우는 절연된 어시스트 게이트 전극들을 형성하되, 상기 어시스트 게이트 전극들의 각각은 서로 마주보는 제1 및 제2 측벽들을 갖고,
    상기 어시스트 게이트 전극들의 제1 측벽들에 인접한 상기 반도체기판에 선택적으로 불순물 이온들을 주입하여 복수개의 평행한 불순물 영역들을 형성하고,
    상기 리세스된 게이트 그루브들 사이의 상기 반도체기판 상에 절연된 플로팅 게이트 패턴들을 형성하고,
    상기 플로팅 게이트 패턴들을 갖는 반도체기판 상에 게이트 층간절연막 및 제어게이트 도전막을 차례로 형성하고,
    상기 제어게이트 도전막, 상기 게이트 층간절연막 및 상기 플로팅 게이트 패턴을 패터닝하여 상기 어시스트 게이트 전극들의 상부를 가로지르는 복수개의 제어 게이트 전극들과 아울러서 상기 제어게이트 전극들 및 상기 플래시 메모리 셀 트랜지스터 영역 사이에 개재된 플로팅 게이트들을 형성하는 것을 포함하는 어시스트 게이트 앤드형 메모리 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 어시스트 게이트 전극들은 상기 반도체기판의 표면보다 높은 상부면들을 갖도록 형성되는 것을 특징으로 하는 어시스트 게이트 앤드형 메모리 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 불순물 영역들은 상기 어시스트 게이트 전극들을 이온주입 마스크로 채택하는 틸트 이온주입 기술을 사용하여 형성하되, 상기 불순물 이온들은 상기 반도체기판과 반대의 도전형을 갖는 것을 특징으로 하는 어시스트 게이트 앤드형 메모리 소자의 제조방법.
  6. 제 3 항에 있어서,
    상기 어시스트 게이트 전극들의 상기 제2 측벽들에 인접한 상기 반도체기판 내에 선택적으로 불순물 이온들을 주입하여 상기 불순물 영역들과 이격된 복수개의 평행한 채널 국부활성영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 어시스트 게이트 앤드형 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 채널 국부활성영역을 형성하기 위한 상기 불순물 이온들은 상기 반도체기판과 동일한 도전형을 갖는 것을 특징으로 하는 어시스트 게이트 앤드형 메모리 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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CN103579126A (zh) * 2013-11-06 2014-02-12 复旦大学 一种u型结构的半浮栅器件及其制造方法
WO2014161471A1 (zh) * 2013-04-02 2014-10-09 苏州东微半导体有限公司 一种u形沟道的半导体器件

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