KR20100074676A - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판상에 셀렉트 라인, 워드 라인을 포함하는 다수의 게이트 전극을 형성하는 단계와, 상기 게이트 전극 사이의 상기 반도체 기판상에 제1 보호막을 형성하는 단계와, 상기 제1 보호막을 포함하는 상기 게이트 전극 사이에 절연막을 형성하되, 상기 절연막은 상기 제1 보호막과 식각 선택비가 다른 물질막으로 형성하는 단계와, 상기 절연막 상에 노출된 상기 게이트 전극들의 측벽 및 상부에 제2 보호막을 형성하되, 상기 제2 보호막은 상기 절연막과 식각 선택비가 다른 물질막으로 형성하는 단계와, 각각의 상기 게이트 전극들 사이의 상기 제2 보호막에 콘택홀을 형성하는 단계와, 상기 절연막을 제거하는 단계 및 상기 게이트 전극들의 측벽에 대해 금속성 잔류물을 제거하는 단계를 포함하기 때문에, 게이트 측벽에 전류하는 전도성의 금속성 잔류물을 제거하여 전하 손실로 인한 리텐션 특성 열화를 방지하여 비휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
금속성 잔류물, 텅스텐막, 게이트 전극, 리텐션

Description

비휘발성 메모리 소자의 제조 방법{Method of fabricating non-volatile memory device}
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 텅스텐막을 포함하는 게이트를 형성하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다.
플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로써, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과, 프로그램 및 소거가 전기적으로 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write) 하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.
이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리와 낸드(NAND)형 플래시 메모리 소자로 구별될 수 있다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.
낸드형 플래시 메모리 소자는 소스 선택 라인과 드레인 선택 라인 사이에 다수의 워드 라인이 형성된다. 소스 선택 라인 또는 드레인 선택 라인은 다수의 스트링에 각각 포함된 선택 트랜지스터들의 게이트가 서로 연결되어 형성되며, 워드 라인은 메모리 셀 트랜지스터들의 게이트가 서로 연결되어 형성된다. 선택 라인과 워드 라인에는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 포함되며, 선택 라인에서는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다.
한편, 점차 반도체 소자가 고집적화되고 공정 선폭이 축소됨에 따라 게이트의 폭 또한 매우 협소하게 형성되고 있다. 게이트의 폭이 좁아지면 게이트 저항이 증가하여 게이트 동작 특성이 열화될 수 있다. 따라서 게이트의 저항을 감소시키도 록 콘트롤 게이트 상에 전기 저항이 낮은 물질막, 예를 들면 금속막으로 게이트 전극막을 형성함으로써 게이트의 동작 특성을 확보할 수 있는 다양한 기술들이 강구되고 있다.
그런데, 금속막으로 형성되는 게이트 전극막을 포함하는 게이트 전극을 형성하기 위한 게이트 식각 공정 후에는 게이트 전극의 측벽에 금속성 잔류물이 잔류하게 된다. 이러한 금속성 잔류물은 비휘발성 메모리 소자의 특성을 열화시키기 때문에, 세정 공정 또는 산화 공정을 통해 제거하는 공정을 실시하여야 한다. 하지만, 노출된 게이트 전극막의 측벽이 이러한 세정 공정 또는 산화 공정시 손상될 수 있다.
본 발명은 게이트 전극막의 측벽에 보호막을 형성한 뒤 게이트 전극막의 측벽에 잔류하는 금속성 잔류물을 제거하는 공정을 실시하여 게이트 전극막의 손상을 방지하면서 금속성 잔류물들을 효과적으로 제거할 수 있다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판상에 셀렉트 라인, 워드 라인을 포함하는 다수의 게이트 전극을 형성하는 단계와, 상기 게이트 전극 사이의 상기 반도체 기판상에 제1 보호막을 형성하는 단계와, 상기 제1 보호막을 포함하는 상기 게이트 전극 사이에 절연막을 형성하되, 상기 절연막은 상기 제1 보호막과 식각 선택비가 다른 물질막으로 형성하는 단계와, 상기 절연막 상에 노출된 상기 게이트 전극들의 측벽 및 상부에 제2 보호막을 형성하되, 상기 제2 보호막은 상기 절연막과 식각 선택비가 다른 물질막으로 형성하는 단계와, 각각의 상기 게이트 전극들 사이의 상기 제2 보호막에 콘택홀을 형성하는 단계와, 상기 절연막을 제거하는 단계 및 상기 게이트 전극들의 측벽에 대해 금속성 잔류물을 제거하는 단계를 포함한다.
상기 제1 보호막 또는 상기 제2 보호막은 질화막으로 형성할 수 있다. 상기 절연막은 SOG(Silicon On Glass) 산화막, BPSG(Boro-Phoso-Silicate-Glass) 산화막, PSG(Phosophorus Silicate Glass) 산화막 중 어느 하나로 형성할 수 있다. 상기 절연막은 습식 식각 공정으로 제거할 수 있다. 상기 습식 식각 공정은 BOE 용액 또는 HF 용액을 식각액으로 사용할 수 있다. 상기 게이트 전극은 텅스텐막을 포함할 수 있다. 상기 텅스텐막의 측벽에 상기 제2 보호막이 형성될 수 있다.
본 발명의 비휘발성 메모리 소자의 제조 방법에 따르면, 게이트 측벽에 전류하는 전도성의 금속성 잔류물을 제거함으로써, 전하 손실로 인한 리텐션 특성 열화를 방지하여 비휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다. 또한, 프로그램 동작시 게이트 전극 사이의 캐패시턴스 감소로 인하여 간섭가 감소할 수 있다. 그리고, 소거 동작시 셀렉트 라인과 이와 인접한 워드 라인 사이의 커플링이 감소하여 셀렉트 라인과 인접한 워드 라인의 소거 속도 저하 문제를 해결할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다. 이하에서는 비휘발성 메모리 소자 중 낸드 플래시 메모리 소자를 일실시예로 자세히 설명한다.
도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정 시 반도체 기판(102)의 표면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 전자를 통과시킬 수 있다. 터널 절연막(104)은 산화막으로 형성한다.
터널 절연막(104) 상에 플로팅 게이트용 제1 도전막(106)을 형성한다. 제1 도전막(106)은 전하를 저장하거나 방출할 수 있다. 따라서, 프로그램 동작시 반도체 기판(102)의 채널 영역의 전자가 터널 절연막(104)을 통과하여 제1 도전막(106)으로 축적될 수 있고, 소거 동작시 제1 도전막(106)에 저장된 전하가 게이트 절연막(104)을 통과하여 반도체 기판(102)으로 방출될 수 있다. 제1 도전막(106)은 폴리 실리콘막으로 형성한다.
그리고, 도면에는 도시하지 않았지만, 반도체 기판(102)의 소자 분리 영역 상에 형성된 제1 도전막(106)과 터널 절연막(104)을 식각하고 소자 분리 영역의 반도체 기판(102)을 식각하여 트렌치(도시하지 않음)를 형성한다. 그리고, 트렌치(도시하지 않음)에 절연물질을 채워서 반도체 기판(102)의 소자 분리 영역에 소자 분리 구조(도시하지 않음)을 형성한다. 소자 분리 구조(도시하지 않음)은 반도체 기판(102)의 액티브 영역(active region)을 한정한다. 이어서, 소자 분리 구조(도시하지 않음)의 상부 일부를 제거하여 소자 분리 구조(도시하지 않음)의 높이를 낮추는 식각 공정을 실시할 수 있다.
그리고, 소자 분리 구조(도시하지 않음)을 포함하는 제1 도전막(106) 상에 유전체막(108)을 형성한다. 유전체막(108)은 하부에 형성된 플로팅 게이트와 상부에 형성된 콘트롤 게이트를 절연한다. 유전체막(108)은 산화막, 질화막 및 산화막의 적층 구조인 ONO(Oxide/Nitride/Oxide) 구조의 막으로 형성할 수 있다. 한편, 소스 셀렉트 라인(Source Select Line; SSL)이나 드레인 셀렉트 라인(Drain Select Line; DSL)이 형성될 영역은 유전체막(108)의 일부를 제거하여 유전체막(108)의 하부에 형성된 플로팅 게이트와 상부에 형성된 콘트롤 게이트를 전기적으로 연결할 수 있다.
유전체막(108) 상에는 콘트롤 게이트용 제2 도전막(110)을 형성한다. 제2 도전막(110)은 폴리 실리콘막으로 형성한다. 그리고, 제2 도전막(110) 상에는 콘트롤 게이트의 저항을 낮추기 위한 게이트 전극막(112)을 형성한다. 게이트 전극막으로는 금속막, 예를 들면 텅스텐(W)막을 형성할 수 있다. 그리고, 게이트 전극막(112) 상에는 게이트 마스크 패턴(114)을 형성한다.
이후에, 게이트 마스크 패턴(114)을 이용한 식각 공정을 실시하여 게이트 전극막(112), 제2 도전막(110), 유전체막(108) 및 제1 도전막(106)을 식각한다. 이로써, 반도체 기판(102) 상에는 소스 셀렉트 라인(SSL) 또는 드레인 셀렉트 라인(DSL)과 같은 셀렉트 라인(SSL 또는 DSL)들과, 이들 선택 라인(SSL 또는 DSL)들 사이에 워드 라인(word line)을 포함하는 다수의 게이트 전극들이 형성된다. 한편, 도면에는 선택 라인(SSL 또는 DSL)들 사이에 워드 라인(WL)이 두 개 형성되는 것으로 도시하였지만, 선택 라인(SSL 또는 DSL)들 사이에 워드 라인(WL)은 16개 내지 32개 형성될 수 있다.
그런데, 게이트 전극을 형성하는 식각 공정 후에는 게이트 전극의 측벽에 금속성 잔류물(metal residue)이 잔류하게 된다. 이러한 금속성 잔류물은 전도성이 있기 때문에 비휘발성 메모리 소자의 리텐션(retention) 특성을 열화시킬 수 있다. 따라서, 게이트 전극을 형성하기 위한 식각 공정 후 게이트 측벽의 금속성 잔류물을 제거하는 공정은 필수적이다.
하지만, 금속성 잔류물을 제거하기 위하여 반도체 기판(102) 상에 세정액으 로써 강산의 케미컬(chemical)을 공급하면 산에 취약한 텅스텐으로 형성된 게이트 전극막(112)의 노출된 측벽이 손실되어 게이트 특성이 열화될 수 있다. 또한, 금속성 잔류물을 제거하기 위하여 반도체 기판(102)에 대해 산화 공정을 실시할 경우, 텅스텐으로 형성된 게이트 전극막(112)의 노출된 측벽이 산화되어 게이트 특성이 열화될 수 있다. 이에, 본 발명은 게이트 전극막(112)의 측벽에 보호막을 형성한 뒤 금속성 잔류물을 제거하는 공정을 실시하는데, 이를 아래에서 상세하게 설명한다.
도 1b를 참조하면, 게이트 전극들을 포함하는 반도체 기판(102) 상에 제1 보호막(116)을 형성한다. 제1 보호막(116)은 게이트 전극들의 단차를 유지할 수 있는 두께로 형성하며, 터널 절연막(104)과 식각 선택비가 다른 물질막, 예를 들면 질화막으로 형성할 수 있다.
도 1c를 참조하면, 제1 보호막(116)에 대해 이방성 식각 공정을 실시하여, 게이트 전극들의 측벽 및 상부에 형성된 제1 보호막(116)이 제거되고 터널 절연막(104) 상에 형성된 제1 보호막(116)이 잔류하도록 한다. 이로써, 게이트 전극들 사이의 반도체 기판(102) 상에 제1 보호막(116)이 형성된다.
도 1d를 참조하면, 게이트 전극들을 포함하는 반도체 기판(102) 상에 절연막(118)을 형성한다. 절연막(118)은 제1 보호막(116)과 식각 선택비가 다른 물질막, 예를 들면 SOG(Silicon On Glass) 산화막, BPSG(Boro-Phoso-Silicate-Glass) 산화막, PSG(Phosophorus Silicate Glass) 산화막 중 어느 하나로 형성할 수 있다. 그리고, 절연막(118) 상부에 대해 평탄화 공정 및 식각 공정을 실시하여 절연 막(118)의 높이를 낮추다. 이때, 절연막(118)의 높이는 유전체막(108)보다 높게 형성되는 것이 바람직하다.
도 1e를 참조하면, 게이트 전극들을 포함하는 절연막(118) 상에 제2 보호막(120)을 형성한다. 제2 보호막(120)은 게이트 전극들의 단차를 유지할 수 있는 두께로 형성하며, 절연막(118)과 식각 선택비가 다른 물질막, 예를 들면 질화막으로 형성할 수 있다. 이로써, 제2 보호막(120)은 절연막(118) 상에 노출된 게이트 전극들의 상부 측벽에 형성된다. 그리고, 워드라인(WL) 끝단의 X-디코더(decoder; 도시하지 않음)와 인접한 영역의 제2 보호막(120)에 콘택홀(도시하지 않음)을 형성한다. 이러한 콘택홀(도시하지 않음)은 각각의 게이트 전극들 사이에 형성된다.
도 1f를 참조하면, 게이트 전극들 사이에 형성된 절연막(118)에 대해 식각 공정을 실시하여 제거한다. 이러한 식각 공정은 BOE 용액 또는 HF 용액을 식각액으로 사용하는 습식 식각으로 실시할 수 있다. 즉, 제2 보호막(120)에 콘택홀(도시하지 않음)을 통해 식각액이 절연막(118)으로 침투하여 절연막(118)을 제거할 수 있다. 이로써, 게이트 전극막(112)의 측벽에 제2 보호막(120)이 형성될 수 있다. 이때, 질화막으로 형성된 제1 보호막(116) 및 제2 보호막(120)은 절연막(118)과 식각 선택비가 다르기 때문에 식각되지 않아서 게이트 전극막(112)과 터널 절연막(104)은 식각 공정중에 손상되지 않는다.
이후에, 노출된 게이트 전극들의 측벽에 대해 잔류하는 금속성 잔류물을 제거하는 세정 공정을 실시한다. 이러한 세정 공정은 강산의 케미컬을 이용할 수 있다. 이로써, 본 발명에 따른 게이트 전극들의 측벽에는 도전성이 있는 금속성 잔류 물들이 잔류하지 않고 제거될 수 있다. 따라서, 텅스텐으로 형성된 게이트 전극막(112)에서 전하 손실(charge loss)로 인한 리텐션 특성 열화를 방지하여 비휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다. 또한, 프로그램 동작시 게이트 전극 사이의 캐패시턴스(capacitance) 감소로 인하여 간섭(interference)가 감소할 수 있다. 그리고, 소거 동작시 셀렉트 라인(SSL 또는 DSL)과 이와 인접한 워드 라인(WL) 사이의 커플링이 감소하여 셀렉트 라인(SSL 또는 DSL)과 인접한 워드 라인(WL)의 소거 속도 저하(slow erase) 문제를 해결할 수 있다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 제1 도전막 108 : 유전체막
110 : 제2 도전막 112 : 게이트 전극막
114 : 게이트 마스크 패턴 116 : 제1 보호막
118 : 절연막 120 : 제2 보호막

Claims (7)

  1. 반도체 기판상에 셀렉트 라인, 워드 라인을 포함하는 다수의 게이트 전극을 형성하는 단계;
    상기 게이트 전극 사이의 상기 반도체 기판상에 제1 보호막을 형성하는 단계;
    상기 제1 보호막을 포함하는 상기 게이트 전극 사이에 절연막을 형성하되, 상기 절연막은 상기 제1 보호막과 식각 선택비가 다른 물질막으로 형성하는 단계;
    상기 절연막 상에 노출된 상기 게이트 전극들의 측벽 및 상부에 제2 보호막을 형성하되, 상기 제2 보호막은 상기 절연막과 식각 선택비가 다른 물질막으로 형성하는 단계;
    각각의 상기 게이트 전극들 사이의 상기 제2 보호막에 콘택홀을 형성하는 단계;
    상기 절연막을 제거하는 단계; 및
    상기 게이트 전극들의 측벽에 대해 금속성 잔류물을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 보호막 또는 상기 제2 보호막은 질화막으로 형성하는 비휘발성 메 모리 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 절연막은 SOG(Silicon On Glass) 산화막, BPSG(Boro-Phoso-Silicate-Glass) 산화막, PSG(Phosophorus Silicate Glass) 산화막 중 어느 하나로 형성하는 비휘발성 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 절연막은 습식 식각 공정으로 제거하는 비휘발성 메모리 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 습식 식각 공정은 BOE 용액 또는 HF 용액을 식각액으로 사용하는 비휘발성 메모리 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 게이트 전극은 텅스텐막을 포함하는 비휘발성 메모리 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 텅스텐막의 측벽에 상기 제2 보호막이 형성되는 비휘발성 메모리 소자의 제조 방법.
KR1020080133167A 2008-12-24 2008-12-24 비휘발성 메모리 소자의 제조 방법 KR20100074676A (ko)

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