KR20100074665A - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판상에 게이트 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 콘트롤 게이트용 제2 도전막을 형성하는 단계와, 상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 식각하여 1차 게이트 전극을 형성하는 단계와, 상기 1차 게이트 전극 사이의 상기 반도체 기판에 접합 영역을 형성하는 단계와, 상기 1차 게이트 전극 사이의 상기 반도체 기판상에 상기 제2 도전막과 동일한 높이로 제1 절연막을 형성하는 단계와, 상기 제2 도전막 상에 게이트 전극막을 형성하여 2차 게이트 전극을 형성하는 단계와, 상기 2차 게이트 전극과 상기 제1 절연막 상에 제2 절연막을 형성하는 단계 및 상기 제1 절연막과 상기 제2 절연막을 식각하여 상기 2차 게이트 전극 측벽에 게이트 스페이서를 형성하는 단계를 포함하기 때문에, 이트 전극을 형성하기 위한 각각의 식각 공정시 공정 시간이 감소하고 게이트 전극의 측면의 프로파일을 수직에 가깝게 형성할 수 있어 이온 주입 공정시 게이트 전극의 측벽이 손상되는 것을 방지할 수 있고 균일한 게이트 전극의 저항을 확보할 수 있다.
게이트 전극, 이온 주입, 접합 영역, 플래시 메모리

Description

비휘발성 메모리 소자의 제조 방법{Method of fabricating non-volatile memory device}
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 게이트 전극의 측벽을 수직에 가깝게 형성할 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다.
플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로써, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과, 프로그램 및 소거가 전기적으로 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.
이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리와 낸드(NAND)형 플래시 메모리 소자로 구별될 수 있다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.
낸드형 플래시 메모리 소자는 소스 선택 라인과 드레인 선택 라인 사이에 다수의 워드 라인이 형성된다. 소스 선택 라인 또는 드레인 선택 라인은 다수의 스트링에 각각 포함된 선택 트랜지스터들의 게이트가 서로 연결되어 형성되며, 워드 라인은 메모리 셀 트랜지스터들의 게이트가 서로 연결되어 형성된다. 선택 라인과 워드 라인에는 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트 및 게이트 전극막이 포함되며, 소스 선택 라인(Source Select Line; SSL) 또는 드레인 선택 라인(Drain Select Line; DSL)과 같은 선택 라인에서는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다.
한편, 반도체 소자가 고집적화됨에 따라 게이트의 높이는 큰 변화 없이 게이트의 폭과 게이트 사이의 간격이 매우 협소하게 형성되고 있는 추세이다. 이에 따라, 낸드형 플래시 메모리 소자의 경우 게이트의 최상부에 형성되는 게이트 전극막까지 형성한 뒤 하부에 형성된 막을 한꺼번에 식각하여 게이트를 형성하면 각각의 식각 대상막에 적합한 식각 공정 조건을 계속해서 변경해야 하기 때문에 공정 단계가 복잡해질 수 있다. 또한, 게이트 식각 공정시 소요되는 시간이 길어지기 때문에 게이트 측벽의 프로파일(profile)이 수직에 가깝게 형성되지 못하고 경사를 갖도록 형성될 수 있다. 이 경우 게이트 형성 공정 후 실시하는 이온 주입 공정시 반도체 기판 뿐만 아니라 게이트의 측벽에도 이온 주입 공정의 영향을 받아 비휘발성 메모리 소자의 특성이 열화될 수 있다.
본 발명은 낸드형 플래시 메모리 소자를 형성할 때, 콘트롤 게이트막까지 형성하고 게이트 식각 공정을 실시한 뒤 접합 영역을 형성하고, 이후에 콘트롤 게이트 상에 게이트 전극막을 형성하여 게이트 전극의 형성을 완료한다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 반도체 기판상에 게이트 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 콘트롤 게이트용 제2 도전막을 형성하는 단계와, 상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 식각하여 1차 게이트 전극을 형성하는 단계와, 상기 1차 게이트 전극 사이의 상기 반도체 기판에 접합 영역을 형성하는 단계와, 상기 1차 게이트 전극 사이의 상기 반도체 기판상에 상기 제2 도전막과 동일한 높이로 제1 절연막을 형성하는 단계와, 상기 제2 도전막 상에 게이트 전극막을 형성하여 2차 게이트 전극을 형성하는 단계와, 상기 2차 게이트 전극과 상기 제1 절연막 상에 제2 절연막을 형성하는 단계 및 상기 제1 절연막과 상기 제2 절연막을 식각하여 상기 2차 게이트 전극 측벽에 게이트 스페이서를 형성하는 단계를 포함한다.
상기 반도체 기판은 워드 라인 및 선택 라인이 형성되는 제1 영역과, 상기 워드 라인 및 선택 라인을 구동하는 주변 회로가 형성되는 제2 영역을 포함할 수 있다. 상기 접합 영역을 형성하기 위한 이온 주입 공정은 제1 영역과 제2 영역에 별도로 실시할 수 있다. 상기 게이트 전극막은 텅스텐 실리사이드막으로 형성할 수 있다. 상기 제1 절연막을 형성하는 단계는, 상기 1차 게이트 전극을 포함하는 사이 반도체 기판 상에 절연막을 형성하는 단계 및 상기 제2 도전막이 노출될 때까지 상기 절연막 상부에 대해 평탄화 공정을 실시하여 상기 1차 게이트 전극 사이에 상기 제1 절연막을 채우는 단계를 포함할 수 있다.
본 발명의 비휘발성 메모리 소자의 제조 방법에 따르면, 게이트 전극을 형성하기 위한 적층막들을 모두 형성한 뒤 이들을 한꺼번에 식각하지 않고 두 번에 걸쳐 형성하고 식각하기 때문에, 각각의 식각 공정시 식각 대상막의 높이가 낮아진다. 이에 따라, 게이트 전극을 형성하기 위한 각각의 식각 공정시 공정 시간이 감소하고 게이트 전극의 측면의 프로파일을 수직에 가깝게 형성할 수 있기 때문에 이온 주입 공정시 게이트 전극의 측벽이 손상되는 것을 방지할 수 있고 균일한 게이트 전극의 저항을 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다. 이하에서는 비휘발성 메모리 소자 중 낸드 플래시 메모리 소자를 일실시예로 자세히 설명한다.
도 1a를 참조하면, 제1 영역(A)과 제2 영역(B)을 포함하는 반도체 기판(102)이 구비된다. 제1 영역(A)은 데이타가 저장되는 워드 라인(WL)과 워드 라인(WL)들을 선택하는 소스 선택 라인(Source Select Line; SSL)과 드레인 선택 라인(Drain Select Line; DSL)이 형성되며, 제2 영역(B)은 이들을 구동하는 저전압 NMOS(LVN) 트랜지스터, 고전압 NMOS(HVN) 트랜지스터 등을 포함하는 주변 회로가 형성된다.
반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정 시 반도체 기판(102)의 표면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 기판(102) 상에 게이트 절연막(104)을 형성한다. 이때 제1 영역(A)에 형성된 게이트 절연막(104)은 터널 절연막으로써 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 전자를 통과시킬 수 있다. 게이트 절연막(104)은 산화막으로 형성한다.
게이트 절연막(104) 상에 플로팅 게이트용 제1 도전막(106)을 형성한다. 제1 도전막(106)은 전하를 저장하거나 방출할 수 있다. 따라서, 프로그램 동작시 반도체 기판(102)의 채널 영역의 전자가 게이트 절연막(104)을 통과하여 제1 도전막(106)으로 축적될 수 있고, 소거 동작시 제1 도전막(106)에 저장된 전하가 게이트 절연막(104)을 통과하여 반도체 기판(102)으로 방출될 수 있다. 제1 도전막(106)은 폴리 실리콘막으로 형성한다.
그리고, 도면에는 도시하지 않았지만, 반도체 기판(102)의 소자 분리 영역 상에 형성된 제1 도전막(106)과 게이트 절연막(104)을 식각하고 소자 분리 영역의 반도체 기판(102)을 식각하여 트렌치(도시하지 않음)를 형성한다. 그리고, 트렌치(도시하지 않음)에 절연물질을 채워서 반도체 기판(102)의 소자 분리 영역에 소자 분리 구조(도시하지 않음)을 형성한다. 소자 분리 구조(도시하지 않음)은 반도체 기판(102)의 액티브 영역(active region)을 한정한다. 이어서, 소자 분리 구조(도시하지 않음)의 상부 일부를 제거하여 소자 분리 구조(도시하지 않음)의 높이를 낮추는 식각 공정을 실시할 수 있다.
그리고, 소자 분리 구조(도시하지 않음)을 포함하는 제1 도전막(106) 상에 유전체막(108)과 보호막(110)을 형성한다. 유전체막(108)은 하부에 형성된 플로팅 게이트와 상부에 형성된 콘트롤 게이트를 절연한다. 유전체막(108)은 산화막, 질화막 및 산화막의 적층 구조인 ONO(Oxide/Nitride/Oxide) 구조의 막으로 형성할 수 있다. 보호막(110)은 후속하는 유전체막(108)에 대한 식각 공정에서 유전체막(108)을 보호하며, 상부에 형성될 콘트롤 게이트와 일체로 형성될 수 있도록 동일한 물질막, 예를 들면 폴리 실리콘막으로 형성될 수 있다. 한편, 소스 선택 라인(Source Select Line; SSL)이나 드레인 선택 라인(Drain Select Line; DSL), 또는 주변 회로가 형성될 영역은 보호막(110)과 유전체막(108)의 일부를 제거하여 보호막(110)과 유전체막(108)의 하부에 형성된 플로팅 게이트와 상부에 형성된 콘트롤 게이트를 전기적으로 연결할 수 있다. 보호막(110) 상에는 콘트롤 게이트용 제2 도전막(112)을 형성한다. 제2 도전막(112)은 폴리 실리콘막으로 형성한다.
그리고, 제2 도전막(112) 상에 게이트 마스크 패턴(도시하지 않음)을 형성한 뒤 게이트 마스크 패턴(도시하지 않음)을 이용한 식각 공정으로 제2 도전막(112), 보호막(110), 유전체막(108), 제1 도전막(106)을 식각하여 패터닝한다. 이로써, 제2 도전막(122), 보호막(110), 유전체막(108), 제1 도전막(106) 및 게이트 절연막(104)을 포함하는 1차 게이트 전극이 형성된다.
본 발명의 일실시예는 게이트 전극을 형성할 때 모든 막을 형성하지 않고 일단 콘트롤 게이트용 제2 도전막(112)까지만 형성하고 식각하여 1차로 게이트 전극을 형성함으로써, 제2 도전막(112) 상에 게이트 전극막까지 모두 형성하고 식각하 여 한꺼번에 게이트 전극을 형성하는 것에 비해 식각 공정 시간을 줄이고 식각 공정을 단순화할 수 있다. 따라서, 1차로 형성된 게이트 전극의 측벽이 수직에 가깝게 형성될 수 있다. 이후에, 게이트 마스크 패턴(도시하지 않음)을 제거한다.
도 1b를 참조하면, 제2 영역(B)에 제1 이온 주입 마스크(114)를 형성한다. 제1 이온 주입 마스크(114)는 제1 영역(A)을 오픈한다. 그리고 제1 이온 주입 공정을 실시하여, 노출된 제1 영역(A)의 반도체 기판(102) 상에 접합 영역(116)을 형성한다. 이때, 1차로 형성된 게이트 전극은 측벽이 수직에 가깝게 형성되었기 때문에, 이온 주입 공정으로 인하여 1차로 형성된 게이트 전극의 측벽이 영향을 받지 않는다.
도 1c를 참조하면, 제1 이온 주입 마스크(114)를 제거한 뒤 제1 영역(A)에 제2 이온 주입 마스크(118)를 형성한다. 제2 이온 주입 마스크(118)는 제2 영역(B)을 오픈한다. 그리고, 제2 이온 주입 공정을 실시하여 노출된 제2 영역(B)의 반도체 기판(102) 상에 접합 영역(120)을 형성한다. 이때, 1차로 형성된 게이트 전극은 측벽이 수직에 가깝게 형성되었기 때문에, 이온 주입 공정으로 인하여 1차로 형성된 게이트 전극의 측벽이 영향을 받지 않는다.
도 1d를 참조하면, 제2 이온 주입 마스크(118)를 제거한 뒤, 게이트 전극들을 포함하는 반도체 기판(102) 상에 제1 절연막(122)을 형성한다. 제1 절연막(122)은 산화막으로 형성할 수 있다. 그리고 제2 도전막(112)이 노출될 때까지 제1 절연막(122) 표면에 대해 화학 기계적 연마(Cemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시한다. 이로써, 게이트 전극 사이는 제1 절연막(122)으 로 채워진다.
도 1e를 참조하면, 제2 도전막(112)과 제1 절연막(122) 상에 도전막을 형성하고 도전막에 대해 식각 공정을 실시하여 제2 도전막(112) 상에 도전막이 잔류하도록 함으로써 게이트 전극막(124)을 형성한다. 게이트 전극막(124)은 콘트롤 게이트의 저항을 낮추기 위하여 금속막, 예를 들면 텅스텐 실리사이드(WSix)막을 형성할 수 있다. 이로써, 게이트 전극막(124), 제2 도전막(122), 보호막(110), 유전체막(108), 제1 도전막(106) 및 게이트 절연막(104)을 포함하는 게이트 전극이 완성된다.
도 1f를 참조하면, 제1 절연막(122)과 게이트 전극막(124) 상에 제2 절연막(126)을 형성한다. 제2 절연막(126)은 제1 절연막(122)과 동일한 물질막으로 형성할 수 있다.
도 1g를 참조하면, 제2 절연막(126)과 제1 절연막(122)에 대해 이방성 식각 공정을 실시하여 게이트 전극의 측벽에 제2 절연막(126)과 제1 절연막(122)을 포함하는 게이트 스페이서(128)를 형성한다. 이후에, 도면에는 도시하지 않았지만, 게이트 전극 양측의 반도체 기판(102)의 표면에 접합 영역을 추가로 형성하고, 게이트 스페이서(128)를 포함하는 게이트 전극 상에 SAC 질화막을 형성한다.
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 게이트 절연막
106 : 제1 도전막 108 : 유전체막
110 : 보호막 112 : 제2 도전막
114 : 제1 이온 주입 마스크 116, 120 : 접합 영역
118 : 제2 이온 주입 마스크 122 : 제1 절연막
124 : 게이트 전극막 126 : 제2 절연막
128 : 게이트 스페이서

Claims (5)

  1. 반도체 기판상에 게이트 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 콘트롤 게이트용 제2 도전막을 형성하는 단계;
    상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 식각하여 1차 게이트 전극을 형성하는 단계;
    상기 1차 게이트 전극 사이의 상기 반도체 기판에 접합 영역을 형성하는 단계;
    상기 1차 게이트 전극 사이의 상기 반도체 기판상에 상기 제2 도전막과 동일한 높이로 제1 절연막을 형성하는 단계;
    상기 제2 도전막 상에 게이트 전극막을 형성하여 2차 게이트 전극을 형성하는 단계;
    상기 2차 게이트 전극과 상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 및
    상기 제1 절연막과 상기 제2 절연막을 식각하여 상기 2차 게이트 전극 측벽에 게이트 스페이서를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 기판은 워드 라인 및 선택 라인이 형성되는 제1 영역과, 상기 워드 라인 및 선택 라인을 구동하는 주변 회로가 형성되는 제2 영역을 포함하는 비휘발성 메모리 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 접합 영역을 형성하기 위한 이온 주입 공정은 제1 영역과 제2 영역에 별도로 실시하는 비휘발성 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 게이트 전극막은 텅스텐 실리사이드막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 절연막을 형성하는 단계는,
    상기 1차 게이트 전극을 포함하는 사이 반도체 기판 상에 절연막을 형성하는 단계; 및
    상기 제2 도전막이 노출될 때까지 상기 절연막 상부에 대해 평탄화 공정을 실시하여 상기 1차 게이트 전극 사이에 상기 제1 절연막을 채우는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
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