JP2006019570A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】 不揮発性半導体記憶装置のデータ線間のリーク電流を低減する。
【解決手段】 ＡＮＤ型のフラッシュメモリを有する不揮発性半導体記憶装置のメモリアレイにおいて、ワード線の隣接間であって、補助ゲート配線ＡＧＬの隣接間の接合素子分離領域に凹部８を形成し、その凹部８の形成領域の半導体基板１の主面（第１主面部）の高さを、補助ゲート配線ＡＧＬが対向する半導体基板１の主面（第２主面部）の高さよりも低くした。これにより、フラッシュメモリの動作時に、上記接合素子分離領域においてドレイン線／ソース線間にリーク電流が流れてしまうのを抑制することができる。
【選択図】 図４

Description

本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に電気的にデータの書き換えが可能な不揮発性メモリを有する不揮発性半導体記憶装置およびその製造方法に適用して有効な技術に関するものである。

電気的にデータの書き換えが可能な不揮発性メモリを有する不揮発性半導体記憶装置のうち、一括消去が可能なものとして、いわゆるフラッシュメモリが知られている。フラッシュメモリは携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストを徹底的に低減することが重要な課題である。その一方、コンテンツ配信用途を目的とした市場の急速に立ち上がりに伴い、高速な書込み速度がフラッシュメモリに対する新たな要求となってきている。

こうした背景の中、近年メモリセル面積を物理限界である４Ｆ²（Ｆは設計ルール）とする技術が報告されてきており（非特許文献１，２）、ビットコストの低減を更に進めることが可能であることが予想される。しかし、書込みの高速化には、従来大容量フラッシュで用いられてきたＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流による方式では、限界がありブレークスルーが必要とされていた。非特許文献２では、浮遊ゲートと制御ゲートの他に、シリコン基板上にゲート酸化膜を介して形成されたストライプ状の補助ゲートを具備したセルが報告されている。この補助ゲートに電圧を印加することによりシリコン基板に形成される反転層をメモリアレイのソース線／ドレイン線として用いることで、従来必要とされた拡散層を除去しメモリセルを微細化し、ソースサイドホットエレクトロンを用いることにより書込みの高速化を実現している。また、ビットコストの徹底的な低減、書き込みの高速化、という次世代大容量フラッシュに求められる２大課題を解決する技術が報告されている。

また、例えば特開２００３−３３８１８３号公報には、メモリセルのソースおよびドレイン間に流れる書き込み電流を制御する補助ゲート電極を持つ不揮発性メモリについて開示されている（特許文献１参照）。
International Electron Devices Meeting，2003，p.819−822. International Electron Devices Meeting，2003，p.823−826. 特開２００３−３３８１８３号公報

しかし、ＡＮＤ型のフラッシュメモリのメモリセルの微細化を９０ｎｍ世代以降にまで進めると、以下のような新たな課題が生じることを本発明者は見出した。

すなわち、ＡＮＤ型のフラッシュメモリにおいては、互いに隣接するワード線間であって、ドレイン線とソース線の間に、ゲート電極が配置されず、しかもフィールド絶縁膜やＳＴＩ（Shallow Trench Isolation）等のような素子分離部が配置されていないアクティブ領域（接合素子分離領域）が形成されるが、フラッシュメモリのデータの書き込みや読み出し等の動作時に、上記アクティブ領域においてドレイン線とソース線との間にリーク電流が流れ、ビット線間のリーク電流が増大する問題がある。この結果、ビット不良が発生し、フラッシュメモリの歩留まりが低下する問題がある。

特に上記非特許文献２の構成のフラッシュメモリでは、書き込みや読み出しの際には補助ゲートに電圧を印加することにより半導体基板に反転層を形成してこれをソース線／ドレイン線として用いるが、反転層を拡散層と同等の抵抗値とする為には補助ゲートに高い電圧を印加しなければならず、反転層が補助ゲートの直下のみならず外側にまで延びて形成されてしまう。このため、互いに隣接する補助ゲート間の距離が近づくと、互いに隣接する反転層間の距離はそれ以上に近づくこととなり補助ゲート間のスペースかつワード線間のスペースの領域でのソース線／ドレイン線間のリーク電流が急激に増加し、書き込み動作および読み出し動作ともにできなくなる。このため、９０ｎｍ世代以降では、ビットコストの低減と高速な書き込みとを両立することができない。

また、１ビット線に接続可能なメモリセルの数が増えればチップサイズを縮小できるが、メモリセルの接続数は上記ソース線／ドレイン線間のリーク電流の値で制限されるので、そのリーク電流の増加は、メモリセルの接続数の増加を阻害し、チップサイズの縮小を阻害する問題もある。さらに、リーク電流増大の問題は、メモリセルのゲート長の縮小に伴い顕著となるので、メモリセルのゲート長の縮小の阻害要因にもなり、集積度の向上（すなわち、メモリ容量の増大）やチップサイズの縮小を阻害する問題もある。

本発明の目的は、不揮発性半導体記憶装置のデータ線間のリーク電流を低減することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明は、上方に第１のゲート電極（補助ゲート電極）および第２のゲート電極（制御ゲート電極）が設けられていない半導体基板の主面の高さを、上方に第１のゲート電極が設けられている前記半導体基板の主面の高さよりも低くしたものである。

また、本発明は、複数の第１のゲート電極（補助ゲート電極）の隣接間であって、前記複数の第１のゲート電極に交差する複数の第２のゲート電極（制御ゲート電極）の隣接間に位置する領域の半導体基板の主面の高さと、前記第１のゲート電極が対向する前記半導体基板の主面の高さとを異なるようにしたものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、上方に第１のゲート電極（補助ゲート電極）および第２のゲート電極（制御ゲート電極）が設けられていない半導体基板の主面の高さを、上方に第１のゲート電極が設けられている前記半導体基板の主面の高さよりも低くしたことにより、不揮発性半導体記憶装置のデータ線間のリーク電流を低減することができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本実施の形態１の不揮発性半導体記憶装置は、例えば携帯型パーソナルコンピュータ、デジタルスチルカメラ、ポータブル音楽プレーヤ、デジタルビデオカメラ、ＰＤＡ（Personal Digital Assistants）または携帯電話等のような各種の携帯機器、情報機器または通信機器の記憶媒体として使用される、補助ゲート構造を有する、例えば４Ｇｂ（ギガビット）のＡＮＤ型のフラッシュメモリである。

図１は、本実施の形態１のフラッシュメモリのメモリアレイの要部回路図を模式的に示している。なお、符号Ｙは第１方向を示し、符号Ｘは第１方向Ｙに直交する第２方向を示している。

メモリアレイには、複数の不揮発性メモリセル（以下、単にメモリセルという）ＭＣがマトリクス状に配置されている。各メモリセルＭＣは、互いに隣接するローカルデータ線ＢＬ（ドレイン線ＤＬとソース線ＳＬ）の間に並列に接続されている。ただし、ドレイン線ＤＬおよびソース線ＳＬは、後述のように最初から半導体基板（以下、単に基板という）に形成されているものではなく、情報の書き込みや読み出しの際に補助ゲート配線（第１のゲート電極）ＡＧＬに所望の電圧を印加することで、補助ゲート配線ＡＧＬが対向する基板に生じる反転層により形成されるようになっている。

各メモリセルＭＣは、情報の記憶に寄与するメモリＭＩＳ・ＦＥＴＱｍを有している。メモリＭＩＳ・ＦＥＴＱｍは、制御ゲート電極（第２のゲート電極）と浮遊ゲート電極（第３のゲート電極）とを有している。メモリＭＩＳ・ＦＥＴＱｍの制御ゲート電極は、ワード線ＷＬの一部で形成されている。各ワード線ＷＬには、第２方向Ｘに沿って配置された複数のメモリＭＩＳＱｍの制御ゲート電極が電気的に接続されている。上記浮遊ゲート電極は、情報の記憶に寄与する電荷が蓄積される電極である。

次に、図２は図１のフラッシュメモリの非動作時のメモリアレイの要部平面図、図３は図２のＸ１−Ｘ１線の断面図、図４は図２のＸ２−Ｘ２線の断面図、図５は図２のＹ１−Ｙ１線の断面図、図６は図２のＹ２−Ｙ２線の断面図、図７は図２のＹ３−Ｙ３線の拡大断面図である。なお、図２は平面図であるが図面を見易くするために接合素子分離領域（アクティブ領域）に梨地のハッチングを付す。また、図２においては図面を見易くするため一部の部材は省略している。

本実施の形態１のフラッシュメモリのメモリアレイは、メモリセルＭＣ毎にコンタクト孔を持たない、いわゆるコンタクトレス型アレイとされている。基板１は、例えばｐ型のシリコン（Ｓｉ）単結晶からなる。符号のＤＮＷはｎ型埋込領域、符号のＰＷＬはｐウエルを示している。ｐウエルＰＷＬは、その下層のｎ型埋込領域ＤＮＷに取り囲まれている。この基板１の主面（第２主面部分）上には、例えば酸化シリコン（ＳｉＯ₂等）からなるゲート絶縁膜（第１のゲート絶縁膜）２ａを介して、図２の第１方向Ｙに延在する帯状の複数の補助ゲート配線（第１のゲート電極）ＡＧＬが、互いに平行に沿うように図２の第２方向Ｘに並んで配置されている。各補助ゲート配線ＡＧＬは、例えば低抵抗ポリシリコンからなり、その各々の上面には、例えば酸化シリコンからなるキャップ絶縁膜３が形成されている。また、各補助ゲート配線ＡＧＬおよびキャップ絶縁膜３の側面には、例えば酸化シリコンからなるサイドウォール（側壁絶縁膜）４が形成されている。

基板１にはドレイン線ＤＬ用およびソース線ＳＬ用のｎ型の半導体領域は形成されていない。フラッシュメモリの書き込みおよび読み出し動作時に補助ゲート配線ＡＧＬに所望の電圧を印加することにより、その補助ゲート配線ＡＧＬが対向する基板１の主面部分（ｐウエルＰＷＬ）にｎ型の反転層を形成し、これにより上記ドレイン線ＤＬ（ドレイン領域）およびソース線ＳＬ（ソース領域）を形成するようになっている。すなわち、反転層をローカルデータ線ＢＬとして用いるため、メモリアレイ内に拡散層が不要であり、データ線ピッチの縮小を可能にしている。また、メモリアレイにはトレンチアイソレーション部が形成されていないので、メモリアレイの面積を縮小させることができる。さらに、隣接するメモリセルＭＣのドレイン線ＤＬおよびソース線ＳＬを共有した構成になるので、メモリアレイの占有面積を縮小させることができる。

補助ゲート配線ＡＧＬの上方には、上記キャップ絶縁膜３および層間用の絶縁膜５を介して、図２の第２方向Ｘに延在する帯状の複数のワード線ＷＬが、互いに平行に沿うように図２の第１方向Ｙに並んで配置されている。絶縁膜５は、例えば酸化シリコン膜、窒化シリコン（Ｓｉ₃Ｎ₄等）および酸化シリコン膜が下層から順に堆積された積層膜で形成されている。各ワード線ＷＬは、例えば低抵抗ポリシリコンとその上のタングステンシリサイド（ＷＳｉ_x）との積層膜で形成されており、ワード線ＷＬの一部が上記制御ゲート電極ＣＧＥとなっている。各ワード線ＷＬ上には、例えば酸化シリコンからなる絶縁膜６が形成されている。

補助ゲート配線ＡＧＬの隣接間であって、ワード線ＷＬが平面的に重なる位置、すなわち、制御ゲート電極ＣＧＥと基板１との対向面間には、上記メモリＭＩＳＱｍの上記浮遊ゲート電極ＦＧＥが他の部分と絶縁された状態で形成されている。浮遊ゲート電極ＦＧＥは、例えば低抵抗ポリシリコンからなり、基板１の主面（第３主面部分）上に、例えば酸化シリコン膜からなるゲート絶縁膜２ｂを介して形成されている。浮遊ゲート電極ＦＧＥは、上記サイドウォール４により補助ゲート配線ＡＧＬとの絶縁分離がなされ、上記絶縁膜５によりワード線ＷＬとの絶縁分離がなされている。浮遊ゲート電極ＦＧＥは、その上面が補助ゲート配線ＡＧＬの上面よりも高い位置になるように形成されて断面凸状に形成されている。補助ゲート配線ＡＧＬの隣接間に断面凹状の浮遊ゲート電極を形成する構成の場合には、メモリセルＭＣが縮小されると補助ゲート配線ＡＧＬの隣接間隔も狭くなるので、浮遊ゲート電極ＦＧＥを形成するための導体膜の厚さを薄くしなければならず、浮遊ゲート電極の加工が難しくなる。これに対して、浮遊ゲート電極ＦＧＥを断面凸状とする場合は、メモリセルＭＣを縮小しても、浮遊ゲート電極ＦＧＥの加工を容易にすることができるため、メモリセルＭＣの微細化を推進できる。また、浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとのキャパシタは、浮遊ゲート電極ＦＧＥの凸状側壁面および凸状上面に形成されるので、最小加工寸法がさらに縮小されても、浮遊ゲート電極ＦＧＥの高さを増すことで浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとの対向面積を増大させることができる。すなわち、メモリセルＭＣの占有面積を増大させることなくキャパシタの容量を増大させることができるので、浮遊ゲート電極ＦＧＥと制御ゲート電極ＣＧＥとのカップリング比を向上させることができる。このため、制御ゲート電極ＣＧＥによる浮遊ゲート電極ＦＧＥの電圧制御の制御性を向上させることができるので、低い電圧でもフラッシュメモリの書き込みおよび消去の速度を向上させることができ、フラッシュメモリの動作電圧を低電圧化することができる。すなわち、フラッシュメモリの小型化と低電圧化との両方を実現できる。

このような基板１の主面上には、例えば酸化シリコンからなる絶縁膜７ａ，７ｂが下方から順に堆積されている。この絶縁膜７ａは、第１方向Ｙに互いに隣接するワード線ＷＬ間および第１方向Ｙに互いに隣接する浮遊ゲート電極ＦＧＥ間に埋め込まれており、この絶縁膜７ａにより、第１方向Ｙに互いに隣接するワード線ＷＬ間および第１方向Ｙに互いに隣接する浮遊ゲート電極ＦＧＥ間が絶縁分離されている。

ところで、本実施の形態１のフラッシュメモリのメモリアレイは、基板１の主面において、上方に補助ゲート配線ＡＧＬおよびワード線ＷＬが設けられていない第１主面部分は、その高さが、上方に補助ゲート配線ＡＧＬが設けられている第２主面部分の高さよりも低くなる部分を有している。すなわち、基板１の主面において、補助ゲート配線ＡＧＬおよびワード線ＷＬにより囲まれた接合素子分離領域の少なくとも一部に凹部８が形成されている。上記絶縁膜７ａの一部も上記凹部８内に埋め込まれている。なお、本実施の形態１では、浮遊ゲート電極ＦＧＥが対向する基板１の第３主面部分が、後述するエッチングダメージ層の除去プロセスにより若干削られており、図７に示すように、上記第３主面部分の高さＨ３は、補助ゲート配線ＡＧＬが対向する基板１の第２主面部分の高さＨ２よりも低くなっているが、上記凹部８の底面（第１主面部分）の高さＨ１よりは高くなっている。

このような凹部８を設けた理由は、次のような課題があるためである。図８は本発明者が検討した、例えば４ＧｂのＡＮＤ型のフラッシュメモリのメモリアレイの要部平面図、図９は書き込みまたは読み出し動作時の図８のＸ１−Ｘ１線の断面図、図１０は書き込みまたは読み出し動作時の図８のＸ２−Ｘ２線の断面図を示している。なお、図８では図面を見易くするため反転層ＩＬ１，ＩＬ２にハッチングを付す。

図８〜図１０では、補助ゲート配線ＡＧＬおよびワード線ＷＬにより囲まれた接合素子分離領域の基板１の第１主面部分と、浮遊ゲート電極ＦＧＥが対向する基板１の第３主面部分とが上記エッチングダメージ層の除去プロセスにより削られ、第１主面部分および第３主面部分の高さが、補助ゲート配線ＡＧＬが対向する基板１の第２主面部分の高さよりも若干低くなっているが、上記凹部８のような深い凹みは無い。それ以外は図２〜図７で説明したのと同じであり、上記のように書き込みや読み出しの際には補助ゲート配線ＡＧＬに所望の電圧を印加することにより基板１に反転層ＩＬ１を形成してこれをソース線ＳＬおよびドレイン線ＤＬとして用いる。しかし、反転層ＩＬ１を拡散層と同等の抵抗値とする為には補助ゲート配線ＡＧＬに高い電圧を印加しなければならず、反転層ＩＬ１が補助ゲート配線ＡＧＬの直下のみならず反転層ＩＬ２で示すように外側（第２方向Ｘの両側）にまで延びて形成されてしまう。このため、互いに隣接する補助ゲート配線ＡＧＬ間の距離が近づくと、互いに隣接する反転層ＩＬ１間の距離はそれ以上に近づくこととなる。互いに隣接する補助ゲート配線ＡＧＬの間であっても浮遊ゲート電極ＦＧＥの直下は、所望のしきい値が設定されておりリーク電流が流れてしまうような不具合は生じ難いが、補助ゲート配線ＡＧＬおよびワード線ＷＬに囲まれた領域であって、上方に何らゲート電極が存在しない接合素子分離領域では、矢印で示すリーク電流Ｉａが急激に増加し、書き込み動作および読み出し動作ともにできなくなる、という問題がある。このため、９０ｎｍ世代以降では、ビットコストの低減と高速な書き込みとを両立することができない。また、１ビット線に接続可能なメモリセルの数が増えればチップサイズを縮小できるが、メモリセルの接続数は上記ソース線ＳＬおよびドレイン線ＤＬ間のリーク電流の値で制限されるので、そのリーク電流の増加は、メモリセルの接続数の増加を阻害し、チップサイズの縮小を阻害する問題もある。さらに、リーク電流増大の問題は、メモリセルのゲート長の縮小に伴い顕著となるので、メモリセルのゲート長の縮小の阻害要因にもなり、集積度の向上（すなわち、メモリ容量の増大）やチップサイズの縮小を阻害する問題もある。

そこで、本実施の形態１では、図２〜図７で説明したように、基板１の主面において、補助ゲート配線ＡＧＬおよびワード線ＷＬにより囲まれた接合素子分離領域の少なくとも一部に凹部８を形成した。これにより、接合素子分離領域におけるドレイン線ＤＬ／ソース線ＳＬ間を流れるリーク電流を抑制することができるので、データ線間のリーク電流を低減させることができる。このため、フラッシュメモリのビット不良を低減できるので、フラッシュメモリの歩留まりを向上させることができる。また、データ線間のリーク電流を低減できるので、１データ線に接続可能なメモリセルＭＣの数を増やすことができる。このため、半導体チップの面積を縮小させることができるので、フラッシュメモリの小型化を推進できる。また、ドレイン線ＤＬ／ソース線ＳＬ間のリーク電流を低減できるので、浮遊ゲート電極ＦＧＥ下のチャネル長を縮小させることができる。このため、メモリセルＭＣのサイズを縮小することができるので、メモリ容量の増大および半導体チップのサイズの縮小を推進できる。

このようにソース線ＳＬ／ドレイン線ＤＬ間のリーク電流を低減する為には、凹部８の第１方向（列方向）Ｙの長さ（幅）は少なくとも第１方向Ｙに隣接するワード線ＷＬ間の間隔よりも大きなものとする必要がある。本実施の形態１のフラッシュメモリのメモリアレイでは、凹部８の第１方向Ｙの長さを隣接するワード線ＷＬ間の間隔と同じにしている。また、凹部８の第２方向（行方向）Ｘの長さ（幅）は必ずしも第２方向Ｘに隣接する補助ゲート配線ＡＧＬ間の間隔以上とする必要はなく、隣接する補助ゲート配線ＡＧＬ間の間隔以下であっても良い。本実施の形態１のフラッシュメモリのメモリアレイでは、上方に補助ゲート配線ＡＧＬ、ワード線ＷＬおよびサイドウォール４が設けられていない領域の基板１に凹部８を形成している。すなわち、凹部８の第２方向Ｘの幅は第２方向Ｘに隣接するサイドウォール４間の間隔と同じにしている。これにより、サイドウォール４下の反転層ＩＬ１が形成される部分を残すことができ、反転層ＩＬ１の断面積を無用に削らなくてもすむ為、反転層ＩＬ１の抵抗値を小さなものとすることができる。

補助ゲート配線ＡＧＬ下の基板１の第１主面部分と凹部８の底面（第２主面部分）との段差Ｓは少なくとも反転層ＩＬ１の深さ以上とする必要がある。具体的には、反転層ＩＬ１が補助ゲート配線ＡＧＬ下の基板１の第１主面部の高さＨ１から約５ｎｍ程度の深さまで形成されるので、段差Ｓは少なくとも５ｎｍ以上とする。９０ｎｍ世代以降のフラッシュメモリにおいてソース線ＳＬ／ドレイン線ＤＬ間のリーク電流の低減を確実なものとする為には、この段差Ｓは２０ｎｍ以上とすることが望ましい。

次に、本実施の形態１のフラッシュメモリの動作例を図１１〜図１６により説明する。

図１１は読み出し動作時のメモリアレイの要部回路図、図１２および図１３はそれぞれ読み出し動作時における図２のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。

データ読み出し動作では、選択するメモリセルＭＣのメモリＭＩＳ・ＦＥＴＱｍ０の制御ゲート電極ＣＧＥが接続されるワード線ＷＬ０に、例えば２〜５Ｖ程度を印加して選択メモリＭＩＳ・ＦＥＴＱｍ０のしきい値を判定する。また、それ以外のワード線ＷＬに、例えば０Ｖまたは−２Ｖ程度の負電圧を印加して非選択メモリＭＩＳ・ＦＥＴＱｍをオフ状態にする。また、選択メモリＭＩＳ・ＦＥＴＱｍ０のソースおよびドレイン形成用の補助ゲート配線ＡＧＬｓ，ＡＧＬｄに、例えば５Ｖ程度を印加することにより、補助ゲート配線ＡＧＬｓ，ＡＧＬｄが対向する基板１の主面部分にそれぞれソース線ＳＬおよびドレイン線ＤＬ用のｎ型の反転層ＩＬ１を形成する。また、それ以外の補助ゲート配線ＡＧＬには、例えば０Ｖを印加することで、これら補助ゲート配線ＡＧＬが対向する基板１の主面部分に反転層が形成されないようにして、選択メモリＭＩＳ・ＦＥＴＱｍ０と非選択メモリＭＩＳ・ＦＥＴＱｍとのアイソレーションを行う。ここで、選択メモリＭＩＳ・ＦＥＴＱｍ０のソース線ＳＬ用のｎ型の反転層ＩＬ１が接続されるグローバルデータ線に、例えば１Ｖ程度を印加する一方、他のグローバルデータ線に、例えば０Ｖを印加する。この状態で、共通ドレイン配線に印加された０Ｖ程度の電圧をドレイン線ＤＬ用のｎ型の反転層ＩＬ１を通じて選択メモリＭＩＳ・ＦＥＴＱｍ０のドレインに供給する。このようにすることで、グローバルデータ線から共通ドレイン配線に向かって読み出しの電流ＩＲを流すようにして選択メモリＭＩＳ・ＦＥＴＱｍ０のデータ読み出しを行う。この時、浮遊ゲート電極ＦＧＥの蓄積電荷の状態で、選択メモリＭＩＳ・ＦＥＴＱｍ０のしきい値電圧が変わるので、選択メモリＭＩＳ・ＦＥＴＱｍ０のソースおよびドレイン間に流れる電流の状況で、選択メモリＭＩＳ・ＦＥＴＱｍ０のデータを判断できる。また、本実施の形態１では、図１３に示すように、上記接合素子分離領域に凹部８を設けたことにより、データ読み出しに際して接合素子分離領域でソース線ＳＬ／ドレイン線ＤＬ間にリーク電流Ｉａが流れるのを抑制または防止できる。

次に、図１４は書き込み動作時のメモリアレイの要部回路図、図１５および図１６はそれぞれ書き込み動作時における図２のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。

データ書き込みは、ソース側選択および定電荷注入によるソースサイドホットエレクトロン注入方式を前提とする。これにより、高速で、低電流で効率的なデータ書き込みが可能となっている。データ書き込み動作では、選択メモリセルＭＣのメモリＭＩＳ・ＦＥＴＱｍ０の制御ゲート電極ＣＧＥが接続されるワード線ＷＬ０に、例えば１３Ｖ〜１５Ｖ程度、それ以外のワード線ＷＬ等に、例えば０Ｖを印加する。また、選択メモリＭＩＳ・ＦＥＴＱｍ０のソース形成用の補助ゲート配線ＡＧＬｓに、例えば１Ｖ程度を印加し、選択メモリＭＩＳ・ＦＥＴＱｍ０のドレイン形成用の補助ゲート配線ＡＧＬｄに、例えば７Ｖ程度を印加することにより、補助ゲート配線ＡＧＬｓに対向する基板１の主面部分にソース形成用のｎ型の反転層ＩＬ１を形成し、補助ゲート配線ＡＧＬｄに対向する基板１の主面部分にドレイン形成用のｎ型の反転層ＩＬ１を形成する。他の補助ゲート配線ＡＧＬには、例えば０Ｖを印加することで、これら補助ゲート配線ＡＧＬに対向する基板１の主面部分に反転層が形成されないようにし、選択メモリＭＩＳ・ＦＥＴＱｍ０と非選択メモリＭＩＳ・ＦＥＴＱｍとの間のアイソレーションを行う。この状態で、共通ドレイン配線ＣＤに印加された４Ｖ程度の電圧をドレイン線ＤＬ用のｎ型の反転層ＩＬ１を通じて選択メモリＭＩＳ・ＦＥＴＱｍ０のドレインに供給する。また、選択メモリＭＩＳ・ＦＥＴＱｍ０のソース線ＳＬ用のｎ型の反転層ＩＬ１が接続されるグローバルデータ線に、例えば０Ｖを印加する。また、ｐウエルＰＷＬを、例えば０Ｖに保持する。これにより、選択メモリＭＩＳ・ＦＥＴＱｍ０にはドレインからソースに向かって書き込みの電流Ｉｗが流れ、この時にソース側のｎ型の反転層ＩＬ１に蓄積した電荷を、ある一定のチャネル電流として流し絶縁膜２ｂを介して浮遊ゲート電極ＦＧＥに効率的に注入する（定電荷注入方式）ことにより選択メモリＭＩＳ・ＦＥＴＱｍ０にデータを高速で書き込む。一方、上記非選択メモリＭＩＳ・ＦＥＴＱｍ０のドレインからソースにはドレイン電流が流れないようにしてデータが書き込まれないようにする。なお、図１５の矢印ｅ１は、データ用の電荷の注入の様子を模式的に示している。また、個々のメモリセルＭＣ（メモリＭＩＳ・ＦＥＴＱｍ）には多値のデータを記憶することが可能となっている。この多値記憶は、例えばワード線ＷＬの書き込み電圧は一定にし、書き込み時間を変えることで、浮遊ゲート電極ＦＧＥへ注入するホットエレクトロンの量を変化させることで行なうため、何種類かのしきい値レベルを有するメモリセルＭＣを形成することができる。すなわち、“００”／“０１”／“１０”／“１１”等のような４つ以上の値を記憶できる。このため、１つのメモリセルＭＣで２つのメモリセルＭＣ分の働きを実現できる。したがって、フラッシュメモリの小型化を実現できる。また、本実施の形態１では、図１６に示すように、上記接合素子分離領域に凹部８を設けたことにより、データ書き込みに際して接合素子分離領域でソース線ＳＬ／ドレイン線ＤＬ間にリーク電流Ｉａが流れるのを抑制または防止できる。

次に、データの消去動作時では、選択対象のワード線ＷＬに負電圧を印加することにより、浮遊ゲート電極ＦＧＥから基板１へのＦ−Ｎ（Fowlor Nordheim）トンネル放出により行う。すなわち、選択対象のワード線ＷＬに、例えば−１６Ｖ程度を印加する一方、基板１に正の電圧を印加する。補助ゲート配線ＡＧＬには、例えば０Ｖを印加し、ｎ型の反転層ＩＬ１を形成しない。これにより、浮遊ゲート電極ＦＧＥに蓄積されたデータ用の電荷を絶縁膜２ｂを介して基板１に放出し、複数のメモリセルＭＣのデータを一括消去する。

次に、図１７および図１８に、データ読み出し動作およびデータ書き込み動作時における接合素子分離領域でのリーク電流の様子を、図８〜図１０で示した構成と、本実施の形態１の構成とで比較して示す。図１７はデータ読み出し時、図１８はデータ書き込み時を示している。図１７および図１８の縦軸は、ソース／ドレイン間のリーク電流Ｉａの値、横軸はプロセスルールを示している。図１７および図１８の破線Ａはリーク電流Ｉａの許容値、実線Ｂは本実施の形態１の接合素子分離領域でのソース／ドレイン間のリーク電流値、実線Ｃは図８〜図１０で示した構成の接合素子分離領域でのソース／ドレイン間のリーク電流値をそれぞれ示している。特に、データ線ピッチが小さい場合に本実施の形態１による効果が顕著であることが分かる。

次に、本実施の形態１のフラッシュメモリの製造方法の一例を図１９〜図３２により説明する。なお、図１９〜図３２のＸ１−Ｘ１，Ｘ２−Ｘ２，Ｙ１−Ｙ１およびＹ２−Ｙ２は、各製造工程中における図２のＸ１−Ｘ１線、Ｘ２−Ｘ２線、Ｙ１−Ｙ１線およびＹ２−Ｙ２線に相当する箇所の断面図を示している。

まず、図１９に示すように、ｐ型のシリコン（Ｓｉ）単結晶からなる基板１（この段階では半導体ウエハと称する平面略円形状の半導体板）を用意し、この基板１にｎ型埋込領域ＤＮＷおよびｐウエルＰＷＬを順に形成した後、基板１のｐウエルＰＷＬ上に、例えば酸化シリコン等からなる厚さ１０ｎｍ程度のゲート絶縁膜２ａを、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。続いて、図２０に示すように、基板１の主面上に、例えばリン（Ｐ）をドープした低抵抗ポリシリコンからなる導体膜１０を堆積し、その上に、例えば窒化シリコンからなるキャップ絶縁膜３を堆積し、さらにその上に、例えば酸化シリコンからなるダミー絶縁膜１１を堆積する。導体膜１０、キャップ絶縁膜３およびダミー絶縁膜１１は、例えばＣＶＤ（Chemical Vapor Deposition）法により堆積する。その後、図２１に示すように、ダミー絶縁膜１１、キャップ絶縁膜３および導体膜１０を、エッチングマスクを用いたドライエッチング処理によりパターニングすることにより、導体膜１０による補助ゲート配線ＡＧＬを形成する。この段階のダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬは、上記第１方向Ｙに延在する帯状のパターンとされ、ストライプ状に配置されている。

次いで、図２２に示すように、基板１（半導体ウエハ）に対して、例えばＩＳＳＧ酸化法等のような熱酸化処理を施し、補助ゲート配線ＡＧＬ等の側面に例えば酸化シリコンからなる良質な絶縁膜を形成した後、基板１の主面上に、例えば酸化シリコンからなる絶縁膜４Ａを、例えばＴＥＯＳガスを用いたＣＶＤ法により堆積する。絶縁膜４Ａは、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間を完全に埋め込んでしまわないように堆積する。続いて、絶縁膜４Ａをエッチバックすることにより、図２３に示すように、補助ゲート配線ＡＧＬ、キャップ絶縁膜３およびダミー絶縁膜１１の積層パターンの側面にサイドウォール４を形成する。また、この時、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間の底部のゲート絶縁膜２ａも除去する。これにより、ゲート絶縁膜２ａは補助ゲート配線ＡＧＬおよびサイドウォール４の下部だけに残る。このエッチング工程は酸化シリコン膜をエッチングする条件で行なっている為、上記第１方向Ｙ（図２参照）に延在して形成されるストライプ状パターンの間のスペース部分の基板１の主面にエッチングダメージ層が形成されてしまう。このエッチングダメージ層を除去する為に、更にシリコンをエッチングする条件で基板１のエッチングを行なう（エッチングダメージ除去プロセス）。これにより、上記第１方向Ｙに延在して形成されるストライプ状パターンの間のスペース部分の基板１の主面は、補助ゲート配線ＡＧＬ下の基板１の主面より１０ｎｍ程度低くなる。なお、エッチングダメージ層の除去は、基板１の主面を熱酸化した後に、熱酸化膜をウエットエッチングにより除去する方法で行なっても良い。その後、基板１に対して、例えばＩＳＳＧ酸化法等のような熱酸化処理を施すことにより、図２４に示すように、基板１の主面上に、例えば酸化シリコンからなる絶縁膜を形成した後、窒素（Ｎ）を含むガス雰囲気中で熱処理（酸窒化処理）を施すことにより、その絶縁膜と基板１との界面に窒素を偏析させて酸窒化シリコン（ＳｉＯＮ）からなるゲート絶縁膜２ｂを形成する。このゲート絶縁膜２ｂは、メモリＭＩＳ・ＦＥＴＱｍのトンネル絶縁膜として機能する膜で、その厚さは、二酸化シリコン換算膜厚で、例えば９ｎｍ程度である。ゲート絶縁膜２ｂはＣＶＤ法で形成しても良い。

次いで、図２５に示すように、基板１（半導体ウエハ）の主面上に、例えば低抵抗ポリシリコンからなる浮遊ゲート電極形成用の導体膜１２を、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間が完全に埋まるようにＣＶＤ法等により堆積する。続いて、基板１の主面上の導体膜１２に対して、異方性のドライエッチング法によるエッチバック処理または化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）処理を施すことにより、図２６に示すように、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間に浮遊ゲート電極形成用の導体パターン１２ａを形成する。続いて、ダミー絶縁膜１１およびサイドウォール４を、図２７に示すように、ドライエッチング法またはウエットエッチング法等によりエッチングする。この際、酸化シリコンの方が、シリコンおよび窒化シリコンよりも除去され易くなるように、酸化シリコンと、シリコンおよび窒化シリコンとのエッチング選択比を大きくとる。これにより、窒化シリコンからなるキャップ絶縁膜３をエッチングストッパとして機能させる。また、酸化シリコンからなるダミー絶縁膜１１は全て除去されるが、酸化シリコンからなるサイドウォール４はその上部が除去され、補助ゲート配線ＡＧＬの側面に残される。

次いで、図２８に示すように、浮遊ゲート電極と制御ゲート電極を電気的に絶縁する層間用の絶縁膜５を形成する。この層間膜用の絶縁膜５には、例えば酸化シリコン膜、あるいは酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜を用いることができる。続いて、絶縁膜５上に、ワード線形成用の導体膜１３を堆積する。導体膜１３は、例えば低抵抗ポリシリコン膜およびタングステンシリサイド膜をＣＶＤ法等により下層から順に堆積することで形成されている。その後、導体膜１３上に、例えば酸化シリコンからなる絶縁膜６をＣＶＤ法等により堆積する。

次いで、図２９に示すように、レジストパターンをエッチングマスクとしたドライエッチング処理により絶縁膜６をパターニングした後、これをエッチングマスクとして、絶縁膜６のパターンから露出する導体膜１３をドライエッチング処理によって除去することにより、図３０に示すように、導体膜１３からなるワード線ＷＬを形成する。続いて、図３１に示すように、絶縁膜６のパターンをエッチングマスクとして、そこから露出する絶縁膜５および浮遊ゲート電極形成用の導体パターン１２ａをドライエッチング法によって除去することにより、導体パターン１２ａからなる浮遊ゲート電極ＦＧＥを形成する。その後、本実施の形態１では、絶縁膜６のパターン、ワード線ＷＬ、キャップ絶縁膜３、、補助ゲート配線ＡＧＬおよびサイドウォール４をエッチングマスクとして、そこから露出する上記接合素子分離領域（補助ゲート配線ＡＧＬとワード線ＷＬとに囲まれた領域）の基板１部分をさらに深くエッチングすることにより、図３２に示すように、上記接合素子分離領域の基板１の第１主面部分が、補助ゲート配線ＡＧＬ下の基板１の第２主面部分よりも低い位置になるように凹部８を形成する。なお、補助ゲート配線ＡＧＬの隣接間の基板１の主面は、上記のようにエッチングダメージ層の除去プロセスによって補助ゲート配線ＡＧＬ下の基板１の第１主面部分より１０ｎｍ程度低くなっている為、このエッチング工程においては基板１の主面を１０ｎｍ以上エッチングすることにより凹部８の底面を補助ゲート配線ＡＧＬ下の基板１の主面より２０ｎｍ以上低くする。

上記凹部８は、ワード線ＷＬおよび補助ゲート配線ＡＧＬに対して自己整合的に形成することができる。基板１の接合素子分離領域にトレンチアイソレーション部を形成してから補助ゲート配線ＡＧＬ、ワード線ＷＬおよび浮遊ゲート電極ＦＧＥを形成すると、部材間の合わせの難しさからメモリアレイの面積増大や特性上の問題による歩留まりの低下等が発生する。これに対して本実施の形態１では、凹部８をワード線ＷＬおよび補助ゲート配線ＡＧＬに対して自己整合的に形成することにより、凹部８を形成したからといってメモリアレイの面積が大きくなってしまうこともないし、凹部８を位置合わせ良く形成できるので特性不良も低減でき信頼性の高いフラッシュメモリを歩留まり良く形成することができる。

また、凹部８の形成後、基板１の表面を熱酸化法等により酸化することにより、基板１の凹部８の表面の状態を改善することができるので、上記リーク電流の低減効果を増大させることができる。また、凹部８の形成後、例えばホウ素（Ｂ）等のようなアクセプタとなる不純物または酸素を基板１の接合素子分離領域にイオン注入法等により導入しても良い。アクセプタとなる不純物をイオン注入した場合、基板１の不純物濃度が高くなるため、上記リーク電流の低減効果を増大させることができる。また、酸素をイオン注入した場合、基板１の表面が酸化され基板１の凹部８の表面の状態を改善することができるので、上記リーク電流の低減効果を増大させることができる。また、凹部８をドライエッチング法で形成した後、軽くウエットエッチング処理を施すことにより、凹部８の底部の角部を丸めるようにしても良い。これにより、応力の集中や電界集中を低減できるので、フラッシュメモリの信頼性を向上させることができる。

次いで、基板１（半導体ウエハ）の主面上に、上記絶縁膜７ａ，７ｂを下層から順にＣＶＤ法等により堆積し、これにより凹部８、ワード線ＷＬの隣接間および補助ゲート配線ＡＧＬの隣接間を埋め込む。その後、絶縁膜７ｂの上面を、例えばＣＭＰ（Chemical Mechanical Polishing）法等により平坦にした後、図には示してないが、ワード線ＷＬ、ｐウエルＰＷＬ、補助ゲート配線ＡＧＬに至るコンタクト孔およびメモリアレイの外部に位置するソース線／ドレイン線となる反転層への給電用のコンタクト孔等を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、図２〜図７に示したメモリセルＭＣを持つフラッシュメモリを製造した。

以上の工程を経て作製したフラッシュメモリのメモリセルＭＣは、データの読み出しおよび書き込み動作時における上記接合素子分離領域でのリーク電流Ｉａを、読み出し時および書き込み時ともに低減することが可能であり、９０ｎｍ世代以降も補助ゲート配線ＡＧＬ下の反転層ＩＬ１をソース線ＳＬ／ドレイン線ＤＬとして用いるメモリセルが適用可能となった。

（実施の形態２）
前記実施の形態１では、メモリセルごとに浮遊ゲート電極を分離する際に、制御ゲート電極材料、層間膜用の絶縁膜および浮遊ゲート電極材料の一括して加工する方法を例示したが、本実施の形態２では、上記の一括加工を行なわずにメモリセルごとに浮遊ゲート電極を分離する方法の一例を図３３〜図４３により説明する。なお、図３３〜図３５および図３７〜図４３のＸ１−Ｘ１、Ｘ２−Ｘ２、Ｙ１−Ｙ１およびＹ２−Ｙ２は、各製造工程中における図２のＸ１−Ｘ１線、Ｘ２−Ｘ２線、Ｙ１−Ｙ１線およびＹ２−Ｙ２線に相当する箇所の断面図を示している。

まず、前記実施の形態１の図１９〜図２２を用いて説明したのと同様の製造工程を経た後、図３３に示すように、前記実施の形態１と同様に絶縁膜４Ａをエッチバックすることにより、補助ゲート配線ＡＧＬ、キャップ絶縁膜３およびダミー絶縁膜１１の積層パターンの側面にサイドウォール４を形成する。また、この時、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間の底部のゲート絶縁膜２ａも除去する。この後に、前記実施の形態１では基板１のエッチングダメージ層の除去工程を行なったが、本実施の形態２ではこの工程を省いた例を示す。なお、本実施の形態２では、キャップ絶縁膜３は、例えば酸化シリコンからなり、ダミー絶縁膜１１は、例えば窒化シリコンからなる。

次いで、図３４に示すように、前記実施の形態１と同様に、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間の基板１の主面上にゲート絶縁膜２ｂを形成した後、図３５に示すように、前記実施の形態１の図２５および図２６を用いて説明したのと同様に、基板１（半導体ウエハ）の主面上に浮遊ゲート電極形成用の導体膜１２を堆積した後、その導体膜１２に対して、異方性のドライエッチング法によるエッチバック処理またはＣＭＰ処理を施すことにより、上記ダミー絶縁膜１１、キャップ絶縁膜３および補助ゲート配線ＡＧＬで形成されるストライプパターンの隣接間に浮遊ゲート電極形成用の導体パターン１２ａを形成する。続いて、基板１の主面上方に、例えば窒化シリコンからなる絶縁膜１５をＣＶＤ法等によって堆積した後、図２の第２方向Ｘに延在するストライプ状のマスクパターンを用いて絶縁膜１５、ダミー絶縁膜１１および導体パターン１２ａを、図３６および図３７に示すように、順次エッチングする。図３６はこの段階の図２と同一箇所の要部平面図、図３７は図３６のＸ１−Ｘ１線、Ｘ２−Ｘ２線、Ｙ１−Ｙ１線およびＹ２−Ｙ２線の断面図を示している。なお、図３６のＸ１−Ｘ１線、Ｘ２−Ｘ２線、Ｙ１−Ｙ１線およびＹ２−Ｙ２線は、それぞれ図２のＸ１−Ｘ１線、Ｘ２−Ｘ２線、Ｙ１−Ｙ１線およびＹ２−Ｙ２線と同一箇所を示している。補助ゲート配線ＡＧＬは切断されず図３６の第１方向Ｙに延在したままとなる。また、導体パターン１２ａは、この段階でメモリセルごとに分離され浮遊ゲート電極ＦＧＥとなる。なお、絶縁膜１５およびダミー絶縁膜１１が形成されている領域は、後にワード線（制御ゲート電極）が形成される領域に相当している。

次いで、図３８に示すように、絶縁膜１５、キャップ絶縁膜３およびサイドウォール４をエッチングマスクとして、ゲート絶縁膜２ｂおよび基板１を順にエッチングすることにより、前記実施の形態１と同様に、補助ゲート配線ＡＧＬおよび後に形成されるワード線に囲まれた領域の基板１に、底面が補助ゲート配線ＡＧＬ下の基板１の第１主面部分より低い凹部８を形成する。凹部８を形成するからといって特にレジストパターンを形成する必要もないので製造工程の大幅な増大を招くこともない。続いて、図３９に示すように、上記凹部８、ダミー絶縁膜１１と絶縁膜１５との積層膜で形成されるパターンの隣接間および補助ゲート配線ＡＧＬの隣接間を完全に埋め込むように、基板１（半導体ウエハ）の主面上に、例えば酸化シリコンからなる絶縁膜１６をＣＶＤ法等により堆積した後、その絶縁膜１６の上部を、例えば異方性ドライエッチングを用いたエッチバック法またはＣＭＰ法により絶縁膜１５の上部が露出する程度まで除去する。その後、酸化シリコンからなる絶縁膜１６をエッチングマスクとして、窒化シリコンからなる絶縁膜１５およびダミー絶縁膜１１を、図４０に示すように、ドライエッチングにより選択的に除去する。その後、例えばウエットエッチング等のような等方性のエッチングによって、図４１に示すように、酸化シリコンからなるサイドウォール４の露出部分を除去し、浮遊ゲート電極ＦＧＥの側面の一部および上面を露出させる。なお、補助ゲート配線ＡＧＬの側面にはサイドウォール４が残される。また、この等方性エッチングに際してはキャップ絶縁膜３および絶縁膜１６も酸化シリコンなので若干削られる。

次いで、図４２に示すように、基板１（半導体ウエハ）の主面上に、層間膜用の絶縁膜５およびワード線形成用の導体膜１３を前記実施の形態１と同様に下層から順に堆積した後、その導体膜１３をＣＭＰ法あるいはエッチバックによって、絶縁膜１６の上部が露出する程度まで除去する。これにより、絶縁膜１６の隣接間の溝内に図２の第１方向Ｙに沿って延在するワード線ＷＬ（制御ゲート電極ＣＧＥ）を形成する。隣接ワード線ＷＬ間は絶縁膜１６によって絶縁されている。また、本実施の形態２では、浮遊ゲート電極ＦＧＥは図３６の段階でメモリセルＭＣごとに分離されているので、ワード線ＷＬを加工する際に一括で加工する必要はない。その後、図には示してないが、絶縁膜を堆積した後、ワード線ＷＬ、ｐウエルＰＷＬ、補助ゲート配線ＡＧＬに至るコンタクト孔およびメモリアレイの外部に位置するソース線ＳＬ／ドレイン線ＤＬとなる反転層への給電用のコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成した。

以上の工程を経て作製したフラッシュメモリのメモリセルでは、ワード線ＷＬの隣接間であり、かつ補助ゲート配線ＡＧＬの隣接間の領域の基板１の主面（第１主面部分）の標高が、補助ゲート電極ＡＧＬ下の基板１の主面（第２主面部分）および浮遊ゲート電極ＦＧＥ下の基板１の主面（第３主面部分）の標高よりも低くなっている。したがって、前記実施の形態１と同様に、データの読み出しおよび書き込み動作の際のソース線ＳＬ／ドレインＤＬ線間に流れるリーク電流を低減することができた。これによりメモリセルＭＣの微細化が可能となった。

（実施の形態３）
本実施の形態３の不揮発性半導体記憶装置は、例えば上記各種の携帯機器、情報機器または通信機器の記憶媒体として使用される、拡散層によるローカルデータ線と補助ゲート構造とを有する、例えば１Ｇｂ（ギガビット）のＡＮＤ型のフラッシュメモリである。

図４４は、本実施の形態３のフラッシュメモリのメモリアレイの要部回路図である。このフラッシュメモリにおいても、ローカルデータ線ＢＬを形成するドレイン線ＤＬと、ローカルデータ線ＢＬを形成するソース線ＳＬとの間に複数のメモリセルＭＣが並列に接続されている。メモリセルＭＣは、ＡＧ・ＭＩＳＱａと、メモリＭＩＳＱｍとを有している。ＡＧ・ＭＩＳＱａとメモリＭＩＳＱａとは、ドレイン線ＤＬとソース線ＳＬとの間に直列に接続されている。ＡＧ・ＭＩＳＱａの補助ゲート電極（第１の電極）は、補助ゲート配線（第１の電極）ＡＧＬの一部で形成されている。１本の補助ゲート配線ＡＧＬには、図４４の第１方向Ｙに配置された複数のＡＧ・ＭＩＳＱａの補助ゲート電極が電気的に接続されている。一方、メモリＭＩＳＱｍの制御ゲート電極は、ワード線ＷＬの一部で形成されている。１本のワード線ＷＬには、図４４の第２方向Ｘに配置された複数のメモリＭＩＳＱｍの制御ゲート電極が電気的に接続されている。メモリＭＩＳＱｍは、浮遊ゲート電極を有している。メモリアレイにはこのようなメモリセルＭＣがマトリクス状に複数配置されている。

図４５は図４４のフラッシュメモリの非動作時のメモリアレイの要部平面図、図４６は図４５のＸ３−Ｘ３線の断面図、図４７は図２のＸ４−Ｘ４線の断面図、図４８は図４５のＹ４−Ｙ４線の断面図、図４９は図４５のＹ５−Ｙ５線の断面図である。なお、図４５は平面図であるが図面を見易くするために、補助ゲート配線ＡＧＬとワード線ＷＬとで囲まれた接合素子分離領域（アクティブ領域）にハッチングを付す。

本実施の形態３では、上記ドレイン線ＤＬおよびソース線ＳＬが、ｐウエルＰＷＬに形成されたｎ型の半導体領域（拡散層）ＤＬＲ，ＳＬＲで形成されている。ｎ型の半導体領域ＤＬＲ，ＳＬＲは、例えばリン（Ｐ）または（Ａｓ）がｐウエルＰＷＬに導入されてなり、図４５の第１方向Ｙに沿って延在する帯状のパターンで形成されている。上記メモリセルＭＣは、上記ｎ型の半導体領域ＤＬＲ，ＳＬＲの隣接間であって、上記ワード線ＷＬが平面的に重なる部分に配置されている。メモリセルＭＣの配置は、例えば互いに隣接するドレイン線ＤＬ用およびソース線ＳＬ用のｎ型の半導体領域ＤＬＲ，ＳＬＲを共有した、いわゆる仮想設置型とされている。

上記メモリセルＭＣのＡＧ・ＭＩＳＱａの補助ゲート電極ＡＧＥは、メモリセルＭＣ間の緩衝を抑制または防止する機能を有している。補助ゲート配線ＡＧＬの材料や配置は前記実施の形態１，２と同じである。上記メモリＭＩＳＱｍの浮遊ゲート電極ＦＧＥは、前記実施の形態１と同様に、情報の記憶に寄与する電荷蓄積用の電極である。浮遊ゲート電極ＦＧＥの材料、配置位置および絶縁状態も前記実施の形態１，２と同様であるが、本実施の形態３では、浮遊ゲート電極ＦＧＥの断面形状がＵ字状に形成されている。上記ワード線ＷＬおよびその一部で構成される制御ゲート電極ＣＧＥの材料および配置も前記実施の形態１，２と同様である。そして、本実施の形態３においても、補助ゲート配線ＡＧＬの隣接間であって、ワード線ＷＬの隣接間の接合素子分離領域（図４５の梨地のハッチングを付した領域）に前記実施の形態１，２と同様に凹部８が形成され、その凹部８内に絶縁膜７ａが埋め込まれている。なお、補助ゲート配線ＡＧＬ下の基板１の第１主面部分の高さと、浮遊ゲート電極ＦＧＥ下の基板１の第３主面部分の高さと、上記接合素子分離領域の基板１の第２主面部分（すなわち、凹部８の底面）の高さとの関係も前記実施の形態１と同様であり、上記第１主面部分が最も高く、上記第２主面部分が最も低くなっている。

本実施の形態３の場合、上記のようにソース線ＳＬ用のｎ型の半導体領域ＳＬＲと、ドレイン線ＤＬ用のｎ型の半導体領域ＤＬＲとの間に、補助ゲート配線ＡＧＬと、浮遊ゲート電極ＦＧＥとが配置されており、ソース線ＳＬとドレイン線ＤＬとの距離が前記実施の形態１の場合よりも長い。このため、上記した接合素子分離領域でのリーク電流の問題が生じないようにもみえる。しかし、実際には、前記実施の形態１の構成の場合と比べると小さいものの、上記接合素子分離領域でのリーク電流の問題が生じる。図５０は本発明者が検討した１ＧｂのＡＮＤ型のフラッシュメモリのメモリアレイの要部平面図、図５１は書き込みまたは読み出し動作時の図５０のＸ３−Ｘ３線の断面図、図５２は書き込みまたは読み出し動作時の図５０のＸ４−Ｘ４線の断面図を示している。なお、図５０では図面を見易くするため半導体領域ＳＬＲ，ＤＬＲおよび反転層ＩＬ３にハッチングを付す。

図５０〜図５２では、補助ゲート配線ＡＧＬおよびワード線ＷＬにより囲まれた接合素子分離領域の基板１の第１主面部分と、浮遊ゲート電極ＦＧＥが対向する基板１の第３主面部分とが前記実施の形態１で説明したエッチングダメージ層の除去プロセスにより削られ、第１主面部分および第３主面部分の高さが、補助ゲート配線ＡＧＬが対向する基板１の第２主面部分の高さよりも若干低くなっているが、上記凹部８のような深い凹みは無い。それ以外は図４５〜図４９で説明したのと同じであり、上記のように書き込みや読み出しの際には基板１に形成されているｎ型の半導体領域ＳＬＲ，ＤＬＲをソース線ＳＬおよびドレイン線ＤＬとして用いる。この構成の場合、上記のようにソース線ＳＬ用のｎ型の半導体領域ＳＬＲとドレイン線ＤＬ用のｎ型の半導体領域ＤＬＲとの間には、補助ゲート配線ＡＧＬと浮遊ゲート電極ＣＧＥとが配置されているので双方は互いに離れて配置されている。しかし、この構成の場合も読み出しや書き込み動作時には、補助ゲート配線ＡＧＬに所望の電圧を印加し、補助ゲート配線ＡＧＬに対向する基板１に反転層ＩＬ３を形成するが、その反転層１Ｌ３は、補助ゲート配線ＡＧＬの直下のみならず外側（第２方向Ｘの両側）にまで延びて形成されてしまう。このため、非動作時には、ソース線ＳＬ用のｎ型の半導体領域ＳＬＲとドレイン線ＤＬ用のｎ型の半導体領域ＤＬＲとの間には充分な距離があるようでも、動作時には、ソース線ＳＬ用のｎ型の半導体領域ＳＬＲとドレイン線ＤＬ用のｎ型の半導体領域ＤＬＲとの距離は反転層ＩＬ３により近づくようになり、補助ゲート配線ＡＧＬおよびワード線ＷＬに囲まれた領域であって、上方に何らゲート電極が存在しない接合素子分離領域では、矢印で示すリーク電流Ｉａが流れてしまう、という問題がある。

そこで、本実施の形態３では、図４５〜図４９で説明したように、基板１の主面において、補助ゲート配線ＡＧＬおよびワード線ＷＬにより囲まれた接合素子分離領域の少なくとも一部に凹部８を形成した。これにより、接合素子分離領域におけるドレイン線ＤＬ／ソース線ＳＬ間を流れるリーク電流を抑制することができるので、データ線間のリーク電流を低減させることができる。このため、フラッシュメモリのビット不良を低減でき、フラッシュメモリの歩留まりを向上させることができる。また、１データ線に接続可能なメモリセルＭＣの数を増やすことができるので、半導体チップの面積を縮小させることができ、フラッシュメモリの小型化を推進できる。また、浮遊ゲート電極ＦＧＥ下のチャネル長を縮小させることができるので、メモリセルＭＣのサイズを縮小することができ、メモリ容量の増大および半導体チップのサイズの縮小を推進できる。

次に、本実施の形態３のフラッシュメモリの動作例を図５３〜図５５により説明する。図５３〜図５５は、それぞれ書き込み、消去および読み出し動作時の一例の要部回路図を示している。符号のＧＢＬ１，ＧＢＬ２はグローバルデータ線、ＣＤは共通ドレイン、ＳＴＤは選択ＭＩＳ（ドレイン線ＤＬ側）、ＳＴＳは選択ＭＩＳ（ソース線ＳＬ側）、ＡＧＬＯはＡＧ・ＭＩＳ（ｏｄｄ側）の補助ゲート配線、ＡＧＬＥはＡＧ・ＭＩＳ（Ｅｖｅｎ側）の補助ゲート配線、ＭＣ１は選択メモリセル、ＷＬ０〜ＷＬ２５５はワード線をそれぞれ示している。

データの書き込み方式は、定電荷注入書き込みによるホットエレクトロン方式が採用されている。すなわち、ソース線ＳＬに帯電している電荷を、ある一定のチャネル電流として流し、浮遊ゲート電極ＦＧＥに書き込む（ソースサイドホットエレクトロン注入方式）。これにより、高速、かつ、低電流で効率的に書き込みが可能となっている。選択メモリセルＭＣ１へのデータの書き込みは、図５３に示すように、選択ワード線ＷＬ１に、例えば１５Ｖ程度、選択データ線に、例えば４．５Ｖ程度、補助ゲート配線ＡＧＬＥに、例えば１．８Ｖ程度を印加し、ソースサイドホットエレクトロン注入方式により行う。すなわち、上記電圧印加により、選択メモリセルＭＣ１の補助ゲート電極ＡＧＥ下のチャネルは弱反転、浮遊ゲート電極ＦＧＥ下のチャネルは完全空乏化し、補助ゲート電極ＡＧＥと浮遊ゲート電極ＦＧＥとの境界部で大きなポテンシャルドロップが生じ、これにより、同境界部のチャネル横方向電界が増大し、効率良くホットエレクトロンが生成される。

本実施の形態１では、上記のようにドレイン線ＤＬとソース線ＳＬとの間のリーク電流を低減できるので、選択メモリセルＭＣ１のドレイン線ＤＬ側の充電を良好にできる。このため、書き込み特性を向上させることができる。選択メモリセルＭＣ１にデータを書き込んでいる間、もう一方の補助ゲート配線ＡＧＬＯは、例えば０Ｖに固定し、非選択メモリセルＭＣでのチャネル形成を抑制する。すなわち、補助ゲート電極ＡＧ０は、書き込み補助ゲートとしてだけではなく、フィールドアイソレーションとしても機能する。これにより、メモリアレイには、基板１の主面部にトレンチアイソレーションが不要となるため、データ線間のピッチを縮小することが可能となっている。

データの消去は、図５４に示すように、選択ワード線ＷＬ１に負電圧（例えば−１８Ｖ程度）を印加し、補助ゲート配線ＡＧＬＯ，ＡＧＬＥを、例えば０Ｖとすることにより、浮遊ゲート電極ＦＧＥに蓄積された電荷を、Ｆ−Ｎ（Fowlor Nordheim）トンネル放出により基板１に流すことにより行う。

データの読み出しは、図５５に示すように、選択ワード線ＷＬ１に読み出し電圧を印加し、選択データ線に、例えば１Ｖ程度、補助ゲート配線ＡＧＬＯに、例えば０Ｖを印加し、補助ゲート配線ＡＧＬＥに、例えば３．５Ｖ程度の電圧を印加することにより、ドレイン線ＤＬからソース線ＳＬに流れるチャネル電流の様子により行う。本実施の形態３では、上記のようにドレイン線ＤＬとソース線ＳＬとの間のリーク電流を低減できるので、選択メモリセルＭＣ１のデータの読み出しを良好に行える。また、消費電力を低減できる。

次に、本実施の形態３のフラッシュメモリの製造方法の一例を図５６〜図５９により説明する。なお、図５６〜図５９はフラッシュメモリの製造工程中における図４５のＸ３−Ｘ３線、Ｘ４−Ｘ４線、Ｙ４−Ｙ４線およびＹ５−Ｙ５線に相当する箇所の断面図を示している。

まず、前記実施の形態１の図１９を用いて説明したのと同様の製造工程を経た後、図５６に示すように、前記実施の形態１と同様に、基板１（半導体ウエハ）の主面のゲート絶縁膜２ａ上に、複数本の補助ゲート配線ＡＧＬおよびキャップ絶縁膜３をドライエッチング法等によりパターニングする。続いて、基板１の主面に対して斜め方向から、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入法等により導入することにより、補助ゲート配線ＡＧＬの幅方向（短方向、図４４の第２方向Ｘ）の片側端部近傍に、一部が補助ゲート配線ＡＧＬの下の基板１部分に入り込むように、ドレイン線ＤＬ用およびソース線ＳＬ用のｎ型の半導体領域ＤＬＲ、ＳＬＲを形成する。その後、基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これを異方性のドライエッチング法によりエッチバックすることにより、図５７に示すように、補助ゲート配線ＡＧＬおよびキャップ絶縁膜３の側面にサイドウォール４を形成する。この時、接合素子分離領域の基板１主面上のゲート絶縁膜２ａも除去する。その後、前記実施の形態１と同様にエッチングダメージ層の除去処理を施す。これにより、上記接合素子分離領域の基板１の主面部分が若干削られ、補助ゲート配線ＡＧＬの対向面の基板１の主面よりも若干低くなる。その後、前記実施の形態１と同様に、接合素子分離領域の基板１の主面上にゲート絶縁膜２ｂを形成する。

次いで、基板１（半導体ウエハ）の主面上に、例えば低抵抗ポリシリコンからなる導体膜１２をＣＶＤ（Chemical Vapor Deposition）法等により堆積した後、基板１の主面上に、例えば酸化シリコンからなる絶縁膜１８をＣＶＤ法等により堆積し、その絶縁膜１８を補助ゲート配線ＡＧＬの隣接間のみに残るように異方性ドライエッチング処理等によりエッチバックする。続いて、残された絶縁膜１８をエッチングマスクとして、そこから露出する導体膜１２をエッチング除去することにより、図５８に示すように、補助ゲート配線ＡＧＬの隣接間に浮遊ゲート電極形成用の導体パターン１２ａを補助ゲート配線ＡＧＬに対して自己整合的に形成する。その後、絶縁膜１８を選択的にエッチング除去した後、基板１（半導体ウエハ）の主面上に、前記実施の形態１と同様に、層間膜用の絶縁膜５を堆積する。その後、前記実施の形態１と同様に、絶縁膜５上にワード線形成用の導体膜１３を堆積した後、その上に、例えば酸化シリコンからなる絶縁膜６をＣＶＤ法等により堆積する。その後、絶縁膜６をドライエッチング処理によりパターニングした後、これをエッチングマスクとして、絶縁膜６のパターンから露出する導体膜１３をドライエッチング処理によって除去することにより、導体膜１３からなるワード線ＷＬを形成する。

次いで、図５９に示すように、絶縁膜６のパターンをエッチングマスクとして、そこから露出する絶縁膜５および浮遊ゲート電極形成用の導体パターン１２ａをドライエッチング法によって除去することにより、導体パターン１２ａからなる浮遊ゲート電極ＦＧＥをワード線ＷＬに対して自己整合的に形成する。続いて、本実施の形態３では、絶縁膜６のパターン、キャップ絶縁膜３、サイドウォール４をエッチングマスクとして、そこから露出する接合素子分離領域のゲート絶縁膜２ｂおよび基板１部分をエッチングすることにより、上記接合素子分離領域の基板１の第１主面部分が、補助ゲート配線ＡＧＬ下の基板１の第２主面部分よりも低い位置になるように凹部８を形成する。これにより、前記実施の形態１と同様に、上記のようにデータ線間のリーク電流を低減できる。また、凹部８を形成したからといってメモリ領域の面積が大きくなってしまうこともないし、凹部８を位置合わせ良く形成できるので特性不良も低減でき信頼性の高いフラッシュメモリを歩留まり良く形成することができる。前記実施の形態１と同様に、凹部８の形成後、基板１の表面を熱酸化法等により酸化し、基板１の凹部８の表面の状態を改善しても良い。また、凹部８の形成後、例えばホウ素（Ｂ）等のようなアクセプタとなる不純物または酸素を基板１の接合素子分離領域にイオン注入法等により導入しても良い。また、凹部８をドライエッチング法で形成した後、軽くウエットエッチング処理を施して凹部８の底部の角部を丸めても良い。その後、基板１（半導体ウエハ）の主面上に、上記絶縁膜７ａ，７ｂを下層から順にＣＶＤ法等により堆積し、これにより凹部８、ワード線ＷＬの隣接間および補助ゲート配線ＡＧＬの隣接間を埋め込む。その後、絶縁膜７ｂの上面を、例えばＣＭＰ法等により平坦にして、前記図４５〜図４９に示したメモリアレイを持つフラッシュメモリを製造する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である単体のフラッシュメモリに適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばフラッシュメモリを有するシステムＬＳＩ（Large Scale Integrated circuit）等のようなフラッシュメモリと論理回路とを同一基板に有する半導体装置、単体のＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）またはＥＥＰＲＯＭを有する半導体装置にも適用できる。

本発明は、不揮発性半導体記憶装置の製造業に適用できる。

本発明の一実施の形態である不揮発性半導体記憶装置のメモリアレイの回路部を模式的に示した回路図である。 図１の不揮発性半導体記憶装置のメモリアレイの要部平面図である。 図２のＸ１−Ｘ１線の断面図である。 図２のＸ２−Ｘ２線の断面図である。 図２のＹ１−Ｙ１線の断面図である。 図２のＹ２−Ｙ２線の断面図である。 図２のＹ３−Ｙ３線の拡大断面図である。 本発明者が検討した不揮発性半導体記憶装置のメモリアレイの要部平面図である。 データの書き込みまたは読み出し動作時の図８のＸ１−Ｘ１線の断面図である。 データの書き込みまたは読み出し動作時の図８のＸ２−Ｘ２線の断面図である。 図１の不揮発性半導体記憶装置のデータの読み出し動作時のメモリアレイの要部回路図である。 図１の不揮発性半導体記憶装置のデータの読み出し動作時の図２のＸ１−Ｘ１線断面図である。 図１の不揮発性半導体記憶装置のデータの読み出し動作時の図２のＸ２−Ｘ２線の断面図である。 図１の不揮発性半導体記憶装置のデータの書き込み動作時のメモリアレイの要部回路図である。 図１の不揮発性半導体記憶装置のデータの書き込み動作時の図２のＸ１−Ｘ１線断面図である。 図１の不揮発性半導体記憶装置のデータの書き込み動作時の図２のＸ２−Ｘ２線の断面図である。 データの読み出し動作時におけるプロセスルールとリーク電流との関係を示すグラフ図である。 データの書き込み動作時におけるプロセスルールとリーク電流との関係を示すグラフ図である。 図１〜図７の不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図１９に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図２０に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図２１に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図２２に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図２３に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図２４に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図２５に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図２６に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図２７に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図２８に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図２９に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図３０に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図３１に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 本発明の他の実施の形態である不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図３３に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図３４に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図３５に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部平面図である。 図３５に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図であって、図３６のＸ１−Ｘ１線、Ｘ２−Ｘ２線、Ｙ１−Ｙ１線およびＹ２−Ｙ２線の断面図である。 図３７に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図３８に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図３９に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図４０に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図４１に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図４２に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 本発明のさらに他の実施の形態である不揮発性半導体記憶装置のメモリアレイの要部回路図である。 図４４の不揮発性半導体記憶装置のメモリアレイの要部平面図である。 図４５のＸ３−Ｘ３線の断面図である。 図４５のＸ４−Ｘ４線の断面図である。 図４５のＹ４−Ｙ４線の断面図である。 図４５のＹ５−Ｙ５線の断面図である。 本発明者が検討した不揮発性半導体記憶装置のメモリアレイの要部平面図である。 データの書き込みまたは読み出し動作時の図５０のＸ３−Ｘ３線の断面図である。 データの書き込みまたは読み出し動作時の図５０のＸ４−Ｘ４線の断面図である。 図４４の不揮発性半導体記憶装置のデータの書き込み動作時の一例の要部回路図である。 図４４の不揮発性半導体記憶装置のデータの消去動作時の一例の要部回路図である。 図４４の不揮発性半導体記憶装置のデータの読み出し動作時の一例の要部回路図である。 図４５等に示した不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図５６に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図５７に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。 図５８に続く不揮発性半導体記憶装置の製造工程中の半導体基板の要部断面図である。

符号の説明

１ 半導体基板
２ａ ゲート絶縁膜（第１のゲート絶縁膜）
２ｂ ゲート絶縁膜（第２のゲート絶縁膜）
３ キャップ絶縁膜
４ サイドウォール
５ 絶縁膜
６ 絶縁膜
７ａ，７ｂ 絶縁膜
８ 凹部
１０ 導体膜
１１ ダミー絶縁膜
１２ 導体膜
１２ａ 導体パターン
１３ 導体膜
１５ 絶縁膜
１８ 絶縁膜
ＭＣ メモリセル
Ｑｍ，Ｑｍ０ メモリＭＩＳ・ＦＥＴ
ＰＷＬ ｐウエル
ＤＮＷ ｎ型埋込領域
ＡＧＬ，ＡＧＬｓ，ＡＧＬｄ 補助ゲート配線（第１のゲート電極）
ＷＬ，ＷＬ０ ワード線（第２のゲート電極）
ＣＧＥ 制御ゲート電極（第２のゲート電極）
ＦＧＥ 浮遊ゲート電極（第３のゲート電極）
ＳＬ ソース線
ＳＬＲ ｎ型の半導体領域
ＤＬ ドレイン線
ＤＬＲ ｎ型の半導体領域
ＩＬ１，ＩＬ２，ＩＬ３ 反転層

Claims (37)

1. 半導体基板の主面の上方に、互いに沿うように設けられた複数の第１のゲート電極と、
   前記半導体基板の主面の上方に、互いに沿うように設けられ、かつ、前記複数の第１のゲート電極に対して交差するように設けられた複数の第２のゲート電極とを有し、
   前記半導体基板の主面において、前記複数の第１のゲート電極および前記複数の第２のゲート電極が設けられていない領域の前記半導体基板の第１主面部は、その高さが、前記複数の第１のゲート電極が設けられている領域の前記半導体基板の第２主面部の高さよりも低い部分を有することを特徴とする不揮発性半導体記憶装置。
2. 前記半導体基板の主面の第１主面部と第２主面部との段差が２０ｎｍ以上であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記半導体基板の第１主面部に、前記第１主面部に対して交差する方向に凹む凹部が形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記第１のゲート電極の延在方向の前記凹部の長さが、前記第２のゲート電極の隣接間隔以上であることを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記第２のゲート電極の延在方向の前記凹部の長さが、前記第１のゲート電極の隣接間隔よりも小さいことを特徴とする請求項３記載の不揮発性半導体記憶装置。
6. 前記凹部は、その前記第２のゲート電極が延存している方向の各端部が隣接する前記各第１のゲート電極との間で等間隔となるように配置されていることを特徴とする請求項５記載の不揮発性半導体記憶装置。
7. 前記凹部内に絶縁膜が埋め込まれていることを特徴とする請求項３記載の不揮発性半導体記憶装置。
8. 前記複数の第１のゲート電極の隣接間および前記複数の第２のゲート電極の隣接間に形成された絶縁膜を有し、
   前記絶縁膜が前記凹部内にも形成されていることを特徴とする請求項３記載の不揮発性半導体記憶装置。
9. 各々が半導体基板の主面上に第１のゲート絶縁膜を介して形成され、かつ、互いに沿うように設けられた複数の第１のゲート電極と、
   前記複数の第１のゲート電極の各々の側面に形成された側壁絶縁膜と、
   各々が前記半導体基板および前記複数の第１のゲート電極の上方に前記第１のゲート電極に対して交差するように形成され、かつ、互いに沿うように設けられた複数の第２のゲート電極とを有し、
   前記半導体基板の主面において、前記第１のゲート電極、前記第２のゲート電極および前記側壁絶縁膜が形成されていない部分の前記半導体基板の第１主面部が、前記複数の第１のゲート電極が形成されている部分の前記半導体基板の第２主面部より低いことを特徴とする不揮発性半導体記憶装置。
10. 前記複数の第１のゲート電極の隣接間の前記半導体基板の主面と前記複数の第２のゲート電極との間に、前記半導体基板、前記複数の第１のゲート電極および前記複数の第２のゲート電極と絶縁された状態で形成された複数の第３のゲート電極を有し、
    前記半導体基板の主面において、前記複数の第３のゲート電極が対向する前記半導体基板の第３主面部は、前記第２主面部よりも低く、前記第１主面部よりも高いことを特徴とする請求項９記載の不揮発性半導体記憶装置。
11. 前記半導体基板の主面の第１主面部と第２主面部との段差が２０ｎｍ以上であることを特徴とする請求項１０記載の不揮発性半導体記憶装置。
12. 前記半導体基板において、前記複数の第１のゲート電極の各々の短方向の同一側一方の端部下方に、前記複数の第１のゲート電極の延在方向に沿うようにデータ線形成用の半導体領域を形成したことを特徴とする請求項１０記載の不揮発性半導体記憶装置。
13. 複数の不揮発性メモリセルが配置されたメモリアレイを有する不揮発性半導体記憶装置であって、
    半導体基板の主面上に第１のゲート絶縁膜を介して形成され、夫々が第１方向に延在して配置された複数の第１のゲート電極と、
    前記複数の第１のゲート電極の上方に形成され、夫々が前記第１方向に対して交差する第２方向に延在して配置された複数の第２のゲート電極と、
    前記複数の第１のゲート電極の隣接間であって、前記複数の第２のゲート電極の各々が重なる領域に、前記半導体基板の主面上に第２のゲート絶縁膜を介して形成され、前記複数の第２のゲート電極の下方に絶縁膜を介して形成された複数の第３のゲート電極とを有し、
    前記メモリアレイにおける前記半導体基板の主面の高さが、前記複数の第１のゲート電極および前記複数の第２のゲート電極で囲まれた部分で一番低く、
    前記複数の第１のゲート電極のうちの所望の第１のゲート電極への電圧印加によって前記半導体基板に形成される反転層をデータ線として用いることを特徴とする不揮発性半導体記憶装置。
14. 前記複数の第１のゲート電極および前記複数の第２のゲート電極で囲まれた領域の前記半導体基板に、前記半導体基板の主面に対して交差する方向に凹む凹部が形成されていることを特徴とする請求項１３記載の不揮発性半導体記憶装置。
15. 前記凹部の深さが前記反転層が形成される深さよりも深いことを特徴とする請求項１４記載の不揮発性半導体記憶装置。
16. 前記凹部の深さが２０ｎｍ以上であることを特徴とする請求項１５記載の不揮発性半導体記憶装置。
17. 前記第１方向の前記凹部の幅が、互いに隣接する前記複数の第２ゲート電極の間隔以上であることを特徴とする請求項１４記載の不揮発性半導体記憶装置。
18. 前記第２方向の前記凹部の幅が、互いに隣接する前記複数の第１ゲート電極の間隔よりも小さいことを特徴とする請求項１４記載の不揮発性半導体記憶装置。
19. 前記凹部は、その前記第２方向の各端部が隣接する各第１のゲート電極との間で等間隔となるように配置されていることを特徴とする請求項１８記載の不揮発性半導体記憶装置。
20. 前記半導体基板において、前記複数の第１のゲート電極の各々の前記第２方向の同一側一方の端部下方に、前記複数の第１のゲート電極の延在方向に沿うようにデータ線形成用の半導体領域を形成したことを特徴とする請求項１４記載の不揮発性半導体記憶装置。
21. 半導体基板の主面の上方に、互いに沿うように複数の第１のゲート電極を形成する第１の工程と、
    前記半導体基板の主面の上方に、互いに沿うように、かつ、前記複数の第１のゲート電極と交差するように複数の第２のゲート電極を形成する第２の工程と、
    前記複数の第１のゲート電極および前記複数の第２のゲート電極で覆われていない前記半導体基板の主面の表層部を部分的に除去する第３の工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
22. 前記第２の工程の前に、前記複数の第１のゲート電極の各々の側面に側壁絶縁膜を形成する工程を有することを特徴とする請求項２１記載の不揮発性半導体記憶装置の製造方法。
23. 前記第１の工程において、前記複数の第１のゲート電極と形状が同じ第１の絶縁膜を前記複数の第１のゲート電極上に形成し、
    前記第２の工程において、前記複数の第２のゲート電極と形状が同じ第２の絶縁膜を前記複数の第２のゲート電極上に形成し、
    前記第３の工程において、少なくとも前記第１の絶縁膜および前記第２の絶縁膜をマスクとして用いて、前記半導体基板をエッチングすることを特徴とする請求項２１記載の不揮発性半導体記憶装置の製造方法。
24. 前記第２の工程の前に、前記複数の第１のゲート電極の各々の側面に側壁絶縁膜を形成する工程を有し、
    前記第３の工程において、前記第１の絶縁膜、前記第２の絶縁膜および前記側壁絶縁膜をマスクとして用いて、前記半導体基板をエッチングすることを特徴とする請求項２３記載の不揮発性半導体記憶装置の製造方法。
25. 前記複数の第１のゲート電極をポリシリコンで形成し、前記複数の第２のゲート電極をポリシリコンとタングステンシリサイドとの積層膜で形成することを特徴とする請求項２１記載の不揮発性半導体記憶装置の製造方法。
26. 前記第１の工程後、前記第２の工程の前に、前記半導体基板において、前記複数の第１のゲート電極の各々の短方向の同一側一方の端部下方に、前記複数の第１のゲート電極の延在方向に沿うようにデータ線形成用の半導体領域を形成する工程を有することを特徴とする請求項２１記載の不揮発性半導体記憶装置の製造方法。
27. （ａ）半導体基板の主面に、第１のゲート絶縁膜を形成する工程と、
    （ｂ）前記第１のゲート絶縁膜上に、後に第１のゲート電極となる第１の導体層を形成する工程と、
    （ｃ）前記第１の導体層上に、第１の絶縁膜を形成する工程と、
    （ｄ）前記第１の絶縁膜および前記第１の絶縁膜をパターニングすることにより、第１方向に延在する複数の第１のゲート電極と複数の第１の絶縁膜とを形成する工程と、
    （ｅ）前記複数の第１のゲート電極の各々の側面に側壁絶縁膜を形成する工程と、
    （ｆ）前記（ｅ）工程により露出した前記第１のゲート絶縁膜の一部分を除去する工程と、
    （ｇ）前記（ｆ）工程により露出した前記半導体基板の主面に第２のゲート絶縁膜を形成する工程と、
    （ｈ）前記第１方向に延在し、後に第３のゲート電極となる複数の第２の導体層を、前記複数の第１のゲート電極の隣接間の前記第２のゲート絶縁膜上に形成する工程と、
    （ｉ）前記複数の第２の導体層の表面に、層間絶縁膜を形成する工程と、
    （ｊ）前記層間絶縁膜上に、後に第２のゲート電極となる第３の導体層を形成する工程と、
    （ｋ）前記第３の導体層上に第２の絶縁膜を形成する工程と、
    （ｌ）前記第２の絶縁膜、前記第３の導体層、前記層間絶縁膜および前記複数の第２の導体層をパターニングすることにより、前記第１方向と交わる第２方向に延在する複数の第２のゲート電極、複数の第２の絶縁膜および複数の層間絶縁膜と、前記第１方向の分離がなされた複数の第３のゲート電極とを形成する工程と、
    （ｍ）前記（ｌ）工程により露出した前記第２のゲート絶縁膜を除去する工程と、
    （ｎ）前記（ｍ）工程により露出した前記半導体基板の表層部を除去する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
28. 前記（ｆ）工程後、前記（ｇ）工程の前に、前記（ｆ）工程により露出した前記半導体基板の表層部を除去する工程を有することを特徴とする請求項２７記載の不揮発性半導体記憶装置の製造方法。
29. 前記（ｎ）工程において、前記第１の絶縁膜、前記側壁絶縁膜および前記第２の絶縁膜をマスクとして用いて、前記半導体基板をエッチングすることを特徴とする請求項２７記載の不揮発性半導体記憶装置の製造方法。
30. 前記（ｎ）工程により前記半導体基板の主面に、前記複数の第１のゲート電極および前記複数の第２のゲート電極に対して自己整合的に凹部を形成することを特徴とする請求項２９記載の不揮発性半導体記憶装置の製造方法。
31. 前記（ｎ）工程後、前記半導体基板の主面に絶縁膜を堆積し、その一部を前記凹部内に埋め込む工程を有することを特徴とする請求項３０記載の不揮発性半導体記憶装置の製造方法。
32. 前記半導体基板の主面のメモリアレイに、前記凹部に埋め込まれた絶縁膜で形成された分離部を形成することを特徴とする請求項３１記載の不揮発性半導体記憶装置の製造方法。
33. 前記複数の第１のゲート電極をポリシリコンで形成し、前記複数の第２のゲート電極をポリシリコンとタングステンシリサイドとの積層膜で形成することを特徴とする請求項２７記載の不揮発性半導体記憶装置の製造方法。
34. 前記半導体基板の主面からの前記複数の第３のゲート電極の高さが、前記半導体基板の主面からの前記複数の第１のゲート電極の高さよりも高くなるように、前記複数の第３のゲート電極を形成することを特徴とする請求項２７記載の不揮発性半導体記憶装置の製造方法。
35. 前記（ｄ）工程後、前記（ｇ）工程の前に、前記半導体基板において、前記複数の第１のゲート電極の各々の短方向の同一側一方の端部下方に、前記複数の第１のゲート電極の延在方向に沿うようにデータ線形成用の半導体領域を形成する工程を有することを特徴とする請求項２７記載の不揮発性半導体記憶装置の製造方法。
36. 前記データ線形成用の半導体領域の形成工程においては、前記半導体基板の主面に対して斜め方向から前記データ線形成用の半導体領域を形成するための不純物イオンを注入することを特徴とする請求項３５記載の不揮発性半導体記憶装置の製造方法。
37. （ａ）半導体基板の主面に、第１のゲート絶縁膜を形成する工程と、
    （ｂ）前記第１のゲート絶縁膜上に、後に第１のゲート電極となる第１の導体層を形成する工程と、
    （ｃ）前記第１の導体層上に、第１の絶縁膜を形成する工程と、
    （ｄ）前記第１の絶縁膜および前記第１の絶縁膜をパターニングすることにより、第１方向に延在する複数の第１のゲート電極と複数の第１の絶縁膜とを形成する工程と、
    （ｅ）前記複数の第１の電極の各々の側面に側壁絶縁膜を形成する工程と、
    （ｆ）前記（ｅ）工程により露出した前記第１のゲート絶縁膜の一部分を除去する工程と、
    （ｇ）前記（ｆ）工程により露出した前記半導体基板の主面に第２のゲート絶縁膜を形成する工程と、
    （ｈ）前記第１方向に延在し、後に第３のゲート電極となる複数の第２の導体層を、前記複数の第１のゲート電極の隣接間の前記第２のゲート絶縁膜上に形成する工程と、
    （ｉ）前記複数の第２の導体層、前記第１の絶縁膜の表面に、ダミー膜を形成する工程と、
    （ｊ）前記ダミー膜、前記第２の導体層をパターニングすることにより、前記第１方向と交わる第２方向に延在する複数のダミー膜パターン、第２の導体膜からなる複数の第３のゲート電極とを形成する工程と、
    （ｋ）前記（ｊ）工程により露出した前記第２のゲート絶縁膜を除去する工程と、
    （ｌ）前記（ｋ）工程により露出した前記半導体基板の表層部を除去する工程と、
    （ｍ）前記（ｊ）工程により形成されたスペースを絶縁膜を堆積して埋め込む工程と、
    （ｎ）前記（ｍ）工程で堆積した絶縁膜の一部上部を除去し前記ダミー膜の上部を露出させる工程と、
    （ｏ）前記（ｎ）工程で露出した前記ダミー膜を除去し、前記第２の導体層の上部と一部側部と前記第１の絶縁膜の上部を露出させる工程と、
    （ｐ）前記（ｏ）工程で露出した前記第２の導体層の表面に層間絶縁膜を形成する工程と、
    （ｑ）前記層間絶縁膜上に、後に第２のゲート電極となる第３の導体層を形成する工程と、
    （ｒ）前記第３の導体層をパターニングし、第２の方向に延在する複数の第２のゲート電極を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。

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