KR102452612B1 - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 반도체 메모리 소자는 기판의 상면 상에 수직 적층된 복수개의 게이트들, 상기 복수개의 게이트들을 수직 관통하는 수직홀에 채워진 수직 채널, 그리고 상기 수직홀 내에 제공되고 상기 수직 채널을 감싸는 메모리막을 포함한다. 상기 수직 채널은 상기 기판의 상면 아래로 함몰된 리세스 영역에 일부 채워진 브라켓 형상의 하부 채널, 상기 수직홀을 따라 수직 연장되고 상기 하부 채널과 연결된 상부 채널, 그리고 상기 하부 채널과 상기 상부 채널 사이의 전류 경로를 제공하고, 상기 기판의 상면보다 높지 않은 레벨에서 구현된 연결 구조를 포함한다.

Description

반도체 메모리 소자 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICES AND METHODS OF FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 발전함에 따라 좀더 우수한 성능 및/또는 저렴한 가격의 반도체 소자에 대한 요구가 증가되고 있다. 이러한 요구 사항을 충족시키기 위하여 반도체 소자의 고집적화 경향이 심화되고 있다.
종래의 2차원 반도체 메모리 소자의 집적도는 단위 기억 셀이 점유하는 평면적이 주 결정 요인으로 작용될 수 있다. 이로써, 2차원 반도체 메모리 소자의 집적도는 미세 패턴의 형성 기술 수준에 크게 영향을 받을 수 있다. 하지만, 미세 패턴의 형성 기술은 점점 한계에 다다르고 있으며, 또한, 고가의 장비들이 요구되어 반도체 메모리 소자의 제조 단가가 증가되는 것 등의 문제점들이 야기되고 있다. 이러한 제약들을 극복하기 위하여, 3차원적으로 배열된 메모리 셀들을 포함하는 3차원 반도체 메모리 소자가 제안된 바 있다.
본 발명의 목적은 전기적 특성이 향상된 3차원 구조를 갖는 반도체 메모리 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자 및 그 제조방법은 열적 부담(heat budget)이 감소된 것을 특징으로 한다. 본 발명은 전류 경로의 최소화를 구현할 수 있는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 메모리 소자는: 기판의 상면 상에 수직 적층된 복수개의 게이트들; 상기 복수개의 게이트들을 수직 관통하는 수직홀에 채워진 수직 채널; 그리고 상기 수직홀 내에 제공되고 상기 수직 채널을 감싸는 메모리막을 포함할 수 있다. 상기 수직 채널은: 상기 기판의 상면 아래로 함몰된 리세스 영역에 일부 채워진 브라켓 형상의 하부 채널; 상기 수직홀을 따라 수직 연장되고 상기 하부 채널과 연결된 상부 채널; 그리고 상기 하부 채널과 상기 상부 채널 사이의 전류 경로를 제공하고, 상기 기판의 상면보다 높지 않은 레벨에서 구현된 연결 구조를 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 메모리 소자는: 복수개의 게이트들이 기판의 상면 상에 수직 적층된 게이트 스택; 상기 게이트 스택을 수직 관통하는 상부 채널; 상기 상부 채널로부터 상기 기판의 상면 아래로 연장된, 브라켓 형상을 갖는 하부 채널; 그리고 상기 게이트 스택 내에 제공되고, 상기 상부 채널을 감싸는 메모리막을 포함할 수 있다. 상기 상부 채널과 상기 하부 채널은 상기 기판의 상면보다 높지 않은 레벨에서 구현된 연결 구조를 통해 서로 이어져 수직 채널을 구성할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법은: 기판 상에 적층된 복수개의 막들을 수직 관통하여 상기 기판을 노출시키는 수직홀을 형성하고; 상기 수직홀과 공간적으로 이어지고 상기 기판의 상면 아래로 함몰된 리세스 영역을 형성하고; 증착 공정과 식각 공정이 조합된 싸이클 공정으로 상기 리세스 영역 내에 브라켓 형상을 갖는 하부 채널을 형성하고; 상기 수직홀의 내에 상기 하부 채널을 향해 연장되는 메모리막을 형성하고; 그리고 상기 수직홀 내에 상기 메모리막을 따라 연장되어 상기 하부 채널과 연결되는 상부 채널을 형성하는 것을 포함할 수 있다. 상기 증착 공정은 상기 리세스 영역의 일부를 채우는 상기 하부 채널을 형성하는 것을 포함할 수 있다. 상기 식긱 공정은 상기 증착 공정 이후에 상기 수직홀 내에 형성된 증착물을 제거하는 것을 포함할 수 있다.
본 발명에 의하면, 하부 채널과 상부 채널이 전류의 이동에 충분한 영역을 제공하는 연결 구조와 최소화된 전류 경로가 구현될 수 있어, 반도체 메모리 소자의 전기적 특성이 향상될 수 있다. 아울러, 하부 채널을 저온 공정에서 형성할 수 있어서 열적 부담이 감소될 수 있다. 특히, COP 구조를 갖는 반도체 메모리 소자를 제조하는데 있어서, 감소된 열적 부담으로 인해 주변 영역에 가해지는 열적 손상이 없거나 최소화될 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 평면도이다.
도 1b는 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 단면도이다.
도 1c는 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 평면도이다.
도 1d는 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 단면도이다.
도 2a 내지 2p는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다.
도 2d 및 2e는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법에 있어서 싸이클 공정을 도시한 단면도들이다.
도 2g, 2i, 및 2k는 각각 도 2f, 2h, 및 2j의 일부를 확대 도시한 단면도들이다.
도 3a 내지 3e는 도 2p의 일부를 확대 도시한 단면도들이다.
도 4a 내지 4e는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다.
도 4b 및 4d는 각각 도 4a 및 4c의 일부를 확대 도시한 단면도들이다.
도 5a 내지 5c는 도 4e의 일부를 확대 도시한 단면도들이다.
도 6a 내지 6c는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다.
도 7a 및 7b는 도 6c의 일부를 확대 도시한 단면도들이다.
이하, 본 발명에 따른 반도체 메모리 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 1a는 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 평면도이다. 도 1b는 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 단면도이다.
도 1a 및 1b를 참조하면, 반도체 메모리 소자(1)는 셀 영역(CR)과 주변 영역(PR)을 포함할 수 있다. 셀 영역(CR)은 기판(101) 상에 수직 기립된 복수개의 수직 채널들(140)과, 수직 채널들(140)을 따라 적층된 복수개의 게이트들(160)과, 그리고 수직 채널들(140)과 전기적으로 연결된 비트라인들(180)을 포함할 수 있다. 기판(101)은 반도체 웨이퍼(예: 단결정 실리콘 웨이퍼)를 포함할 수 있다.
반도체 메모리 소자(1)는 도 2p에서 후술한 것처럼 수직 채널(140)과 게이트들(160) 사이에 제공된 메모리막(150)을 더 포함하는 수직 낸드 플래시 메모리 소자일 수 있다. 수직 채널(140)은 도 2j 및 2k에서 후술한 것처럼 서로 연결된 하부 채널(141)과 상부 채널(145)을 포함할 수 있다. 수직 채널(140)은 마카로니 구조를 가질 수 있고 최소화된 전류 경로를 제공할 수 있다. 본 발명에 따르면, 수직 채널(140)은 열적 부담(heat budget)이 감소된 공정으로 형성될 수 있다.
게이트들(160)은 기판(101)에 인접한 단일막 혹은 이중막 구조를 갖는 접지 선택라인(GSL), 비트라인(180)에 인접한 단일막 혹은 이중막 구조를 갖는 스트링 선택라인(SSL), 그리고 접지 선택라인(GSL)과 스트링 선택라인(SSL) 사이의 워드라인들(WL)을 구성할 수 있다. 수직 채널(140)은 그 하단이 기판(101)에 전기적으로 연결되고 그 상단이 비트라인(180)에 전기적으로 연결될 수 있다.
게이트들(160)은 피라미드 형태로 적층되어 양측면들 혹은 네측면들이 계단 구조(111)를 이룰 수 있다. 계단식으로 적층된 게이트들(160)의 말단부들은 콘택 플러그들(210)이 접촉되는 패드 역할을 담당할 수 있다. 콘택 플러그들(210)은 금속 배선들(205)과 전기적으로 연결될 수 있다. 공통 소오스 플러그들(190) 각각은 게이트들(160)을 관통하여 기판(101)에 제공된 도 2p에서 후술한 공통 소오스(104s)에 전기적으로 연결될 수 있다. 공통 소오스 플러그(190)는 금속 배선(192)과 전기적으로 연결될 수 있다. 금속 배선들(192,205)은 외부 배선들(300)과 전기적 신호들을 주고 받을 수 있다.
스트링 선택라인(SSL)은 비트라인(180)의 연장 방향과 실질적으로 직교하는 방향으로 연장된 라인 형태를 가질 수 있다. 워드라인들(WL)과 접지 선택라인(GSL)은 비트라인(180)의 연장 방향과 실질적으로 직교하는 방향으로 연장된 그리고 기판(101)을 노출시키는 워드라인 컷(107)을 갖는 플레이트 형태를 가질 수 있다.
주변 영역(PR)은 각종 전기적 신호들을 셀 영역(CR)과 주고 받는 주변 회로(11)를 포함할 수 있다. 주변 회로(11)는 외부 배선(300)과 전기적 신호를 주고 받을 수 있다. 일례에 따르면, 주변 영역(PR)은 셀 영역(CR)의 적어도 일측에 제공될 수 있다. 주변 영역(PR)은 셀 영역(CR)과 실질적으로 동시에 형성될 수 있다.
도 1c는 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 평면도이다. 도 1d는 본 발명의 실시예들에 따른 반도체 메모리 소자를 도시한 단면도이다.
도 1c 및 1d를 참조하면, 반도체 메모리 소자(2)는 주변 영역(PR) 위에 셀 영역(CR)이 제공된 COP(Cell Over Peripheral) 구조를 가질 수 있다. 기판(101)은 반도체막(예: 다결정 실리콘막)을 포함할 수 있다. 주변 영역(PR)은 기판(100) 상에 제공된 주변 회로(11)를 포함할 수 있다. 주변 회로(11)는 셀 영역(CR)을 관통하는 콘택 플러그들(310)을 통해 외부 배선들(300)과 전기적 신호들을 주고 받을 수 있다. 기판(100)은 반도체 웨이퍼(예: 단결정 실리콘 웨이퍼)를 포함할 수 있다. 이외엔 반도체 메모리 소자(1)와 동일하거나 유사하게 구성될 수 있다.
이하에서 반도체 메모리 소자들(1,2)의 제조방법을 설명한다. 본 명세서에선 편의상 반도체 메모리 소자들(1,2) 중 셀 영역(CR)의 형성에 대해 중점적으로 기술한다. 이하의 기재는 특별한 언급이 없는 한 도 1a 및 1b의 반도체 메모리 소자(1)의 제조방법에 관한 것이며, 도 1c 및 1d의 반도체 메모리 소자(2)를 제조하는데 동일하거나 유사하게 적용될 수 있다.
도 2a 내지 2p는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 도 2d 및 2e는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법에 있어서 싸이클 공정을 도시한 단면도들이다. 도 2g, 2i, 및 2k는 각각 도 2f, 2h, 및 2j의 일부를 확대 도시한 단면도들이다. 도 2a 내지 2p는 도 1a의 비트라인(180)을 따라 그 연장방향으로 절개한 단면도들에 상당할 수 있다. 도 3a 내지 3e는 도 2p의 일부를 확대 도시한 단면도들이다.
도 2a를 참조하면, 기판(101) 상에 몰드 스택(10)을 형성할 수 있다. 기판(101)은 반도체 웨이퍼, 가령 단결정 실리콘 웨이퍼를 포함할 수 있다. 다른 예로, 반도체 메모리 소자(2)를 제조하는 경우, 기판(101)은 단결정 혹은 다결정 실리콘막과 같은 반도체막을 포함할 수 있다. 반도체막은 가령 p형 불순물로 도핑될 수 있다.
몰드 스택(10)은 복수개의 절연막들(110)과 복수개의 희생막들(120)을 교대로 반복 적층하여 형성할 수 있다. 절연막들(110)은 희생막들(120)에 대해 식각선택비가 있는 물질일 수 있다. 일례로, 절연막들(110)은 실리콘산화막(예: SiOx)이고 희생막들(120)은 실리콘질화막(예: SiNx)일 수 있다.
절연막들(110)은 가령 기판(101) 상에 차례로 적층된 제1 내지 제9 절연막들(110a~110i)을 포함할 수 있다. 희생막들(120)은 복가령 기판(101) 상에 차례로 적층된 제1 내지 제8 희생막들(120a~120h)을 포함할 수 있다. 제1 내지 제8 희생막들(120a-120h)의 두께들은 실질적으로 동일할 수 있다. 제1 내지 제9 절연막들(110a-110i)의 두께들은 실질적으로 같거나 혹은 다를 수 있다. 일례로, 제3 절연막(110c)과 제7 절연막(110g)은 다른 절연막들(110)에 비해 비교적 두껍게 형성할 수 있다.
도 2b를 참조하면, 몰드 스택(10) 내에 수직홀들(103)을 형성할 수 있다. 일례로, 건식 식각 공정으로 몰드 스택(10)을 수직 관통하여 기판(101)을 노출시키는 수직홀들(103)을 형성할 수 있다. 수직홀들(103)의 형성시 과도식각(over-etching)에 의해 기판(101)의 상면(101s) 아래로 함몰되고 수직홀들(103)과 공간적으로 이어지는 리세스 영역들(101r)이 형성될 수 있다. 다른 예로, 수직홀들(103)을 형성한 이후에 식각 공정을 더 진행하여 리세스 영역들(101r)을 형성할 수 있다.
도 2c를 참조하면, 리세스 영역들(101r)을 일부 채우는 하부 채널들(141)을 형성할 수 있다. 하부 채널(141)은 기판(101)과 동일한 도전형의 반도체 또는 진성 반도체로 형성할 수 있다. 일례로, 하부 채널(141)은 p형 실리콘 혹은 진성 실리콘을 포함할 수 있다. 하부 채널(141)은 증착, 에피택셜 성장, 혹은 레이저 결정화를 이용하여 형성할 수 있다. 본 실시예에 의하면, 증착 공정과 식각 공정이 조합된 싸이클 공정을 적어도 1회 진행하여, 단결정 혹은 다결정 실리콘으로 구성된 하부 채널(141)을 형성할 수 있다.
상기 싸이클 공정의 일례로서, 도 2d에 도시된 것처럼, 증착 공정으로 하부 채널(141)을 형성할 수 있다. 증착 공정은 화학기상증착(CVD) 혹은 원자층증착(ALD)을 포함할 수 있다. 증착 공정은 실리콘을 포함하는 증착 가스, 가령, 모노실란(MS: monosilane), 디실란(DS: disilane), 디클로로실란(DCS: dichlorosilane), 헥사클로로디실란(HCD: hexachlorodisilane), 트리클로로실란(TCS: trichlorosilane), 혹은 이들의 조합을 이용할 수 있다. 이와 다르게, 선택적 에피택셜 성장(SEG) 공정을 이용하여 하부 채널(141)을 형성할 수 있다. 본 실시예에서처럼 증착 공정을 채택하면 SEG 공정 온도(예: 800°C 이상)에 비해 낮은 온도(예: 600°C 이하)에서 하부 채널(141)을 형성할 수 있다. 아울러, 리세스 영역(101r)의 내면이 갖는 결정면에 상관없이 대체로 균일한 두께를 갖는 하부 채널(141)을 형성할 수 있다. 본 발명은 SEG 공정을 배제하는 것은 전혀 아니다. 가령, 상기 싸이클 공정은 SEG 공정과 식각 공정으로 이루어질 수 있다.
증착 공정에 의해 리세스 영역(101r)에 선택적으로 실리콘이 증착되어 형성된 하부 채널(141)은 브라켓 형상을 가질 수 있다. 수직홀(103)의 내면은 하부 채널(141)의 구성 성분(예: 실리콘)과 다른 구성 성분(예; 실리콘산화물, 실리콘질화물)을 가지므로 실리콘이 증착되지 않을 수 있다. 이와 다르게, 수직홀(103)의 내면에 의도하지 않은 증착물(141a)이 형성될 수 있다. 증착물(141a)은 하부 채널(141)에 비해 결정성이 낮거나 혹은 비정질 실리콘으로 구성될 수 있다.
증착물(141a)을 제거하는 식각 공정을 증착 공정 이후에 진행할 수 있다. 식각 공정은 결정질의 하부 채널(141)과 비정질의 증착물(141a) 간의 식각 선택비가 큰 에천트를 이용할 수 있다. 에천트는 불소(F), 염소(Cl), 브롬(Br), 요오드(I), 이들의 화합물, 혹은 이들의 조합을 포함할 수 있다. 일례로, 에천트는 가스상(gaseous phase)의 NF3, SF6, Cl2, HCl, CCl4, HBr, HI, ClF3, CF3Cl 등을 포함할 수 있다. 식각 공정에서 하부 채널(141)의 식각률(ER1)과 증착물(141a)의 식각률(ER2)의 비율은 가령 ER1:ER2=1:10 혹은 그 이상일 수 있다.
싸이클 공정을 1회 진행하여 하부 채널(141)을 형성할 수 있다. 선택적으로, 도 2e에 도시된 것처럼, 싸이클 공정을 반복하여 하부 채널(141)의 두께를 늘릴 수 있다. 하부 채널(141)은 기판(101)의 상면(101s)에 평행한 제1 두께(T1)와 기판(101)의 상면(101s)에 수직한 제2 두께(T2)를 가질 수 있다. 제1 두께(T1)와 제2 두께(T2)는 실질적으로 동일하거나 혹은 다를 수 있다. 싸이클 공정 완료후에 선택적으로 열처리 공정을 더 진행할 수 있다. 열처리 공정으로 인해, 가령 다결정 실리콘으로 구성된 하부 채널(141)의 결정화가 촉진될 수 있다. 혹은 비정질 실리콘으로 구성된 하부 채널(141)을 열처리 공정을 이용하여 결정질로 변경시킬 수 있다. 열처리 공정은 싸이클 공정들 사이에 혹은 증착 공정과 식각 공정 사이에 진행할 수 있다. 이와 다르게, 열처리 공정은 진행하지 않을 수 있다.
반도체 메모리 소자(2)를 제조하는 경우 몰드 스택(10)을 형성하기 이전에, 도 1c 및 1d에 도시된 것처럼, 기판(100) 상에 주변 회로(11)를 포함하는 주변 영역(PR)을 형성할 수 있다. 싸이클 공정 진행시, 증착 공정은 비교적 저온(예: 600°C)에서 진행될 수 있으므로, 고온에 의한 주변 회로(11)의 열적 손상이 없을 수 있다.
도 2f 및 2g를 참조하면, 수직홀(103)의 내면을 따라 연장되어 하부 채널(141)에 접촉되는 메모리막(150)을 형성할 수 있다. 메모리막(150)은 화학기상증착 혹은 원자층증착공정을 이용하여 복수개의 절연막들을 증착하여 형성할 수 있다. 가령, 블록킹 절연막(150a)과 트랩 절연막(150b) 그리고 터널 절연막(150c)을 순차 증착하여 메모리막(150)을 형성할 수 있다. 블록킹 절연막(150a)은 SiO2 혹은 SiO2/Al2O3을 포함할 수 있다. 트랩 절연막(150b)은 SiN, SiON을 포함할 수 있다. 터널 절연막(150c)은 SiO2을 포함할 수 있다. 다른 예로, 메모리막(150)은 전이금속산화막을 포함할 수 있다.
메모리막(150)은 하부 채널(141)의 제1 두께(T1)와 동일하거나 작은 두께(T3)를 가질 수 있다. 메모리막(150)은 기판(101)의 상면(101s)에 수직하게 연장되며 리세스 영역(101r) 내로 돌출될 수 있다. 메모리막(150)의 하단(150d)은 리세스 영역(101r) 내로 연장되고 하부 채널(141)에 의해 둘러싸일 수 있다. 선택적으로, 메모리막(150)을 따라 연장되는 스페이서 형상을 갖는 버퍼막(143)을 더 형성할 수 있다. 버퍼막(143)은 산화막이나 질화막과 같은 절연막을 포함할 수 있다.
도 2h 및 2i를 참조하면, 버퍼막(143)을 마스크로 이용하는 식각 공정으로 메모리막(150)을 패터닝할 수 있다. 버퍼막(143)은 패터닝 이후에 제거되거나 혹은 잔류할 수 있다. 패터닝으로 인해 하부 채널(141)의 내측면 일부가 수직홀(103)에 노출될 수 있다. 패터닝으로 인해 메모리막(150)은 기판(101)의 상면(101s)에 수직한 방향을 따라 연장되고 그리고 하부 채널(141) 상에서 “L”자 형상을 가질 수 있다. 도 2g의 메모리막(150)의 하단(150d)은 상기 패터닝으로 인해 일부 식각되어, 리세스 영역(101r) 내에서 하부 채널(141)에 의해 둘러싸인 잔류막(155)으로 변경될 수 있다. 잔류막(155)은 순차 적층된 잔류 블록킹 절연막(155a)과 잔류 트랩 절연막(155b) 그리고 잔류 터널 절연막(155c)을 포함할 수 있다.
도 2j 및 2k를 참조하면, 수직홀(103) 내에 메모리막(150)을 따라 연장되는 상부 채널(145)과 수직홀(103)을 채우는 갭필막(191)을 형성할 수 있다. 상부 채널(145)은 화학기상증착을 이용하여 비정질의 다결정 실리콘을 증착하여 형성할 수 있다. 열처리를 더 진행하여 비정질의 다결정 실리콘을 결정질 실리콘으로 변경시킬 수 있다. 갭필막(191)은 실리콘산화막이나 실리콘질화막을 증착하여 형성할 수 있다.
상부 채널(145)은, 가령 실리콘의 증착과 패터닝 공정을 통해, “L”자 형태를 갖는 메모리막(150)을 따라 굴곡지게 연장된 형상을 가질 수 있다. 상부 채널(145)의 하단은 잔류막(155)과 접촉할 수 있다. 상부 채널(145)은 하부 채널(141)과 연결되어, 마카로니 구조를 갖는 수직 채널(140)을 구성할 수 있다. 다른 예로, 수직홀(103)을 상부 채널(145)로 완전히 채워 필라 형태의 수직 채널(140)을 형성할 수 있다. 수직 채널(140)은 측방 연결 구조(C1)를 가질 수 있다. 예컨대, 상부 채널(145)의 하단이 하부 채널(141)의 노출된 내측면 일부와 접촉되어, 측방 연결 구조(C1)가 구현될 수 있다.
도 2l을 참조하면, 수직 채널들(140) 사이에 기판(101)을 노출시키는 워드라인 컷(107)을 형성할 수 있다. 일례로, 몰드 스택(10)을 건식 식각하여 몰드 스택(10)을 관통하는 워드라인 컷(107)을 형성할 수 있다. 과도식각(over-etching)에 의해 기판(101)은 리세스될 수 있다. 워드라인 컷(107)에 의해 희생막들(120)과 절연막들(110)의 측면들이 노출될 수 있다.
도 2m을 참조하면, 워드라인 컷(107)를 통해 에천트를 제공하여 희생막들(120)을 선택적으로 제거할 수 있다. 희생막들(120)의 선택적 제거에 의해 수직 채널(140)을 따라 절연막들(110)이 상하 이격된 몰드 윙(15)이 형성될 수 있다. 일례로, 희생막들(120)이 실리콘질화막이고 절연막들(110)이 실리콘산화막인 경우 에천트는 인산(H3PO4)을 포함할 수 있다. 희생막들(120)의 선택적 제거로 인해 절연막들(110) 사이에는 스페이스들(108)이 형성될 수 있다.
도 2n을 참조하면, 스페이스들(108)을 제1 내지 제8 게이트들(161~168)을 포함하는 게이트들(160)로 채울 수 있다. 이에 따라, 제1 내지 제8 게이트들(161~168)이 절연막들(110)에 의해 상하 이격되어 수직 적층된 게이트 스택(20)을 형성할 수 있다. 게이트들(160)은 실리콘, 금속, 금속질화물, 금속실리사이드 등과 같은 도전체를 기판(101) 상에 증착한 후 패터닝하여 형성할 수 있다. 게이트 스택(20)을 형성하기 이전에, 가령 도 2j에 도시된 몰드 스택(10)을 패터닝하여 계단 구조를 형성할 수 있다. 이에 따라, 게이트들(160)은 도 1a 및 도 1b에 도시된 것처럼 계단 구조(111)를 가질 수 있다.
워드라인 컷(107)을 통해 노출된 기판(101)에 불순물을 주입하여 공통 소오스(104s)를 형성할 수 있다. 공통 소오스(104s)는 기판(101)과 다른 도전형으로 도핑될 수 있다. 일례로, 기판(101)이 p형 도전형으로 도핑된 경우, 공통 소오스(104s)는 n형 도전형으로 도핑될 수 있다.
도 2o를 참조하면, 워드라인 컷(107)을 채우는 매립절연막(171)을 형성할 수 있다. 일례로, 게이트 스택(20)을 덮도록 절연체를 증착한 후 평탄화하여 매립절연막(171)을 형성할 수 있다. 수직 채널(140)의 상단을 제거하여 오프닝(105)을 형성하고, 오프닝(105)을 실리콘으로 채운 후에 불순물을 주입하여 공통 소오스(104s)와 동일한 도전형을 갖는 드레인(104d)을 형성할 수 있다.
도 2p를 참조하면, 게이트 스택(20)을 덮는 층간절연막(173)을 형성하고, 층간절연막(173)을 관통하여 드레인(104d)과 연결되는 플러그(182)를 형성할 수 있다. 플러그(182)와 연결되어 수직 채널(140)과 전기적으로 연결되는 비트라인(180)을 층간절연막(173) 상에 형성할 수 있다. 매립절연막(171)를 관통하여 공통 소오스(104s)에 전기적으로 연결되는 공통 소오스 플러그(190)를 형성할 수 있다. 상기 일련의 공정들을 통해 셀 영역(CR)을 형성할 수 있다. 주변 영역(PR)은 셀 영역(CR)의 형성과 동시에 형성될 수 있다.
제1 내지 제8 게이트들(161~168)은 기판(101) 상에서 제1 수평 방향(예: 전후 방향)으로 신장하고, 비트라인(180)은 기판(101) 상에서 제1 수평 방향과 실질적으로 직교하는 제2 수평 방향(예: 좌우 방향)으로 신장할 수 있다. 수직 채널(140)을 따라 수직 적층된 제1 내지 제8 게이트들(161~168)은 셀 스트링을 구성할 수 있다.
제1 게이트(161)와 제2 게이트(162)는 비메모리 선택 게이트들로서 이중막 구조의 접지 선택라인(GSL)을 구성할 수 있다. 제3 내지 제6 게이트들(163~166)은 메모리 게이트들로서 워드라인들(WL)을 구성할 수 있다. 그리고 제7 게이트(167) 및 제8 게이트(168)는 비메모리 선택 게이트들로서 이중막 구조의 스트링 선택라인(SSL)을 구성할 수 있다.
셀 영역(CR)은, 도 3a에 도시된 바와 같이, 최소화된 전류 경로(200)를 가질 수 있다. 측방 연결 구조(C1)는 하부 채널(141)과 상부 채널(145) 사이의 전류 이동에 충분한 영역을 제공할 수 있다. 메모리막(150)은 기판(101)의 상면(101s) 아래로 돌출되지 않을 수 있고, 하부 채널(141)과 상부 채널(145)은 기판(101)의 상면(101s) 아래에서 구현된 측방 연결 구조(C1)를 통해 서로 연결될 수 있다. 이처럼, 전류 경로(200)를 길어지게 하는 방해물이 없고, 측방 연결 구조(C1)를 통해 양호한 전류 흐름이 가능해질 수 있다. 따라서, 셀 영역(CR)은 향상된 전기적 특성을 가질 수 있다.
하부 채널(141)은, 도 3b에 도시된 것처럼, 기판(101)의 상면(101s) 위를 향하는 볼록한 상면(141s)을 가질 수 있다. 가령, 도 2d 및 2e를 참조하여 전술한 증착 공정에서 실리콘의 주된 증착 방향은 리세스 영역(101r)의 내부일 수 있다. 그렇다 하더라도, 기판(101)의 상면(101s)을 향하는 방향으로도 실리콘이 증착될 수 있다. 이에 따라, 하부 채널(141)은 볼록한 상면(141s)을 가질 수 있다. 다른 예로, 하부 채널(141)의 상면(141s)은 평평할 수 있다. 이 경우, 하부 채널(141)의 상면(141s)은 기판(101)의 상면(101s)과 공면을 이룰 수 있다.
상부 채널(145)은, 도 3c에서 볼 수 있듯이, 상단은 개방되고 하단은 닫힌 실린더 형상을 가질 수 있다. 예컨대, 도 2j 및 2k에서 설명한 실리콘의 증착과 패터닝 공정에서 패터닝 공정을 생략할 수 있다. 이에 따라, 상부 채널(145)의 하단은 연속적인 형태를 가질 수 있다.
상부 채널(145)과 하부 채널(141)과의 접촉 양상은 다양하게 번경될 수 있고, 이에 따라 측방 연결 구조(C1)와 상이한 연결 구조가 구현될 수 있다. 일례로, 도 3d에 도시된 바와 같이, 상부 채널(145)이 하부 채널(141)의 상면 일부와 접촉되어 상방 연결 구조(C2)가 구현될 수 있다. 상방 연결 구조(C2)는 기판(101)의 상면(101s)과 동일한 레벨에서 구현될 수 있다. 다른 예로, 도 3e에 도시된 것처럼, 상부 채널(145)이 하부 채널(141)의 내측면 일부와 상면 일부와 접촉되어 복합 연결 구조(C3)가 구현될 수 있다.
도 4a 내지 4e는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 도 4b 및 4d는 각각 도 4a 및 4c의 일부를 확대 도시한 단면도들이다. 도 5a 내지 5c는 도 4e의 일부를 확대 도시한 단면도들이다.
도 4a 및 4b를 참조하면, 도 2a 내지 2g를 참조하여 전술한 바와 동일하거나 유사한 공정들을 이용하여 수직홀(103)의 내면을 따라 연장되고 하부 채널(141)에 접촉되는 메모리막(150)을 패터닝할 수 있다. 패터닝에 의해 메모리막(150)은 기판(101)의 상면(101s)에 수직하게 연장된 형태를 가질 수 있다. 메모리막(150)의 하단은 “L”자 형태를 가지지 않고 수직한 형태를 가질 수 있다. 잔류막(155)은 하부 채널(141)의 형상을 따라 브라켓 형상을 가질 수 있다. 메모리막(150)의 두께(T3)는 하부 채널(141)의 제1 두께(T1)보다 작을 수 있다. 따라서, 하부 채널(141)의 상면 일부는 수직홀(103)에 노출될 수 있다.
도 4c 및 4d를 참조하면, 수직홀(103) 내에 메모리막(150)을 따라 수직 연장되는 상부 채널(145)과 수직홀(103)을 채우는 갭필막(191)을 형성할 수 있다. 상부 채널(145)은 상단과 하단이 개방된 실린더 형상을 가질 수 있다. 상부 채널(145)의 하단은 하부 채널(141)의 노출된 상면과 접촉할 수 있다. 상부 채널(145)과 하부 채널(141)이 연결되어 수직 채널(140)을 구성할 수 있다. 수직 채널(140)은 상방 연결 구조(C2)를 가질 수 있다. 예컨대, 상부 채널(145)이 하부 채널(141)의 노출된 상면 일부와 연결되어 상방 연결 구조(C2)가 구현될 수 있다.
도 4e를 참조하면, 도 2l 내지 2p를 참조하여 전술한 바와 동일하거나 유사한 공정들을 진행하여 셀 영역(CR)을 형성할 수 있다. 셀 영역(CR)은, 도 5a에 도시된 바와 같이, 최소화된 전류 경로(200)와 전류 이동에 충분한 영역을 제공하는 상방 연결 구조(C2)를 가질 수 있다. 상방 연결 구조(C2)는 기판(101)의 상면(101s)과 동일한 레벨에서 구현될 수 있다. 하부 채널(141)은, 도 5b에 도시된 것처럼, 기판(101)의 상면(101s) 위를 향해 볼록한 상면(141s)을 가질 수 있다. 상부 채널(145)은, 도 5c에서처럼, 상단은 개방되고 하단은 닫힌 실린더 형상을 가질 수 있다.
도 6a 내지 6c는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 도 7a 및 7b는 도 6c의 일부를 확대 도시한 단면도들이다.
도 6a를 참조하면, 도 2a 내지 2m을 참조하여 전술한 바와 동일하거나 유사한 공정들을 진행하여 몰드 윙(15)을 형성할 수 있다. 일례에 따르면, 도 2f 및 2g에서 전술한 공정에서 메모리막(150) 대신에 제1 메모리막(151)을 수직홀(103) 내에 형성할 수 있다. 이 경우, 리세스 영역(101r) 내에는 제1 메모리막(151)의 잔류막(151r)이 형성될 수 있다. 몰드 윙(15)이 형성되면, 제1 메모리막(151)은 상부 채널(145)을 둘러싸면서 스페이스들(108)을 통해 노출될 수 있다. 제1 메모리막(151)은 터널 절연막, 혹은 터널 절연막 및 트랩 절연막을 포함할 수 있다. 잔류막(151r)은 잔류 터널 절연막, 혹은 잔류 터널 절연막 및 잔류 트랩 절연막을 포함할 수 있다.
도 6b를 참조하면, 스페이스들(108)의 표면을 덮는 제2 메모리막(152)을 형성할 수 있다. 제1 메모리막(151)이 터널 절연막을 포함하는 경우 제2 메모리막(152)은 트랩 절연막과 블록킹 절연막을 포함할 수 있다. 다른 예로, 제1 메모리막(151)이 터널 절연막 및 트랩 절연막을 포함하는 경우 제2 메모리막(152)은 블록킹 절연막을 포함할 수 있다. 제1 메모리막(151)과 제2 메모리막(152)이 조합되어 메모리막(150)을 구성할 수 있다.
도 6c를 참조하면, 도 2n 내지 2p에서 설명한 바와 동일하거나 유사한 공정들을 이용하여 셀 영역(CR)을 형성할 수 있다. 도 3a 내지 3e, 그리고 도 5a 내지 5c를 참조하여 전술한 바는 본 실시예의 셀 영역(CR)에 적용될 수 있다. 가령, 셀 영역(CR)은, 도 7a에 도시된 바와 같이, 최소화된 전류 경로(200)와 전류 이동에 충분한 영역을 제공하는 측방 연결 구조(C1)를 가질 수 있다. 다른 예로, 도 7b에 도시된 것처럼, 셀 영역(CR)은 상방 연결 구조(C2)를 가질 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판의 상면 상에 수직 적층된 복수개의 게이트들;
    상기 복수개의 게이트들을 수직 관통하는 수직홀에 채워진 수직 채널;
    상기 수직홀 내에 제공되고 상기 수직 채널을 감싸는 메모리막; 그리고
    상기 기판의 상면 아래로 함몰된 리세스 영역 내에 제공되는 잔류막을 포함하고,
    상기 수직 채널은:
    상기 리세스 영역에 일부 채워진 브라켓 형상의 하부 채널;
    상기 수직홀을 따라 수직 연장되고 상기 하부 채널과 연결된 상부 채널; 그리고
    상기 하부 채널과 상기 상부 채널 사이의 전류 경로를 제공하고, 상기 기판의 상면보다 높지 않은 레벨에서 구현된 연결 구조를 포함하고,
    상기 잔류막은 상기 수직 채널의 상기 하부 채널에 의해 감싸지는 반도체 메모리 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 연결 구조는
    상기 상부 채널이 상기 하부 채널의 측면 일부와 연결되어 상기 기판의 상면 아래에서 구현된 측방 연결 구조를 포함하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 메모리막은
    상기 수직홀을 따라 수직하게 연장되어 상기 하부 채널의 상면과 접촉되고, 상기 기판의 상면을 따라 수평하게 연장된 “L”자 형태를 가지며, 그리고
    상기 상부 채널은
    상기 “L”자 형태를 따라 굴곡지게 연장되고, 상기 기판의 상면 아래로 더 연장되어 상기 하부 채널의 측면 일부와 접촉하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 연결 구조는
    상기 상부 채널이 상기 하부 채널의 상면 일부와 연결되고, 상기 기판의 상면과 동일한 레벨에서 구현된 상방 연결 구조를 포함하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 메모리막은
    상기 수직홀을 따라 수직하게 연장되어 상기 하부 채널의 상면 다른 일부와 접촉되고, 상기 기판의 상면을 따라 수평하게 연장된 “L”자 형태와 상기 기판의 상면에 수직한 수직 형태 중 어느 하나를 가지며, 그리고
    상기 상부 채널은
    상기 “L”자 형태를 따라 굴곡지게 연장되고 혹은 상기 수직 형태를 따라 수직하게 연장되고, 그리고 상기 하부 채널의 상면 일부와 접촉하는 반도체 메모리 소자.
  7. 기판 상에 적층된 복수개의 막들을 수직 관통하여 상기 기판을 노출시키는 수직홀을 형성하고;
    상기 수직홀과 공간적으로 이어지고 상기 기판의 상면 아래로 함몰된 리세스 영역을 형성하고;
    증착 공정과 식각 공정이 조합된 싸이클 공정으로 상기 리세스 영역 내에 브라켓 형상을 갖는 하부 채널을 형성하고;
    상기 수직홀의 내에 상기 하부 채널을 향해 연장되는 메모리막을 형성하고; 그리고
    상기 수직홀 내에 상기 메모리막을 따라 연장되어 상기 하부 채널과 연결되는 상부 채널을 형성하는 것을 포함하고,
    상기 증착 공정은 상기 리세스 영역의 일부를 채우는 상기 하부 채널을 형성하는 것을 포함하고, 그리고
    상기 식각 공정은 상기 증착 공정 이후에 상기 수직홀 내에 형성된 증착물을 제거하는 것을 포함하는 반도체 메모리 소자의 제조방법.
  8. 제7항에 있어서,
    상기 하부 채널을 형성하는 것은,
    상기 싸이클 공정을 반복하여 상기 하부 채널의 두께를 증가시키는 것을 포함하는 반도체 메모리 소자의 제조방법.
  9. 제7항에 있어서,
    상기 메모리막을 형성하는 것은
    상기 리세스 영역 내에서 상기 하부 채널로 감싸지는 잔류막을 형성하는 것을 포함하는 반도체 메모리 소자의 제조방법.
  10. 제7항에 있어서,
    상기 상부 채널을 형성하는 것은
    상기 상부 채널이 상기 하부 채널의 측면 일부와 접촉되어 상기 기판의 상면 아래에 측방 연결 구조를 형성하는 것; 그리고
    상기 상부 채널이 상기 하부 채널의 상면 일부와 접촉되어 상기 기판의 상면과 동일한 레벨에 상방 연결 구조를 형성하는 것,
    중에서 적어도 어느 하나를 포함하는 반도체 메모리 소자의 제조방법.
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