JP7313131B2 - ３次元半導体メモリ装置及びその製造方法 - Google Patents

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Description

本発明は３次元半導体メモリ装置及びその製造方法に係り、さらに詳細には信頼性及び集積度がより向上された３次元半導体メモリ装置及びその製造方法に係る。
消費者が要求する優れた性能及び低廉な価額を充足させるために半導体装置の集積度を増加させることが要求されている。半導体装置の場合、その集積度は製品の価額を決定する重要な要因であるので、特に増加された集積度が要求されている。２次元又は平面的な半導体装置の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価の装備を必要とするので、２次元半導体装置の集積度は増加しているが、相変わらず制限的である。したがって、３次元的に配列されるメモリセルを具備する３次元半導体メモリ装置が提案されている。
米国特許第８，４５６，９０９号公報 米国特許第８，５４１，８３１号公報 米国特許第８，８０９，９３８号公報 米国特許第９，２２４，７４７号公報 米国特許第９，４１２，７４９号公報 米国特許第９，４１９，０１１号公報 米国特許第９，５２４，９７５号公報 米国特許第９，５７６，９６７号公報 米国特許第９，６２７，４０３号公報 米国特許第９，７１６，１０４号公報 米国特許第９，８０６，０８９号公報 米国特許第９，８５３，０４８号公報 米国特許出願公開第２０１２／０００３８３１号明細書 米国特許出願公開第２０１６／０３４３７２７号明細書
本発明が解決しようとする課題は信頼性及び集積度がより向上された３次元半導体メモリ装置を提供することにある。
本願発明が解決しようとする課題は生産性をより向上させることができる３次元半導体メモリ装置の製造方法を提供することにある。
本発明が解決しようとする課題は以上のように言及された課題に制限されず、言及されない他の課題が以下の記載から当業者に明確に理解されるはずである。
前記解決しようとする課題を達成するために本発明の実施形態に係る３次元半導体メモリ装置は、第１領域及び第２領域を含む半導体層と、前記第１領域で前記半導体層の上面に対して垂直な第１方向に延在される複数の第１垂直構造体と、前記第２領域で前記第１方向に延在される複数の第２垂直構造体と、を含み、前記第１垂直構造体の各々は、前記第１方向に延在されて前記半導体層と接触する垂直半導体パターン及び前記垂直半導体パターンを囲む第１データ格納パターンを含み、前記第２垂直構造体の各々は、前記第１方向に延在されて前記半導体層と接触する絶縁構造体及び前記絶縁構造体を囲む第２データ格納パターンを含むことができる。
前記解決しようとする課題を達成するために本発明の実施形態に係る３次元半導体メモリ装置は、第１領域及び第２領域を含む基板と、前記基板上に垂直方向に積層された電極を含む電極構造体と、前記第１領域で前記電極構造体を貫通する複数の第１垂直構造体と、前記第２領域で前記電極構造体を貫通する複数の第２垂直構造体と、を含み、前記第１垂直構造体の各々は、前記電極構造体を貫通する垂直半導体パターン及び前記垂直半導体パターンと前記電極構造体との間に配置された第１データ格納パターンを含み、前記第２垂直構造体の各々は、前記電極構造体を貫通する絶縁構造体及び前記絶縁構造体と前記電極構造体との間に配置された第２データ格納パターンを含み、前記絶縁構造体の底面は前記第２データ格納パターンの底面より下に位置することができる。
本発明の実施形態によれば、連結領域に設けられる第２垂直構造体の上部部分が、セルアレイ領域に設けられる半導体物質を含む第１垂直構造体と異なり、絶縁物質からなされる。したがって、電極と接続されるセルコンタクトプラグが第２垂直構造体と隣接するように配置されるか、或いは接触されても、３次元半導体メモリ装置の動作の時、第２垂直構造体を通じて電流通路が発生することを防止することができる。
また、各セルコンタクトプラグからこれに隣接する第２垂直構造体への距離がますます減少されても、第２垂直構造体の位置に関係なく、セルコンタクトプラグの工程マージンを確保することができる。
本発明の実施形態に係る３次元半導体メモリ装置のセルアレイの回路図である。 本発明の実施形態に係る３次元半導体メモリ装置の平面図である。 本発明の実施形態に係る３次元半導体メモリ装置の断面図であって、図２のＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面を示す。 本発明の実施形態に係る３次元半導体メモリ装置の断面図であって、図２のＩＶ－ＩＶ’線に沿って切断した断面を示す。 図３のＡ部分とＢ部分とを各々拡大した図面である。 図３のＡ部分とＢ部分とを各々拡大した図面である。 図３のＣ部分を拡大した図面である。 図２のＤ部分を拡大した図面である。 図２のＤ部分を拡大した図面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の平面図である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の断面図であって、図６のＶ－Ｖ’線に沿って切断した断面を示す。 本発明の多様な実施形態に係る３次元半導体メモリ装置の断面図であって、図２のＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面を示す。 図８のＡ部分とＢ部分とを拡大した図面である。 図８のＡ部分とＢ部分とを拡大した図面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の断面を示す。 本発明の多様な実施形態に係る３次元半導体メモリ装置の断面を示す。 本発明の多様な実施形態に係る３次元半導体メモリ装置の平面図である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の平面図である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の平面図である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の平面図である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の平面図である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２のＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面を示す。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２のＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面を示す。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２のＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面を示す。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２のＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面を示す。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２のＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面を示す。 図２１のＰ１部分及びＰ２部分を各々拡大した図面である。 図２１のＰ１部分及びＰ２部分を各々拡大した図面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２のＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面を示す。 図２３のＰ２部分を拡大した図面である。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２のＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面を示す。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２のＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面を示す。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２のＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面を示す。 本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２のＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面を示す。
以下、図面を参照して、本発明の実施形態に対して詳細に説明する。
図１は本発明の実施形態に係る３次元半導体メモリ装置のセルアレイの回路図である。図１を参照すれば、実施形態に係る３次元半導体メモリ装置のセルアレイは共通ソースラインＣＳＬ、複数のビットラインＢＬ０－ＢＬ２、及び共通ソースラインＣＳＬとビットラインＢＬ０－ＢＬ２との間に配置される複数のセルストリングＣＳＴＲを含む。
ビットラインＢＬ０－ＢＬ２は２次元的に配列され、ビットラインＢＬ０－ＢＬ２の各々に複数のセルストリングＣＳＴＲが並列に連結される。複数のセルストリングＣＳＴＲは共通ソースラインＣＳＬに共通に連結される。即ち、複数のビットラインＢＬ０－ＢＬ２と１つの共通ソースラインＣＳＬとの間に複数のセルストリングＣＳＴＲが配置される。共通ソースラインＣＳＬは複数に２次元的に配列される。ここで、共通ソースラインＣＳＬには電気的に同一の電圧が印加されるか、又は共通ソースラインＣＳＬの各々が電気的に制御されてもよい。
実施形態によれば、セルストリングＣＳＴＲの各々は直列接続されたストリング選択トランジスタＳＳＴ１、ＳＳＴ２、直列接続されたメモリセルトランジスタＭＣＴ、接地選択トランジスタＧＳＴで構成される。また、メモリセルトランジスタＭＣＴの各々はデータ格納要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）を含む。
一例として、各々のセルストリングＣＳＴＲは直列接続された第１及び第２ストリング選択トランジスタＳＳＴ１、ＳＳＴ２を含み、第２ストリング選択トランジスタＳＳＴ２はビットラインＢＬ０－ＢＬ２に接続され、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに接続される。メモリセルトランジスタＭＣＴは第１ストリング選択トランジスタＳＳＴ１と接地選択トランジスタＧＳＴとの間に直列接続される。他の例として、各々のセルストリングＣＳＴＲで１つのストリング選択トランジスタを含んでもよい。
さらに、セルストリングＣＳＴＲの各々は第１ストリング選択トランジスタＳＳＴ１とメモリセルＭＣＴとの間に連結されたダミーセルトランジスタＤＭＣをさらに含む。図面には図示しなかったが、ダミーセルトランジスタＤＭＣは接地選択トランジスタＧＳＴとメモリセルトランジスタＭＣＴとの間にも連結される。
第１ストリング選択トランジスタＳＳＴ１は第１ストリング選択ラインＳＳＬ１によって制御され、第２ストリング選択トランジスタＳＳＴ２は第２ストリング選択ラインＳＳＬ２によって制御される。メモリセルトランジスタＭＣＴは複数のワードラインＷＬ０－ＷＬｎによって制御され、ダミーセルトランジスタはダミーワードラインＤＷＬによって制御される。また、接地選択トランジスタＧＳＴは接地選択ラインＧＳＬによって制御される。共通ソースラインＣＳＬは接地選択トランジスタＧＳＴのソースに共通に連結される。
１つのセルストリングＣＳＴＲは共通ソースラインＣＳＬからの距離が互いに異なる複数のメモリセルトランジスタＭＣＴで構成されるので、共通ソースラインＣＳＬと前記ビットラインＢＬ０－ＢＬ２との間には多層のワードラインＷＬ０－ＷＬｎ、ＤＷＬが配置される。
共通ソースラインＣＳＬから実質的に同一な距離に配置される、メモリセルトランジスタＭＣＴのゲート電極はワードラインＷＬ０－ＷＬｎの中の１つに共通に連結されて等電位状態にある。これと異なり、前記メモリセルトランジスタＭＣＴのゲート電極が前記共通ソースラインＣＳＬから実質的に同一な距離に配置されても、互いに異なる行又は列に配置されるゲート電極が独立的に制御されてもよい。
図２は本発明の実施形態に係る３次元半導体メモリ装置の平面図である。図３及び図４は本発明の実施形態に係る３次元半導体メモリ装置の断面図であって、図３は図２のＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面を示し、図４は図２のＩＶ－ＩＶ’線に沿って切断した断面を示す。図５Ａ及び図５Ｂは図３のＡ部分とＢ部分とを拡大した図面である。図５Ｃは図３のＣ部分を拡大した図面である。図５Ｄ及び図５Ｅは図３のＤ部分を拡大した図面である。
図２、図３、及び図４を参照すれば、基板１０はセルアレイ領域ＣＡＲ及び連結領域ＣＮＲを含む。基板１０は半導体特性を有する物質（例えば、シリコンウエハー）、絶縁性物質（例えば、ガラス）、絶縁性物質によって覆われた半導体又は導電体の中の１つである。例えば、基板１０は第１導電型を有するシリコンウエハーである。
電極構造体ＳＴが基板１０上でセルアレイ領域ＣＡＲから連結領域ＣＮＲに第１方向Ｄ１に沿って延在される。電極構造体ＳＴは基板１０上に複数に提供され、第２方向Ｄ２に沿って互いに離隔されて配置される。バッファ絶縁膜１１が電極構造体ＳＴと基板１０との間に介在され、シリコン酸化膜を含む。
電極構造体ＳＴは基板１０の上面に対して垂直である第３方向Ｄ３に沿って交互に繰り返して積層された電極ＥＬ１、ＥＬ２及び絶縁膜ＩＬＤを含む。電極ＥＬ１、ＥＬ２の厚さは実質的に同一であり、絶縁膜ＩＬＤの厚さは半導体メモリ素子の特性によって異なる。また、各絶縁膜ＩＬＤの厚さは各電極ＥＬ１、ＥＬ２の厚さより小さい。電極ＥＬ１及びＥＬ２は、例えばドーピングされた半導体（ｅｘ、ドーピングされたシリコン等）、金属（ｅｘ、タングステン、銅、アルミニウム等）、導電性金属窒化膜（ｅｘ、窒化チタニウム、窒化タンタル等）又は遷移金属（ｅｘ、チタニウム、タンタル等）等から選択された少なくとも１つを含む。絶縁膜ＩＬＤは、例えばシリコン酸化膜又はｌｏｗ－ｋ膜を含む。
電極構造体ＳＴは連結領域ＣＮＲで階段式構造を有する。詳細に、電極ＥＬ１、ＥＬ２は基板１０から遠くなるほど、第１方向Ｄ１への長さが減少し、電極構造体ＳＴの高さはセルアレイ領域ＣＡＲで遠くなるほど、減少される。また、電極ＥＬ１、ＥＬ２の一側壁は第１方向Ｄ１に沿って一定間隔に離隔されて配置される。
電極ＥＬ１、ＥＬ２の各々は連結領域ＣＮＲでパッド部ＥＬ１ｐ、ＥＬ２ｐを有し、電極ＥＬ１、ＥＬ２のパッド部、パッド部ＥＬ１ｐ、ＥＬ２ｐは水平方向に及び垂直方向に互いに異なる位置に位置する。
より詳細に、電極構造体ＳＴは第３方向Ｄ３に沿って交互に積層された第１電極ＥＬ１及び第２電極ＥＬ２を含む。ここで、第１電極ＥＬ１のパッド部ＥＬ１ｐは第１方向Ｄ１に沿って第１階段構造をなし、第２電極ＥＬ２のパッド部ＥＬ２ｐが第１方向Ｄ１に沿って第２階段構造をなす。ここで、第１階段構造と第２階段構造とは第１方向Ｄ１と交差する第２方向Ｄ２に隣接する。言い換えれば、第１電極ＥＬ１の各々の第１方向Ｄ１への長さは該当電極のすぐ上に位置する第１電極ＥＬ１の第１方向Ｄ１長さより大きい。同様に、第２電極ＥＬ２の各々の第１方向Ｄ１への長さは該当電極のすぐ上に位置する第２電極ＥＬ２の第１方向Ｄ１長さより大きい。
さらに、最上層の第１電極ＥＬ１及び最上層の第２電極ＥＬ２は第１方向Ｄ１に延在されるライン形状を有し、分離絶縁パターン４０によって互いに離隔される。
実施形態によれば、３次元半導体メモリ装置は垂直型ＮＡＮＤフラッシュメモリ装置であり、この場合、電極構造体ＳＴの電極ＥＬ１、ＥＬ２はメモリセルトランジスタ（図１のＭＣＴ）の制御ゲート電極として使用される。例えば、電極ＥＬ１、ＥＬ２は図１を参照して説明された接地選択ラインＧＳＬ、ワードラインＷＬ０－ＷＬｎ、ＤＷＬ、及びストリング選択ラインＳＳＬ１、ＳＳＬ２として使用される。
平坦絶縁膜５０が電極構造体ＳＴが配置された基板１０を覆う。平坦絶縁膜５０は実質的に平坦な上面を有し、連結領域ＣＮＲで電極構造体ＳＴの階段式構造を覆う。平坦絶縁膜５０は、１つの絶縁膜又は積層された複数の絶縁膜を含み、例えばシリコン酸化膜及び／又はｌｏｗ－ｋ膜を含む。
複数の第１垂直構造体ＶＳ１がセルアレイ領域ＣＡＲで電極構造体ＳＴを貫通し、複数の第２垂直構造体ＶＳ２が連結領域ＣＮＲで平坦絶縁膜５０及び電極構造体ＳＴを貫通する。
第１垂直構造体ＶＳ１は平面視で、第１方向Ｄ１に沿ってジグザグ（ｚｉｇｚａｇ）形状に配列される。第１垂直構造体ＶＳ１はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はこれらの混合物のような半導体物質を含む。また、第１垂直構造体ＶＳ１は不純物がドーピングされた半導体であるか、或いは不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であってもよい。半導体物質を含む第１垂直構造体ＶＳ１は図１を参照して説明された選択トランジスタＳＳＴ、ＧＳＴ及びメモリセルトランジスタＭＣＴのチャネルとして使用される。
第２垂直構造体ＶＳ２は電極構造体ＳＴの階段構造を貫通し、第２垂直構造体ＶＳ２がセルアレイ領域ＣＡＲから遠くなるほど、第２垂直構造体ＶＳ２が貫通する電極ＥＬ１、ＥＬ２の数が減少する。第２垂直構造体ＶＳ２は、平面視で第１方向Ｄ１及び第２方向Ｄ２に沿って配列され、連結領域ＣＮＲで電極ＥＬ１、ＥＬ２のパッド部ＥＬ１ｐ、ＥＬ２ｐを貫通する。複数の第２垂直構造体ＶＳ２が各電極ＥＬ１、ＥＬ２のパッド部ＥＬ１ｐ、ＥＬ２ｐを貫通する。一例で、４つの第２垂直構造体ＶＳ２が各電極ＥＬ１、ＥＬ２のパッド部ＥＬ１ｐ、ＥＬ２ｐを貫通することと図示したが、本発明はこれに限定されない。他の例として、１つ、２つ、３つ、又は５つの第２垂直構造体ＶＳ２が各電極ＥＬ１、ＥＬ２のパッド部ＥＬ１ｐ、ＥＬ２ｐを貫通してもよい。これに加えて、第２垂直構造体ＶＳ２の中で一部は平面視で、電極ＥＬ１、ＥＬ２のパッド部ＥＬ１ｐ、ＥＬ２ｐの境界に位置する。
より詳細に、第１垂直構造体ＶＳ１は第１幅を有し、第２垂直構造体ＶＳ２は第１幅より大きい第２幅を有する。第１及び第２垂直構造体ＶＳ１、ＶＳ２の底面は実質的に同一なレベルに位置する。また、第１及び第２垂直構造体ＶＳ１、ＶＳ２は第３方向Ｄ３に実質的に同一な長さを有する。
実施形態で、第１垂直構造体ＶＳ１の各々は第１下部半導体パターンＬＳＰ１、第１上部半導体パターンＵＳＰ１、及び第１データ格納パターンＶＰ１を含む。第２垂直構造体ＶＳ２の各々は第２下部半導体パターンＬＳＰ２、第２データ格納パターンＶＰ２、及び絶縁体柱ＩＰを含む。
より詳細に、図５Ａを参照すれば、第１下部半導体パターンＬＳＰ１は基板１０と直接接触し、基板１０から成長された柱（ｐｉｌｌａｒ）形状のエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を含む。第１下部半導体パターンＬＳＰ１はシリコン（Ｓｉ）からなされ、これと異なり、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ＩＩＩ－Ｖ族化合物半導体、又はＩＩ－ＶＩ族化合物半導体を含んでもよい。第１下部半導体パターンＬＳＰ１は不純物がアンドープのパターンであるか、或いは基板１０の導電型と同一な不純物がドーピングされたパターンである。
第１下部半導体パターンＬＳＰ１は第３方向Ｄ３に第１高さＴ１を有し、第１下部幅ＷＡを有する。第１下部半導体パターンＬＳＰ１の第１高さＴ１は最下層電極ＥＬ１の厚さより大きい。第１下部半導体パターンＬＳＰ１の上面は最下層電極ＥＬ１の上面より上に位置し、最下層電極ＥＬ１上に配置された最下層絶縁膜ＩＬＤの上面より下に位置する。第１下部半導体パターンＬＳＰ１の側壁の一部分にゲート絶縁膜１５が配置される。ゲート絶縁膜１５は最下層電極ＥＬ１と第１下部半導体パターンＬＳＰ１との間に配置される。ゲート絶縁膜１５はシリコン酸化膜（例えば、熱酸化膜）を含む。ゲート絶縁膜１５は丸めた側壁を有する。
第１上部半導体パターンＵＳＰ１は第１下部半導体パターンＬＳＰ１と直接接触し、下端が閉じたパイプ形状又はＵ字形状である。第１上部半導体パターンＵＳＰ１の内部は絶縁物質を含む第１埋め込み絶縁パターンＶＩで満たされる。第１上部半導体パターンＵＳＰ１は第１データ格納パターンＶＰ１によって囲まれ、第１上部半導体パターンＵＳＰ１の厚さｄ２は連結領域ＣＮＲに提供される絶縁体柱ＩＰの幅の約１／２より小さい。第１上部半導体パターンＵＳＰ１の底面は第１下部半導体パターンＬＳＰ１の上面より低いレベルに位置する。第１上部半導体パターンＵＳＰ１はアンドープの状態であるか、或いは基板１０と同一な導電型を有する不純物でドーピングされた半導体物質を含む。第１上部半導体パターンＵＳＰ１は第１下部半導体パターンＬＳＰ１と異なる結晶構造を有し、例えば、単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中から選択された少なくともいずれか１つである。
より詳細に、第１上部半導体パターンＵＳＰ１は第１半導体パターンＳＰ１及び第２半導体パターンＳＰ２を含む。第１半導体パターンＳＰ１は上端及び下端がオープンされた（ｏｐｅｎｅｄ）パイプ形状又はマカロニ形状である。第１半導体パターンＳＰ１は第１データ格納パターンＶＰ１の内側壁と直接接触する。そして、第１半導体パターンＳＰ１は第１下部半導体パターンＬＳＰ１と接触せず、離隔される。
第２半導体パターンＳＰ２は下部半導体パターンＬＳＰ１と接続され、下端が閉じたパイプ形状又はマカロニ形状である。このような形状の第２半導体パターンＳＰ２の内部は埋め込み絶縁パターンＶＩで満たされる。また、第２半導体パターンＳＰ２は第１半導体パターンＳＰ１の内壁と第１下部半導体パターンＬＳＰ１の上面と接触される。即ち、第２半導体パターンＳＰ２は第１半導体パターンＳＰ１と第１下部半導体パターンＬＳＰ１とを電気的に連結する。
第１データ格納パターンＶＰ１が電極構造体ＳＴと第１上部半導体パターンＵＳＰ１との間に配置される。第１データ格納パターンＶＰ１は第３方向Ｄ３に延在され、第１上部半導体パターンＵＳＰ１の側壁を囲む。即ち、第１データ格納パターンＶＰ１は上端及び下端がオープンされた（ｏｐｅｎｅｄ）パイプ形状（ｐｉｐｅ－ｓｈａｐｅｄ）又はマカロニ形状（ｍａｃａｒｏｎｉ－ｓｈａｐｅｄ）である。
第１データ格納パターンＶＰ１は第１上部半導体パターンＵＳＰ１の側壁上で第１厚さｄ１を有する。第１データ格納パターンＶＰ１は第１下部半導体パターンＬＳＰ１の上面の一部と接触する。第１データ格納パターンＶＰ１の底面は第１上部半導体パターンＵＳＰ１の底面より上に位置する。
第１データ格納パターンＶＰ１は１つの薄膜又は複数の薄膜で構成される。本発明の実施形態で、第１データ格納パターンＶＰ１はＮＡＮＤフラッシュメモリ装置のデータ格納膜として、トンネル絶縁膜ＴＩＬ、電荷格納膜ＣＩＬ、及びブロッキング絶縁膜ＢＬＫを含む。例えば、電荷格納膜ＣＩＬはトラップ絶縁膜、浮遊ゲート電極、又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ ｎａｎｏ ｄｏｔｓ）を含む絶縁膜である。さらに具体的に、電荷格納膜ＣＩＬはシリコン窒化膜、シリコン酸窒化膜、シリコン豊富窒化膜（Ｓｉ－ｒｉｃｈ ｎｉｔｒｉｄｅ）、ナノクリスタルシリコン（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｓｉ）、及び薄層化されたトラップ膜（ｌａｍｉｎａｔｅｄ ｔｒａｐ ｌａｙｅｒ）の中の少なくとも１つを含む。トンネル絶縁膜ＴＩＬは電荷格納膜ＣＩＬより大きいバンドギャップを有する物質の中での１つであり、ブロッキング絶縁膜ＢＬＫはアルミニウム酸化膜及びハフニウム酸化膜等のようなｈｉｇｈ－ｋ膜である。これと異なり、第１データ格納パターンＶＰ１は相変化メモリのための薄膜又は可変抵抗メモリのための薄膜を含んでもよい。
図５Ｂを参照すれば、第２下部半導体パターンＬＳＰ２は基板１０と直接接触し、基板１０から成長された柱（ｐｉｌｌａｒ）形状のエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を含む。第２下部半導体パターンＬＳＰ２はセルアレイ領域ＣＡＲの第１下部半導体パターンＬＳＰ１と同一な半導体物質を含む。
第２下部半導体パターンＬＳＰ２は第３方向Ｄ３に第１下部半導体パターンＬＳＰ１の第１高さＴ１より小さい第２高さＴ２を有する。第２下部半導体パターンＬＳＰ２の上面は電極構造体ＳＴの最下層電極ＥＬ１の上面より上に位置する。一部の実施形態で、第２下部半導体パターンＬＳＰ２の第２高さＴ２は第１下部半導体パターンＬＳＰ１の第１高さＴ１と実質的に同一である。第２下部半導体パターンＬＳＰ２は第１下部半導体パターンＬＳＰ１の第１下部幅ＷＡより大きい第２下部幅ＷＢを有する。
絶縁体柱ＩＰは平坦絶縁膜５０及び電極構造体ＳＴの一部分を貫通して第２下部半導体パターンＬＳＰ２と直接接触する。絶縁体柱ＩＰは第２下部半導体パターンＬＳＰ２の幅より小さい幅ｄ４を有する。絶縁体柱ＩＰの底面は第１下部半導体パターンＬＳＰ１の上面より低いレベルに位置する。また、絶縁体柱ＩＰの底面は第２データ格納パターンＶＰ２の底面より低いレベルに位置し、垂直半導体パターンＵＳＰの内部に満たされた埋め込み絶縁パターンＶＩの底面より低いレベルに位置する。さらに、絶縁体柱ＩＰの底面は垂直半導体パターンＵＳＰの底面より低いレベルに位置してもよい。
絶縁体柱ＩＰは絶縁物質からなされ、例えばＰＥ－ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、Ｏ３－ＴＥＯＳ（Ｏ３－Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎｅ）、又はこれらの組み合わせから選択されることができる。
第２データ格納パターンＶＰ２は絶縁体柱ＩＰの側壁を囲む。第２データ格納パターンＶＰ２は、第１データ格納パターンＶＰ１のように、上端及び下端がオープンされた（ｏｐｅｎｅｄ）パイプ形状（ｐｉｐｅ－ｓｈａｐｅｄ）又はマカロニ形状（ｍａｃａｒｏｎｉ－ｓｈａｐｅｄ）である。第２データ格納パターンＶＰ２は第２下部半導体パターンＬＳＰ２の上面の一部と接触する。第２データ格納パターンＶＰ２は第１データ格納パターンＶＰ１と同一な薄膜構造を有する。本発明の実施形態で、第２データ格納パターンＶＰ２はＮＡＮＤフラッシュメモリ装置のデータ格納膜として、トンネル絶縁膜ＴＩＬ、電荷格納膜ＣＩＬ、及びブロッキング絶縁膜ＢＬＫを含む。
第２データ格納パターンＶＰ２は絶縁体柱ＩＰの側壁上で第２厚さｄ３を有し、第２厚さｄ３は第１データ格納パターンＶＰ１の第１厚さｄ１と実質的に同一であるか、或いは小さい。
図５Ａ及び図５Ｂを参照すれば、水平絶縁パターンＨＰが電極ＥＬ１、ＥＬ２と第１及び第２垂直構造体ＶＳ１、ＶＳ２との間と、電極ＥＬ１、ＥＬ２の上面及び下面とに延在される。水平絶縁パターンＨＰはＮＡＮＤフラッシュメモリ装置のデータ格納膜の一部として電荷格納膜及びブロッキング絶縁膜を含む。これと異なり、水平絶縁パターンＨＰはブロッキング絶縁膜のみを含んでいてもよい。
再び、図２、図３、及び図４を参照すれば、第１上部半導体パターンＵＳＰ１の上端にビットラインコンタクトプラグＢＰＬＧと接続されるビットラインパッドＢＬＰＡＤが位置する。ビットラインパッドＢＬＰＡＤは不純物がドーピングされた半導体物質からなされる。
より詳細に、図５Ｃを参照すれば、ビットラインパッドＢＬＰＡＤの底面は最上層電極ＥＬ２の上面より高いレベルに位置し、第１データ格納パターンＶＰ１の上面より下に位置する。一例で、ビットラインパッドＢＬＰＡＤは第１データ格納パターンＶＰ１によって囲まれる。他の例として、ビットラインパッドＢＬＰＡＤは第１上部半導体パターンＵＳＰ１の上面及び第１データ格納パターンＶＰ１の上面上に位置する。一例として、ビットラインパッドＢＬＰＡＤの上面は第２垂直構造体ＶＳ２の絶縁体柱ＩＰの上面と実質的に共面をなす。
図５Ｄを参照すれば、第１層間絶縁膜６０が第２垂直構造体ＶＳ２の絶縁体柱ＩＰの上面を覆う。
他の例として、図５Ｅに図示されたように、第２垂直構造体ＶＳ２の上端にダミービットラインパッドＤＰＡＤが位置する場合、ビットラインパッドＢＬＰＡＤの上面はダミービットラインパッドＤＰＡＤの上面と実質的に共面をなす。ここで、ダミービットラインパッドＤＰＡＤはビットラインパッドＢＬＰＡＤと同一な物質からなされる。
続いて、図２、図３、及び図４を参照すれば、共通ソース領域ＣＳＲが電極構造体ＳＴと並べて第１方向Ｄ１に延在され、基板１０内に第２導電型の不純物をドーピングして形成される。共通ソース領域ＣＳＲは、例えばＮ型の不純物（例えば、砒素（Ａｓ）又はリン（Ｐ））を含む。
共通ソースプラグＣＳＰが電極構造体ＳＴの間で共通ソース領域ＣＳＲに接続される。一実施形態として、共通ソースプラグＣＳＰは実質的に均一な上部幅を有し、第１方向Ｄ１に並べて延在される。即ち、共通ソースプラグＣＳＰと電極構造体ＳＴの両側壁との間に絶縁スペーサーＳＰが介在される。これと異なり、共通ソースプラグＣＳＰが絶縁スペーサーＳＰを貫通して共通ソース領域ＣＳＲと局所的に接続されてもよい。
第１層間絶縁膜６０が平坦絶縁膜５０上に配置され、第１垂直構造体ＶＳ１の上面及び第２垂直構造体ＶＳ２の上面を覆う。より具体的に、第１層間絶縁膜６０はビットラインパッドＢＬＰＡＤの上面を覆い、絶縁体柱ＩＰの上面を覆う。第２層間絶縁膜７０が第１層間絶縁膜６０上に配置され、共通ソースプラグＣＳＰの上面を覆う。
セルコンタクトプラグＣＰＬＧは第１及び第２層間絶縁膜６０、７０及び平坦絶縁膜５０を貫通して電極ＥＬ１、ＥＬ２のパッド部ＥＬ１ｐ、ＥＬ２ｐに各々接続される。コンタクトプラグＣＰＬＧの垂直長さはセルアレイ領域ＣＡＲに隣接するほど、減少される。そして、セルコンタクトプラグＣＰＬＧの上面は実質的に共面をなす。
セルコンタクトプラグＣＰＬＧの各々は平面視で、第２垂直構造体ＶＳ２によって囲まれる。言い換えれば、各セルコンタクトプラグＣＰＬＧは互いに隣接する第２垂直構造体ＶＳ２の間に位置する。
サブビットラインＳＢＬがセルアレイ領域ＣＡＲの第２層間絶縁膜７０上に配置され、ビットラインコンタクトプラグＢＰＬＧを通じて互いに隣接する第１垂直構造体ＶＳ１に電気的に連結される。連結配線ＣＬが連結領域ＣＮＲの第２層間絶縁膜７０上に配置され、セルコンタクトプラグＣＰＬＧに接続される。第３層間絶縁膜８０が第２層間絶縁膜７０上に配置され、サブビットラインＳＢＬ及び連結配線ＣＬを覆う。
ビットラインＢＬが第３層間絶縁膜８０上に配置され、電極構造体ＳＴを横切って第２方向Ｄ２に延在される。ビットラインＢＬはコンタクトプラグＣＰを通じてサブビットラインＳＢＬに接続される。
実施形態によれば、第２垂直構造体ＶＳ２の上部部分は半導体物質無しで絶縁物質からなされるので、セルコンタクトプラグＣＰＬＧが第２垂直構造体ＶＳ２と隣接するように配置されるか、或いは接触されても、３次元半導体メモリ装置の動作の時、第２垂直構造体ＶＳ２を通じて電流通路が発生することを防止することができる。また、各セルコンタクトプラグＣＰＬＧからこれに隣接する第２垂直構造体ＶＳ２の間の距離がますます減少されても、第２垂直構造体ＶＳ２の位置に関係なく、セルコンタクトプラグＣＰＬＧの工程マージンを確保することができる。
以下、図６乃至図１６を参照して本発明の多様な実施形態に対して説明し、説明を簡易にするために、図２、図３、図４、及び図５Ａ乃至図５Ｅを参照して説明された３次元半導体メモリ装置と同一な技術的特徴に対する説明は省略される。
図６は本発明の多様な実施形態に係る３次元半導体メモリ装置の平面図である。図７は本発明の多様な実施形態に係る３次元半導体メモリ装置の断面図であって、図６のＶ－Ｖ’線に沿って切断した断面を示す。
図６及び図７を参照すれば、各電極ＥＬ１、ＥＬ２のパッド部ＥＬ１ｐ、ＥＬ２ｐを貫通する第２垂直構造体ＶＳ２は各セルコンタクトプラグＣＰＬＧから互いに異なる距離に位置する。言い換えれば、セルコンタクトプラグＣＰＬＧは各電極ＥＬ１、ＥＬ２のパッド部ＥＬ１ｐ、ＥＬ２ｐの中心とずれるように配置されてもよい。
一例で、セルコンタクトプラグＣＰＬＧは第２垂直構造体ＶＳ２の一部と接触する。このように、セルコンタクトプラグＣＰＬＧが第２垂直構造体ＶＳ２と接触されても、第２垂直構造体ＶＳ２の上部部分は絶縁物質からなされるので、３次元半導体メモリ装置の動作特性を確保することができる。
図８は本発明の多様な実施形態に係る３次元半導体メモリ装置の断面図であって、図２のＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面を示す。図９Ａ及び図９Ｂは図８のＡ部分とＢ部分を拡大した図面である。
図８に図示された実施形態で、第１及び第２垂直構造体ＶＳ１、ＶＳ２は先に図３及び図４を参照して説明した第１及び第２垂直構造体ＶＳ１、ＶＳ２で第１及び第２下部半導体パターンが省略されている。
詳細に、図２、図８、及び図９Ａを参照すれば、セルアレイ領域ＣＡＲに配置される第１垂直構造体ＶＳ１の各々は垂直半導体パターンＵＳＰ及び垂直半導体パターンＵＳＰを囲む第１データ格納パターンＶＰ１を含む。ここで、垂直半導体パターンＵＳＰ及び第１データ格納パターンＶＰ１は基板１０と直接接触する。第１垂直構造体ＶＳ１の垂直半導体パターンＵＳＰの各々は、先に説明した第１上部半導体パターンＵＳＰ１のように、第１半導体パターンＳＰ１及び第２半導体パターンＳＰ２を含む。ここで、第２半導体パターンＳＰ２は基板１０と直接接触し、第２半導体パターンＳＰ２の内部は埋め込み絶縁パターンＶＩで満たされる。
図２、図８、及び図９Ｂを参照すれば、第２垂直構造体ＶＳ２の各々は第２データ格納パターンＶＰ２及び絶縁体柱ＩＰを含む。データ格納パターンＶＰ２及び絶縁体柱ＩＰは連結領域ＣＮＲで平坦絶縁膜５０及び電極構造体ＳＴを貫通して基板１０と直接接触する。
図１０及び図１１は本発明の多様な実施形態に係る３次元半導体メモリ装置の断面を示す。
図１０に図示された実施形態によれば、チャネル構造体ＣＨＳがセルアレイ領域ＣＡＲの基板１０上に提供される。チャネル構造体ＣＨＳの各々は電極構造体ＳＴを貫通する第１及び第２垂直チャネルＶＣＨ１、ＶＣＨ２及び電極構造体ＳＴ下で第１及び第２垂直チャネルＶＣＨ１、ＶＣＨ２を連結する水平チャネルＨＣＨを含む。第１及び第２垂直チャネルＶＣＨ１、ＶＣＨ２は電極構造体ＳＴを貫通する垂直ホール内に提供される。水平チャネルＨＣＨは基板１０に形成されたリセス領域内に提供される。水平チャネルＨＣＨは基板１０と電極構造体ＳＴとの間に提供されて第１及び第２垂直チャネルＶＣＨ１、ＶＣＨ２を連結する。一例で、水平チャネルＨＣＨは第１及び第２垂直チャネルＶＣＨ１、ＶＣＨ２と連続的に連結される中が空いたパイプ形状（ｐｉｐｅ－ｓｈａｐｅｄ）又はマカロニ形状（ｍａｃａｒｏｎｉ－ｓｈａｐｅｄ）である。即ち、第１及び第２垂直チャネルＶＣＨ１、ＶＣＨ２と水平チャネルＨＣＨとは一体形パイプ形状を有する。言い換えれば、第１及び第２垂直チャネルＶＣＨ１、ＶＣＨ２と水平チャネルＨＣＨとは境界面無しで連続的に延在される１つの半導体膜からなされる。さらに、前述したように、第１及び第２垂直チャネルＶＣＨ１、ＶＣＨ２と電極ＥＬ１、ＥＬ２との間、そして水平チャネルＨＣＨと基板１０との間に第１データ格納パターンＶＰ１が介在される。
一例によれば、各チャネル構造体ＣＨＳの第１垂直チャネルＶＣＨ１はビットラインＢＬに連結され、第２垂直チャネルＶＣＨ２は共通ソースラインＣＳＬに連結される。
図１１に図示された実施形態による３次元半導体メモリ装置は周辺ロジック構造体ＰＳ及びセルアレイ構造体ＣＳを含み、周辺ロジック構造体ＰＳの上にセルアレイ構造体ＣＳが積層される。即ち、周辺ロジック構造体ＰＳとセルアレイ構造体ＣＳとが平面視で、オーバーラップされる。
基板１０上に周辺ロジック構造体ＰＳ及びセルアレイ構造体ＣＳが順に積層される。つまり、周辺ロジック構造体ＰＳは、垂直に見た時、基板１０とセルアレイ構造体ＣＳとの間に配置される。即ち、周辺ロジック構造体ＰＳとセルアレイ構造体ＣＳとが平面視で、オーバーラップされる。
基板１０はバルク（ｂｕｌｋ）シリコン基板、シリコンオンインシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板、ゲルマニウム基板、ゲルマニウムオンインシュレータ（ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ：ＧＯＩ）基板、シリコンゲルマニウム基板、又は選択的エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ：ＳＥＧ）を遂行して獲得したエピタキシャル薄膜の基板である。基板１０はｎ型不純物がドーピングされたｎウェル領域ＮＷとｐ型不純物がドーピングされたｐウェル領域ＰＷとを含む。ｎウェル領域ＮＷとｐウェル領域ＰＷには素子分離膜１２によって活性領域が定義される。
周辺ロジック構造体ＰＳは、高電圧及び低電圧トランジスタ、抵抗（ｒｅｓｉｓｔｏｒ）、及びキャパシター（ｃａｐａｃｉｔｏｒ）を含む。詳細に、周辺ロジック構造体ＰＳは周辺ゲート電極ＰＧ、周辺ゲート電極ＰＧの両側のソース及びドレイン不純物領域、周辺回路プラグＣＰ、周辺回路配線ＩＣＬ、及び周辺回路を覆う下部埋め込み絶縁膜９０を含む。より詳細に、ｎウェル領域ＮＷの上にＰＭＯＳトランジスタが形成され、ｐウェル領域ＰＷの上にＮＭＯＳトランジスタが形成される。周辺回路配線ＩＣＬは周辺回路プラグＣＰを通じて周辺回路と電気的に連結される。例えば、ＮＭＯＳ及びＰＭＯＳトランジスタには周辺回路プラグＣＰ及び周辺回路配線ＩＣＬが接続される。
下部埋め込み絶縁膜９０は周辺回路、周辺回路プラグＣＰ、及び周辺回路配線ＩＣＬを覆う。下部埋め込み絶縁膜９０は多層に積層された絶縁膜を含む。
セルアレイ構造体ＣＳは下部埋め込み絶縁膜９０上に配置され、水平半導体層１００、電極構造体ＳＴ、及び第１及び第２垂直構造体ＶＳ１、ＶＳ２を含む。
水平半導体層１００は周辺回路を覆う下部埋め込み絶縁膜９０の上面に形成される。即ち、水平半導体層１００は下部埋め込み絶縁膜９０と接触する。水平半導体層１００は図２、図３、及び図４を参照して説明したように、セルアレイ領域ＣＡＲ及びセルアレイ領域ＣＡＲに隣接して配置された連結領域ＣＮＲを含む。
水平半導体層１００は半導体物質からなされ、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）、インジウムガリウム砒素（ＩｎＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）、又はこれらの混合物の中で少なくとも１つを含む。また、水平半導体層１００は第１導電型の不純物がドーピングされた半導体及び／又は不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含む。また、水平半導体層１００は単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中から選択された少なくともいずれか１つを含む結晶構造を有する。
さらに、水平半導体層１００の上面にバッファ絶縁膜１１が形成される。バッファ絶縁膜１１上に電極構造体ＳＴが配置される。電極構造体ＳＴは、図２、図３、及び図４を参照して説明したように、水平半導体層１００上で第１方向Ｄ１に並べて延在され、第２方向Ｄ２に互いに離隔されて配列される。電極構造体ＳＴの各々は水平半導体層１００の上に垂直方向に積層された電極ＥＬとこれらの間に介在された絶縁膜ＩＬＤとを含む。
電極構造体ＳＴは電極ＥＬと周辺ロジック構造体ＰＳとの間の電気的連結のために、先に説明したように、連結領域ＣＮＲで階段式構造を有する。階段式構造を有する電極ＥＬ１、ＥＬ２の端部を覆う平坦絶縁膜５０が水平半導体層１００上に配置される。
第１垂直構造体ＶＳは電極構造体ＳＴの各々を貫通して水平半導体層１００と電気的に連結される。第２垂直構造体ＶＳ２は平坦絶縁膜５０、電極構造体ＳＴを貫通して水平半導体層１００と接触する。第１垂直構造体ＶＳ１の各々は、先に説明したように、第１データ格納パターンＶＰ１、第１下部半導体パターンＬＳＰ１、及び第１上部半導体パターンＵＳＰ１を含む。第２垂直構造体ＶＳ２の各々は、先に説明したように、第２データ格納パターンＶＰ２及び絶縁体柱ＩＰを含む。
階段式構造を有する電極構造体ＳＴの終端にセルアレイ構造体ＣＳと周辺ロジック構造体ＰＳとを電気的に連結するための配線構造体が提供される。配線構造体は平坦絶縁膜５０を貫通して電極ＥＬ１、ＥＬ２の終端に接続されるセルコンタクトプラグＣＰＬＧ、平坦絶縁膜５０上でセルコンタクトプラグＣＰＬＧに接続される連結配線ＣＬ、及び平坦絶縁膜５０及び水平半導体層１００を貫通して周辺ロジック構造体ＰＳの周辺回路配線ＩＣＬに接続される連結コンタクトプラグＰＬＧを含む。
図１２乃至図１６は本発明の多様な実施形態に係る３次元半導体メモリ装置の平面図である。
図１２に図示された実施形態によれば、セルコンタクトプラグＣＰＬＧａ、ＣＰＬＧｂが電極ＥＬ１、ＥＬ２のパッド部ＥＬ１ｐ、ＥＬ２ｐに各々接続される。セルコンタクトプラグは最下層電極ＥＬ１に接続される最外殻セルコンタクトプラグＣＰＬＧａを含み、最外殻セルコンタクトプラグＣＰＬＧａは他のセルコンタクトプラグＣＰＬＧｂより大きい幅Ｌａを有する。一例として、セルコンタクトプラグＣＰＬＧａは平面視で、楕円形状を有する。さらに、最外殻セルコンタクトプラグＣＰＬＧａの幅Ｌａは第２垂直構造体ＶＳ２の間の最小離隔距離Ｌｂより長い。
図１３に図示された実施形態によれば、第１セルコンタクトプラグＣＰＬＧａが電極構造体ＳＴの下部領域に積層された電極ＥＬ１、ＥＬ２に各々接続され、第２セルコンタクトプラグＣＰＬＧｂが電極構造体ＳＴの上部領域に積層された電極ＥＬ１、ＥＬ２に各々接続される。ここで、第１セルコンタクトプラグＣＰＬＧａの幅は第２セルコンタクトプラグＣＰＬＧｂの幅より大きい。
先に説明したように、平面視で、各第１セルコンタクトプラグＣＰＬＧａ周囲に第２垂直構造体ＶＳ２が配置され、各第２セルコンタクトプラグＣＰＬＧｂの周囲に第２垂直構造体ＶＳ２が配置される。
図１４、図１５、及び図１６に図示された実施形態によれば、垂直方向に積層された電極ＥＬを含む電極構造体ＳＴが第１方向Ｄ１に沿ってライン形状に延在される。電極構造体ＳＴは第２方向Ｄ２に離隔される。
図１４に図示された実施形態によれば、第２垂直構造体ＶＳ２は連結領域ＣＮＲで電極構造体ＳＴを貫通し、第２垂直構造体ＶＳ２の一部は電極ＥＬのパッド部ＥＬｐを貫通し、他の一部はパッド部ＥＬｐの境界を貫通する。実施形態で、第２垂直構造体ＶＳ２の配置は多様に変形されることができる。
図１５に図示された実施形態によれば、第２垂直構造体ＶＳ２の各々は平面視で、第１方向Ｄ１及び第２方向Ｄ２に突出された部分を含む。そして、第２垂直構造体ＶＳ２は各セルコンタクトプラグＣＰＬＧを囲む形状に配列される。ここで、第１方向Ｄ１又は第２方向Ｄ２に隣接する第２垂直構造体ＶＳ２の間の最小間隔が各セルコンタクトプラグＣＰＬＧの幅より小さい。
図１６に図示された実施形態によれば、第２垂直構造体ＶＳ２の各々は平面視で、第１及び第２方向Ｄ１、Ｄ２に対して斜線方向に長軸を有する楕円形状を有する。この実施形態で、楕円形の第２垂直構造体ＶＳ２は各セルコンタクトプラグＣＰＬＧを囲む形状に配列される。
図１７乃至図２１、図２３、及び図２５乃至図２８は本発明の実施形態に係る３次元半導体メモリ装置の製造方法を説明するための断面図であって、図２のＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面を示す。図２２Ａ及び図２２Ｂは図２１のＰ１部分及びＰ２部分を各々拡大した図面であり、図２４は図２３のＰ２部分を拡大した図面である。
図２及び図１７を参照すれば、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲの基板１０上にモールド構造体１１０ａが形成される。モールド構造体１１０は垂直方向に交互に積層された犠牲膜ＳＬ及び絶縁膜ＩＬＤを含む。
モールド構造体１１０で、犠牲膜ＳＬは絶縁膜ＩＬＤに対してエッチング選択性を有し、エッチングされる物質で形成される。一例として、犠牲膜ＳＬは絶縁膜ＩＬＤと異なる絶縁物質からなされる。例えば、犠牲膜ＳＬはシリコン窒化膜で形成され、絶縁膜ＩＬＤはシリコン酸化膜で形成される。犠牲膜ＳＬは実質的に同一な厚さを有し、絶縁膜ＩＬＤは一部領域で厚さが異なる。
より詳細に、モールド構造体１１０を形成することは、基板１０の全面上に犠牲膜ＳＬ及び絶縁膜ＩＬＤが垂直方向に交互に積層された薄膜構造体を形成すること、及び薄膜構造体に対するトリミング（ｔｒｉｍｍｉｎｇ）工程を遂行することを含む。ここで、トリミング工程はセルアレイ領域ＣＡＲ及び連結領域ＣＮＲで薄膜構造体を覆うマスクパターン（図示せず）を形成する工程、薄膜構造体の一部分をエッチングする工程、マスクパターンの水平面積を縮小させる工程を含むが、薄膜構造体の一部分をエッチングする工程とマスクパターンの水平面積を縮小させる工程とが交互に繰り返される。トリミング工程を遂行した後に、モールド構造体１１０は連結領域ＣＮＲで階段式構造を有する。ここで、階段式構造は奇数層の犠牲膜の端部からなされる第１階段構造と偶数層の犠牲膜の端部からなされる第２階段構造を含む。
図２及び図１８を参照すれば、モールド構造体１１０を形成した後、基板１０の全面上に平坦絶縁膜５０が形成される。平坦絶縁膜５０は犠牲膜ＳＬに対してエッチング選択性を有する物質で形成される。平坦絶縁膜５０は基板１０の全面にモールド構造体１１０より厚い埋め込み絶縁膜を形成した後、平坦化工程、例えば、化学的機械的研磨ＣＭＰ工程を遂行して形成される。
平坦絶縁膜５０を形成した後、平坦絶縁膜５０上にエッチング停止膜５１及びバッファ絶縁膜５３が順に形成される。ここで、エッチング停止膜５１は平坦絶縁膜５０及びバッファ絶縁膜５３に対してエッチング選択性を有する物質で形成される。
図２及び図１９を参照すれば、セルアレイ領域ＣＡＲでモールド構造体１１０を貫通する第１垂直ホールＶＨ１と、連結領域ＣＮＲでバッファ絶縁膜５３、エッチング停止膜５１、平坦絶縁膜５０、及びモールド構造体１１０を貫通する第２垂直ホールＶＨ２が形成される。
第１及び第２垂直ホールＶＨ１、ＶＨ２を形成することは、バッファ絶縁膜５３上にマスクパターン（図示せず）を形成し、マスクパターン（図示せず）をエッチングマスクとして利用してバッファ絶縁膜５３、エッチング停止膜５１、平坦絶縁膜５０、及びモールド構造体１１０を異方性エッチングすることによって形成される。
第１垂直ホールＶＨ１は平面視で、一方向に配列されるか、或いはジグザグ形状に配列される。第２垂直ホールＶＨ２は平面視で、一方向に沿って配列され、連結領域ＣＮＲで犠牲膜ＳＬの端部を貫通する。第２垂直ホールＶＨ２は連結領域ＣＮＲに形成されることによって、第２垂直ホールＶＨ２がセルアレイ領域ＣＡＲから遠くなるほど、第２垂直ホールＶＨ２が貫通する犠牲膜ＳＬの数が減少する。
さらに、第１垂直ホールＶＨ１は第１上部幅Ｗ１を有し、第２垂直ホールＶＨ２は第１上部幅Ｗ１より大きい第２上部幅Ｗ２を有する。また、第１及び第２垂直ホールＶＨ１、ＶＨ２の各々は上部幅より小さい下部幅を有する。
第１及び第２垂直ホールＶＨ１、ＶＨ２を形成する異方性エッチング工程で基板１０の上部面までオーバーエッチング（ｏｖｅｒ－ｅｔｃｈ）され、したがって、第１及び第２垂直ホールＶＨ１、ＶＨ２に露出された基板１０の上部面は所定の深さにリセスされる。
図２及び図２０を参照すれば、第１及び第２垂直ホールＶＨ１、ＶＨ２の下部部分を満たす第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２が形成される。
第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２は第１及び第２垂直ホールＶＨ１、ＶＨ２に露出された基板１０をシード層（ｓｅｅｄ ｌａｙｅｒ）として使用する選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ；ＳＥＧ）工程を遂行して形成される。したがって、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２は第１及び第２垂直ホールＶＨ１、ＶＨ２の下部部分を満たす柱（ｐｉｌｌａｒ）形状に形成される。
第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２は同時に形成されるので、同じ半導体物質からなされる。一方、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２のための半導体物質はシリコンであるが、これに限定されない。例えば、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２は炭素ナノ構造物、有機半導体物質、及び化合物半導体からなされてもよい。第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２は単結晶構造を有するか、或いは化学気相成長技術の結果物より増加されたグレインサイズを有する多結晶構造を有する。
これに加えて、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２は基板１０と同一な導電型を有する。第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２に選択的エピタキシャル成長工程の時にインサイチュ（ｉｎ－ｓｉｔｕ）に不純物がドーピングされる。
実施形態によれば、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２は同時に形成されても、第２下部半導体パターンＬＳＰ２の高さは第１下部半導体パターンＬＳＰ１の高さより小さい。第１下部半導体パターンＬＳＰ１の上面は最下層犠牲膜ＳＬの上面より高いレベルに位置する。第２下部半導体パターンＬＳＰ２の上面は最下層の犠牲膜ＳＬの上面より高いレベルに位置してもよく、低いレベルに位置してもよい。さらに、第２垂直ホールＶＨ２がセルアレイ領域ＣＡＲから遠くなるほど、第２下部半導体パターンＬＳＰ２の高さが徐々に減少することもできる。
図２及び図２１を参照すれば、第１下部半導体パターンＬＳＰ１が形成された第１垂直ホールＶＨ１内に第１データ格納パターンＶＰ１及び第１上部半導体パターンＵＳＰ１が形成される。これと同時に、第２下部半導体パターンＬＳＰ２が形成された第２垂直ホールＶＨ２内に第２データ格納パターンＶＰ２及び第２上部半導体パターンＵＳＰ２が形成される。
第１及び第２データ格納パターンＶＰ１、ＶＰ２の各々はマカロニ（ｍａｃａｒｏｎｉ）又はパイプ（ｐｉｐｅ）形状を有する。第１及び第２上部半導体パターンＵＳＰ１、ＵＳＰ２は第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２と各々連結される。
より詳細に、図２２Ａ及び図２２Ｂを参照すれば、第１及び第２データ格納パターンＶＰ１、ＶＰ２及び第１及び第２上部半導体パターンＵＳＰ１、ＵＳＰ２を形成することは、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２が形成された第１及び第２垂直ホールＶＨ１、ＶＨ２の内壁上にデータ格納層及び第１半導体層を均一な厚さに堆積させること、第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２の一部が露出されるようにデータ格納層及び第１半導体層に対する全面異方性エッチング工程を遂行すること、及びエッチングされた第１半導体層の表面及び露出された第１及び２下部半導体パターンＬＳＰ１、ＬＳＰ２の表面上に第２半導体層を均一な厚さに堆積させることを含む。
ここで、データ格納層及び第１半導体層を異方性エッチングする工程によって第１及び第２データ格納パターンＶＰ１、ＶＰ２と第１半導体パターンＳＰ１とが形成される。ここで、第２半導体層は垂直ホールを完全に埋め込まない厚さを有し、コンフォーマルに形成される。このように形成された第１及び第２上部半導体パターンＵＳＰ１、ＵＳＰ２の各々は、先に説明したように、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２とを含む。
第１及び第２データ格納パターンＶＰ１、ＶＰ２は同時に形成されるので、同一な薄膜厚さ及び同じ物質からなされる。図２２Ａ及び図２２Ｂを参照すれば、第１及び第２データ格納パターンＶＰ１、ＶＰ２は１つの薄膜又は複数の薄膜で構成され、データ格納膜の一部である。例えば、第１及び第２データ格納パターンＶＰ１、ＶＰ２の各々は第１及び第２垂直ホールＶＨ１、ＶＨ２の内壁上に順に積層されたブロッキング絶縁膜ＢＬＫ、電荷格納膜ＣＩＬ、及びトンネル絶縁膜ＴＩＬを含む。
これに加えて、図２２Ａ及び図２２Ｂを参照すれば、第１及び第２上部半導体パターンの内壁にバッファ酸化膜ＢＰＬがさらに形成されてもよい。バッファ酸化膜ＢＰＬは原子層成長ＡＬＤ工程を遂行して第１及び第２上部半導体パターンＵＳＰ１、ＵＳＰ２の表面を均一な厚さに覆う。
図２及び図２３を参照すれば、セルアレイ領域ＣＡＲのバッファ絶縁膜５３上に第１データ格納パターンＶＰ１及び第１上部半導体パターンＵＳＰ１を覆うマスクパターンＭＰが形成される。マスクパターンＭＰは連結領域ＣＮＲで第２上部半導体パターンＵＳＰ２の内壁を露出させる。
続いて、マスクパターンＭＰをエッチングマスクとして利用して連結領域ＣＮＲの第２上部半導体パターンＵＳＰ２を除去するエッチング工程が遂行される。第２上部半導体パターンＵＳＰ２を除去することによって、第２垂直ホールＶＨ２で第２データ格納パターンＶＰ２の内壁及び第２下部半導体パターンＬＳＰ２の一部が露出される。
第２上部半導体パターンＵＳＰ２を除去するエッチング工程は、反応性イオンエッチング（ＲＩＥ；ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ）のような化学的物理的エッチング法、エッチャント（ｅｔｃｈａｎｔ）を利用するウェットエッチング法、化学的熱分解エッチング法（例えば、ＧＰＥ（ｇａｓ－ｐｈａｓｅ ｅｔｃｈｉｎｇ））、及びこれらの方法を組み合わせた方法が利用される。一例として、第２上部半導体パターンＵＳＰ２に対する等方性エッチング又は気相エッチング（ｇａｓ－ｐｈａｓｅ ｅｔｃｈｉｎｇ）工程が遂行され、等方性エッチング工程の時、脱イオン水の混合液（ＳＣ１：ｓｔａｎｄａｒｄ ｃｌｅａｎ １）又は塩素（ｃｈｌｏｒｉｎｅ）系列（例えば、Ｃｌ２）を含む気相エッチャント（ｇａｓ－ｐｈａｓｅ ｅｔｃｈａｎｔ）が使用される。
さらに、図２４を参照すれば、第２垂直ホールで第２データ格納パターンＶＰ２のトンネル絶縁膜ＴＩＬの内壁が露出される。第２上部半導体パターンＵＳＰ２を除去するエッチング工程の時、第２データ格納パターンＶＰ２のトンネル絶縁膜ＴＩＬの厚さが減少されることもあり得る。
一方、第２上部半導体パターンＵＳＰ２を除去する前に、第２上部半導体パターンＵＳＰ２の表面にバッファ酸化膜ＢＰＬが存在する場合、バッファ酸化膜ＢＰＬを等方性エッチングする工程が遂行される。また、第２垂直ホールＶＨ２で第２上部半導体パターンＵＳＰ２を除去した後、マスクパターンＭＰは除去される。
図２及び図２５を参照すれば、第２データ格納パターンの内壁が露出された第２垂直ホール内に絶縁体柱ＩＰが形成される。
絶縁体柱ＩＰを形成することは、第２データ格納パターンＶＰ２によって定義された空いた空間内にギャップフィル絶縁膜を満たした後、バッファ絶縁膜の上面が露出されるように平坦化工程を遂行して形成される。ここで、ギャップフィル絶縁膜はＳＯＧ技術又は段差塗布性が優れた堆積技術を利用して形成される。
絶縁体柱ＩＰは例えば、シリコンナイトライド（ＳｉＮ）、シリコンオキシナイトライド（ＳｉＯＮ）、シリコンカーバイド（ＳｉＣ）、シリコンカーボン窒化膜（ＳｉＣＮ）及びこれらの組み合わせを含む。その他の例として、絶縁体柱ＩＰはＨＤＰ酸化膜、ＴＥＯＳ膜、ＰＥ－ＴＥＯＳ膜、ＵＳＧ膜、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜、ＳＯＧ膜、ＴＯＳＺ膜又はこれらの組み合わせでなされる。
絶縁体柱ＩＰを形成する間に、第１垂直ホールＶＨ１内に第１上部半導体パターンＵＳＰ１によって定義された空いた空間（又はギャップ領域）が絶縁物質（又はエアー（ａｉｒ））で満たされる。このように、絶縁体柱ＩＰを形成することによって、連結領域ＣＮＲで第２垂直構造体ＶＳ２が形成される。
図２及び図２６を参照すれば、第１上部半導体パターンＵＳＰ１上にビットラインパッドＢＬＰＡＤが各々形成される。ビットラインパッドＢＬＰＡＤは第１データ格納パターン、第１上部半導体パターンＵＳＰ１、及び埋め込み絶縁膜の上部部分をエッチングしてリセス領域を形成した後、リセス領域内に導電物質（例えば、不純物がドーピングされた半導体物質）を満たして形成される。他の例として、ビットラインパッドＢＬＰＡＤは第１上部半導体パターンＵＳＰ１の上端に不純物をドーピングして形成される。
第１上部半導体パターンＵＳＰ１上にビットラインパッドＢＬＰＡＤを形成する間に、連結領域ＣＮＲで第２データ格納パターンＶＰ２の上部部分及び絶縁体柱ＩＰの上部部分がリセスされてもよい。このような場合、図５Ｅに図示されたように、第２データ格納パターンＶＰ２及び絶縁体柱ＩＰの上端にダミービットラインパッド（図５ＥのＤＰＡＤ）が形成されてもよい。
ビットラインパッドＢＬＰＡＤを形成する間にバッファ絶縁膜及びエッチング停止膜が除去されるか、或いはビットラインパッドＢＬＰＡＤを形成した後にバッファ絶縁膜及びエッチング停止膜が除去される。
図２、図２７、及び図２８を参照すれば、第１及び第２垂直構造体ＶＳ１、ＶＳ２の上面を覆う第１層間絶縁膜６０が平坦絶縁膜５０上に形成される。第１層間絶縁膜６０を形成した後、犠牲膜ＳＬを電極ＥＬに置換（ｒｅｐｌａｃｅｍｅｎｔ）する工程を遂行することによって電極構造体ＳＴが形成される。
詳細に、図２７を参照すれば、第１層間絶縁膜６０を形成した後に、第１層間絶縁膜６０、平坦絶縁膜５０、及びモールド構造体１１０をパターニングして、基板１０を露出させるトレンチが形成される。トレンチは平面視で、第１方向Ｄ１に延在されるライン形状を有する。トレンチは第１及び第２垂直構造体ＶＳ１、ＶＳ２と離隔され、犠牲膜ＳＬの側壁を露出させる。トレンチを形成した後、トレンチに露出された基板１０内に共通ソース領域（図４のＣＳＲ参照）が形成される。
続いて、トレンチに露出された犠牲膜ＳＬを除去してゲート領域ＧＲを形成する。ゲート領域ＧＲはバッファ絶縁膜１１、絶縁膜ＩＬＤ、第１及び第２垂直構造体ＶＳ１、ＶＳ２、及び基板１０に対してエッチング選択性を有するエッチングレシピーを使用して犠牲膜ＳＬを等方的にエッチングして形成される。ここで、犠牲膜ＳＬは等方性エッチング工程によって完全に除去される。例えば、犠牲膜ＳＬがシリコン窒化膜であり、バッファ絶縁膜１１、絶縁膜ＩＬＤがシリコン酸化膜である場合、エッチング段階は燐酸を含むエッチング液を使用して等方性エッチング工程が遂行される。
ゲート領域ＧＲはトレンチから絶縁膜ＩＬＤの間に水平に延在され、第１及び第２垂直構造体ＶＳ１、ＶＳ２の側壁の一部分を露出させる。即ち、ゲート領域ＧＲは垂直方向に隣接する絶縁膜ＩＬＤと第１及び第２データ格納パターンＶＰ１、ＶＰ２の側壁によって定義される。ゲート領域ＧＲの中で最下層ゲート領域は第１及び第２下部半導体パターンＬＳＰ１、ＬＳＰ２の側壁の一部を露出させる。
図２及び図２８を参照すれば、最下層ゲート領域ＧＲに露出された第１下部半導体パターンＬＳＰ１の側壁上にゲート絶縁膜１５が形成される。ゲート絶縁膜１５は酸素原子を含むガス雰囲気で熱処理工程を通じて形成される。したがって、ゲート領域ＧＲに露出された第１下部半導体パターンＬＳＰ１の側壁が熱酸化されてゲート絶縁膜１５が形成される。
続いて、ゲート領域ＧＲ内に水平絶縁パターンＨＰ及び電極ＥＬが形成される。詳細に、ゲート領域ＧＲが形成されたモールド構造体１１０上に順に水平絶縁膜、バリアー金属膜（例えば、ＴｉＮ、ＴａＮ又はＷＮ）及び金属膜（例えば、Ｗ）を順に堆積させ、トレンチ内壁に堆積されたバリアー金属膜及び金属膜を異方性エッチングすることによって、ゲート領域ＧＲ内に水平絶縁パターンＨＰ及び電極ＥＬが形成される。ここで、水平絶縁パターンＨＰはＮＡＮＤフラッシュメモリトランジスタのデータ格納膜の一部として、シリコン酸化膜及び／又はｈｉｇｈ－ｋ膜を含む。
このように、モールド構造体１１０の犠牲膜ＳＬを電極ＥＬに置換することによって、図２、図３、及び図４を参照して説明したように、垂直方向に交互に積層された電極ＥＬ及び絶縁膜ＩＬＤを含む電極構造体ＳＴが形成される。
電極構造体ＳＴを形成した後、図３及び図４を参照して説明された、共通ソース領域（図４のＣＳＲ）、絶縁スペーサー（図４のＳＰ）、及び共通ソースプラグ（図４のＣＳＰ）が形成され、第１層間絶縁膜６０上に第２層間絶縁膜７０が形成される。
続いて、連結領域ＣＮＲで第１及び第２層間絶縁膜６０、７０及び平坦絶縁膜５０をパターニングしてセルコンタクトホール５０Ｈが形成される。セルコンタクトホール５０Ｈは第２層間絶縁膜７０上にエッチングマスクパターン（図示せず）を形成した後、第１及び第２層間絶縁膜６０、７０及び平坦絶縁膜５０を異方性エッチングして形成される。セルコンタクトホール５０Ｈは複数の第２垂直構造体ＶＳ２の間に形成される。実施形態で、第２垂直構造体ＶＳ２の上部部分は絶縁物質からなされるので、セルコンタクトホール５０Ｈを形成するための工程マージンが向上される。また、一部の実施形態で、セルコンタクトホール５０Ｈを形成する時、エッチングマスクパターンがミスアライメントされるか、或いはセルコンタクトホール５０Ｈの幅が増加して、セルコンタクトホール５０Ｈに第２垂直構造体ＶＳ２一部が露出されてもよい。
以後、セルコンタクトホール５０Ｈ内に導電物質を埋め込むことによって、電極ＥＬの各々に接続されるセルコンタクトプラグＣＰＬＧが形成される。続いて、先に説明されたビットラインコンタクトプラグ、サブビットライン、ビットライン、及び連結ラインが形成される。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形せずに他の具体的な形態に実施できることを理解するはずである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではない。
１０ 基板
１１ バッファ絶縁膜
１５ ゲート絶縁膜
５０ 平坦絶縁膜
６０ 第１層間絶縁膜
７０ 第２層間絶縁膜
８０ 第３層間絶縁膜
ＢＬ ビットライン
ＢＰＬＧ ビットラインコンタクトプラグ
ＢＬＰＡＤ ビットラインパッド
ＣＡＲ セルアレイ領域
ＣＮＲ 連結領域
ＣＰＬＧ セルコンタクトプラグ
ＣＳＬ 共通ソースライン
ＣＳＰ 共通ソースプラグ
ＣＳＴＲ セルストリング
ＤＭＣ ダミーセルトランジスタ
ＤＰＡＤ ダミービットラインパッド
ＥＬ 電極
ＧＳＴ 接地選択トランジスタ
ＩＬＤ 絶縁膜
ＭＣＴ メモリセルトランジスタ
ＳＴ 電極構造体
ＶＳ１ 第１垂直構造体
ＶＳ２ 第２垂直構造体

Claims (24)

  1. 第１領域及び第２領域を含む半導体層と、
    前記第１領域で前記半導体層の上面に対して垂直な第１方向に延在される複数の第１垂直構造体と、
    前記第２領域で前記第１方向に延在される複数の第２垂直構造体と、を含み、
    前記第１垂直構造体の各々は、前記第１方向に延在されて前記半導体層と接触する垂直半導体パターン及び前記垂直半導体パターンを囲む第１データ格納パターンを含み、
    前記第２垂直構造体の各々は、前記第１方向に延在されて前記半導体層と接触する絶縁構造体及び前記絶縁構造体を囲む第２データ格納パターンを含み、前記絶縁構造体と前記第２データ格納パターンとの間に半導体パターンを有しない、３次元半導体メモリ装置。
  2. 前記第１垂直構造体は、第１幅を有し、前記第２垂直構造体は、前記第１幅より大きい第２幅を有する、請求項１に記載の３次元半導体メモリ装置。
  3. 前記第１データ格納パターンは、第１厚さを有し、前記第２データ格納パターンは、前記第１厚さと実質的に同一であるか、或いは小さい第２厚さを有する、請求項２に記載の３次元半導体メモリ装置。
  4. 前記第１及び第２データ格納パターンの各々は、順に積層されたトンネル絶縁膜、電荷格納膜、及びブロッキング絶縁膜を含む、請求項１に記載の３次元半導体メモリ装置。
  5. 前記第２垂直構造体の各々の前記絶縁構造体の底面は、前記半導体層の前記上面より下に位置する、請求項１に記載の３次元半導体メモリ装置。
  6. 前記第２垂直構造体の各々の前記絶縁構造体の底面は、前記第２データ格納パターンの底面より下に位置する、請求項１に記載の３次元半導体メモリ装置。
  7. 前記半導体層は、
    前記第１領域で前記第１垂直構造体の各々の前記垂直半導体パターンと連結される第１エピタキシャル層と、
    前記第２領域で前記第２垂直構造体の各々の前記絶縁構造体と接触する第２エピタキシャル層と、を含む、請求項１に記載の３次元半導体メモリ装置。
  8. 前記第１エピタキシャル層は、第１高さを有し、前記第２エピタキシャル層は、前記第１高さより小さい第２高さを有する、請求項７に記載の３次元半導体メモリ装置。
  9. 前記半導体層上に前記第１方向に積層された電極を含む電極構造体をさらに含み、
    前記電極構造体は、前記第１領域で前記半導体層の前記上面に平行である第２方向に延在され、前記第２領域で階段式構造を有する、請求項１に記載の３次元半導体メモリ装置。
  10. 前記電極の各々は、前記第２領域で前記階段式構造をなすパッド部を含み、
    前記第２垂直構造体のうち一部は、前記各電極の前記パッド部を貫通する、請求項９に記載の３次元半導体メモリ装置。
  11. 前記電極のパッド部に各々接続されるコンタクトプラグをさらに含み、
    前記第２垂直構造体は、平面視で、前記各コンタクトプラグを囲む、請求項１０に記載の３次元半導体メモリ装置。
  12. 前記コンタクトプラグは、前記電極のうち最下層電極に接続される下部コンタクトプラグを含み、
    前記下部コンタクトプラグの幅は、前記コンタクトプラグの幅より大きい、請求項１１に記載の３次元半導体メモリ装置。
  13. 第１領域及び第２領域を含む基板と、
    前記基板上に垂直方向に積層された電極を含む電極構造体と、
    前記第１領域で前記電極構造体を貫通する複数の第１垂直構造体と、
    前記第２領域で前記電極構造体を貫通する複数の第２垂直構造体と、を含み、
    前記第１垂直構造体の各々は、前記電極構造体を貫通する垂直半導体パターン及び前記垂直半導体パターンと前記電極構造体との間に配置された第１データ格納パターンを含み、
    前記第２垂直構造体の各々は、前記電極構造体を貫通する絶縁構造体及び前記絶縁構造体と前記電極構造体との間に配置された第２データ格納パターンを含み、前記絶縁構造体と前記第２データ格納パターンとの間に半導体パターンを有さず、
    前記絶縁構造体の底面は、前記垂直半導体パターンの底面及び前記第２データ格納パターンの底面より下に位置する、３次元半導体メモリ装置。
  14. 前記第２データ格納パターンは、前記絶縁構造体の側壁を囲む、請求項１３に記載の３次元半導体メモリ装置。
  15. 前記第１垂直構造体は、第１幅を有し、前記第２垂直構造体は、前記第１幅より大きい第２幅を有する、請求項１３に記載の３次元半導体メモリ装置。
  16. 前記第１データ格納パターンは、前記垂直半導体パターンの側壁上で第１厚さを有し、
    前記第２データ格納パターンは、前記絶縁構造体の側壁上で前記第１厚さと実質的に同一であるか、或いは小さい第２厚さを有する、請求項１５に記載の３次元半導体メモリ装置。
  17. 前記第１垂直構造体及び前記第２垂直構造体の各々は、順に積層されたトンネル絶縁膜、電荷格納膜、及びブロッキング絶縁膜を含む、請求項１３に記載の３次元半導体メモリ装置。
  18. 前記垂直半導体パターンの厚さは、前記絶縁構造体の幅の１／２より小さい、請求項１３に記載の３次元半導体メモリ装置。
  19. 前記絶縁構造体は、前記基板と直接接触する、請求項１３に記載の３次元半導体メモリ装置。
  20. 前記第１垂直構造体の各々は、前記基板と前記垂直半導体パターンとの間の第１エピタキシャル層を含み、
    前記第２垂直構造体の各々は、前記基板と前記絶縁構造体との間に第２エピタキシャル層を含み、
    前記絶縁構造体の底面は、前記第２エピタキシャル層と接触する、請求項１３に記載の３次元半導体メモリ装置。
  21. 前記第２垂直構造体は、前記電極構造体の一部分を貫通する、請求項１３に記載の３次元半導体メモリ装置。
  22. 前記電極構造体は、前記第２領域で階段式構造を有し、前記電極の各々は、前記第２領域で階段式構造をなすパッド部を含み、
    前記第２垂直構造体は、前記各電極の前記パッド部を貫通する、請求項１３に記載の３次元半導体メモリ装置。
  23. 前記第２領域で前記電極の前記パッド部に各々接続されるセルコンタクトプラグをさらに含み、
    前記セルコンタクトプラグの各々は、互いに隣接する前記第２垂直構造体の間に配置される、請求項２２に記載の３次元半導体メモリ装置。
  24. 前記セルコンタクトプラグの各々は、平面視で、前記第２垂直構造体によって囲まれている、請求項２３に記載の３次元半導体メモリ装置。
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