KR20210002775A - 반도체 메모리 소자 - Google Patents

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신중찬
김지영
김희중
안태현
조은주
최현근
한상연
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Abstract

본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 제1 방향으로 연장되는 비트 라인, 및 상기 비트 라인으로부터 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 패턴을 포함하고; 상기 적층 구조체를 관통하는 홀 내에 제공된 게이트 전극, 상기 게이트 전극은 적층된 상기 반도체 패턴들을 따라 수직하게 연장되며; 상기 게이트를 덮으며 상기 홀을 채우는 수직 절연막; 및 각각의 상기 반도체 패턴들과 전기적으로 연결된 정보 저장 요소를 포함한다. 상기 정보 저장 요소는: 상기 수직 절연막의 제1 리세스 내에 제공된 제1 전극, 상기 제1 전극은 일 단이 개방된 실린더 형태를 갖고; 및 상기 제1 전극의 실린더 내에 제공된 제1 돌출부, 및 상기 수직 절연막의 제2 리세스 내에 제공된 제2 돌출부를 갖는 제2 전극을 포함한다.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 집적도가 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 제1 방향으로 연장되는 비트 라인, 및 상기 비트 라인으로부터 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 패턴을 포함하고; 상기 적층 구조체를 관통하는 홀 내에 제공된 게이트 전극, 상기 게이트 전극은 적층된 상기 반도체 패턴들을 따라 수직하게 연장되며; 상기 게이트를 덮으며 상기 홀을 채우는 수직 절연막; 및 각각의 상기 반도체 패턴들과 전기적으로 연결된 정보 저장 요소를 포함할 수 있다. 상기 정보 저장 요소는: 상기 수직 절연막의 제1 리세스 내에 제공된 제1 전극, 상기 제1 전극은 일 단이 개방된 실린더 형태를 갖고; 및 상기 제1 전극의 실린더 내에 제공된 제1 돌출부, 및 상기 수직 절연막의 제2 리세스 내에 제공된 제2 돌출부를 갖는 제2 전극을 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 제1 방향으로 연장되는 비트 라인, 및 상기 비트 라인으로부터 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 패턴을 포함하고; 상기 적층 구조체를 관통하는 홀 내에 제공된 게이트 전극, 상기 게이트 전극은 적층된 상기 반도체 패턴들을 따라 수직하게 연장되며; 상기 반도체 패턴들과 각각 전기적으로 연결된 제1 전극들; 및 상기 제1 전극들과 유전막을 사이에 두고 이격된 제2 전극을 포함할 수 있다. 상기 제1 전극들 각각은 일 단이 개방된 실린더 형태를 갖고, 상기 제2 전극은: 상기 제1 전극들 각각의 실린더 내에 제공되며, 상기 제2 방향으로 연장되는 제1 돌출부; 및 수직적으로 서로 인접하는 상기 제1 전극들 사이에 제공되며, 상기 제2 방향으로 연장되는 제2 돌출부를 포함하며, 상기 제2 돌출부의 상기 제1 방향으로의 최대폭은, 상기 제1 돌출부의 상기 제1 방향으로의 최대폭보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 제1 방향으로 연장되는 비트 라인, 및 상기 비트 라인으로부터 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 패턴을 포함하고; 상기 적층 구조체를 관통하는 홀 내에 제공된 게이트 전극, 상기 게이트 전극은 적층된 상기 반도체 패턴들을 따라 수직하게 연장되며; 상기 게이트를 덮으며 상기 홀을 채우는 수직 절연막; 및 각각의 상기 반도체 패턴들과 전기적으로 연결된 정보 저장 요소를 포함할 수 있다. 상기 수직 절연막은: 각각의 상기 반도체 패턴들의 일 단을 노출하며 상기 제2 방향으로 연장되는 제1 리세스; 및 수직적으로 서로 인접하는 상기 제1 리세스들 사이에서 상기 제2 방향으로 연장되는 제2 리세스를 포함할 수 있다. 상기 정보 저장 요소는: 상기 제1 리세스 내에 제공된 제1 전극; 및 상기 제2 리세스 내에 제공된 제2 전극을 포함하며, 상기 제2 리세스의 상기 제1 방향으로의 최대폭은, 상기 제1 리세스의 상기 제1 방향으로의 최대폭보다 클 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 정보 저장 요소의 제1 전극과 제2 전극을 물리적으로 지지하는 수직 절연막을 포함할 수 있다. 특히 수직 절연막은 수직적으로 적층된 제1 전극들을 서로 물리적으로 연결하고 이들을 지지하므로, 제1 전극들이 쓰러지는 것을 방지할 수 있다. 결과적으로, 본 발명에 따른 반도체 소자는, 공정 결함을 방지함으로써 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 4a 내지 도 4c는 각각 도 3의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 5, 7, 9, 11, 13, 15 및 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 6, 8, 10a, 12a, 14a 및 18a는 각각 도 5, 7, 9, 11, 13, 15 및 17의 A-A'선에 따른 단면도들이다.
도 10b, 12b, 14b 및 18b는 각각 도 9, 11, 13, 15 및 17의 B-B'선에 따른 단면도들이다.
도 19는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 3의 B-B'선에 따른 단면도이다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 21a 내지 도 21c는 각각 도 20의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 22a, 23a, 24a, 25a 및 26a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 9의 A-A'선에 따른 단면도들이다.
도 22b, 23b, 24b, 25b 및 26b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 9의 B-B'선에 따른 단면도들이다.
도 27은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 20의 B-B'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이는 복수개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다.
각각의 서브 셀 어레이들(SCA)은 복수개의 비트 라인들(BL), 복수개의 워드 라인들(WL), 및 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 메모리 셀 트랜지스터(MCT)가 배치될 수 있다.
비트 라인들(BL)은 기판으로부터 이격되어, 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장될 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
워드 라인들(WL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 워드 라인들(WL)은 제1 방향(D1)으로 서로 이격될 수 있다.
메모리 셀 트랜지스터(MCT)의 게이트는 워드 라인(WL)에 연결될 수 있고, 메모리 셀 트랜지스터(MCT)의 소스는 비트 라인(BL)에 연결될 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 정보 저장 요소(DS)를 포함할 수 있다. 예를 들어, 정보 저장 요소(DS)는 캐패시터일 수 있으며, 메모리 셀 트랜지스터(MCT)의 드레인은 상기 캐패시터에 연결될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도1 및 도 2를 참조하면, 도 1을 참조하여 설명한 복수개의 서브 셀 어레이들(SCA) 중 하나가 기판(SUB) 상에 제공될 수 있다. 기판(SUB)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
구체적으로, 기판(SUB) 상에 제1 내지 제3 층들(L1, L2, L3)을 포함하는 적층 구조체(SS)가 제공될 수 있다. 적층 구조체(SS)의 제1 내지 제3 층들(L1, L2, L3)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격되어 적층될 수 있다. 제1 내지 제3 층들(L1, L2, L3) 각각은 복수개의 반도체 패턴들(SP), 복수개의 정보 저장 요소들(DS) 및 비트 라인(BL)을 포함할 수 있다.
반도체 패턴들(SP)은 제2 방향(D2)으로 연장되는 라인 형태, 바(bar) 형태 또는 기둥 형태를 가질 수 있다. 일 예로, 반도체 패턴들(SP)은 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 각각의 반도체 패턴들(SP)은 채널 영역(CH), 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)을 포함할 수 있다. 채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1, SD2) 사이에 개재될 수 있다. 채널 영역(CH)은 도 1을 참조하여 설명한 메모리 셀 트랜지스터(MCT)의 채널에 해당될 수 있다. 제1 및 제2 불순물 영역들(SD1, SD2)은 도 1을 참조하여 설명한 메모리 셀 트랜지스터(MCT)의 소스 및 드레인에 해당될 수 있다.
제1 및 제2 불순물 영역들(SD1, SD2)은 반도체 패턴(SP)에 불순물이 도핑된 영역들일 수 있다. 이로써, 제1 및 제2 불순물 영역들(SD1, SD2)은 n형 또는 p형의 도전형을 가질 수 있다. 제1 불순물 영역(SD1)은 반도체 패턴(SP)의 상부에 형성될 수 있다.
반도체 패턴들(SP)의 일 단들에 정보 저장 요소들(DS)이 각각 연결될 수 있다. 반도체 패턴들(SP)의 제2 불순물 영역들(SD2)에 정보 저장 요소들(DS)이 각각 연결될 수 있다. 정보 저장 요소들(DS)은 데이터를 저장할 수 있는 메모리 요소들일 수 있다. 각각의 정보 저장 요소들(DS)은, 캐패시터를 이용한 메모리 요소, 자기터널접합 패턴(Magnetic Tunnel Junction pattern)을 이용한 메모리 요소, 또는 상 변화 물질을 포함하는 가변 저항체를 이용한 메모리 요소일 수 있다. 일 예로, 각각의 정보 저장 요소들(DS)은 캐패시터일 수 있다.
비트 라인들(BL)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 비트 라인들(BL)은 제3 방향(D3)을 따라 서로 이격되어 적층될 수 있다. 비트 라인들(BL)은 도전 물질을 포함할 수 있다. 일 예로 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 비트 라인들(BL)은 도 1을 참조하여 설명한 비트 라인들(BL)일 수 있다.
제1 내지 제3 층들(L1, L2, L3) 중 대표적으로 제1 층(L1)에 관해 상세히 설명한다. 제1 층(L1)의 반도체 패턴들(SP)은 제1 방향(D1)으로 서로 이격되어 배열될 수 있다. 제1 층(L1)의 반도체 패턴들(SP)은 서로 동일한 제1 레벨에 위치할 수 있다. 제1 층(L1)의 비트 라인(BL)은 제1 층(L1)의 반도체 패턴들(SP) 각각의 일단에 연결될 수 있다. 일 예로, 비트 라인(BL)은 제1 불순물 영역들(SD1)에 직접 연결될 수 있다. 다른 예로, 비트 라인(BL)은 금속 실리사이드를 통해 제1 불순물 영역(SD1)에 전기적으로 연결될 수 있다. 제2 층(L2) 및 제3 층(L3)에 관한 구체적인 설명은 앞서 설명한 제1 층(L1)과 실질적으로 동일할 수 있다.
기판(SUB) 상에, 적층 구조체(SS)를 관통하는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제3 방향(D3)으로 연장되는 라인 형태 또는 기둥 형태를 가질 수 있다. 게이트 전극들(GE)은 제1 방향(D1)으로 배열될 수 있다. 평면적 관점에서, 한 쌍의 게이트 전극들(GE) 사이에 적층된 반도체 패턴들(SP)이 개재될 수 있다. 각각의 게이트 전극들(GE)은, 수직적으로 적층된 복수개의 반도체 패턴들(SP)의 측벽들 상에서 수직하게 연장될 수 있다.
일 예로, 게이트 전극들(GE) 중 첫 번째 한 쌍의 게이트 전극들(GE)은, 제1 층(L1)의 반도체 패턴들(SP) 중 첫 번째 반도체 패턴(SP), 제2 층(L2)의 반도체 패턴들(SP) 중 첫 번째 반도체 패턴(SP), 및 제3 층(L3)의 반도체 패턴들(SP) 중 첫 번째 반도체 패턴(SP)과 인접할 수 있다. 게이트 전극들(GE) 중 두 번째 한 쌍의 게이트 전극(GE)은, 제1 층(L1)의 반도체 패턴들(SP) 중 두 번째 반도체 패턴(SP), 제2 층(L2)의 반도체 패턴들(SP) 중 두 번째 반도체 패턴(SP), 및 제3 층(L3)의 반도체 패턴들(SP) 중 두 번째 반도체 패턴(SP)과 인접할 수 있다.
게이트 전극(GE)은 반도체 패턴(SP)의 채널 영역(CH)에 인접할 수 있다. 게이트 전극(GE)은 채널 영역(CH)의 측벽 상에 제공되며, 제3 방향(D3)으로 연장될 수 있다. 게이트 전극(GE)과 채널 영역(CH) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 일 예로, 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE)은 도전 물질을 포함할 수 있고, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다. 게이트 전극들(GE)은 도 1을 참조하여 설명한 워드 라인들(WL)일 수 있다.
기판(SUB) 상에, 적층 구조체(SS)의 일 측면을 따라 제1 방향(D1)으로 연장되는 절연 구조체(ISS)가 제공될 수 있다. 반도체 패턴들(SP)의 타 단들은 절연 구조체(ISS)에 접할 수 있다. 절연 구조체(ISS)는 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도시되진 않았지만, 적층 구조체(SS)의 내의 빈 공간들은 절연 물질로 채워져 있을 수 있다. 예를 들어, 상기 절연 물질은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 4a 내지 도 4c는 각각 도 3의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도3 및 도 4a 내지 도 4c를 참조하면, 기판(SUB) 상에 적층 구조체(SS)가 제공될 수 있다. 적층 구조체(SS)는 제1 방향(D1)으로 연장될 수 있다. 도시되진 않았지만, 적층 구조체(SS)는 복수개로 제공되어 제2 방향(D2)으로 배열될 수 있다.
적층 구조체(SS)는, 기판(SUB) 상에 순차적으로 적층된 제1 내지 제4 층들(L1, L2, L3, L4)을 포함할 수 있다. 제1 내지 제4 층들(L1, L2, L3, L4) 각각은, 절연막(IL), 반도체 막(SL) 및 비트 라인(BL)을 포함할 수 있다. 적층 구조체(SS)는, 기판(SUB)과 제1 층(L1) 사이에 개재된 식각 정지막(ESL)을 더 포함할 수 있다. 본 실시예들에 따른 제1 내지 제4 층들(L1, L2, L3, L4)은 예시적인 것이며, 제4 층(L4) 상에 추가적인 층들이 적층될 수 있다.
반도체 막(SL) 및 비트 라인(BL)은 절연막(IL) 상에 제공될 수 있다. 절연막(IL) 상에서, 반도체 막(SL) 및 비트 라인(BL)은 서로 나란히 배치될 수 있다. 절연막(IL)은, 윗 층의 반도체 막(SL) 및 비트 라인(BL)과 아랫 층의 반도체 막(SL) 및 비트 라인(BL)을 수직적으로(즉, 제3 방향(D3)으로) 이격시킬 수 있다.
제1 내지 제4 층들(L1, L2, L3, L4) 각각의 비트 라인(BL)은 제1 방향(D1)으로 연장될 수 있다. 비트 라인(BL)은 반도체 막(SL)과 동일한 레벨에 위치할 수 있다. 비트 라인(BL)의 일 측벽과 반도체 막(SL)의 일 측벽은 서로 마주볼 수 있다. 비트 라인(BL)의 일 측벽과 반도체 막(SL)의 일 측벽은 서로 접촉할 수 있다.
반도체 막(SL)은 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 절연막(IL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막으로 이루어진 군에서 선택될 수 있다. 예를 들어, 절연막(IL)은 실리콘 질화막(SiN)일 수 있다.
제1 내지 제4 층들(L1, L2, L3, L4) 각각의 반도체 막(SL)은, 복수개의 반도체 패턴들(SP)을 포함할 수 있다. 각각의 반도체 패턴들(SP)은, 비트 라인(BL)으로부터 제2 방향(D2)으로 연장되는 바 형태를 가질 수 있다. 각각의 반도체 패턴들(SP)은 채널 영역(CH), 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)을 포함할 수 있다. 채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1, SD2) 사이에 개재될 수 있다. 비트 라인(BL)은 반도체 패턴(SP)의 제1 불순물 영역(SD1)과 전기적으로 연결될 수 있다.
적층 구조체(SS)를 관통하는 홀들(HO)이 정의될 수 있다. 반도체 패턴들(SP) 사이에 홀(HO)이 위치할 수 있다. 적층 구조체(SS)를 관통하는 홀(HO) 내에 수직하게(즉, 제3 방향(D3)으로) 연장되는 게이트 전극들(GE)이 제공될 수 있다. 다시 말하면, 게이트 전극들(GE)이 적층 구조체(SS)를 관통할 수 있다.
게이트 전극들(GE)은, 반도체 패턴(SP)의 채널 영역(CH)의 양 측에 각각 제공된 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)을 포함할 수 있다. 일 예로, 제1 및 제2 게이트 전극들(GE1, GE2)은 하나의 워드 라인(WL)을 구성할 수 있다. 다른 예로, 제1 게이트 전극(GE1)은 워드 라인(WL)일 수 있고, 제2 게이트 전극(GE2)은 백 게이트일 수 있다.
각각의 게이트 전극들(GE)과 각각의 반도체 패턴들(SP) 사이에 게이트 절연막(GI)이 개재될 수 있다. 게이트 절연막(GI)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다.
홀들(HO)을 채우는 수직 절연막(VIP)이 제공될 수 있다. 수직 절연막(VIP)은 게이트 전극들(GE)을 덮을 수 있다. 일 예로, 홀(HO) 내에서 서로 인접하는 한 쌍의 게이트 전극들(GE) 사이에 수직 절연막(VIP)이 개재될 수 있다. 수직 절연막(VIP)은 서로 인접하는 한 쌍의 반도체 패턴들(SP) 사이에 개재될 수 있다. 수직 절연막(VIP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 예를 들어, 수직 절연막(VIP)은 절연막(IL)과 식각 선택성을 갖는 실리콘 산화막을 포함할 수 있다.
반도체 패턴들(SP)에 각각 전기적으로 연결되는 정보 저장 요소들(DS)이 제공될 수 있다. 정보 저장 요소들(DS) 각각은, 제1 전극(EL1), 유전막(DL) 및 제2 전극(EL2)을 포함할 수 있다. 적층 구조체(SS) 내의 정보 저장 요소들(DS)은, 하나의 유전막(DL) 및 하나의 제2 전극(EL2)을 공유할 수 있다. 다시 말하면, 적층 구조체(SS) 내에 제1 전극들(EL1)이 복수개로 제공되고, 하나의 유전막(DL)이 제1 전극들(EL1)의 표면들을 덮을 수 있다. 하나의 유전막(DL) 상에 하나의 제2 전극(EL2)이 제공될 수 있다.
도 4b 및 도 4c를 다시 참조하여 본 발명의 정보 저장 요소(DS)에 대해 보다 구체적으로 설명한다.
수직 절연막(VIP)은 제1 리세스들(RS1) 및 제2 리세스들(RS2)을 포함할 수 있다. 예를 들어, 제1 내지 제4 층들(L1, L2, L3, L4) 각각에 4개의 제1 리세스들(RS1)이 정의될 수 있고, 제1 내지 제4 층들(L1, L2, L3, L4) 각각에 4개의 제2 리세스들(RS2)이 정의될 수 있다. 제1 리세스(RS1)는 반도체 막(SL)과 동일한 레벨에 위치할 수 있다. 제2 리세스(RS2)는 절연막(IL)과 동일한 레벨에 위치할 수 있다.
제1 리세스(RS1)는, 각각의 반도체 패턴들(SP)의 일 단을 노출할 수 있다. 제1 리세스(RS1)는 반도체 패턴(SP)의 일 단으로부터 제2 방향(D2)으로 연장될 수 있다. 제2 리세스(RS2)는 수직적으로 서로 인접하는 제1 리세스들(RS1) 사이에 개재될 수 있다. 제2 리세스(RS2)는 제2 방향(D2)으로 연장될 수 있다. 제1 리세스(RS1)의 제1 방향(D1)으로의 최대폭은 제1 폭(W1)일 수 있다. 제2 리세스(RS2)의 제1 방향(D1)으로의 최대폭은 제2 폭(W2)일 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다.
제1 전극들(EL1)은 제1 리세스들(RS1) 내에 각각 제공될 수 있다. 제1 전극들(EL1)이 반도체 패턴들(SP)의 제2 불순물 영역들(SD2)과 각각 전기적으로 연결될 수 있다. 각각의 제1 전극들(EL1)은, 일 단이 개방된 실린더 형태를 가질 수 있다. 구체적으로, 제1 전극(EL1)은, 제2 불순물 영역(SD2)과 연결되는 제1 부분과 제1 부분으로부터 제2 방향(D2)으로 연장되는 제2 부분을 포함할 수 있다. 제1 전극(EL1)은 제1 리세스(RS1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제1 전극(EL1)의 제1 방향(D1)으로의 최대폭은 제1 폭(W1)일 수 있다.
제2 전극(EL2)은 복수개의 돌출부들(PP1, PP2)을 포함할 수 있다. 돌출부들(PP1, PP2)은, 제1 리세스(RS1) 내에 제공된 제1 돌출부(PP1) 및 제2 리세스(RS2) 내에 제공된 제2 돌출부(PP2)를 포함할 수 있다. 제1 돌출부(PP1)는 제2 전극(EL2)으로부터 반도체 패턴(SP)을 향하여 돌출될 수 있다. 제1 돌출부(PP1)는 제1 전극(EL1)의 실린더 내에 제공될 수 있다. 제1 돌출부(PP1)는 제1 전극(EL1)의 실린더 내에서 제2 방향(D2)으로 연장될 수 있다. 제2 돌출부(PP2)는 제2 전극(EL2)으로부터 절연막(IL)을 향하여 돌출될 수 있다. 제2 돌출부(PP2)는 제2 리세스(RS2)를 따라 제2 방향(D2)으로 연장될 수 있다.
제1 돌출부(PP1)의 제1 방향(D1)으로의 최대폭은 제3 폭(W3)일 수 있다. 제2 돌출부(PP2)의 제1 방향(D1)으로의 최대폭은 제4 폭(W4)일 수 있다. 제4 폭(W4)은 제3 폭(W3)보다 클 수 있다.
본 발명의 실시예들에 따르면, 수직 절연막(VIP)에 형성된 제1 및 제2 리세스들(RS1, RS2) 내에 제1 및 제2 전극들(EL1, EL2)이 제공될 수 있다. 도 4c를 참조하면, 제1 전극들(EL1)과 제2 전극(EL2)의 제1 및 제2 돌출부들(PP1, PP2)은 제2 방향(D2)으로 길게 연장되는 형태를 가질 수 있다. 이에 따라, 제1 전극들(EL1)과 제1 및 제2 돌출부들(PP1, PP2)은, 이들을 지지하는 지지체 없이는 쓰러질 위험이 있다. 도 4b를 참조하면, 수직 절연막(VIP)은, 적층되어 있는 제1 및 제2 전극들(EL1, EL2)을 지지하는 지지체(supporter)의 역할을 수행할 수 있다. 수직 절연막(VIP)은 제3 방향(D3)으로 적층된 복수개의 제1 전극들(EL1)을 서로 물리적으로 연결할 수 있다. 결과적으로 본 실시예에 따른 반도체 소자는, 공정 결함을 방지함으로써 소자의 신뢰성이 향상될 수 있다.
도 5, 7, 9, 11, 13, 15 및 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 6, 8, 10a, 12a, 14a 및 18a는 각각 도 5, 7, 9, 11, 13, 15 및 17의 A-A'선에 따른 단면도들이다. 도 10b, 12b, 14b 및 18b는 각각 도 9, 11, 13, 15 및 17의 B-B'선에 따른 단면도들이다.
도 5 및 도 6을 참조하면, 기판(SUB) 상에 식각 정지막(ESL)이 형성될 수 있다. 식각 정지막(ESL) 상에 적층 구조체(SS)가 형성될 수 있다. 적층 구조체(SS)를 형성하는 것은, 순차적으로 적층된 제1 내지 제4 층들(L1, L2, L3, L4)을 형성하는 것을 포함할 수 있다.
제1 내지 제4 층들(L1, L2, L3, L4) 각각은, 절연막(IL) 및 반도체 막(SL)을 포함할 수 있다. 절연막(IL) 및 반도체 막(SL)은 순차적으로 형성될 수 있다. 반도체 막(SL)은 반도체 물질을 포함할 수 있고, 예를 들어, 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 절연막(IL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막으로 이루어진 군에서 선택될 수 있다. 예를 들어, 절연막(IL)은 실리콘 질화막(SiN)으로 형성될 수 있다.
적층 구조체(SS)를 패터닝하여, 적층 구조체(SS)를 관통하는 홀들(HO)이 형성될 수 있다. 홀들(HO)은 기판(SUB) 상의 식각 정지막(ESL)을 관통하지 못할 수 있다. 식각 정지막(ESL)에 의해, 기판(SUB)의 상면은 홀들(HO)에 의해 노출되지 않을 수 있다.
각각의 홀들(HO)은, 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 홀들(HO)은 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 홀들(HO)에 의해, 각각의 반도체 막들(SL)에 반도체 패턴들(SP)이 정의될 수 있다. 예를 들어, 서로 인접하는 한 쌍의 홀들(HO) 사이에 반도체 패턴(SP)이 정의될 수 있다.
도 7 및 도 8을 참조하면, 각각의 홀들(HO) 내에 게이트 전극들(GE) 및 게이트 절연막들(GI)이 형성될 수 있다. 구체적으로, 홀들(HO) 내에 게이트 절연막 및 게이트 전극을 형성하고, 이들을 패터닝하여 게이트 전극들(GE) 및 게이트 절연막들(GI)이 형성될 수 있다. 게이트 전극(GE) 및 게이트 절연막(GI)은, 홀(HO)에 의해 노출되는 적층 구조체(SS)의 내측벽을 따라 제3 방향(D3)으로 연장될 수 있다. 게이트 전극들(GE)은, 반도체 패턴(SP)의 양 측에 각각 제공된 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)을 포함할 수 있다.
게이트 전극들(GE)이 형서된 이후, 홀들(HO)을 채우는 수직 절연막(VIP)이 형성될 수 있다. 수직 절연막(VIP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 예를 들어, 수직 절연막(VIP)은 절연막(IL)과 식각 선택성을 갖는 실리콘 산화막을 포함할 수 있다.
반도체 막(SL)의 일부가 비트 라인(BL)으로 교체될 수 있다. 구체적으로, 적층 구조체(SS)의 일 측벽 상에 반도체 막(SL)을 선택적으로 식각하는 습식 식각 공정이 수행될 수 있다. 상기 식각 공정으로 반도체 막(SL)의 일부가 제거될 수 있다. 반도체 막(SL)이 제거된 자리에 도전 물질을 증착하여, 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 제1 방향(D1)으로 연장될 수 있다. 비트 라인(BL)은 반도체 패턴들(SP) 각각의 일 단과 전기적으로 연결될 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 적층 구조체(SS)를 패터닝하여, 적층 구조체(SS)를 관통하는 트렌치(TR)가 형성될 수 있다. 트렌치(TR)는 반도체 패턴들(SP)의 측벽들, 절연막들(IL)의 측벽들, 및 수직 절연막(VIP)의 측벽을 노출시킬 수 있다. 트렌치(TR)는 제1 방향(D1)으로 연장될 수 있다.
도 11, 도 12a 및 도 12b를 참조하면, 트렌치(TR)를 통해 노출된 반도체 패턴들(SP)을 선택적으로 습식 식각하여, 제1 리세스들(RS1)이 형성될 수 있다. 제1 리세스들(RS1)은, 트렌치(TR)로부터 비트 라인들(BL)을 향해 수평적으로 연장될 수 있다. 반도체 패턴(SP)의 일부가 식각되어 제거되고, 비트 라인(BL)에 인접하는 반도체 패턴(SP)의 나머지 일부가 잔류할 수 있다. 제1 리세스(RS1)는, 절연막들(IL)과 수직 절연막(VIP)에 의해 둘러싸일 수 있다.
도 13, 도 14a 및 도 14b를 참조하면, 제1 리세스들(RS1)을 통해 수직 절연막(VIP)을 선택적으로 식각함으로써, 제1 리세스들(RS1)이 제1 방향(D1)으로 확장될 수 있다. 수직 절연막(VIP)이 선택적으로 식각됨으로써, 제1 리세스들(RS1)에 인접하는 수직 절연막(VIP)의 일부가 제거될 수 있다. 제1 리세스(RS1)는 확장되어, 제1 방향(D1)으로의 최대폭이 제1 폭(W1)을 가질 수 있다.
도 15, 도 16a 및 도 16b를 참조하면, 제1 리세스들(RS1) 내에 제1 전극들(EL1)이 각각 형성될 수 있다. 구체적으로, 제1 전극들(EL1)을 형성하는 것은, 제1 리세스들(RS1) 내에 제1 전극막을 콘포멀하게 형성하는 것, 및 상기 제1 전극막을 습식 식각하여 복수개의 제1 전극들(EL1)로 분리시키는 것을 포함할 수 있다. 이로써, 제1 전극(EL1)은 일 단이 개방된 실린더 형태를 가질 수 있다.
제1 리세스들(RS1)을 완전히 채우는 몰드막(ML)이 형성될 수 있다. 몰드막(ML)은 트렌치(TR)를 채울 수 있다. 몰드막(ML)은 절연막들(IL)과 동일한 물질로 형성될 수 있다.
도 17, 도 18a 및 도 18b를 참조하면, 몰드막(ML)과 절연막들(IL)이 선택적으로 습식 식각될 수 있다. 절연막들(IL)의 일부가 제거되면서 제2 리세스들(RS2)이 형성될 수 있다. 제2 리세스들(RS2)은, 트렌치(TR)로부터 잔류하는 절연막들(IL)을 향해 수평적으로 연장될 수 있다.
상기 습식 식각은, 제2 리세스들(RS2)이 반도체 패턴들(SP)을 노출하기 전까지 수행될 수 있다. 상기 습식 식각은, 제1 전극(EL1)의 실린더를 채우는 몰드막(ML)이 완전히 제거될 때까지 수행될 수 있다.
제2 리세스들(RS2)을 통해 수직 절연막(VIP)을 선택적으로 식각함으로써, 제2 리세스들(RS2)이 제1 방향(D1)으로 확장될 수 있다. 수직 절연막(VIP)이 선택적으로 식각됨으로써, 제2 리세스들(RS2)에 인접하는 수직 절연막(VIP)의 일부가 제거될 수 있다. 제2 리세스(RS2)는 확장되어, 제1 방향(D1)으로의 최대폭이 제2 폭(W2)을 가질 수 있다. 제2 리세스(RS2)는, 그의 제2 폭(W2)이 제1 폭(W1)보다 커지도록 형성될 수 있다.
본 실시예에 따르면, 제2 리세스들(RS2)이 형성되는 동안, 수직 절연막(VIP)은 제1 전극들(EL1)을 지지할 수 있다. 따라서, 제1 전극들(EL1)이 기판(SUB)을 향하여 쓰러지는 공정 결함을 방지할 수 있다.
도 3 및 도 4a 내지 도 4c를 다시 참조하면, 기판(SUB) 상에 유전막(DL)이 콘포멀하게 형성될 수 있다. 유전막(DL)은, 노출된 제1 전극(EL1)의 표면을 덮을 수 있다. 다시 말하면, 유전막(DL)은 제1 전극(EL1)의 실린더 내부를 부분적으로 채울 수 있다. 유전막(DL)은 제2 리세스(RS2)를 부분적으로 채울 수 있다.
제1 및 제2 리세스들(RS1, RS2) 및 트렌치(TR)를 채우는 제2 전극(EL2)이 형성될 수 있다. 제2 전극(EL2)은 제1 및 제2 리세스들(RS1, RS2)을 완전히 채우도록 형성될 수 있다. 구체적으로, 제2 전극(EL2)은 제1 리세스들(RS1)을 채우는 제1 돌출부들(PP1), 및 제2 리세스들(RS2)을 채우는 제2 돌출부들(PP2)을 포함할 수 있다.
도 19는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 3의 B-B'선에 따른 단면도이다. 본 실시예에서는, 앞서 도3 및 도 4a 내지 도 4c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3, 도 4a, 도 4c 및 도 19를 참조하면, 제1 리세스(RS1)의 양 측벽들은 굴곡질 수 있다. 이에 따라, 제1 전극(EL1)의 양 측벽들 및 제2 전극(EL2)의 제1 돌출부(PP1)의 양 측벽들은 굴곡질 수 있다. 제2 리세스(RS2)의 양 측벽들은 굴곡질 수 있다. 이에 따라, 제2 전극(EL2)의 제2 돌출부(PP2)의 양 측벽들은 굴곡질 수 있다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 21a 내지 도 21c는 각각 도 20의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도3 및 도 4a 내지 도 4c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 20 및 도 21a 내지 도 21c를 참조하면, 수직적으로 서로 인접하는 제1 전극들(EL1) 사이에 몰드막(ML)이 개재될 수 있다. 몰드막(ML)은, 수직적으로 적층된 제1 전극들(EL1)을 연결할 수 있다. 제1 전극(EL1)의 제1 방향(D1)으로의 최대폭은 제5 폭(W5)일 수 있다. 몰드막(ML)의 제1 방향(D1)으로의 최대폭은 제6 폭(W6)일 수 있다. 제5 폭(W5)은 제6 폭(W6)보다 클 수 있다.
제2 전극(EL2)은, 제1 전극(EL1)의 실린더 내에 제공되는 제1 돌출부(PP1) 및 제1 전극(EL1)의 양 측에 인접하는 사이드부(SIP)를 포함할 수 있다. 제1 돌출부(PP1)는, 제2 전극(EL2)으로부터 반도체 패턴(SP)을 향하여 돌출될 수 있다. 사이드부(SIP)는, 제1 방향(D1)으로 서로 인접하는 제1 전극들(EL1) 사이에 개재될 수 있다. 사이드부(SIP)는, 적층 구조체(SS)의 바닥면으로부터 그의 상면을 향하여 제3 방향(D3)으로 연장될 수 있다.
본 발명의 실시예들에 따르면, 제1 전극(EL1)은 몰드막(ML)에 비해 폭이 더 클 수 있다. 다시 말하면, 제1 전극(EL1)의 실린더의 내측벽의 면적은 상대적으로 클 수 있다. 제2 전극(EL2)의 제1 돌출부(PP1)는 제1 전극(EL1)의 실린더를 채우고, 제2 전극(EL2)의 사이드부(SIP)는 제1 전극(EL1)의 양 측벽들 상에 인접할 수 있다. 결과적으로 본 실시예에 따른 반도체 소자는, 제1 전극(EL1), 제2 전극(EL2) 및 이들 사이의 유전막(DL)으로 이루어진 캐패시터의 정전 용량이 증대될 수 있다.
도 22a, 23a, 24a, 25a 및 26a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 9의 A-A'선에 따른 단면도들이다. 도 22b, 23b, 24b, 25b 및 26b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 9의 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 5 내지 도 18b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 9, 도 22a 및 도 22b를 참조하면, 앞서 설명한 도 9, 도 10a 및 도 10b의 결과물 상에 절연막들(IL)을 선택적으로 식각하는 습식 식각 공정이 수행될 수 있다. 트렌치(TR)를 통해 노출된 절연막들(IL)이 일부 제거되어, 제2 리세스들(RS2)이 형성될 수 있다. 제2 리세스들(RS2)은, 트렌치(TR)로부터 잔류하는 절연막들(IL)을 향해 수평적으로 연장될 수 있다.
도 9, 도 23a 및 도 23b를 참조하면, 제2 리세스들(RS2)을 통해 수직 절연막(VIP)을 선택적으로 식각함으로써, 제2 리세스들(RS2)이 제1 방향(D1)으로 확장될 수 있다. 수직 절연막(VIP)이 선택적으로 식각됨으로써, 제2 리세스들(RS2)에 인접하는 수직 절연막(VIP)의 일부가 제거될 수 있다. 제2 리세스(RS2)는 확장되어, 제1 방향(D1)으로의 최대폭이 반도체 패턴(SP)의 제1 방향(D1)으로의 최대폭보다 커질 수 있다.
도 9, 도 24a 및 도 24b를 참조하면, 제2 리세스들(RS2)을 채우는 몰드막(ML)이 형성될 수 있다. 몰드막(ML)은 트렌치(TR)를 채울 수 있다. 몰드막(ML)은 절연막들(IL)과 동일한 물질로 형성될 수 있다.
도 9, 도 25a 및 도 25b를 참조하면, 트렌치(TR)를 통해 노출된 반도체 패턴들(SP)을 선택적으로 습식 식각하여, 제1 리세스들(RS1)이 형성될 수 있다. 제1 리세스들(RS1)은, 트렌치(TR)로부터 비트 라인들(BL)을 향해 수평적으로 연장될 수 있다.
제1 리세스들(RS1)을 통해 수직 절연막(VIP)을 선택적으로 식각함으로써, 제1 리세스들(RS1)이 제1 방향(D1)으로 확장될 수 있다. 수직 절연막(VIP)이 선택적으로 식각됨으로써, 제1 리세스들(RS1)에 인접하는 수직 절연막(VIP)의 일부가 제거될 수 있다. 제1 리세스(RS1)는 확장되어, 제1 방향(D1)으로의 최대폭이 제2 리세스(RS2)의 제1 방향(D1)으로의 최대폭보다 커질 수 있다.
도 9, 도 26a 및 도 26b를 참조하면, 제1 리세스들(RS1) 내에 제1 전극들(EL1)이 각각 형성될 수 있다. 구체적으로, 제1 전극들(EL1)을 형성하는 것은, 제1 리세스들(RS1) 내에 제1 전극막을 콘포멀하게 형성하는 것, 및 상기 제1 전극막을 습식 식각하여 복수개의 제1 전극들(EL1)로 분리시키는 것을 포함할 수 있다. 이로써, 제1 전극(EL1)은 일 단이 개방된 실린더 형태를 가질 수 있다.
제1 전극들(EL1)을 형성한 뒤, 수직 절연막(VIP)을 선택적으로 식각하는 습식 식각 공정이 수행될 수 있다. 이로써, 트렌치(TR)를 통해 노출된 수직 절연막(VIP)의 일부가 제거될 수 있다. 수직 절연막(VIP)이 제거됨으로써, 제1 전극(EL1)의 양 측벽들 및 제1 전극(EL1)의 내측벽이 노출될 수 있다.
도 20 및 도 21a 내지 도 21c를 다시 참조하면, 기판(SUB) 상에 유전막(DL)이 콘포멀하게 형성될 수 있다. 유전막(DL)은, 노출된 제1 전극(EL1)의 표면을 덮을 수 있다. 트렌치(TR)를 채우는 제2 전극(EL2)이 형성될 수 있다. 제2 전극(EL2)은 제1 전극(EL)의 실린더를 채우는 제1 돌출부(PP1) 및 제1 전극(EL1)의 양 측에 인접하는 사이드부(SIP)를 포함할 수 있다.
도 27은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 20의 B-B'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 20 및 도 21a 내지 도 21c를 를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 20, 도 21a, 도 21c 및 도 27을 참조하면, 몰드막(ML)의 제1 방향(D1)으로의 최대폭은 제5 폭(W5)일 수 있다. 제5 폭(W5)은 제6 폭(W6)보다 클 수 있다. 제5 폭(W5)은, 앞서 도 21b에 나타난 제6 폭(W6)보다 작을 수 있다. 몰드막(ML)의 폭이 줄어들면서, 제1 전극(EL1)의 외측벽과 제2 전극(EL2)의 사이드부(SIP) 사이의 면적이 증가할 수 있다. 결과적으로, 캐패시터의 정전 용량이 증대될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판 상에 수직하게 적층된 복수개의 층들을 포함하는 적층 구조체, 상기 복수개의 층들 각각은 제1 방향으로 연장되는 비트 라인, 및 상기 비트 라인으로부터 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 패턴을 포함하고;
    상기 적층 구조체를 관통하는 홀 내에 제공된 게이트 전극, 상기 게이트 전극은 적층된 상기 반도체 패턴들을 따라 수직하게 연장되며;
    상기 게이트를 덮으며 상기 홀을 채우는 수직 절연막; 및
    각각의 상기 반도체 패턴들과 전기적으로 연결된 정보 저장 요소를 포함하되,
    상기 정보 저장 요소는:
    상기 수직 절연막의 제1 리세스 내에 제공된 제1 전극, 상기 제1 전극은 일 단이 개방된 실린더 형태를 갖고; 및
    상기 제1 전극의 실린더 내에 제공된 제1 돌출부, 및 상기 수직 절연막의 제2 리세스 내에 제공된 제2 돌출부를 갖는 제2 전극을 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 수직 절연막은, 적층된 복수개의 상기 제1 전극들을 물리적으로 연결하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 제2 리세스의 상기 제1 방향으로의 최대폭은, 상기 제1 리세스의 상기 제1 방향으로의 최대폭보다 큰 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 제2 돌출부의 상기 제1 방향으로의 최대폭은, 상기 제1 돌출부의 상기 제1 방향으로의 최대폭보다 큰 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 제1 전극, 상기 제1 돌출부 및 상기 제2 돌출부는 상기 제2 방향으로 연장되는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 제1 리세스는 상기 반도체 패턴의 일 단을 노출하며,
    상기 제1 전극은 상기 반도체 패턴의 상기 노출된 일 단과 전기적으로 연결되는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 제2 리세스는, 수직적으로 서로 인접하는 제1 리세스들 사이에 형성된 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 반도체 패턴은,
    상기 비트 라인과 전기적으로 연결되는 제1 불순물 영역;
    상기 제1 전극과 전기적으로 연결되는 제2 불순물 영역; 및
    상기 제1 및 제2 불순물 영역들 사이에 제공되고, 상기 게이트 전극에 인접하는 채널 영역을 포함하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 정보 저장 요소는, 상기 제1 전극과 상기 제2 전극 사이에 개재된 유전막을 더 포함하는 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 게이트 전극은:
    상기 반도체 패턴의 제1 측에 인접하는 제1 게이트 전극; 및
    상기 반도체 패턴의 상기 제1 측에 상기 제1 방향으로 대향하는 제2 측에 인접하는 제2 게이트 전극을 포함하는 반도체 메모리 소자.
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