CN112736081A - 半导体存储器装置 - Google Patents

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CN112736081A CN202010738503.4A CN202010738503A CN112736081A CN 112736081 A CN112736081 A CN 112736081A CN 202010738503 A CN202010738503 A CN 202010738503A CN 112736081 A CN112736081 A CN 112736081A
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孙龙勳
宋炫知
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Abstract

提供了一种半导体存储器装置，所述半导体存储器装置可以包括：位线，在第一方向上延伸；第一导电图案，在与第一方向相交的第二方向上延伸；半导体图案，将位线与第一导电图案连接；第二导电图案，包括位于第一导电图案中的插入部；以及介电层，位于第一导电图案与第二导电图案之间。第二导电图案的插入部可以具有随着距半导体图案的距离增大而增大的宽度。

Description

半导体存储器装置
本申请要求于2019年10月28日在韩国知识产权局提交的第10-2019-0134616号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。
技术领域
发明构思的示例实施例涉及一种半导体存储器装置，更具体地，涉及一种具有改善的集成密度的三维(3D)半导体存储器装置。
背景技术
半导体装置已经被高度集成，以提供改善的性能和/或较低的制造成本。半导体装置的集成密度影响半导体装置的成本，从而导致对更高度集成的半导体装置的需求。典型的二维(2D)或平面半导体装置的集成密度可以主要通过单位存储器单元所占据的面积来确定。因此，典型的2D半导体装置的集成密度会受形成精细图案的技术影响。然而，因为需要较昂贵的设备来形成较精细的图案，所以虽然2D半导体装置的集成密度持续提高，但仍然受到限制。因此，已经开发了三维(3D)半导体存储器装置。3D半导体存储器装置可以包括三维地布置的存储器单元。
发明内容
发明构思的示例实施例可以提供一种能够改善电特性和/或可靠性的半导体存储器装置。
在一方面中，半导体存储器装置可以包括：位线，在第一方向上延伸；第一导电图案，在与第一方向相交的第二方向上延伸；半导体图案，将位线与第一导电图案连接；第二导电图案，包括位于第一导电图案中的插入部；以及介电层，位于第一导电图案与第二导电图案之间。第二导电图案的插入部可以具有随着距半导体图案的距离增大而增大的宽度。
在一方面中，半导体存储器装置可以包括：第一绝缘图案，竖直地堆叠在基底上；半导体图案，位于第一绝缘图案之间并且沿第一方向布置，半导体图案在与第一方向相交的第二方向上延伸；位线，电连接到半导体图案的第一端部；第一导电图案，分别位于半导体图案的第二端部上；第二导电图案，包括位于第一导电图案中的部分；以及介电层，位于第一导电图案与第二导电图案之间。每个第一导电图案可以在第一方向上具有随着距相应的半导体图案的距离增大而增大的宽度。
在一方面中，半导体存储器装置可以包括：堆叠结构，包括竖直地堆叠在基底上的多个层，每个层包括在第一方向上延伸的位线、在与第一方向相交的第二方向上从位线延伸的半导体图案以及位于半导体图案下方的第一绝缘图案；栅电极，在与第一方向和第二方向相交的第三方向上且在半导体图案的两个侧表面上延伸；第二绝缘图案，填充半导体图案之间的空间，并且覆盖栅电极；第一导电图案，分别电连接到半导体图案；以及第二导电图案，与第一导电图案间隔开，并且在第二导电图案与第一导电图案之间具有介电层。每个第一导电图案可以具有随着距相应的半导体图案的距离增大而增大的宽度。
在一方面中，用于制造半导体存储器装置的方法可以包括：在基底上形成堆叠结构，堆叠结构包括在第一方向上延伸的半导体图案和围绕半导体图案的绝缘图案，堆叠结构具有包括半导体图案的端部的第一表面；将半导体图案在第一方向上的长度减小，以形成在第一方向上从第一表面凹陷的凹陷区域；以及在每个凹陷区域中形成第一导电图案、第二导电图案和位于第一导电图案与第二导电图案之间的介电层。凹陷区域的形成可以包括重复地执行蚀刻半导体图案的第一蚀刻工艺和蚀刻绝缘图案的第二蚀刻工艺。
附图说明
鉴于附图和随附的详细描述，发明构思将变得更加明显。
图1是示出根据发明构思的一些示例实施例的半导体存储器装置的单元阵列的示意性电路图。
图2是示出根据发明构思的一些示例实施例的半导体存储器装置的平面图。
图3是与图2的部分‘A’对应以示出根据发明构思的一些示例实施例的半导体存储器装置的透视图。
图4A、图4B、图4C和图4D是分别沿着图3的线A-A'、线B-B'、线C-C'和线D-D'截取的截面图。
图5A至图5D是与图4A的部分‘A’对应以示出根据发明构思的一些示例实施例的半导体存储器装置的放大图。
图6至图9是分别与图3的线A-A'、线B-B'、线C-C'和线D-D'对应以示出根据发明构思的一些示例实施例的半导体存储器装置的截面图。
图10、图12、图14、图16、图18和图21是示出根据发明构思的一些示例实施例的用于制造半导体存储器装置的方法的平面图。
图11、图13A、图15、图17、图19A和图22A是分别沿着图10、图12、图14、图16、图18和图21的线A-A'截取的截面图。
图13B、图19B和图22B是分别沿着图12、图18和图21的线B-B'截取的截面图。
图13C是沿着图12的线C-C'截取的截面图。
图20A至图20D是与图16的部分‘B’对应以示出根据发明构思的一些示例实施例的形成凹陷区域的方法的放大图。
具体实施方式
图1是示出根据发明构思的一些示例实施例的半导体存储器装置的单元阵列的示意性电路图。
参照图1，根据发明构思的一些示例实施例的半导体存储器装置的存储器单元阵列可以包括多个子单元阵列SCA。子单元阵列SCA可以沿第二方向D2布置。
每个子单元阵列SCA可以包括多条位线BL、多条字线WL和/或多个存储器单元晶体管MCT。每个存储器单元晶体管MCT可以连接在字线WL中的对应的字线WL与位线BL中的对应的位线BL之间。
位线BL可以是与基底竖直地间隔开的导电图案(例如，金属线)。位线BL可以在第一方向D1上延伸。每个子单元阵列SCA中的位线BL可以在竖直方向(例如，第三方向D3)上彼此间隔开。
字线WL可以是在竖直方向(例如，第三方向D3)上从基底延伸的导电图案(例如，金属线)。每个子单元阵列SCA中的字线WL可以在第一方向D1上彼此间隔开。
存储器单元晶体管MCT的栅极可以连接到字线WL，存储器单元晶体管MCT的源极可以连接到位线BL。数据存储元件DS可以连接到每个存储器单元晶体管MCT。例如，数据存储元件DS可以是电容器，并且存储器单元晶体管MCT的漏极可以连接到该电容器。
图2是示出根据发明构思的一些示例实施例的半导体存储器装置的平面图。
参照图1和图2，半导体存储器装置可以包括存储器单元区CR和外围电路区PR。参照图1描述的存储器单元阵列可以设置在存储器单元区CR中。外围晶体管PTR可以设置在外围电路区PR中。外围晶体管PTR可以通过位线BL连接到存储器单元阵列。外围晶体管PTR可以包括例如感测放大器。
位线BL可以从存储器单元区CR延伸到外围电路区PR中。位线BL可以在第一方向D1上延伸，并且可以具有不同的长度。例如，位线BL可以在外围电路区PR中具有阶梯结构。每条位线BL可以设置在半导体图案SP的设置在同一水平处的端部上。位线BL可以是参照图1描述的位线BL。
半导体图案SP可以在第二方向D2上延伸。例如，半导体图案SP可以包括硅、锗或硅-锗。每个半导体图案SP可以包括源区/漏区以及位于源区/漏区之间的沟道区。栅电极GE可以设置在半导体图案SP的侧表面上。半导体图案SP和栅电极GE可以构成参照图1描述的存储器单元晶体管MCT。
数据存储元件DS可以分别连接到半导体图案SP的另一端部。数据存储元件DS可以包括第一导电图案EL1和位于第一导电图案EL1上的第二导电图案EL2。第一导电图案可以在第二方向上延伸，并且可以沿第一方向和第三方向布置。将理解的是，当元件或层被称为沿某一方向或沿多个方向布置/堆叠时，该元件或层可以沿所述某一方向或沿所述多个方向排列。第二导电图案EL2可以与第一导电图案EL1相邻。介电层可以设置在第一导电图案EL1与第二导电图案EL2之间。数据存储元件DS可以是电容器，并且可以用作能够存储数据的存储器元件。
图3是与图2的部分‘A’对应以示出根据发明构思的一些示例实施例的半导体存储器装置的透视图。图4A、图4B、图4C和图4D是分别沿着图3的线A-A'、线B-B'、线C-C'和线D-D'截取的截面图。图5A至图5D是与图4A的部分‘A’对应以示出根据发明构思的一些示例实施例的半导体存储器装置的放大图。
详细地参照图3以及图4A至图4D，堆叠结构SS可以设置在基底SUB上。在一些示例实施例中，堆叠结构SS可以包括堆叠在基底SUB上的多个层L1、L2、L3和L4。在下文中，作为示例将描述包括四个层的半导体存储器装置。然而，在一些示例实施例中，半导体存储器装置可以包括其数量大于或小于四的层。作为示例，可以省略第一层L1、第二层L2、第三层L3和第四层L4之中的第三层L3和第四层L4。作为另一示例，其他层可以堆叠在第四层L4上。
堆叠结构SS的第一层L1、第二层L2、第三层L3和第四层L4可以在与基底SUB垂直的方向(例如，第三方向D3)上堆叠。第一层L1、第二层L2、第三层L3和第四层L4中的每个可以包括位线BL、第一绝缘图案IP1、半导体图案SP和数据存储元件DS。
第一绝缘图案IP1可以堆叠成在第三方向上彼此间隔开。半导体图案SP和位线BL可以设置在每个第一绝缘图案IP1上。半导体图案SP和位线BL可以在第一绝缘图案IP1上并排设置。第一绝缘图案IP1可以使设置在第一绝缘图案IP1上的半导体图案SP和位线BL与设置在第一绝缘图案IP1下的半导体图案SP和位线BL竖直地分开。第一绝缘图案IP1可以包括氧化硅、氮化硅、氮氧化硅、含碳的氧化硅、含碳的氮化硅和含碳的氮氧化硅中的至少一种。例如，第一绝缘图案IP1可以包括氮化硅(SiN)。第一绝缘图案IP1可以在第二方向D2上延伸。
第一层L1至第四层L4中的每个的位线BL可以在第一方向D1上延伸。位线BL可以与半导体图案SP位于同一水平处。位线BL的一个侧表面可以面对半导体图案SP的一个端部。每条位线BL可以具有在第一方向D1上延伸的线形状或条形状。位线BL可以沿第三方向D3堆叠，并且可以在第三方向D3上彼此间隔开。位线BL可以包括导电材料。例如，导电材料可以包括掺杂的半导体材料(例如，掺杂的硅或掺杂的锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨，钛或钽)和金属半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的至少一种。
半导体图案SP可以在第一层L1至第四层L4中的每个中设置为多个。层L1至L4中的每个中的多个半导体图案SP可以沿第一方向D1布置。每个半导体图案SP可以具有在第二方向D2上延伸的线形状、条形状或柱形状。例如，半导体图案SP可以包括硅、锗或硅-锗。每个半导体图案SP可以包括沟道区CH、第一掺杂剂区SD1和第二掺杂剂区SD2。沟道区CH可以设置在第一掺杂剂区SD1与第二掺杂剂区SD2之间。位线BL可以电连接到半导体图案SP的第一掺杂剂区SD1。
沟道区CH可以设置在第一掺杂剂区SD1与第二掺杂剂区SD2之间。沟道区CH可以与参照图1描述的存储器单元晶体管MCT的沟道对应。第一掺杂剂区SD1和第二掺杂剂区SD2可以与参照图1描述的存储器单元晶体管MCT的源极和漏极对应。
第一掺杂剂区SD1和第二掺杂剂区SD2可以是半导体图案SP的掺杂有掺杂剂的区域。因此，第一掺杂剂区SD1和第二掺杂剂区SD2可以具有N型导电类型或P型导电类型。第一掺杂剂区SD1可以是源区和漏区中的一者，第二掺杂剂区SD2可以是源区和漏区中的另一者。在一些示例实施例中，第一掺杂剂区SD1可以形成在半导体图案SP中的上部中。
可以限定穿透堆叠结构SS的孔HO。孔HO可以位于半导体图案SP之间。竖直延伸的栅电极GE可以设置在穿透堆叠结构SS的孔HO中。换言之，栅电极GE可以穿透堆叠结构SS。栅电极GE可以与半导体图案SP的沟道区CH相邻。栅电极GE可以设置在沟道区CH的侧表面上，并且可以在第三方向D3上延伸。栅电极GE可以包括导电材料，并且导电材料可以包括掺杂的半导体材料、导电金属氮化物、金属和金属半导体化合物中的至少一种。栅电极GE可以是参照图1描述的字线WL。
栅极绝缘层GI可以设置在栅电极GE与沟道区CH之间。栅极绝缘层GI可以包括高k介电层、氧化硅层、氮化硅层和氮氧化硅层中的至少一种。例如，高k介电层可以包括氧化铪、铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化锂、氧化铝、铅钪钽氧化物和铅锌铌酸盐中的至少一种。
栅电极GE可以包括分别设置在半导体图案SP的沟道区CH的两侧处的第一栅电极GEa和第二栅电极GEb。在一些示例实施例中，第一栅电极GEa和第二栅电极GEb可以构成单条字线WL。在一些示例实施例中，第一栅电极GEa可以是字线WL，第二栅电极GEb可以是背栅极。
栅极绝缘层GI可以设置在每个栅电极GE与半导体图案SP中的相应的半导体图案SP之间。栅极绝缘层GI可以包括高k介电层、氧化硅层、氮化硅层和氮氧化硅层中的至少一种。
第二绝缘图案IP2可以设置为填充每个孔HO。第二绝缘图案IP2可以覆盖栅电极GE。例如，第二绝缘图案IP2可以在孔HO中设置在彼此相邻的一对栅电极GE之间。第二绝缘图案IP2可以设置在彼此相邻的一对半导体图案SP之间。第二绝缘图案IP2可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。例如，第二绝缘图案IP2可以包括相对于第一绝缘图案IP1具有蚀刻选择性的氧化硅。
数据存储元件DS可以分别连接到半导体图案SP的另一端部。换言之，半导体图案SP可以将位线BL连接到数据存储元件DS。数据存储元件DS可以分别连接到半导体图案SP的第二掺杂剂区SD2。
详细地，数据存储元件DS可以包括在第二方向D2上延伸的第一导电图案EL1、与第一导电图案EL1相邻的第二导电图案EL2以及介电层DL。介电层DL可以设置在第一导电图案EL1与第二导电图案EL2之间。第一导电图案EL1和第二导电图案EL2可以利用置于它们之间的介电层DL彼此间隔开，并且可以构成电容器。堆叠结构SS中的数据存储元件DS可以共享单个介电层DL和单个第二导电图案EL2。换言之，第一导电图案EL1可以在堆叠结构SS中设置成多个，并且单个介电层DL可以覆盖第一导电图案EL1的表面。单个第二导电图案EL2可以设置在单个介电层DL上。
第一导电图案EL1可以在第一方向D1上具有随着距半导体图案SP的距离增大而增大的宽度。例如，参照图5A，第一导电图案EL1可以包括第一部分至第三部分EL1a、EL1b和EL1c。第一导电图案EL1的第一部分EL1a可以电连接到半导体图案SP的另一端部。半导体图案SP可以在第一方向D1上具有第一宽度w1。第一导电图案EL1的第一部分EL1a可以具有与第一宽度W1相等的第二宽度w2。例如，半导体图案SP的侧表面可以与第一导电图案EL1的第一部分EL1a的侧表面共面。
第一导电图案EL1的第二部分EL1b可以具有比第二宽度w2大的第三宽度w3，第一导电图案EL1的第三部分EL1c可以具有比第三宽度w3大的第四宽度w4。第一导电图案EL1的第一部分至第三部分EL1a、EL1b和EL1c中的每个可以在第二方向D2上延伸，并且可以在第一方向D1上具有基本恒定的宽度。第一导电图案EL1的第一部分至第三部分EL1a、EL1b和EL1c可以彼此平行。第一导电图案EL1可以包括分别设置在第一部分EL1a与第二部分EL1b之间以及第二部分EL1b与第三部分EL1c之间的台阶部ST。第一导电图案EL1在第一方向D1上的宽度可以在台阶部ST处非线性地改变。每个第一导电图案EL1可以具有其一个端部开口的桶形状。
第一导电图案EL1的第一部分至第三部分EL1a、EL1b和EL1c中的每个可以具有在第一方向D1上彼此面对的两个侧壁。所述两个侧壁中的每个可以在第一方向D1上具有恒定的厚度，并且可以在第二方向D2上延伸。所述两个侧壁可以彼此平行。第一导电图案EL1的第一部分EL1a可以包括将所述两个侧壁连接的连接部。连接部可以与半导体图案SP相邻。
第二导电图案EL2的插入在第一导电图案EL1中的插入部EL2a可以在第一方向D1上具有随着距半导体图案SP的距离增大而增大的宽度WD1。如图4D中所示，插入部EL2a在第三方向D3上的宽度WD3可以是恒定的。
第二导电图案EL2可以与第一导电图案EL1相邻设置。每个第二导电图案可以具有面对第一导电图案的表面的表面。第二导电图案EL2可以包括分别插入在第一导电图案EL1中的插入部EL2a以及围绕第一导电图案EL1的至少一部分的外部EL2b。插入部EL2a在第一方向D1上的宽度WD1可以随着距半导体图案SP的距离增大而增大。外部EL2b可以将插入部EL2a进行连接。
第一导电图案EL1和第二导电图案EL2中的每个可以包括金属材料(例如，钛、钽、钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和掺杂的半导体材料(例如，掺杂的硅或掺杂的锗)中的至少一种。介电层DL可以包括高k介电材料，例如，氧化铪、铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化锂、氧化铝、铅钪钽氧化物、铅锌铌酸盐或它们的任何组合。
在一些示例实施例中，如图5B中所示，第一导电图案EL1在第一方向D1上的宽度可以随着距半导体图案SP的距离增大而逐渐增大。
在一些示例实施例中，如图5C和图5D中所示，第一导电图案EL1在第一方向D1上的最小宽度可以比半导体图案SP在第一方向D1上的宽度大。因此，与图5A和图5B的图示不同，半导体图案SP的侧表面可以不与第一导电图案EL1的侧表面对齐。
第一硅化物图案SC1可以设置在位线BL与半导体图案SP之间。第二硅化物图案SC2可以设置在半导体图案SP与第一导电图案EL1之间。位线BL可以通过第一硅化物图案SC1电连接到第一掺杂剂区SD1。第一导电图案EL1可以通过第二硅化物图案SC2电连接到第二掺杂剂区SD2。第一硅化物图案SC1和第二硅化物图案SC2可以包括金属硅化物(例如，硅化钴)。
图6至图9是分别与图3的线A-A'、线B-B'、线C-C'和线D-D'对应以示出根据发明构思的一些示例实施例的半导体存储器装置的截面图。在下文中，出于易于且便于解释的目的，将省略对与图4A至图4D的示例实施例中的组件相同的组件的详细描述。
参照图6至图9，第一导电图案EL1和第二导电图案EL2的插入部EL2a可以在第一方向D1上具有恒定的宽度。第一导电图案EL1在第一方向D1上的宽度可以与半导体图案SP在第一方向D1上的宽度基本相等。第一导电图案EL1的侧表面可以与半导体图案SP的侧表面和第一绝缘图案IP1的侧表面对齐。第一导电图案EL1在第三方向D3上的宽度可以随着距半导体图案SP的距离增大而增大。此外，第二导电图案EL2的插入部EL2a可以在第三方向D3上具有随着距半导体图案SP的距离增大而增大的宽度WD3。第二导电图案EL2的插入部EL2a可以在第一方向D1上具有恒定的宽度WD1。第一绝缘图案IP1在第三方向D3上的宽度可以随着距半导体图案SP的距离增大而减小。
图10、图12、图14、图16、图18和图21是示出根据发明构思的一些示例实施例的用于制造半导体存储器装置的方法的平面图。图11、图13A、图15、图17、图19A和图22A是分别沿着图10、图12、图14、图16、图18和图21的线A-A'截取的截面图。图13B、图19B和图22B是分别沿着图12、图18和图21的线B-B'截取的截面图。图13C是沿着图12的线C-C'截取的截面图。
参照图10和图11，可以在基底SUB上形成堆叠结构SS。堆叠结构SS的形成可以包括形成顺序地堆叠的第一层至第四层L1、L2、L3和L4。
第一层至第四层L1、L2、L3和L4中的每个可以包括第一绝缘图案IP1和半导体层SL。换言之，可以交替地形成第一绝缘图案IP1和半导体层SL。半导体层SL可以包括半导体材料(诸如硅、锗或硅-锗)。第一绝缘图案IP1可以包括氧化硅、氮化硅、氮氧化硅、含碳的氧化硅、含碳的氮化硅和含碳的氮氧化硅中的至少一种。例如，第一绝缘图案IP1可以由氮化硅(SiN)形成。
可以将堆叠结构SS图案化，以形成穿透堆叠结构SS的孔HO。每个孔HO可以具有在第二方向D2上延伸的线形状或条形状。孔HO可以沿第一方向D1布置，并且可以彼此间隔开。可以通过孔HO在每个半导体层SL中限定半导体图案SP。例如，半导体图案SP可以被限定在彼此相邻的一对孔HO之间。半导体图案SP可以具有在第二方向D2上延伸的条形状。
参照图12以及图13A至图13C，可以在每个孔HO中形成栅极绝缘层GI和栅电极GE。例如，可以在孔HO中形成栅极绝缘层和栅电极层，然后可以将栅极绝缘层和栅电极层图案化，以形成栅极绝缘层GI和栅电极GE。栅电极GE和栅极绝缘层GI可以沿着堆叠结构SS的被孔HO暴露的内侧表面在第三方向D3上延伸。栅电极GE可以包括分别设置在半导体图案SP的两侧处的第一栅电极GEa和第二栅电极GEb。
在形成栅电极GE之后，可以形成第二绝缘图案IP2，以填充每个孔HO。第二绝缘图案IP2可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。第二绝缘图案IP2可以相对于第一绝缘图案IP1具有蚀刻选择性。例如，当第一绝缘图案IP1包括氮化硅(SiN)时，第二绝缘图案IP2可以包括氧化硅(SiO)。
参照图14和图15，可以用位线BL替代半导体层SL的除了半导体图案SP之外的部分。可以对堆叠结构SS的一个侧表面执行选择性地蚀刻半导体层SL的湿蚀刻工艺。可以通过湿蚀刻工艺去除半导体层SL的一部分。可以通过在由去除半导体层SL所形成的空间中形成导电材料来形成位线BL。位线BL可以部分地填充通过去除半导体层SL所形成的空间，并且通过去除半导体层SL所形成的空间的剩余区域可以填充有绝缘层IL。位线BL可以在第一方向D1上延伸。位线BL可以电连接到半导体图案SP。
可以在位线BL与每个半导体图案SP之间形成第一硅化物图案SC1。第一硅化物图案SC1的形成可以包括：在形成位线BL之前，对通过去除半导体层SL的部分所暴露的半导体图案SP执行硅化工艺。
可以分别在半导体图案SP中形成第一掺杂剂区SD1。第一掺杂剂区SD1的形成可以包括：在形成位线BL之前，使掺杂剂穿过半导体图案SP的由去除半导体层SL的部分所暴露的一个端部注入到半导体图案SP中。
参照图16和图17，可以去除堆叠结构SS的一部分，以形成暴露半导体图案SP的端部表面(例如，侧表面)的第一表面SW。第一表面SW可以包括半导体图案SP的侧表面、第一绝缘图案IP1的侧表面和第二绝缘图案IP2的侧表面。半导体图案SP的侧表面、第一绝缘图案IP1的侧表面和第二绝缘图案IP2的侧表面可以彼此共面。
详细地，可以在堆叠结构SS中形成在第一方向D1上延伸的沟槽TR。沟槽TR的形成可以包括：在堆叠结构SS上形成限定沟槽TR的掩模图案(未示出)，并且使用掩模图案作为蚀刻掩模来蚀刻堆叠结构SS。因为形成了沟槽TR，所以可以使半导体图案SP、第一绝缘图案IP1和第二绝缘图案IP2在第二方向D2上的长度缩短。
参照图18、图19A和图19B，可以使半导体图案SP在第二方向D2上的长度减小。与第一绝缘图案IP1和第二绝缘图案IP2在第二方向D2上的长度相比，可以使半导体图案SP在第二方向D2上的长度缩短。例如，半导体图案SP在第二方向D2上的长度的减小可以包括执行选择性地蚀刻半导体图案SP的湿蚀刻工艺。因为半导体图案SP在第二方向D2上的长度比第一绝缘图案IP1和第二绝缘图案IP2在第二方向D2上的长度短，所以可以形成从第一表面SW沿与第二方向D2相反的方向凹陷的凹陷区域RS。在使半导体图案SP在第二方向D2上的长度减小或缩短的同时，还可以去除第二绝缘图案IP2的部分。此外，凹陷区域RS可以具有随着距半导体图案SP的距离增大而增大的宽度。可以由第一绝缘图案IP1的顶表面和底表面、第二绝缘图案IP2的内侧表面以及半导体图案SP的凹陷的侧表面来限定凹陷区域RS。
图20A至图20D是与图16的部分‘B’对应以示出根据发明构思的一些示例实施例的形成凹陷区域的方法的放大图。将参照图20A至图20D更详细地描述形成凹陷区域RS的工艺。
参照图20A，可以对堆叠结构SS的第一表面SW执行蚀刻半导体图案SP的第一蚀刻工艺。第一蚀刻工艺可以是选择性地蚀刻半导体图案SP、第一绝缘图案IP1和第二绝缘图案IP2之中的半导体图案SP的湿蚀刻工艺。
可以通过第一蚀刻工艺去除半导体图案SP的一部分。可以在从其去除半导体图案SP的区域中形成凹陷区域RS。因为形成了凹陷区域RS，所以第一绝缘图案IP1的顶表面和第二绝缘图案IP2的内侧表面IP2s可以被暴露。
参照图20B，可以执行蚀刻第二绝缘图案IP2的第二蚀刻工艺。第二蚀刻工艺可以是选择性地蚀刻半导体图案SP、第一绝缘图案IP1和第二绝缘图案IP2之中的第二绝缘图案IP2的湿蚀刻工艺。可以通过第二蚀刻工艺去除第二绝缘图案IP2的部分。因此，可以使第二绝缘图案IP2的被凹陷区域RS暴露的内侧表面IP2s之间的距离增大。在执行第二蚀刻工艺之后，第二绝缘图案IP2的内侧表面IP2s之间的距离可以比半导体图案SP在第一方向D1上的宽度大。
参照图20C，可以交替地执行第一蚀刻工艺和第二蚀刻工艺，以增大凹陷区域RS在第一方向D1和第二方向D2上的宽度。可以通过重复执行的第一蚀刻工艺来使半导体图案SP在第二方向D2上的长度减小，并且可以通过重复执行的第二蚀刻工艺来使第二绝缘图案IP2的内侧表面IP2s之间的距离增大。因为交替地执行第一蚀刻工艺和第二蚀刻工艺，所以第二绝缘图案IP2的内侧表面IP2s可以具有台阶形状。
参照图20D，可以再次执行第一蚀刻工艺，以部分地去除半导体图案SP。与半导体图案SP相邻的第二绝缘图案IP2的内侧表面IP2s之间的距离可以与半导体图案SP在第一方向D1上的宽度相等。
再次参照图18、图19A和图19B，可以分别在半导体图案SP中形成第二掺杂剂区SD2。第二掺杂剂区SD2的形成可以包括：在形成凹陷区域RS之后，使掺杂剂穿过半导体图案SP的暴露的侧表面SPs注入到半导体图案SP中。
可以在每个半导体图案SP的暴露的侧表面SPs上形成第二硅化物图案SC2。第二硅化物图案SC2的形成可以包括：在形成第二掺杂剂区SD2之后，对半导体图案SP的暴露的侧表面SPs执行硅化工艺。
参照图21、图22A和图22B，可以分别在凹陷区域RS中形成第一导电图案EL1。例如，第一导电图案EL1的形成可以包括：在凹陷区域RS中共形地形成第一电极层，并且对第一电极层进行湿蚀刻以将第一电极层划分为多个第一导电图案EL1。因此，每个第一导电图案EL1可以具有其一个端部开口的桶形状。
详细地，每个第一导电图案EL1可以共形地覆盖设置在其下方的第一绝缘图案IP1的顶表面、设置在其上的第一绝缘图案IP1的底表面、第二绝缘图案IP2的内侧表面和半导体图案SP的端部。因为凹陷区域RS在第一方向D1上具有随着距半导体图案SP的距离增大而增大的宽度，所以第一导电图案EL1可以在第一方向D1上具有随着距半导体图案SP的距离增大而增大的宽度。彼此面对的第一绝缘图案IP1的顶表面和第一绝缘图案IP1的底表面可以彼此平行。第一导电图案EL1在第三方向D3上的宽度可以是恒定的。
再次参照图3以及图4A至图4D，第二绝缘图案IP2的部分可以被去除以暴露第一导电图案EL1的侧表面，然后，可以在第一导电图案EL1上共形地形成介电层DL。介电层DL可以覆盖第一导电图案EL1的暴露的表面。可以在介电层DL上形成第二导电图案EL2。第二导电图案EL2可以形成为完全填充沟槽TR和凹陷区域RS。
在根据发明构思的一些示例实施例的半导体存储器装置中，构成数据存储元件的导电图案可以具有随着距半导体图案的距离增大而增大的宽度。因此，可以防止工艺缺陷或使工艺缺陷最小化，并且可以改善半导体存储器装置的可靠性。
尽管已经参照示例实施例描述了发明构思，但对本领域技术人员而言将明显的是，在不脱离发明构思的精神和范围的情况下，可以做出各种改变和修改。因此，应理解的是，以上示例实施例不是限制性的，而是说明性的。因此，发明构思的范围将由对权利要求和它们的等同物的最宽可允许解释来确定，并且不应受前述描述的约束或限制。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
位线，在第一方向上延伸；
第一导电图案，在与第一方向相交的第二方向上延伸；
半导体图案，将位线与第一导电图案连接；
第二导电图案，包括位于第一导电图案中的插入部；以及
介电层，位于第一导电图案与第二导电图案之间，
其中，第二导电图案的插入部具有随着距半导体图案的距离增大而增大的宽度。
2.根据权利要求1所述的半导体存储器装置，其中，第一导电图案包括：第一部分，与半导体图案相邻；第二部分，具有比第一部分的宽度大的宽度；以及台阶部，将第一部分与第二部分连接。
3.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
栅电极，位于半导体图案上，并且在与第一方向和第二方向相交的第三方向上延伸。
4.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
第一硅化物图案，位于半导体图案与位线之间；以及
第二硅化物图案，位于半导体图案与第一导电图案之间。
5.根据权利要求1所述的半导体存储器装置，其中，半导体图案包括：
第一掺杂剂区，电连接到位线；
第二掺杂剂区，电连接到第一导电图案；以及
沟道区，位于第一掺杂剂区与第二掺杂剂区之间。
6.根据权利要求1所述的半导体存储器装置，其中，第一导电图案包括第一部分和第二部分，第一部分与半导体图案相邻，第二部分具有比第一部分的宽度大的宽度；并且第一部分在第一方向上的宽度与半导体图案在第一方向上的宽度基本相等。
7.根据权利要求1所述的半导体存储器装置，其中，第二导电图案还包括围绕第一导电图案的至少一部分的外部。
8.根据权利要求1所述的半导体存储器装置，其中，第一导电图案在第一方向上具有随着距半导体图案的距离增大而增大的宽度。
9.根据权利要求8所述的半导体存储器装置，其中，第一导电图案在与第一方向和第二方向相交的第三方向上具有恒定的宽度。
10.根据权利要求1所述的半导体存储器装置，其中，插入部在第一方向上具有随着距半导体图案的距离增大而增大的宽度。
11.一种半导体存储器装置，所述半导体存储器装置包括：
第一绝缘图案，竖直地堆叠在基底上；
半导体图案，位于第一绝缘图案之间并且沿第一方向布置，半导体图案在与第一方向相交的第二方向上延伸；
位线，电连接到半导体图案的第一端部；
第一导电图案，分别位于半导体图案的第二端部上；
第二导电图案，包括位于第一导电图案中的部分；以及
介电层，位于第一导电图案与第二导电图案之间，其中，每个第一导电图案在第一方向上具有随着距相应的半导体图案的距离增大而增大的宽度。
12.根据权利要求11所述的半导体存储器装置，其中，第一导电图案包括第一部分和第二部分，第一部分与半导体图案相邻，第二部分具有比第一部分的宽度大的宽度；并且第一部分在第一方向上的宽度与半导体图案在第一方向上的宽度基本相等。
13.根据权利要求11所述的半导体存储器装置，所述半导体存储器装置还包括：
栅电极，位于半导体图案上，并且在与第一方向和第二方向相交的第三方向上延伸。
14.根据权利要求11所述的半导体存储器装置，所述半导体存储器装置还包括：
第一硅化物图案，位于每个半导体图案与位线之间；以及
第二硅化物图案，位于每个半导体图案与相应的第一导电图案之间。
15.根据权利要求11所述的半导体存储器装置，其中，每个半导体图案包括：
第一掺杂剂区，电连接到位线；
第二掺杂剂区，电连接到第一导电图案；以及
沟道区，位于第一掺杂剂区与第二掺杂剂区之间。
16.一种半导体存储器装置，所述半导体存储器装置包括：
堆叠结构，包括竖直地堆叠在基底上的多个层，其中，所述多个层中的每个层包括：位线，在第一方向上延伸；半导体图案，在与第一方向相交的第二方向上从位线延伸；以及第一绝缘图案，位于半导体图案下方；
栅电极，在与第一方向和第二方向相交的第三方向上且在半导体图案的两个侧表面上延伸；
第二绝缘图案，填充半导体图案之间的空间，并且覆盖栅电极；
第一导电图案，分别电连接到半导体图案；以及
第二导电图案，与第一导电图案间隔开，并且在第二导电图案与第一导电图案之间具有介电层，
其中，每个第一导电图案具有随着距相应的半导体图案的距离增大而增大的宽度。
17.根据权利要求16所述的半导体存储器装置，其中，第一绝缘图案相对于第二绝缘图案具有蚀刻选择性。
18.根据权利要求16所述的半导体存储器装置，所述半导体存储器装置还包括：
栅极绝缘层，位于半导体图案与栅电极之间。
19.根据权利要求16所述的半导体存储器装置，所述半导体存储器装置还包括：
第一硅化物图案，位于每个半导体图案与位线之间；以及
第二硅化物图案，位于每个半导体图案与相应的第一导电图案之间。
20.根据权利要求16所述的半导体存储器装置，其中，每个半导体图案包括：
第一掺杂剂区，电连接到位线；
第二掺杂剂区，电连接到第一导电图案；以及
沟道区，位于第一掺杂剂区与第二掺杂剂区之间，并且与栅电极相邻。
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