KR102638741B1 - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는, 셀 영역 및 콘택 영역을 갖는 기판, 상기 콘택 영역은 주변 회로 영역을 포함하고; 상기 기판 상의 제1 적층 구조체 및 제2 적층 구조체; 및 상기 주변 회로 영역 상의 제1 주변 트랜지스터를 포함한다. 상기 제1 및 제2 적층 구조체들 각각은: 상기 셀 영역 상에 수직적으로 적층된 반도체 패턴들; 상기 반도체 패턴들과 각각 연결되고, 상기 셀 영역으로부터 상기 콘택 영역까지 수평하게 연장되는 비트 라인들; 및 상기 반도체 패턴들에 인접하여 수직하게 연장되는 워드 라인을 포함하고, 상기 제1 주변 트랜지스터는, 상기 제1 적층 구조체의 상기 비트 라인들과 상기 제2 적층 구조체의 상기 비트 라인들 사이에 배치된다.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로서, 더욱 상세하게는 집적도가 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 집적도가 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 메모리 소자는, 셀 영역 및 콘택 영역을 갖는 기판, 상기 콘택 영역은 주변 회로 영역을 포함하고; 상기 기판 상의 제1 적층 구조체 및 제2 적층 구조체; 및 상기 주변 회로 영역 상의 제1 주변 트랜지스터를 포함할 수 있다. 상기 제1 및 제2 적층 구조체들 각각은: 상기 셀 영역 상에 수직적으로 적층된 반도체 패턴들; 상기 반도체 패턴들과 각각 연결되고, 상기 셀 영역으로부터 상기 콘택 영역까지 수평하게 연장되는 비트 라인들; 및 상기 반도체 패턴들에 인접하여 수직하게 연장되는 워드 라인을 포함하고, 상기 제1 주변 트랜지스터는, 상기 제1 적층 구조체의 상기 비트 라인들과 상기 제2 적층 구조체의 상기 비트 라인들 사이에 배치될 수 있다.
본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 셀 영역 및 주변 회로 영역을 포함하는 기판; 상기 셀 영역 상의 적층 구조체; 및 상기 주변 회로 영역 상의 주변 트랜지스터를 포함할 수 있다. 상기 적층 구조체는: 수직적으로 적층된 반도체 패턴들; 상기 반도체 패턴들과 각각 연결되고, 수평하게 연장되는 비트 라인들; 및 상기 반도체 패턴들에 인접하여 수직하게 연장되는 워드 라인을 포함하고, 상기 주변 트랜지스터는: 수직적으로 적층된 활성 패턴들; 및 상기 활성 패턴들에 인접하여 수직하게 연장되는 주변 게이트 전극을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 셀 영역 및 콘택 영역을 갖는 기판; 상기 기판 상의 제1 적층 구조체 및 제2 적층 구조체; 및 주변 트랜지스터를 포함할 수 있다. 상기 제1 및 제2 적층 구조체들 각각은: 상기 셀 영역 상에 수직적으로 적층된 반도체 패턴들; 상기 반도체 패턴들과 각각 연결되고, 상기 셀 영역으로부터 상기 콘택 영역까지 수평하게 연장되는 비트 라인들; 및 상기 반도체 패턴들에 인접하여 수직하게 연장되는 워드 라인을 포함하고, 상기 비트 라인들은 상기 콘택 영역 상에서 계단식 구조를 가지며, 상기 주변 트랜지스터는, 상기 제1 적층 구조체의 상기 계단식 구조와 상기 제2 적층 구조체의 상기 계단식 구조 사이에 배치될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자에 있어서, 기판의 콘택 영역의 계단식 구조들 사이에 주변 회로 영역이 제공될 수 있다. 이로써, 반도체 메모리 소자의 면적을 줄일 수 있다. 주변 회로 영역 상의 주변 트랜지스터는, 셀 영역 상의 적층 구조체와 함께 형성될 수 있다. 이로써 공정이 단순해지고 공정 효율을 높일 수 있다. 주변 트랜지스터는 셀 영역 상의 적층 구조체와 같은 멀티 채널 구조를 가질 수 있다. 이로써, 적은 면적만으로도 상대적으로 큰 채널 폭과 같은 효과를 얻을 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 3은 도 2의 반도체 메모리 소자의 평면도이다.
도 4a는 도 3의 A-A'선에 따른 단면도이다.
도 4b는 도 3의 B-B'선에 따른 단면도이다.
도 4c는 도 3의 C-C'선 및 D-D'선에 따른 단면도이다.
도 4d는 도 3의 E-E'선에 따른 단면도이다.
도 5 내지 도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 C-C'선 및 D-D'선에 따른 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 C-C'선 및 D-D'선에 따른 단면도이다.
도 10은 도 3의 E-E'선에 따른 단면도이다.
도 11은 도 3의 D-D'선에 따른 단면도이다.
도 12는 도 3의 D-D'선에 따른 단면도이다.
도 13a는 도 3의 D-D'선에 다른 단면도이다.
도 13b는 도 3의 E-E'선에 따른 단면도이다.
도 13c는 본 실시예의 주변 트랜지스터를 나타내는 사시도이다.
도 14는 도 3의 C-C'선 및 D-D'선에 따른 단면도이다.
도 15는 도 14의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 C-C'선 및 D-D'선에 따른 단면도이다.
도 16은 본 실시예에 따른 반도체 메모리 소자의 평면도이다.
도 17a는 도 16의 A-A'선 및 B-B'선에 따른 단면도이다.
도 17b는 도 16의 C-C'선에 따른 단면도이다.
도 18은 도 16의 C-C'선에 따른 단면도이다.
도 19는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 20은 도 19의 A-A'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이는 복수개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다.
각각의 서브 셀 어레이들(SCA)은 복수개의 비트 라인들(BL), 복수개의 워드 라인들(WL), 및 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 메모리 셀 트랜지스터(MCT)가 배치될 수 있다.
비트 라인들(BL)은 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장될 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
워드 라인들(WL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 워드 라인들(WL)은 제1 방향(D1)으로 서로 이격될 수 있다.
메모리 셀 트랜지스터(MCT)의 게이트는 워드 라인(WL)에 연결될 수 있고, 메모리 셀 트랜지스터(MCT)의 소스는 비트 라인(BL)에 연결될 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 정보 저장 요소(DS)를 포함할 수 있다. 예를 들어, 정보 저장 요소(DS)는 캐패시터일 수 있으며, 메모리 셀 트랜지스터(MCT)의 드레인은 상기 캐패시터의 제1 전극에 연결될 수 있다. 상기 캐패시터의 제2 전극은 접지 배선(PP)과 연결될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 3은 도 2의 반도체 메모리 소자의 평면도이다. 도 4a는 도 3의 A-A'선에 따른 단면도이다. 도 4b는 도 3의 B-B'선에 따른 단면도이다. 도 4c는 도 3의 C-C'선 및 D-D'선에 따른 단면도이다. 도 4d는 도 3의 E-E'선에 따른 단면도이다.
도 2, 도 3 및 도 4a 내지 도 4d를 참조하면, 셀 영역(CAR) 및 콘택 영역(CTR)을 포함하는 기판(SUB)이 제공될 수 있다. 기판(SUB) 상에 제1 층간 절연막(ILD1)이 제공될 수 있다. 기판(SUB)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
기판(SUB) 상에 제1 내지 제4 적층 구조체들(SS1-SS4)이 제공될 수 있다 (도 3 참조). 제1 내지 제4 적층 구조체들(SS1-SS4)은 제1 층간 절연막(ILD1)을 사이에 두고 기판(SUB)과 수직적으로 이격될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4)은 서로 평행하게 제1 방향(D1)으로 연장될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4)은 제2 방향(D2)을 따라 배열될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4) 각각은, 앞서 도 1을 참조하여 설명한 서브 셀 어레이(SCA)를 포함할 수 있다.
제1 내지 제4 적층 구조체들(SS1-SS4) 각각은, 셀 영역(CAR) 상에 서로 교번적으로 적층된 반도체 패턴들(SP) 및 절연막들(IL)을 포함할 수 있다. 적층된 반도체 패턴들(SP)은 절연막들(IL)에 의해 서로 수직적으로 이격될 수 있다. 서로 수직적으로 인접하는 한 쌍의 반도체 패턴들(SP) 사이에 절연막(IL)이 개재될 수 있다. 절연막들(IL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막으로 이루어진 군에서 선택될 수 있다.
각각의 반도체 패턴들(SP)은 제2 방향(D2)으로 연장되는 라인 형태, 바(bar) 형태 또는 기둥 형태를 가질 수 있다. 일 예로, 반도체 패턴들(SP)은 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 바람직하기로, 반도체 패턴들(SP)은 단결정 실리콘을 포함할 수 있다. 각각의 반도체 패턴들(SP)은 제1 불순물 영역(SD1), 제2 불순물 영역(SD2) 및 채널 영역(CH)을 포함할 수 있다.
채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1, SD2) 사이에 배치될 수 있다. 제1 및 제2 불순물 영역들(SD1, SD2)은 제1 도전형(예를 들어, n형)을 가질 수 있다. 채널 영역(CH)은 도핑되지 않거나, 제1 도전형과는 다른 제2 도전형(예를 들어, p형)을 가질 수 있다.
채널 영역(CH)은, 도 1의 메모리 셀 트랜지스터(MCT)의 채널에 해당될 수 있다. 제1 및 제2 불순물 영역들(SD1, SD2)은, 도 1의 메모리 셀 트랜지스터(MCT)의 소스 및 드레인에 각각 해당될 수 있다.
반도체 패턴들(SP)은 기판(SUB)의 셀 영역(CAR) 상에 제공될 수 있다. 예를 들어, 제1 내지 제4 적층 구조체들(SS1-SS4) 각각은, 제1 내지 제4 열들(R1-R4)의 반도체 패턴들(SP)을 포함할 수 있다. 제1 내지 제4 열들(R1-R4) 각각은, 수직적으로 적층되어 서로 중첩되는 반도체 패턴들(SP)을 포함할 수 있다. 일 예로, 제1 내지 제4 열들(R1-R4) 각각의 반도체 패턴들(SP)의 개수는 6개로 예시되었지만, 이에 특별히 제한되는 것은 아니다. 제1 내지 제4 열들(R1-R4)은 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다.
각각의 제1 내지 제4 적층 구조체들(SS1-SS4)은, 수직적으로 적층된 제1 도전 라인들(CL1)을 더 포함할 수 있다. 수직적으로 적층된 제1 도전 라인들(CL1)은 절연막들(IL)에 의해 서로 수직적으로 이격될 수 있다. 서로 수직적으로 인접하는 한 쌍의 제1 도전 라인들(CL1) 사이에 절연막(IL)이 개재될 수 있다.
제1 도전 라인들(CL1)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 제1 도전 라인들(CL1)은 기판(SUB)의 셀 영역(CAR)으로부터 콘택 영역(CTR)까지 연장될 수 있다.
각각의 제1 도전 라인들(CL1)은 반도체 패턴들(SP)과 직접 접촉할 수 있다. 일 예로, 각각의 제1 도전 라인들(CL1)은, 그와 연결된 반도체 패턴(SP)과 실질적으로 동일한 레벨에 위치할 수 있다. 각각의 제1 도전 라인들(CL1)은, 반도체 패턴(SP)의 제1 불순물 영역(SD1)과 연결될 수 있다. 각각의 제1 도전 라인들(CL1)로부터, 그와 동일한 레벨에 위치하는 제1 내지 제4 열들(R1-R4)의 반도체 패턴들(SP)이 제2 방향(D2)으로 연장될 수 있다.
도 4b를 참조하면, 기판(SUB)의 콘택 영역(CTR) 상의 제1 내지 제4 적층 구조체들(SS1-SS4) 각각은 계단식 구조를 가질 수 있다. 다시 말하면, 콘택 영역(CTR) 상에 적층된 제1 도전 라인들(CL1)은 계단식 구조를 가질 수 있다. 적층된 제1 도전 라인들(CL1)의 제1 방향(D1)으로의 길이는, 기판(SUB)의 상면으로부터 멀어질수록 감소될 수 있다. 예를 들어, 적층된 제1 도전 라인들(CL1) 중 최하부의 제1 도전 라인(CL1)의 길이가 나머지 제1 도전 라인들(CL1) 각각의 길이보다 더 길 수 있다. 적층된 제1 도전 라인들(CL1) 중 최상부의 제1 도전 라인(CL1)의 길이가 나머지 제1 도전 라인들(CL1) 각각의 길이보다 더 짧을 수 있다.
제1 도전 라인들(CL1)의 계단식 구조 상에 콘택들(CNT)이 제공될 수 있다. 계단식 구조를 통해 제1 도전 라인들(CL1) 각각의 일 단은 노출될 수 있다. 콘택들(CNT)은 제1 도전 라인들(CL1)과 각각 연결될 수 있다. 노출된 제1 도전 라인(CL1)의 일 단에 콘택(CNT)이 연결될 수 있다.
제1 도전 라인들(CL1)은 도전 물질을 포함할 수 있다. 일 예로 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 제1 도전 라인들(CL1)은 도 1을 참조하여 설명한 비트 라인들(BL)일 수 있다.
각각의 제1 내지 제4 적층 구조체들(SS1-SS4)은, 수직적으로 적층된 정보 저장 요소들(DS)을 더 포함할 수 있다. 수직적으로 적층된 정보 저장 요소들(DS)은 절연막들(IL)에 의해 서로 수직적으로 이격될 수 있다. 각각의 정보 저장 요소들(DS)은, 그와 연결된 반도체 패턴(SP)으로부터 제2 방향(D2)으로 연장될 수 있다.
각각의 정보 저장 요소들(DS)은, 그와 연결된 반도체 패턴(SP)과 직접 접촉할 수 있다. 일 예로, 각각의 정보 저장 요소들(DS)은 그와 연결된 반도체 패턴(SP)과 실질적으로 동일한 레벨에 위치할 수 있다. 정보 저장 요소(DS)는 반도체 패턴(SP)의 제2 불순물 영역(SD2)과 연결될 수 있다.
도 4a를 참조하면, 각각의 정보 저장 요소들(DS)은 제1 전극(EL1), 유전막(DL) 및 제2 전극(EL2)을 포함할 수 있다. 다시 말하면, 본 발명의 실시예들에 따른 정보 저장 요소(DS)는 캐패시터일 수 있다.
제1 전극(EL1)은 반도체 패턴(SP)의 제2 불순물 영역(SD2)에 직접 연결될 수 있다. 제1 전극(EL1)은 속이 빈 실린더(cylinder) 형태를 가질 수 있다. 제1 전극(EL1)은 금속 물질, 금속 질화막 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 전극(EL1)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막을 포함할 수 있다. 제1 전극(EL1)은 티타늄 질화막, 티타늄 실리콘 질화막, 티타늄 알루미늄 질화막, 탄탈륨 질화막, 탄탈륨 실리콘 질화막, 탄탈륨 알루미늄 질화막 및 텅스텐 질화막과 같은 금속 질화막을 포함할 수 있다.
유전막(DL)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 개재될 수 있다. 유전막(DL)은 제1 전극(EL1)의 내측벽을 직접 덮을 수 있다. 예를 들어, 유전막(DL)은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 란탄 산화물, 탄탈 산화물 및 티타늄 산화물과 같은 금속 산화물 및 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질 중 적어도 하나를 포함할 수 있다.
제2 전극(EL2)은 유전막(DL) 상에 제공될 수 있다. 제2 전극(EL2)은 실린더 형태의 제1 전극(EL1)의 내부를 채울 수 있다. 제2 전극(EL2)은 후술할 제3 도전 라인(CL3)과 연결될 수 있다. 제2 전극(EL2)은 불순물이 도핑된 실리콘, 금속 물질, 금속 질화막 및 금속 실리사이드 중의 적어도 하나를 포함할 수 있다. 일 예로, 제2 전극(EL2)은 제1 전극(EL1)과 실질적으로 동일한 물질을 포함할 수 있다.
기판(SUB)의 셀 영역(CAR) 상에, 제1 내지 제4 적층 구조체들(SS1-SS4)을 관통하는 제2 도전 라인들(CL2)이 제공될 수 있다. 제2 도전 라인들(CL2)은 기판(SUB)의 상면에 수직한 방향(즉, 제3 방향(D3))으로 연장되는 기둥 형태 또는 바 형태를 가질 수 있다.
예를 들어, 도 3 및 도 4c를 참조하면, 제3 적층 구조체(SS3)를 관통하는 제2 도전 라인들(CL2)은, 제1 방향(D1)으로 배열될 수 있다. 제3 적층 구조체(SS3)를 관통하는 제2 도전 라인들(CL2)은, 제3 적층 구조체(SS3)의 제1 내지 제4 열들(R1-R4)에 각각 인접하여 배치될 수 있다. 제3 적층 구조체(SS3)를 관통하는 첫 번째 한 쌍의 제2 도전 라인들(CL2)은, 제1 열(R1)의 반도체 패턴들(SP)의 측벽들과 인접할 수 있다. 첫 번째 한 쌍의 제2 도전 라인들(CL2)은, 제1 열(R1)의 반도체 패턴들(SP)의 측벽들 상에서 수직하게 연장될 수 있다. 제3 적층 구조체(SS3)를 관통하는 두 번째 한 쌍의 제2 도전 라인들(CL2)은, 제2 열(R2)의 반도체 패턴들(SP)의 측벽들과 인접할 수 있다. 두 번째 한 쌍의 제2 도전 라인들(CL2)은, 제2 열(R2)의 반도체 패턴들(SP)의 측벽들 상에서 수직하게 연장될 수 있다.
각각의 제2 도전 라인들(CL2)은, 그와 인접하는 반도체 패턴(SP)의 채널 영역(CH)상에 배치될 수 있다. 제2 도전 라인들(CL2)은 게이트 전극들일 수 있다. 다시 말하면, 제2 도전 라인들(CL2)은 도 1의 메모리 셀 트랜지스터들(MCT)의 게이트들일 수 있다. 제2 도전 라인(CL2)과 반도체 패턴(SP)의 채널 영역(CH) 사이에 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 일 예로, 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
제2 도전 라인들(CL2)은 도전 물질을 포함할 수 있고, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다. 제2 도전 라인들(CL2)은 도 1을 참조하여 설명한 워드 라인들(WL)일 수 있다.
기판(SUB)의 셀 영역(CAR) 상에, 제1 내지 제4 적층 구조체들(SS1-SS4)과 평행하게 제1 방향(D1)으로 연장되는 제3 도전 라인들(CL3)이 제공될 수 있다. 첫 번째 제3 도전 라인(CL3)은 제1 및 제2 적층 구조체들(SS1, SS2) 사이에 배치될 수 있고, 두 번째 제3 도전 라인(CL3)은 제3 및 제4 적층 구조체들(SS3, SS4) 사이에 배치될 수 있다.
제3 도전 라인들(CL3)은, 정보 저장 요소(DS)의 제2 전극(EL2)과 전기적으로 연결될 수 있다. 첫 번째 제3 도전 라인(CL3)은, 제1 및 제2 적층 구조체들(SS1, SS2)의 제2 전극들(EL2)과 공통으로 연결될 수 있다. 두 번째 제3 도전 라인(CL3)은, 제3 및 제4 적층 구조체들(SS3, SS4)의 제2 전극들(EL2)과 공통으로 연결될 수 있다.
제3 도전 라인들(CL3)은 도전 물질을 포함할 수 있고, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다. 제3 도전 라인들(CL3)은 도 1을 참조하여 설명한 접지 배선(PP)일 수 있다.
제1 층간 절연막(ILD1) 상에 제1 내지 제4 적층 구조체들(SS1-SS4)을 덮는 제2 층간 절연막(ILD2)이 제공될 수 있다. 제2 층간 절연막(ILD2) 상에 제3 층간 절연막(ILD3)이 제공될 수 있다. 제1 내지 제3 층간 절연막들(ILD1, ILD2, ILD3) 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예로, 제1 및 제2 적층 구조체들(SS1, SS2)과 제3 및 제4 적층 구조체들(SS3, SS4)은 서로 실질적으로 동일한 구조를 가질 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2)과 제3 및 제4 적층 구조체들(SS3, SS4)은 서로 대칭일 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2)은 제3 도전 라인(CL3)을 기준으로 서로 거울 대칭일 수 있다. 제3 및 제4 적층 구조체들(SS3, SS4)은 제3 도전 라인(CL3)을 기준으로 서로 거울 대칭일 수 있다. 제2 및 제3 적층 구조체들(SS2, SS3)은, 그들 사이에 채워진 제2 층간 절연막(ILD2)을 기준으로 서로 거울 대칭일 수 있다.
기판(SUB)의 콘택 영역(CTR)은 제1 주변 회로 영역(PER1) 및 제2 주변 회로 영역(PER2)을 포함할 수 있다. 평면적 관점에서, 제1 주변 회로 영역(PER1)은, 제1 적층 구조체(SS1)의 계단식 구조와 제2 적층 구조체(SS2)의 계단식 구조 사이에 제공될 수 있다. 평면적 관점에서, 제2 주변 회로 영역(PER2)은, 제3 적층 구조체(SS3)의 계단식 구조와 제4 적층 구조체(SS4)의 계단식 구조 사이에 제공될 수 있다.
제1 및 제2 주변 회로 영역들(PER1, PER2)은 메모리 셀 어레이들과 전기적으로 연결되는 주변 트랜지스터들(PTR), 저항들(resistor) 및 캐패시터들(capacitor)을 포함할 수 있다. 일 예로, 제1 및 제2 주변 회로 영역들(PER1, PER2)은 셀 영역(CAR)의 제1 도전 라인들(CL1, 즉 비트 라인들)과 연결되는 센스 증폭기들(sense amplifier)을 포함할 수 있다.
이하, 도 2, 도 3, 도 4c 및 도 4d를 다시 참조하여, 제1 및 제2 주변 회로 영역들(PER1, PER2) 상의 주변 트랜지스터들(PTR)에 대해 보다 상세히 설명한다.
주변 트랜지스터(PTR)는, 제1 또는 제2 주변 회로 영역(PER1, PER2) 상에 서로 교번적으로 적층된 활성 패턴들(PCH) 및 절연막들(IL)을 포함할 수 있다. 적층된 활성 패턴들(PCH)은 절연막들(IL)에 의해 서로 수직적으로 이격될 수 있다.
도 4c를 참조하면, 적층된 활성 패턴들(PCH)은, 셀 영역(CAR) 상에 적층된 반도체 패턴들(SP)과 각각 동일한 레벨에 배치될 수 있다. 적층된 활성 패턴들(PCH)은, 적층된 반도체 패턴들(SP)과 서로 동일한 물질을 포함할 수 있다. 다시 말하면, 하나의 반도체 막으로부터 반도체 패턴(SP)과 활성 패턴(PCH)이 동시에 형성될 수 있다.
주변 트랜지스터(PTR)는 한 쌍의 주변 게이트 전극들(PG)을 더 포함할 수 있다. 주변 게이트 전극(PG)은 제3 방향(D3)으로 연장되는 기둥 형태 또는 바 형태를 가질 수 있다. 예를 들어, 주변 게이트 전극(PG)은 제2 도전 라인(CL2)과 동일한 물질을 포함할 수 있다. 다시 말하면, 주변 게이트 전극(PG)은 제2 도전 라인(CL2)과 동시에 형성될 수 있다.
한 쌍의 주변 게이트 전극들(PG)은 활성 패턴(PCH)의 양 측에 각각 제공될 수 있다. 주변 게이트 전극(PG)과 활성 패턴(PCH) 사이에 주변 게이트 절연막(PGI)이 개재될 수 있다. 예를 들어, 주변 게이트 절연막(PGI)은 게이트 절연막(GI)과 동일한 물질을 포함할 수 있다.
주변 트랜지스터(PTR)는, 적층된 활성 패턴들(PCH)을 관통하는 한 쌍의 소스/드레인 콘택들(SDC)을 더 포함할 수 있다. 한 쌍의 소스/드레인 콘택들(SDC)은, 주변 트랜지스터(PTR)의 소스 및 드레인으로 각각 기능할 수 있다. 주변 트랜지스터(PTR)가 ON될 경우, 하나의 소스/드레인 콘택(SDC)으로부터 복수개의 활성 패턴들(PCH)을 통해 다른 하나의 소스/드레인 콘택(SDC)으로 캐리어가 이동할 수 있다.
주변 트랜지스터(PTR)의 적층된 활성 패턴들(PCH)은, 주변 트랜지스터(PTR)의 채널들로 기능할 수 있다. 다시 말하면, 본 발명의 실시예들에 따른 주변 트랜지스터(PTR)는, MBCFET(Multi Bridge Channel FET)일 수 있다. 보다 구체적으로, 본 실시예의 주변 트랜지스터(PTR)는 활성 패턴(PCH)의 양 측에 각각 제공된 한 쌍의 주변 게이트 전극들(PG)을 포함하므로, 주변 트랜지스터(PTR)는 이중 게이트(Double Gate) MBCFET일 수 있다.
한편, 도시되진 않았지만, 기판(SUB)은 제3 주변 회로 영역을 더 포함할 수 있다. 제3 주변 회로 영역은 셀 영역(CAR)의 제2 도전 라인들(CL2, 즉 워드 라인들)과 연결되는 로우 디코더들(row decoder) 및/또는 서브 워드 라인 드라이버들(sub-word line driver)을 포함할 수 있다. 제3 주변 회로 영역 상에도 앞서 설명한 주변 트랜지스터(PTR)가 제공될 수 있다.
도 2, 도 3 및 도 4a 내지 도 4d를 다시 참조하면, 제3 층간 절연막(ILD3) 내에 복수개의 배선들(ML)이 제공될 수 있다. 배선들(ML)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다.
배선들(ML) 중 일부는 비아(VI)와 콘택(CNT)을 통하여 제1 도전 라인(CL1)과 전기적으로 연결될 수 있다 (도 4b 참조). 배선들(ML) 중 일부는 비아(VI)를 통하여 제2 도전 라인(CL2)과 전기적으로 연결될 수 있다. 배선들(ML) 중 일부는 비아(VI)를 통하여 주변 게이트 전극(PG)과 전기적으로 연결될 수 있다 (도 4c 참조). 배선들(ML) 중 일부는 비아(VI)를 통하여 소스/드레인 콘택(SDC)과 전기적으로 연결될 수 있다 (도 4d 참조).
도시되진 않았지만, 배선들(ML)은 적층된 복수개의 금속 층들로 구성될 수 있다. 예를 들어, 배선들(ML)을 통해 셀 영역(CAR)의 제1 도전 라인들(CL1)이 제1 및 제2 주변 회로 영역들(PER1, PER2) 상의 주변 트랜지스터들(PTR)과 전기적으로 연결될 수 있다.
도 5 내지 도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 C-C'선 및 D-D'선에 따른 단면도들이다.
도 3 및 도 5를 참조하면, 기판(SUB)의 전면 상에 버퍼층(SRB)이 형성될 수 있다. 버퍼층(SRB)은 셀 영역(CAR), 콘택 영역(CTR), 및 제1 및 제2 주변 회로 영역들(PER1, PER2) 상에 형성될 수 있다.
예를 들어, 기판(SUB)은 단결정 실리콘 기판일 수 있다. 버퍼층(SRB)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 버퍼층(SRB)의 게르마늄의 농도는 10 at% 내지 20 at%일 수 있다. 버퍼층(SRB)은 선택적 에피택시얼 성장 공정을 이용하여 형성될 수 있다. 버퍼층(SRB)은 기판(SUB)의 결정 정보를 따라 성장될 수 있다. 다시 말하면, 버퍼층(SRB)은 단결정 기판(SUB)의 결정 정보를 가질 수 있다. 버퍼층(SRB)은 200nm 내지 1000nm의 두께로 형성될 수 있다.
버퍼층(SRB)이 형성되기 전에, 기판(SUB)의 전면 상에 세정 공정이 수행될 수 있다. 상기 세정 공정은, HF를 이용한 습식 식각, NF3를 이용한 건식 식각, 또는 이들의 조합을 포함할 수 있다.
도 3 및 도 6을 참조하면, 버퍼층(SRB) 상에 제1 반도체 층(SL1)이 형성될 수 있다. 제1 반도체 층(SL1)은 실리콘(Si)을 포함할 수 있다. 제1 반도체 층(SL1)은 선택적 에피택시얼 성장 공정을 이용하여 형성될 수 있다. 제1 반도체 층(SL1)은 버퍼층(SRB)의 결정 정보를 따라 성장될 수 있다. 이로써, 제1 반도체 층(SL1)은 단결정의 실리콘(Si)을 포함할 수 있다.
버퍼층(SRB)은, 결정 결함이 제1 반도체 층(SL1)에 발생되는 것을 방지할 수 있다. 버퍼층(SRB)은 기판(SUB)과 버퍼층(SRB)간의 격자 구조 차이로 인한 스트레스를 완화하는 버퍼 역할을 수행할 수 있다.
제1 반도체 층(SL1)을 형성하는 동안, 인-시추(In-situ)로 제1 반도체 층(SL1)에 불순물이 도핑될 수 있다. 예를 들어, 제1 반도체 층(SL1)에 보론(B)이 1E17/cm3 내지 1E18/cm3의 농도로 도핑될 수 있다.
제1 반도체 층(SL1) 상에 제2 반도체 층(SL2)이 형성될 수 있다. 제2 반도체 층(SL2)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제2 반도체 층(SL2)의 게르마늄의 농도는 15 at% 내지 35 at%일 수 있다. 제2 반도체 층(SL2)의 게르마늄의 농도는, 버퍼층(SRB)의 게르마늄의 농도보다 클 수 있다.
제2 반도체 층(SL2)은 선택적 에피택시얼 성장 공정을 이용하여 형성될 수 있다. 제2 반도체 층(SL2)은 제1 반도체 층(SL1)의 결정 정보를 따라 성장될 수 있다. 제2 반도체 층(SL2)은 10nm 내지 30nm의 두께로 형성될 수 있다.
도 3 및 도 7을 참조하면, 제1 반도체 층(SL1) 및 제2 반도체 층(SL2)을 형성하는 사이클 공정이 복수번 수행되어, 반도체 스택(SLS)이 형성될 수 있다. 반도체 스택(SLS)은 기판(SUB) 상의 버퍼층(SRB), 및 버퍼층(SRB) 상에 교번적으로 적층된 제1 및 제2 반도체 층들(SL1, SL2)을 포함할 수 있다. 반도체 스택(SLS)을 형성하기 위한 전체 공정들은, 하나의 챔버 내에서 인-시추(In-situ)로 진행될 수 있다. 반도체 스택(SLS) 내의 제1 반도체 층들(SL1)은, 단결정의 실리콘(Si)을 포함할 수 있다.
도 3 및 도 8을 참조하면, 반도체 스택(SLS)의 제2 반도체 층들(SL2)이 절연막들(IL)로 교체될 수 있다. 구체적으로, 제2 반도체 층들(SL2)만을 선택적으로 식각하여, 제1 반도체 층들(SL1)을 잔류시킬 수 있다. 제1 반도체 층들(SL1) 사이에 절연막들(IL)이 형성될 수 있다. 반도체 스택(SLS)의 제 버퍼층(SRB)이 제1 층간 절연막(ILD1)으로 교체될 수 있다.
이후, 앞서 도 2, 도 3 및 도 4a 내지 도 4d를 참조하여 설명한 바와 같이, 셀 영역(CAR) 및 콘택 영역(CTR) 상의 반도체 스택(SLS)으로부터 제1 내지 제4 적층 구조체들(SS1-SS4)이 형성될 수 있다. 다시 말하면, 셀 영역(CAR) 상의 제1 반도체 층들(SL1)로부터 반도체 패턴들(SP)이 형성될 수 있다.
제1 및 제2 주변 회로 영역들(PER1, PER2) 상의 반도체 스택(SLS)으로부터 주변 트랜지스터들(PTR)이 형성될 수 있다. 다시 말하면, 제1 및 제2 주변 회로 영역들(PER1, PER2) 상의 제1 반도체 층들(SL1)로부터 활성 패턴들(PCH)이 형성될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 C-C'선 및 D-D'선에 따른 단면도이다. 도 3 및 도 9를 참조하면, 기판(SUB) 상에 트렌치들(TR)이 형성될 수 있다. 기판(SUB)의 전면 상에 버퍼층(SRB)이 형성될 수 있다. 버퍼층(SRB)은 트렌치들(TR)을 덮을 수 있다.
버퍼층(SRB)이 형성될 때, 기판(SUB)과 버퍼층(SRB)간의 격자 구조 차이로 인한 격자 결함(LD)이 발생할 수 있다. 이때, 격자 결함(LD)은 트렌치(TR) 내에서 발생할 수 있고, 트렌치(TR)보다 높은 레벨의 버퍼층(SRB)에는 격자 결함(LD)이 발생하지 않을 수 있다. 다시 말하면, 트렌치들(TR)을 통하여 기판(SUB)과 버퍼층(SRB)간의 스트레스를 더 효율적으로 완화할 수 있다.
이하, 본 발명의 다양한 실시예들에 대해 설명한다. 후술하는 실시예들에서는, 앞서 도 1 내지 도 4d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 10은 도 3의 E-E'선에 따른 단면도이다. 도 3 및 도 10을 참조하면, 주변 트랜지스터들(PTR)은 제2 방향으로 서로 인접하는 제1 주변 트랜지스터(PTR1) 및 제2 주변 트랜지스터(PTR2)를 포함할 수 있다. 제1 주변 트랜지스터(PTR1)는 한 쌍의 제1 소스/드레인 콘택들(SDC1)을 포함할 수 있고, 제2 주변 트랜지스터(PTR2)는 한 쌍의 제2 소스/드레인 콘택들(SDC2)을 포함할 수 있다.
제1 소스/드레인 콘택들(SDC1)의 바닥면의 레벨과 제2 소스/드레인 콘택들(SDC2)의 바닥면의 레벨은 서로 다를 수 있다. 예를 들어, 제1 소스/드레인 콘택들(SDC1)의 바닥면이 제2 소스/드레인 콘택들(SDC2)의 바닥면보다 더 낮을 수 있다. 이로써, 제1 소스/드레인 콘택들(SDC1)과 연결되는 활성 패턴들(PCH)의 개수는, 제2 소스/드레인 콘택들(SDC2)과 연결되는 활성 패턴들(PCH)의 개수보다 더 많을 수 있다.
제1 소스/드레인 콘택들(SDC1)과 연결되는 활성 패턴들(PCH)의 개수가 제2 소스/드레인 콘택들(SDC2)과 연결되는 활성 패턴들(PCH)의 개수보다 더 많기 때문에, 제1 주변 트랜지스터(PTR1)에서 채널로 이용되는 활성 패턴들(PCH)의 개수가 제2 주변 트랜지스터(PTR2)에서 채널로 이용되는 활성 패턴들(PCH)의 개수보다 더 많을 수 있다. 다시 말하면, 제1 주변 트랜지스터(PTR1)의 채널의 크기(즉, 채널 폭)는 제2 주변 트랜지스터(PTR2)의 채널의 크기(즉, 채널 폭)보다 더 클 수 있다.
결과적으로, 본 실시예들에 따른 주변 트랜지스터(PTR)는, 소스/드레인 콘택(SDC)의 깊이를 조절함으로써, 트랜지스터의 채널 크기(즉, 채널 폭)를 조절할 수 있다. 이로써, 다양한 채널 폭을 갖는 주변 트랜지스터들(PTR)을 용이하게 구현할 수 있다.
도 11은 도 3의 D-D'선에 따른 단면도이다. 도 3 및 도 11을 참조하면, 주변 트랜지스터들(PTR)은 제1 방향으로 서로 인접하는 제1 주변 트랜지스터(PTR1) 및 제2 주변 트랜지스터(PTR2)를 포함할 수 있다. 제1 주변 트랜지스터(PTR1)와 제2 주변 트랜지스터(PTR2) 사이에 차폐 라인(SM)이 제공될 수 있다. 구체적으로, 제1 주변 트랜지스터(PTR1)의 주변 게이트 전극(PG)과 제2 주변 트랜지스터(PTR2)의 주변 게이트 전극(PG) 사이에 차폐 라인(SM)이 개재될 수 있다. 차폐 라인(SM)은 제3 방향(D3)으로 연장되는 라인 형태 또는 기둥 형태를 가질 수 있다.
차폐 라인(SM)과 주변 게이트 전극들(PG) 사이에 제2 층간 절연막(ILD2)이 개재될 수 있고, 따라서 차폐 라인(SM)은 주변 게이트 전극들(PG)로부터 이격될 수 있다. 차폐 라인(SM)은, 제1 및 제2 주변 트랜지스터들(PTR1, PTR2)의 주변 게이트 전극들(PG) 사이의 상호 간섭에 의한 커플링 캐패시턴스를 감소시킬 수 있다. 일 예로, 차폐 라인(SM)은 접지 전압을 인가하는 노드에 연결될 수 있다.
도 12는 도 3의 D-D'선에 따른 단면도이다. 도 3 및 도 12를 참조하면, 주변 트랜지스터(PTR)는, 활성 패턴(PCH)의 일 측에 인접하는 주변 게이트 전극(PG)과 활성 패턴(PCH)의 반대 측에 인접하는 바디 콘택 라인(BCL)을 포함할 수 있다. 바디 콘택 라인(BCL)은, 적층된 활성 패턴들(PCH)과 직접 접촉할 수 있다. 다시 말하면, 바디 콘택 라인(BCL)과 적층된 활성 패턴들(PCH) 사이에는 절연막이 개재되지 않을 수 있다.
바디 콘택 라인(BCL)은 적층된 활성 패턴들(PCH)과 직접 접촉함으로써 바디 콘택의 기능을 수행할 수 있다. 바디 콘택 라인(BCL)은 주변 트랜지스터(PTR)의 플로팅 바디 효과를 제거할 수 있다.
도 13a는 도 3의 D-D'선에 다른 단면도이다. 도 13b는 도 3의 E-E'선에 따른 단면도이다. 도 13c는 본 실시예의 주변 트랜지스터를 나타내는 사시도이다. 도 3, 도 13a, 도 13b 및 도 13c를 참조하면, 본 발명의 실시예에 따른 주변 트랜지스터(PTR)는 게이트 올 어라운드(Gate All Around, GAA) FET일 수 있다.
구체적으로, 주변 트랜지스터(PTR)의 주변 게이트 전극(PG)은 각각의 활성 패턴들(PCH)을 둘러쌀 수 있다. 예를 들어, 주변 게이트 전극(PG)은 활성 패턴(PCH)의 상면, 바닥면 및 양 측벽들 상에 제공될 수 있다 (도 8a 참조). 주변 게이트 절연막(PGI)이 활성 패턴(PCH)의 상면, 바닥면 및 양 측벽들을 덮을 수 있고, 주변 게이트 전극(PG)은 주변 게이트 절연막(PGI) 상에 제공될 수 있다.
도 14는 도 3의 C-C'선 및 D-D'선에 따른 단면도이다. 도 3 및 도 14를 참조하면, 주변 트랜지스터(PTR)는, 제1 또는 제2 주변 회로 영역(PER1, PER2) 상에 서로 교번적으로 적층된 활성 패턴들(PCH) 및 제2 반도체 층들(SL2)을 포함할 수 있다. 각각의 제2 반도체 층들(SL2)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제2 반도체 층(SL2)의 게르마늄의 농도는 15 at% 내지 35 at%일 수 있다.
주변 트랜지스터(PTR)와 기판(SUB) 사이에 버퍼층(SRB)이 개재될 수 있다. 적층된 활성 패턴들(PCH)은, 셀 영역(CAR) 상에 적층된 반도체 패턴들(SP)과 각각 동일한 레벨에 배치될 수 있다. 적층된 제2 반도체 층들(SL2)은, 셀 영역(CAR) 상에 적층된 절연막들(IL)과 각각 동일한 레벨에 배치될 수 있다.
도 15는 도 14의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법을 설명하기 위한 것으로, 도 3의 C-C'선 및 D-D'선에 따른 단면도이다. 도 3 및 도 15를 참조하면, 도 7의 결과물인 셀 영역(CAR) 상의 제2 반도체 층들(SL2)이 절연막들(IL)로 교체될 수 있다. 단, 제1 및 제2 주변 회로 영역들(PER1, PER2) 상의 제2 반도체 층들(SL2) 및 버퍼층(SRB)은 절연막으로 교체되지 않고 잔류할 수 있다. 제1 및 제2 주변 회로 영역들(PER1, PER2) 상의 반도체 스택(SLS)은 주변 트랜지스터(PTR)의 채널로 활용될 수 있다.
도 16은 본 실시예에 따른 반도체 메모리 소자의 평면도이다. 도 17a는 도 16의 A-A'선 및 B-B'선에 따른 단면도이다. 도 17b는 도 16의 C-C'선에 따른 단면도이다. 도 16, 도 17a 및 도 17b를 참조하면, 제1 및 제2 주변 회로 영역들(PER1, PER2) 상에 반도체 스택(SLS)이 제공될 수 있다. 반도체 스택(SLS)은, 앞서 도 15를 참조하여 설명한 바와 같이, 제1 및 제2 주변 회로 영역들(PER1, PER2) 상에 잔류하는 반도체 스택(SLS)일 수 있다. 제1 및 제2 주변 회로 영역들(PER1, PER2)의 반도체 스택(SLS) 상에 상부 반도체 층(SEL)이 제공될 수 있다. 상부 반도체 층(SEL)은, 셀 영역(CAR) 상에 적층된 반도체 패턴들(SP) 중 최상부의 반도체 패턴(SP)보다 더 높이 위치할 수 있다. 상부 반도체 층(SEL) 상에 복수개의 주변 트랜지스터들(PTR)이 제공될 수 있다. 본 실시예에 따른 주변 트랜지스터들(PTR)은, 앞서 예시된 3차원 트랜지스터(예를 들어, MBCFET)가 아닌 평면형 트랜지스터(Planar FET)일 수 있다. 본 실시예에 따른 주변 트랜지스터들(PTR)은, 셀 영역(CAR) 상의 제1 내지 제4 적층 구조체들(SS1-SS4)보다 더 높은 레벨에 위치할 수 있다.
구체적으로, 상부 반도체 층(SEL) 상에 주변 트랜지스터들(PTR)의 활성 패턴들(PCH)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 각각의 활성 패턴들(PCH) 상에 주변 게이트 전극(PG)이 제공될 수 있다. 활성 패턴(PCH)의 소스 영역 및 드레인 영역에 각각 접속하는 한 쌍의 소스/드레인 콘택들(SDC)이 제공될 수 있다.
상부 반도체 층(SEL) 상에 주변 트랜지스터들(PTR)을 덮는 제3 층간 절연막(ILD3)이 제공될 수 있다. 제3 층간 절연막(ILD3) 상에 제4 층간 절연막(ILD4)이 제공될 수 있다. 제4 층간 절연막(ILD4) 내에 복수개의 배선들(ML)이 제공될 수 있다.
도 18은 도 16의 C-C'선에 따른 단면도이다. 도 16및 도 18을 참조하면, 제1 및 제2 주변 회로 영역들(PER1, PER2) 상에 상부 반도체 층(SEL)이 제공될 수 있다. 상부 반도체 층(SEL)은 기판(SUB) 상에 직접 형성될 수 있다. 다시 말하면, 도 18에 따른 반도체 메모리 소자는, 제1 및 제2 주변 회로 영역들(PER1, PER2) 상에 반도체 스택(SLS)이 생략될 수 있다.
도 19는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 20은 도 19의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 2, 도 3 및 도 4a 내지 도 4d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 19 및 도 20을 참조하면, 셀 영역(CAR) 및 콘택 영역(CTR)을 포함하는 제1 기판(SUB1)이 제공될 수 있다. 제1 기판(SUB1)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
제1 기판(SUB) 상에 제1 내지 제4 적층 구조체들(SS1-SS4)이 제공될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4) 상에 제3 층간 절연막(ILD3)이 제공될 수 있다. 제3 층간 절연막(ILD3) 내에 복수개의 제1 배선들(ML1)이 제공될 수 있다. 적어도 하나의 제1 배선들(ML1)은, 비아(VI)와 콘택(CNT)을 통하여 제1 도전 라인(CL1)과 전기적으로 연결될 수 있다.
제3 층간 절연막(ILD3) 상에 제4 층간 절연막(ILD4)이 제공될 수 있다. 제4 층간 절연막(ILD4) 내에 제2 배선(ML2)이 제공될 수 있다. 제2 배선(ML2)은, 비아(VI)를 통해 제1 배선(ML1)과 전기적으로 연결될 수 있다.
제4 층간 절연막(ILD4) 상에, 주변 회로 영역(PER)을 포함하는 제2 기판(SUB2)이 제공될 수 있다. 제2 기판(SUB2)의 주변 회로 영역(PER)은, 제1 기판(SUB1)의 셀 영역(CAR) 및 콘택 영역(CTR)과 수직적으로 중첩될 수 있다. 도시되진 않았지만, 제2 기판(SUB2)과 제4 층간 절연막(ILD4) 사이에 접착층이 개재될 수 있다. 상기 접착층을 통해, 제2 기판(SUB2)이 제4 층간 절연막(ILD4) 상에 접착될 수 있다. 제2 기판(SUB1)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 예를 들어, 제2 기판(SUB1)은 단결정 실리콘 기판일 수 있다.
제2 기판(SUB2) 상에 복수개의 주변 트랜지스터들(PTR)이 제공될 수 있다. 구체적으로, 제2 기판(SUB2) 상에 주변 트랜지스터들(PTR)의 활성 패턴들(PCH)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 각각의 활성 패턴들(PCH) 상에 주변 게이트 전극(PG)이 제공될 수 있다. 활성 패턴(PCH)의 소스 영역 및 드레인 영역에 각각 접속하는 한 쌍의 소스/드레인 콘택들(SDC)이 제공될 수 있다.
제2 기판(SUB2) 상에 주변 트랜지스터들(PTR)을 덮는 제5 층간 절연막(ILD5) 및 제6 층간 절연막(ILD6)이 제공될 수 있다. 제6 층간 절연막(ILD6) 내에 복수개의 제3 배선들(ML3)이 제공될 수 있다. 각각의 제3 배선들(ML3)은, 비아(VI)를 통해 소스/드레인 콘택(SDC) 또는 주변 게이트 전극(PG)과 전기적으로 연결될 수 있다.
제5 층간 절연막(ILD5) 및 제2 기판(SUB2)을 관통하여, 제2 배선(ML2)과 제3 배선(ML3)을 수직적으로 연결하는 관통 비아(THV)가 제공될 수 있다. 예를 들어, 관통 비아(THV)를 통해, 제1 기판(SUB) 상의 제1 도전 라인(CL1)이 제2 기판(SUB) 상의 주변 트랜지스터(PTR)와 전기적으로 연결될 수 있다. 도시되진 않았지만, 관통 비아(THV)와 제2 기판(SUB2) 사이에 절연 스페이서가 개재될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 셀 영역 및 콘택 영역을 갖는 기판, 상기 콘택 영역은 주변 회로 영역을 포함하고;
    상기 기판 상의 제1 적층 구조체 및 제2 적층 구조체; 및
    상기 주변 회로 영역 상의 제1 주변 트랜지스터를 포함하되,
    상기 제1 및 제2 적층 구조체들 각각은:
    상기 셀 영역 상에 수직적으로 적층된 반도체 패턴들;
    상기 반도체 패턴들과 각각 연결되고, 상기 셀 영역으로부터 상기 콘택 영역까지 수평하게 연장되는 비트 라인들; 및
    상기 반도체 패턴들에 인접하여 수직하게 연장되는 워드 라인을 포함하고,
    상기 제1 주변 트랜지스터는, 상기 제1 적층 구조체의 상기 비트 라인들과 상기 제2 적층 구조체의 상기 비트 라인들 사이에 배치되는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 주변 트랜지스터는:
    상기 주변 회로 영역 상에 수직적으로 적층된 활성 패턴들; 및
    상기 활성 패턴들에 인접하여 수직하게 연장되는 주변 게이트 전극을 포함하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 주변 게이트 전극은 한 쌍의 주변 게이트 전극들을 포함하고,
    상기 한 쌍의 주변 게이트 전극들은 상기 활성 패턴들의 양 측에 각각 제공되는 반도체 메모리 소자.
  4. 제2항에 있어서,
    상기 주변 게이트 전극은, 각각의 상기 활성 패턴들을 둘러싸는 반도체 메모리 소자.
  5. 제2항에 있어서,
    상기 제1 주변 트랜지스터는, 상기 활성 패턴들과 연결되어 수직하게 연장되는 바디 콘택 라인을 더 포함하는 반도체 메모리 소자.
  6. 제2항에 있어서,
    상기 주변 회로 영역 상에 제공되고, 상기 제1 주변 트랜지스터와 인접하는 제2 주변 트랜지스터; 및
    상기 제1 주변 트랜지스터의 상기 주변 게이트 전극과 상기 제2 주변 트랜지스터의 주변 게이트 전극 사이에 개재된 차폐 라인을 더 포함하는 반도체 메모리 소자.
  7. 제2항에 있어서,
    상기 주변 회로 영역 상에 제공되고, 상기 제1 주변 트랜지스터와 인접하는 제2 주변 트랜지스터를 더 포함하되,
    상기 제1 주변 트랜지스터는, 상기 활성 패턴들을 관통하는 제1 소스/드레인 콘택을 더 포함하고,
    상기 제2 주변 트랜지스터는, 적층된 활성 패턴들을 관통하는 제2 소스/드레인 콘택을 포함하며,
    상기 제1 소스/드레인 콘택의 바닥면의 레벨은, 상기 제2 소스/드레인 콘택의 바닥면의 레벨과 다른 반도체 메모리 소자.
  8. 제2항에 있어서,
    상기 제1 주변 트랜지스터는 반도체 층들을 더 포함하고,
    상기 활성 패턴들과 상기 반도체 층들은, 상기 주변 회로 영역 상에 서로 교번적으로 적층되며,
    상기 활성 패턴들은 실리콘을 포함하고,
    상기 반도체 층들은 실리콘-게르마늄을 포함하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 제1 및 제2 적층 구조체들 상의 배선을 더 포함하되,
    상기 배선을 통해 상기 비트 라인들 중 적어도 하나와 상기 주변 트랜지스터가 전기적으로 연결되는 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 제1 및 제2 적층 구조체들 각각은, 상기 반도체 패턴들과 각각 연결되는 캐패시터들을 더 포함하는 반도체 메모리 소자.
  11. 셀 영역 및 주변 회로 영역을 포함하는 기판;
    상기 셀 영역 상의 적층 구조체; 및
    상기 주변 회로 영역 상의 주변 트랜지스터를 포함하되,
    상기 적층 구조체는:
    상기 셀 영역 상에 수직적으로 적층된 반도체 패턴들;
    상기 반도체 패턴들과 각각 연결되고, 수평하게 연장되는 비트 라인들; 및
    상기 반도체 패턴들에 인접하여 수직하게 연장되는 워드 라인을 포함하고,
    상기 주변 트랜지스터는:
    상기 주변 회로 영역 상에 수직적으로 적층된 활성 패턴들; 및
    상기 활성 패턴들에 인접하여 수직하게 연장되는 주변 게이트 전극을 포함하는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 활성 패턴들은 상기 반도체 패턴들과 각각 동일한 레벨에 위치하는 반도체 메모리 소자.
  13. 제11항에 있어서,
    상기 주변 게이트 전극은 한 쌍의 주변 게이트 전극들을 포함하고,
    상기 한 쌍의 주변 게이트 전극들은 상기 활성 패턴들의 양 측에 각각 제공되는 반도체 메모리 소자.
  14. 제11항에 있어서,
    상기 주변 게이트 전극은, 각각의 상기 활성 패턴들을 둘러싸는 반도체 메모리 소자.
  15. 제11항에 있어서,
    상기 주변 트랜지스터는 반도체 층들을 더 포함하고,
    상기 활성 패턴들과 상기 반도체 층들은, 상기 주변 회로 영역 상에 서로 교번적으로 적층되며,
    상기 활성 패턴들은 실리콘을 포함하고,
    상기 반도체 층들은 실리콘-게르마늄을 포함하는 반도체 메모리 소자.
  16. 셀 영역 및 콘택 영역을 갖는 기판;
    상기 기판 상의 제1 적층 구조체 및 제2 적층 구조체; 및
    주변 트랜지스터를 포함하되,
    상기 제1 및 제2 적층 구조체들 각각은:
    상기 셀 영역 상에 수직적으로 적층된 반도체 패턴들;
    상기 반도체 패턴들과 각각 연결되고, 상기 셀 영역으로부터 상기 콘택 영역까지 수평하게 연장되는 비트 라인들; 및
    상기 반도체 패턴들에 인접하여 수직하게 연장되는 워드 라인을 포함하고,
    상기 비트 라인들은 상기 콘택 영역 상에서 계단식 구조를 가지며,
    상기 주변 트랜지스터는, 상기 제1 적층 구조체의 상기 계단식 구조와 상기 제2 적층 구조체의 상기 계단식 구조 사이에 배치되는 반도체 메모리 소자.
  17. 제16항에 있어서,
    상기 주변 트랜지스터는:
    상기 기판 상에 수직적으로 적층된 활성 패턴들; 및
    상기 활성 패턴들에 인접하여 수직하게 연장되는 주변 게이트 전극을 포함하는 반도체 메모리 소자.
  18. 제17항에 있어서,
    상기 주변 게이트 전극은 한 쌍의 주변 게이트 전극들을 포함하고,
    상기 한 쌍의 주변 게이트 전극들은 상기 활성 패턴들의 양 측에 각각 제공되는 반도체 메모리 소자.
  19. 제17항에 있어서,
    상기 주변 게이트 전극은, 각각의 상기 활성 패턴들을 둘러싸는 반도체 메모리 소자.
  20. 제17항에 있어서,
    상기 주변 트랜지스터는 반도체 층들을 더 포함하고,
    상기 활성 패턴들과 상기 반도체 층들은, 상기 기판 상에 서로 교번적으로 적층되며,
    상기 활성 패턴들은 실리콘을 포함하고,
    상기 반도체 층들은 실리콘-게르마늄을 포함하는 반도체 메모리 소자.
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