CN112397517A - 半导体存储器件 - Google Patents

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CN112397517A CN202010824227.3A CN202010824227A CN112397517A CN 112397517 A CN112397517 A CN 112397517A CN 202010824227 A CN202010824227 A CN 202010824227A CN 112397517 A CN112397517 A CN 112397517A
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金志永
安皓均
李灿旻
赵银珠
金熙中
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安泰炫
崔贤根
黄有商
李基硕
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Abstract

一种半导体存储器件包括：具有单元区域和接触区域的衬底，接触区域具有外围电路区域；在单元区域上的第一堆叠和第二堆叠；以及在外围电路区域上的第一外围晶体管。第一堆叠和第二堆叠中的每个包括：半导体图案，在垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在单元区域上并分别连接到半导体图案的第一端，每条位线在相对于衬底的上表面的水平方向上从单元区域延伸到接触区域；以及字线，与半导体图案相邻地设置并在垂直方向上从衬底的单元区域延伸。第一外围晶体管设置在第一堆叠的位线和第二堆叠的位线之间。

Description

半导体存储器件
技术领域
本公开涉及半导体存储器件，更具体地，涉及具有增加的集成密度的三维半导体存储器件。
背景技术
为了优异的性能和低廉的价格，期望半导体器件的更高集成度。在半导体器件的情况下，由于它们的集成度是确定产品价格的重要因素，所以特别需要增加的集成度。在二维或平面半导体器件的情况下，由于它们的集成度主要由单位存储单元所占据的面积决定，所以集成度受精细图案形成技术水平的极大影响。然而，实现精细图案所需的极其昂贵的工艺设备对增加二维或平面半导体器件的集成度设置了实际限制。为了克服这些限制，最近已经提出了包括三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的一实施方式提供了一种具有增加的集成密度的三维半导体存储器件。
根据本发明构思的一示例性实施方式，一种半导体存储器件包括：具有单元区域和接触区域的衬底，该接触区域包括外围电路区域；在衬底的单元区域上的第一堆叠和第二堆叠；以及在外围电路区域上的第一外围晶体管。第一堆叠和第二堆叠中的每个包括：半导体图案，在相对于衬底的上表面的垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在单元区域上并且分别连接到半导体图案的第一端，每条位线在相对于衬底的上表面的水平方向上从单元区域延伸到接触区域；以及字线，与半导体图案相邻地设置并在垂直方向上从衬底的单元区域延伸。第一外围晶体管设置在第一堆叠的位线和第二堆叠的位线之间。
根据本发明构思的一示例性实施方式，一种半导体存储器件包括：包括单元区域和外围电路区域的衬底；在单元区域上的堆叠；以及在外围电路区域上的外围晶体管。堆叠包括：半导体图案，在相对于衬底的上表面的垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在单元区域上并且分别连接到半导体图案，每条位线在相对于衬底的上表面的水平方向上延伸；以及字线，与半导体图案相邻地设置并在垂直方向上从单元区域延伸。外围晶体管包括在垂直方向上堆叠在外围电路区域上的有源图案以及与有源图案相邻地设置并且在垂直方向上从外围电路区域延伸的外围栅电极。
根据本发明构思的一示例性实施方式，一种半导体存储器件包括：具有单元区域和接触区域的衬底；在衬底的单元区域上的第一堆叠和第二堆叠；以及在接触区域上的外围晶体管。第一堆叠和第二堆叠中的每个包括：半导体图案，在相对于衬底的上表面的垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在接触区域上并分别连接到半导体图案的第一端，每条位线在相对于衬底的上表面的水平方向上从单元区域延伸到接触区域；以及字线，与半导体图案相邻地设置并在垂直方向上从半导体区域延伸。位线在接触区域上具有阶梯状结构。外围晶体管设置在第一堆叠的阶梯状结构与第二堆叠的阶梯状结构之间。
附图说明
通过以下结合附图进行的简要描述，将更清楚地理解示例实施方式。附图表示如在本文描述的非限制性示例实施方式。
图1是示意性地示出根据本发明构思的一实施方式的三维半导体存储器件的单元阵列的电路图。
图2是示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。
图3是示出图2的半导体存储器件的平面图。
图4A是沿图3的线A-A'截取的截面图。
图4B是沿图3的线B-B'截取的截面图。
图4C是沿图3的线C-C'和D-D'截取的截面图。
图4D是沿图3的线E-E'截取的截面图。
图5至图8是沿图3的线C-C'和D-D'截取的截面图，以示出根据本发明构思的一实施方式的制造三维半导体存储器件的方法。
图9是沿图3的线C-C'和D-D'截取的截面图，以示出根据本发明构思的另一实施方式的制造三维半导体存储器件的方法。
图10是沿图3的线E-E'截取的截面图。
图11是沿图3的线D-D'截取的截面图。
图12是沿图3的线D-D'截取的截面图。
图13A是沿图3的线D-D'截取的截面图。
图13B是沿图3的线E-E'截取的截面图。
图13C是示出根据本发明构思的一实施方式的外围晶体管的透视图。
图14是沿图3的线C-C'和D-D'截取的截面图。
图15是沿图3的线C-C'和D-D'截取的截面图，以示出制造根据图14的实施方式的三维半导体存储器件的方法。
图16是示出根据本发明构思的一实施方式的半导体存储器件的平面图。
图17A是沿图16的线A-A'和B-B'截取的截面图。
图17B是沿图16的线C-C'截取的截面图。
图18是沿图16的线C-C'截取的截面图。
图19是示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。
图20是沿图19的线A-A'截取的截面图。
应该注意的是，这些图旨在说明在某些示例实施方式中使用的方法、结构和/或材料的一般特性，并补充以下提供的书面描述。但是，这些图不是按比例绘制的，并且可能无法精确反映任何给出的实施方式的精确结构或性能特征，并且不应解释为限定或限制示例实施方式所包含的值或性能的范围。例如，为了清楚起见，可以减小或放大分子、层、区域和/或结构元件的相对厚度和位置。在各个图中的相似或相同的附图标记的使用旨在表示相似或相同的元件或特征的存在。
具体实施方式
图1是示意性地示出根据本发明构思的一实施方式的三维半导体存储器件的单元阵列的电路图。
参照图1，根据本发明构思的一实施方式的三维半导体存储器件的单元阵列可以包括多个子单元阵列SCA。子单元阵列SCA可以在第二方向D2上布置。
每个子单元阵列SCA可以包括多条位线BL、多条字线WL和多个存储单元晶体管MCT。每个存储单元晶体管MCT可以被置于字线WL中的相应一条与位线BL中的相应一条之间。
位线BL可以是与衬底间隔开并堆叠在衬底上的导电图案(例如，金属线)。位线BL可以在第一方向D1上延伸。每个子单元阵列SCA中的位线BL可以在垂直方向(例如，第三方向D3)上彼此间隔开。
字线WL可以是在垂直方向(例如，在第三方向D3)上从衬底延伸的导电图案(例如，金属线)。每个子单元阵列SCA中的字线WL可以在第一方向D1上彼此间隔开。
存储单元晶体管MCT的栅电极可以连接到字线WL，并且存储单元晶体管MCT的源电极可以连接到位线BL。每个存储单元晶体管MCT可以包括数据存储元件DS。在一示例实施方式中，数据存储元件DS可以是电容器(例如，动态随机存取存储器(DRAM)单元电容器)。例如，数据存储元件DS可以包括：第一电极，其连接到存储单元晶体管MCT的漏电极；电容器的第二电极，其连接到接地线PP；以及电介质层，其插设在第一电极和第二电极之间。
图2是示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。图3是示出图2的半导体存储器件的平面图。图4A是沿图3的线A-A'截取的截面图。图4B是沿图3的线B-B'截取的截面图。图4C是沿图3的线C-C'和D-D'截取的截面图。图4D是沿图3的线E-E'截取的截面图。
参照图2、图3和图4A至图4D，可以提供包括单元区域CAR和接触区域CTR的衬底SUB。第一层间绝缘层ILD1可以提供在衬底SUB上。衬底SUB可以是硅晶片、锗晶片或硅锗晶片。
第一至第四堆叠SS1-SS4可以提供在衬底SUB的单元区域CAR上(例如，见图3)。第一至第四堆叠SS1-SS4可以与衬底SUB垂直地间隔开，并且第一层间绝缘层ILD1插设在其间。第一至第四堆叠SS1-SS4可以在第一方向D1上延伸并且可以彼此平行。第一至第四堆叠SS1-SS4可以在第二方向D2上布置。第一至第四堆叠SS1-SS4中的每个可以包括先前参照图1描述的子单元阵列SCA。
第一至第四堆叠SS1-SS4中的每个可以包括交替地堆叠在单元区域CAR上的半导体图案SP和绝缘层IL。在第一至第四堆叠SS1-SS4的每个中，半导体图案SP可以通过绝缘层IL彼此垂直地间隔开。绝缘层IL中的每个可以插设在半导体图案SP当中的彼此垂直相邻的相应的一对半导体图案之间。绝缘层IL可以由硅氧化物、硅氮化物、硅氮氧化物、含碳的硅氧化物、含碳的硅氮化物和含碳的硅氮氧化物中的至少一种形成，或可以包括硅氧化物、硅氮化物、硅氮氧化物、含碳的硅氧化物、含碳的硅氮化物和含碳的硅氮氧化物中的至少一种。
每个半导体图案SP可以是在第二方向D2上延伸的线形、条形或柱形图案。在一实施方式中，半导体图案SP可以由硅、锗、硅锗和铟镓锌氧化物(IGZO)中的至少一种形成，或包括硅、锗、硅锗和铟镓锌氧化物(IGZO)中的至少一种。在一实施方式中，半导体图案SP可以由单晶硅形成或包括单晶硅。每个半导体图案SP可以包括第一杂质区域SD1、第二杂质区域SD2和沟道区域CH。
沟道区域CH可以提供在第一杂质区域SDl和第二杂质区域SD2之间。第一杂质区域SD1和第二杂质区域SD2可以被掺杂为具有第一导电类型(例如n型)。沟道区域CH可以是未掺杂的或可以被掺杂为具有与第一导电类型不同的第二导电类型(例如p型)。
沟道区域CH可以对应于图1的存储单元晶体管MCT的沟道区域。第一杂质区域SD1和第二杂质区域SD2可以分别对应于图1的存储单元晶体管MCT的源电极和漏电极。
半导体图案SP可以提供在衬底SUB的单元区域CAR上。例如，第一至第四堆叠SS1-SS4中的每个可以包括半导体图案SP的第一至第四行R1-R4。第一至第四行R1-R4中的每个可以包括垂直地堆叠以彼此重叠的半导体图案SP。尽管第一至第四行R1-R4中的每个被示出为具有六个垂直堆叠的半导体图案SP，但是本发明构思不限于该示例。第一至第四行R1-R4可以在第一方向D1上彼此间隔开。
第一至第四堆叠SS1-SS4中的每个可以进一步包括垂直地堆叠在衬底SUB上的第一导电线CL1。在第一至第四堆叠SS1-SS4的每个中，第一导电线CL1可以通过绝缘层IL彼此垂直地间隔开。每个绝缘层IL可以插设在第一导电线CL1当中的彼此垂直相邻的相应的一对第一导电线之间。
第一导电线CL1可以被提供为具有在第一方向D1上延伸的线形或条形结构。第一导电线CL1可以从衬底SUB的单元区域CAR延伸到接触区域CTR。
第一导电线CL1可以分别与半导体图案SP直接接触。作为一示例，每条第一导电线CL1可以被定位在与半导体图案SP中的连接到其的相应一个半导体图案SP基本上相同的高度处。在一示例实施方式中，每条第一导电线CL1可以与半导体图案SP中的相应一个的第一端接触。除非上下文另外指出，否则本文中使用的术语“接触”是指直接连接(即，触碰)。每条第一导电线CL1可以连接到半导体图案SP中的相应一个的第一杂质区域SD1。第一至第四行R1-R4中的位于与第一导电线CL1中的相应一条相同的高度处的每个半导体图案SP可以在第二方向D2上从第一导电线CL1延伸。
参照图4B，第一至第四堆叠SS1-SS4中的每个可以在衬底SUB的接触区域CTR上具有阶梯状结构。换句话说，堆叠在接触区域CTR上的第一导电线CL1可以具有阶梯状结构。第一导电线CL1在第一方向D1上的长度可以随着距衬底SUB的顶表面的距离增加而减小。例如，第一导电线CL1中的最下面的第一导电线的长度可以比其他第一导电线的长度长。第一导电线CL1中的最上面的第一导电线的长度可以比其他第一导电线的长度短。
接触CNT可以提供在第一导电线CL1的阶梯状结构上。每条第一导电线CL1的一端可以通过阶梯状结构暴露。接触CNT可以分别连接到第一导电线CL1。每个接触CNT可以连接到第一导电线CL1中的相应一条的暴露端。
第一导电线CL1可以由导电材料形成或包括导电材料。例如，导电材料可以是掺杂的半导体材料(掺杂的硅、掺杂的锗等)、导电的金属氮化物(钛氮化物、钽氮化物等)、金属材料(钨、钛、钽等)以及金属半导体化合物(钨硅化物、钴硅化物、钛硅化物等)中的一种。第一导电线CL1可以用作参照图1描述的位线BL。
第一至第四堆叠SS1-SS4中的每个可以进一步包括数据存储元件DS，其垂直堆叠在衬底SUB的单元区域CAR上。堆叠在衬底SUB上的数据存储元件DS可以通过绝缘层IL彼此垂直地间隔开。每个数据存储元件DS可以在第二方向D2上从连接到其的半导体图案SP延伸。
每个数据存储元件DS可以与连接到其的半导体图案SP直接接触。作为一示例，每个数据存储元件DS可以位于与连接到其的半导体图案SP基本相同的高度处。在一示例实施方式中，每个数据存储元件DS可以与半导体图案SP中的相应一个的与第一端相反的第二端接触。数据存储元件DS可以连接到半导体图案SP的第二杂质区域SD2。
参照图4A，每个数据存储元件DS可以包括第一电极EL1、电介质层DL和第二电极EL2。例如，根据本发明构思的一实施方式的数据存储元件DS可以是电容器(例如，DRAM单元电容器)。
第一电极EL1可以直接连接到半导体图案SP的第二杂质区域SD2。第一电极EL1可以具有中空圆筒形状。第一电极EL1可以由金属材料、金属氮化物和金属硅化物中的至少一种形成，或包括金属材料、金属氮化物和金属硅化物中的至少一种。例如，第一电极EL1可以由难熔金属(例如，钴、钛、镍、钨或钼)中的至少一种形成，或包括难熔金属(例如，钴、钛、镍、钨或钼)中的至少一种。第一电极EL1可以由金属氮化物(例如，钛氮化物、钛硅氮化物、钛铝氮化物、钽氮化物、钽硅氮化物、钽铝氮化物或钨氮化物)中的至少一种形成，或包括金属氮化物(例如，钛氮化物、钛硅氮化物、钛铝氮化物、钽氮化物、钽硅氮化物、钽铝氮化物或钨氮化物)中的至少一种。
电介质层DL可以插设在第一电极EL1和第二电极EL2之间。电介质层DL可以被提供为直接覆盖第一电极EL1的内侧表面。例如，电介质层DL可以由金属氧化物(例如，铪氧化物、锆氧化物、铝氧化物、镧氧化物、钽氧化物和钛氧化物)和钙钛矿电介质材料(例如，SrTiO3(STO)、((Ba，Sr)TiO3(BST)、BaTiO3、PZT和PLZT)中的至少一种形成，或包括金属氧化物(例如，铪氧化物、锆氧化物、铝氧化物、镧氧化物、钽氧化物和钛氧化物)和钙钛矿电介质材料(例如，SrTiO3(STO)、(Ba，Sr)TiO3(BST)、BaTiO3、PZT和PLZT)中的至少一种。
第二电极EL2可以提供在电介质层DL上。第二电极EL2可以被提供为填充第一电极EL1的圆筒形内部空间。第二电极EL2可以连接到下面将描述的第三导电线CL3。第二电极EL2可以由掺杂的硅、金属材料、金属氮化物和金属硅化物中的至少一种形成，或包括掺杂的硅、金属材料、金属氮化物和金属硅化物中的至少一种。作为一示例，第二电极EL2可以包括与第一电极EL1基本相同的材料。
第二导电线CL2可以提供在衬底SUB的单元区域CAR上以穿透第一至第四堆叠SS1-SS4。第二导电线CL2可以是在垂直于衬底SUB的顶表面的方向上(即，在第三方向D3上)延伸的柱形或条形图案。
例如，参照图3和图4C，穿透第三堆叠SS3的第二导电线CL2可以在第一方向D1上布置。穿透第三堆叠SS3的第二导电线CL2可以分别与第三堆叠SS3的第一至第四行R1-R4相邻地设置。穿透第三堆叠SS3的第二导电线CL2当中的第一对第二导电线可以与第一行R1的半导体图案SP的侧表面相邻。所述第一对第二导电线可以在第一行R1的半导体图案SP的侧表面上垂直地延伸。穿透第三堆叠SS3的第二导电线CL2当中的第二对第二导电线可以与第二行R2的半导体图案SP的侧表面相邻。第二对第二导电线可以在第二行R2的半导体图案SP的侧表面上垂直地延伸。
每条第二导电线CL2可以设置在半导体图案SP中的相应一个的沟道区域CH上。第二导电线CL2可以用作栅电极。例如，第二导电线CL2可以用作图1的存储单元晶体管MCT的栅电极。栅极绝缘层GI可以提供在每条第二导电线CL2与半导体图案SP中的相应一个的沟道区域CH之间。栅极绝缘层GI可以是单层或多层结构，其由高k电介质材料、硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成，或包括高k电介质材料、硅氧化物、硅氮化物和硅氮氧化物中的至少一种。在一实施方式中，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸锌铅中的至少一种。
第二导电线CL2可以由导电材料形成或包括导电材料，并且该导电材料可以是掺杂的半导体材料、导电的金属氮化物、金属材料和金属半导体化合物中的一种。第二导电线CL2可以用作参照图1描述的字线WL。
第三导电线CL3可以提供在衬底SUB的单元区域CAR上，以平行于第一至第四堆叠SS1-SS4或在第一方向D1上延伸。第三导电线CL3中的第一条可以提供在第一堆叠SS1和第二堆叠SS2之间，第三导电线CL3中的第二条可以提供在第三堆叠SS4和第四堆叠SS4之间。
第三导电线CL3可以电连接到数据存储元件DS的第二电极EL2。第三导电线CL3中的第一条可以共同地连接到第一堆叠SS1的第二电极EL2和第二堆叠SS2的第二电极EL2。第三导电线CL3中的第二条可以共同地连接到第三堆叠SS3的第二电极EL2和第四堆叠SS4的第二电极EL2。
第三导电线CL3可以由导电材料形成或包括导电材料，并且该导电材料可以是掺杂的半导体材料、导电的金属氮化物、金属材料和金属半导体化合物中的一种。第三导电线CL3可以用作参照图1描述的接地线PP。
第二层间绝缘层ILD2可以提供在第一层间绝缘层ILD1上以覆盖第一至第四堆叠SS1-SS4。第三层间绝缘层ILD3可以提供在第二层间绝缘层ILD2上。第一到第三层间绝缘层ILD1、ILD2和ILD3中的每个可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。
在一实施方式中，第一堆叠SS1和第二堆叠SS2可以具有与第三堆叠SS3和第四堆叠SS4基本相同的结构。第一和第二堆叠SS1和SS2以及第三和第四堆叠SS3和SS4可以被提供为彼此对称。第一堆叠SS1和第二堆叠SS2可以被提供为具有关于第三导电线CL3的镜面对称性。第三堆叠SS4和第四堆叠SS4可以被提供为具有关于第三导电线CL3的镜面对称性。第二堆叠SS2和第三堆叠SS3可以被提供为具有关于插设于其间的第二层间绝缘层ILD2具有镜面对称性。
衬底SUB的接触区域CTR可以包括第一外围电路区域PER1和第二外围电路区域PER2。当在平面图中观察时，第一外围电路区域PER1可以提供在第一堆叠SS1的阶梯状结构与第二堆叠SS2的阶梯状结构之间。当在平面图中观察时，第二外围电路区域PER2可以提供在第三堆叠SS3的阶梯状结构与第四堆叠SS4的阶梯状结构之间。
第一外围电路区域PER1和第二外围电路区域PER2可以包括电连接到存储单元阵列的外围晶体管PTR、电阻器和电容器。作为一示例，第一外围电路区域PER1和第二外围电路区域PER2可以包括连接到单元区域CAR的第一导电线CL1(即，位线)的感测放大器。
在下文中，将参照图2、图3、图4C和图4D更详细地描述第一外围电路区域PER1和第二外围电路区域PER2上的外围晶体管PTR。
外围晶体管PTR可以包括交替地堆叠在第一或第二外围电路区域PER1或PER2上的有源图案PCH和绝缘层IL。堆叠的有源图案PCH可以通过绝缘层IL彼此垂直地间隔开。
参照图4C，每个堆叠的有源图案PCH可以设置在与堆叠在单元区域CAR上的半导体图案SP中的相应一个相同的高度处。堆叠的有源图案PCH可以由与堆叠的半导体图案SP相同的材料形成，或包括与堆叠的半导体图案SP相同的材料。例如，每个半导体图案SP和有源图案PCH中的相应一个可以设置在相同的高度处，并且可以由单个半导体层同时形成。
外围晶体管PTR可以进一步包括一对外围栅电极PG。外围栅电极PG可以是在第三方向D3上延伸的柱形或条形图案。例如，外围栅电极PG可以由与第二导电线CL2相同的材料形成，或包括与第二导电线CL2相同的材料。在一实施方式中，可以同时形成外围栅电极PG和第二导电线CL2。
一对外围栅电极PG可以分别提供在每个有源图案PCH的相反侧。外围栅极绝缘层PGI可以插设在外围栅电极PG与每个有源图案PCH之间。例如，外围栅极绝缘层PGI可以由与栅极绝缘层GI相同的材料形成，或包括与栅极绝缘层GI相同的材料。
外围晶体管PTR可以进一步包括穿透堆叠的有源图案PCH的一对源极/漏极接触SDC。所述一对源极/漏极接触SDC可以分别用作外围晶体管PTR的源电极和漏电极。当外围晶体管PTR处于导通状态时，载流子可以通过有源图案PCH从一个源极/漏极接触SDC移动到另一源极/漏极接触SDC。
外围晶体管PTR的堆叠的有源图案PCH可以用作外围晶体管PTR的沟道区域。换句话说，根据本实施方式的外围晶体管PTR可以是多桥沟道场效应晶体管(MBCFET)。更详细地，根据本实施方式的外围晶体管PTR可以是包括一对外围栅电极PG的双栅MBCFET，所述一对外围栅电极PG分别提供在每个有源图案PCH的相反侧。
同时，尽管未示出，但是衬底SUB可以进一步包括第三外围电路区域。第三外围电路区域可以包括连接到单元区域CAR的第二导电线CL2(即，字线)的行解码器和/或子字线驱动器。上述外围晶体管PTR可以提供在第三外围电路区域上。
返回参照图2、图3和图4A至图4D，可以在第三层间绝缘层ILD3中提供多条互连线ML。互连线ML可以由金属材料(例如，铝、铜、钨、钼或钴)中的至少一种形成，或包括金属材料(例如，铝、铜、钨、钼或钴)中的至少一种。
互连线ML中的一些可以通过通路VI和接触CNT电连接到第一导电线CL1(例如，见图4B)。互连线ML中的一些可以通过通路VI电连接到第二导电线CL2(例如，见图4C)。互连线ML中的一些可以通过通路VI电连接到外围栅电极PG(例如，见图4C)。互连线ML中的一些可以通过通路VI电连接到源极/漏极接触SDC(例如，见图4D)。
尽管未示出，但是互连线ML可以由多个堆叠的金属层组成。在一实施方式中，单元区域CAR上的第一导电线CL1可以通过互连线ML电连接到第一外围电路区域PER1和第二外围电路区域PER2上的外围晶体管PTR。
图5至图8是沿图3的线C-C'和D-D'截取的截面图，以示出根据本发明构思的一实施方式的制造三维半导体存储器件的方法。
参照图3和图5，可以在衬底SUB的整个顶表面上形成缓冲层SRB。缓冲层SRB可以形成在单元区域CAR和包括第一外围电路区域PER1以及第二外围电路区域PER2的接触区域CTR上。
例如，衬底SUB可以是单晶硅晶片。缓冲层SRB可以由硅锗(SiGe)形成或包括硅锗(SiGe)。缓冲层SRB中的锗的浓度可以在10at％至20at％的范围内。缓冲层SRB可以通过选择性外延生长工艺形成。缓冲层SRB可以沿着衬底SUB的晶体结构生长。例如，缓冲层SRB可以具有与衬底SUB相同的晶体结构(即，单晶结构)。缓冲层SRB可以形成为具有在200nm至1000nm范围内的厚度。
在形成缓冲层SRB之前，可以在衬底SUB上执行清洁工艺。清洁工艺可以包括使用HF的湿蚀刻工艺、使用NF3的干蚀刻工艺或其组合。
参照图3和图6，可以在缓冲层SRB上形成第一半导体层SL1。第一半导体层SL1可以由硅(Si)形成或包括硅(Si)。第一半导体层SL1可以通过选择性外延生长工艺形成。第一半导体层SL1可以沿着缓冲层SRB的晶体结构生长。因此，第一半导体层SL1可以包括单晶硅(Si)。
缓冲层SRB可以防止在第一半导体层SL1中形成晶体缺陷。缓冲层SRB可以以逐渐减小缓冲层SRB与衬底SUB之间的晶格失配的方式形成在衬底SUB上，从而减小缓冲层SRB中的穿透位错密度。缓冲层SRB可以用作减轻由衬底SUB和缓冲层SRB之间的晶格结构的差异引起的应力的缓冲层。
在第一半导体层SL1的形成期间，第一半导体层SL1可以以原位方式掺有杂质。例如，第一半导体层SL1可以以1E17/cm3至1E18/cm3浓度掺有硼(B)原子。
可以在第一半导体层SL1上形成第二半导体层SL2。第二半导体层SL2可以由硅锗(SiGe)形成或包括硅锗(SiGe)。第二半导体层SL2中的锗的浓度可以在15at％至35at％的范围内。第二半导体层SL2中的锗的浓度可以高于缓冲层SRB中的锗的浓度。
第二半导体层SL2可以通过选择性外延生长工艺形成。第二半导体层SL2可以沿着第一半导体层SL1的晶体结构生长。第二半导体层SL2可以形成为具有在10nm至30nm范围内的厚度。
参照图3和图7，可以多次执行形成第一半导体层SL1和第二半导体层SL2的循环工艺以形成半导体堆叠SLS。半导体堆叠SLS可以包括在衬底SUB上的缓冲层SRB以及交替地堆叠在缓冲层SRB上的第一和第二半导体层SL1和SL2。可以在单个腔室内原位执行形成半导体堆叠SLS的所有工艺。半导体堆叠SLS中的第一半导体层SL1可以包括单晶硅(Si)。
参照图3和图8，可以将半导体堆叠SLS的第二半导体层SL2替换为绝缘层IL。例如，第二半导体层SL2可以被选择性地蚀刻以留下第一半导体层SL1。绝缘层IL可以形成在第一半导体层SL1之间。可以将半导体堆叠SLS的缓冲层SRB替换为第一层间绝缘层ILD1。
此后，如先前参照图2、图3和图4A至图4D所述，第一至第四堆叠SS1-SS4可以由单元区域CAR和接触区域CTR上的半导体堆叠SLS形成。例如，半导体图案SP可以由单元区域CAR上的第一半导体层SL1形成。
外围晶体管PTR可以由第一外围电路区域PER1和第二外围电路区域PER2上的半导体堆叠SLS形成。例如，有源图案PCH可以由第一外围电路区域PER1和第二外围电路区域PER2上的第一半导体层SL1形成。
图9是沿图3的线C-C'和D-D'截取的截面图，以示出根据本发明构思的另一实施方式的制造三维半导体存储器件的方法。参照图3和图9，可以在衬底SUB上形成沟槽TR。可以在衬底SUB的整个顶表面上形成缓冲层SRB。缓冲层SRB可以覆盖沟槽TR。在一示例实施方式中，缓冲层SRB可以填充沟槽TR。
当形成缓冲层SRB时，由于衬底SUB与缓冲层SRB之间的晶格结构的差异，可能会产生晶格缺陷LD。例如，晶格缺陷LD可以形成在缓冲层SRB的在沟槽TR中的一部分中，但是晶格缺陷LD可以不在缓冲层SRB的设置在比沟槽TR高的高度处的其他部分中产生。换句话说，可以通过沟槽TR更有效地缓解衬底SUB和缓冲层SRB之间的应力。
在下文中，将在下面描述本发明构思的各种实施方式。在下面的描述中，先前参照图2、图3和图4A至图4D描述的元件可以由相同的附图标记表示，而无需重复对其的重复描述，并且将更详细地描述没有参照图2、图3和图4A至图4D描述的元件或特征。
图10是沿图3的线E-E'截取的截面图。参照图3和图10，外围晶体管PTR可以包括在第二方向D2上彼此相邻的第一外围晶体管PTR1和第二外围晶体管PTR2。第一外围晶体管PTR1可以包括一对第一源极/漏极接触SDC1，第二外围晶体管PTR2可以包括一对第二源极/漏极接触SDC2。
第一源极/漏极接触SDC1可以具有位于与第二源极/漏极接触SDC2的底表面的高度不同的高度处的底表面。例如，第一源极/漏极接触SDC1的底表面可以低于第二源极/漏极接触SDC2的底表面。因此，连接到第一源极/漏极接触SDC1的有源图案PCH的数量可以大于连接到第二源极/漏极接触SDC2的有源图案PCH的数量。
由于连接到第一源极/漏极接触SDC1的有源图案PCH多于连接到第二源极/漏极接触SDC2的有源图案PCH，所以被用作第一外围晶体管PTR1中的沟道区域的有源图案PCH的数量可以大于被用作第二外围晶体管PTR2中的沟道区域的有源图案PCH的数量。换句话说，第一外围晶体管PTR1的沟道区域的尺寸(例如，沟道宽度)可以大于第二外围晶体管PTR2的沟道区域的尺寸(例如，沟道宽度)。
也就是说，根据本实施方式，通过调节外围晶体管PTR中的源极/漏极接触SDC的深度，可以控制外围晶体管PTR的沟道尺寸(例如，沟道宽度)。因此，可以容易地实现具有各种沟道宽度的外围晶体管PTR。
图11是沿图3的线D-D'截取的截面图。参照图3和图11，外围晶体管PTR可以包括第一外围晶体管PTR1和第二外围晶体管PTR2，它们在第一方向D1上彼此相邻。可以在第一外围晶体管PTR1和第二外围晶体管PTR2之间提供屏蔽线SM。详细地，屏蔽线SM可以插设在第一外围晶体管PTR1的外围栅电极PG和第二外围晶体管PTR2的外围栅电极PG之间。屏蔽线SM可以是在第三方向D3上延伸的线形或柱形图案。
第二层间绝缘层ILD2可以插设在屏蔽线SM和外围栅电极PG之间，因此，屏蔽线SM可以与外围栅电极PG间隔开。屏蔽线SM可以减小由于第一外围晶体管PTR1的外围栅电极PG和第二外围晶体管PTR2的外围栅电极PG之间的干扰而导致的耦合电容。作为一示例，屏蔽线SM可以连接到被施加接地电压的节点。
图12是沿图3的线D-D'截取的截面图。参照图3和图12，外围晶体管PTR可以包括与每个有源图案PCH的一侧相邻的外围栅电极PG以及与每个有源图案PCH的相反侧相邻的主体接触线BCL。主体接触线BCL可以与每个堆叠的有源图案PCH接触。如图所示，在主体接触线BCL和堆叠的有源图案PCH之间没有插设绝缘层。
主体接触线BCL可以与堆叠的有源图案PCH中的每个接触，因此可以用作主体接触。主体接触线BCL可以防止在外围晶体管PTR中发生浮体效应。
图13A是沿图3的线D-D'截取的截面图。图13B是沿图3的线E-E'截取的截面图。图13C是示出根据本发明构思的一实施方式的外围晶体管的透视图。参照图3、图13A、图13B和图13C，根据本实施方式的外围晶体管PTR可以是环绕栅场效应晶体管(GAAFET)。
详细地，外围晶体管PTR的外围栅电极PG可以被提供为围绕每个有源图案PCH。例如，外围栅电极PG可以提供在每个有源图案PCH的顶部、底部和相反的侧表面上(例如，见图13A)。外围栅极绝缘层PGI可以覆盖每个有源图案PCH的顶部、底部和相反的侧表面，并且外围栅电极PG可以提供在外围栅极绝缘层PGI上。
图14是沿图3的线C-C'和D-D'截取的截面图。参照图3和图14，外围晶体管PTR可以包括交替地堆叠在第一外围电路区域PER1或第二外围电路区域PER2上的有源图案PCH和第二半导体层SL2。每个第二半导体层SL2可以由硅锗(SiGe)形成或包括硅锗(SiGe)。第二半导体层SL2中的锗的浓度可以在15at％至35at％的范围内。
缓冲层SRB可以插设在外围晶体管PTR和衬底SUB之间。每个堆叠的有源图案PCH可以设置在与堆叠在单元区域CAR上的半导体图案SP中的相应一个相同的高度处。堆叠的第二半导体层SL2中的每个可以设置在与堆叠在单元区域CAR上的绝缘层IL中的相应一个相同的高度处。
图15是沿图3的线C-C'和D-D'截取的截面图，以示出制造根据图14的实施方式的三维半导体存储器件的方法。参照图3和图15，在形成图7的所得结构之后，单元区域CAR上的第二半导体层SL2可以用绝缘层IL替换。然而，第一外围电路区域PER1和第二外围电路区域PER2上的第二半导体层SL2和缓冲层SRB可以不用绝缘层替换，而是可以保留在图14的结构中。第一和第二外围电路区域PER1和PER2上的半导体堆叠SLS可以用作外围晶体管PTR的沟道区域。
图16是示出根据本发明构思的一实施方式的半导体存储器件的平面图。图17A是沿图16的线A-A'和B-B'截取的截面图。图17B是沿图16的线C-C'截取的截面图。参照图16、图17A和图17B，半导体堆叠SLS可以提供在第一外围电路区域PER1和第二外围电路区域PER2上。半导体堆叠SLS可以是保留在第一外围电路区域PER1和第二外围电路区域PER2上的半导体堆叠SLS，如先前参照图15所述。上半导体层SEL可以提供在第一外围电路区域PER1和第二外围电路区域PER2的半导体堆叠SLS上。上半导体层SEL可以位于比堆叠在单元区域CAR上的半导体图案SP中的最上面的图案高的高度处。多个外围晶体管PTR可以提供在上半导体层SEL上。与上述三维晶体管(例如，MBCFET或GAAFET)不同，根据本实施方式的外围晶体管PTR可以是平面FET。根据本实施方式的外围晶体管PTR可以位于比单元区域CAR上的第一至第四堆叠SS1-SS4高的高度处。
详细地，器件隔离层ST可以提供在上半导体层SEL上以限定外围晶体管PTR的有源图案PCH。外围栅电极PG可以提供在每个有源图案PCH上。可以提供一对源极/漏极接触SDC以分别联接到每个有源图案PCH的源极区域和漏极区域。
第三层间绝缘层ILD3可以提供在上半导体层SEL上以覆盖外围晶体管PTR。第四层间绝缘层ILD4可以提供在第三层间绝缘层ILD3上。多条互连线ML可以提供在第四层间绝缘层ILD4中。
图18是沿图16的线C-C'截取的截面图。参照图16和图18，上半导体层SEL可以提供在第一外围电路区域PER1和第二外围电路区域PER2上。上半导体层SEL可以直接形成在衬底SUB上。即，在图18的半导体存储器件中，可以省略第一外围电路区域PER1和第二外围电路区域PER2上的半导体堆叠SLS。
图19是示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。图20是沿图19的线A-A'截取的截面图。在以下描述中，先前参照图2、图3和图4A至图4D描述的元件可以由相同的附图标记表示，而无需重复其重叠的描述。
参照图19和图20，可以提供包括单元区域CAR和接触区域CTR的第一衬底SUB1。第一衬底SUB1可以是硅晶片、锗晶片或硅锗晶片。
第一至第四堆叠SS1-SS4可以提供在第一衬底SUB1上。第三层间绝缘层ILD3可以提供在第一至第四堆叠SS1-SS4上。多条第一互连线ML1可以提供在第三层间绝缘层ILD3中。第一互连线ML1中的至少一条可以通过第一通路VI1和接触CNT电连接到第一导电线CL1。
第四层间绝缘层ILD4可以提供在第三层间绝缘层ILD3上。第二互连线ML2可以提供在第四层间绝缘层ILD4中。第二互连线ML2可以通过第二通路VI2电连接到第一互连线ML1。
包括外围电路区域PER的第二衬底SUB2可以提供在第四层间绝缘层ILD4上。第二衬底SUB2的外围电路区域PER可以与第一衬底SUB1的单元区域CAR和接触区域CTR垂直地重叠。尽管未示出，但是粘合层可以插设在第二衬底SUB2和第四层间绝缘层ILD4之间。粘合层可以用于将第二衬底SUB2粘接到第四层间绝缘层ILD4。第二衬底SUB2可以是硅晶片、锗晶片或硅锗晶片。例如，第二衬底SUB2可以是单晶硅晶片。
多个外围晶体管PTR可以提供在第二衬底SUB2上。详细地，器件隔离层ST可以提供在第二衬底SUB2上，以限定外围晶体管PTR的有源图案PCH。外围栅电极PG可以提供在每个有源图案PCH上。可以提供一对源极/漏极接触SDC以分别联接到每个有源图案PCH的源极区域和漏极区域。
第五层间绝缘层ILD5和第六层间绝缘层ILD6可以提供在第二衬底SUB2上以覆盖外围晶体管PTR。多条第三互连线ML3可以提供在第六层间绝缘层ILD6中。每条第三互连线ML3可以通过第三通路VI3电连接到源极/漏极接触SDC或外围栅电极PG。
可以提供贯穿通路THV以穿透第五层间绝缘层ILD5和第二衬底SUB2，并且在一实施方式中，第二互连线ML2和第三互连线ML3可以通过贯穿通路THV彼此垂直地连接。例如，第一衬底SUB上的第一导电线CL1可以通过贯穿通路THV电连接到第二衬底SUB2上的外围晶体管PTR。尽管未示出，但是绝缘间隔物可以插设在贯穿通路THV和第二衬底SUB2之间。
在根据本发明构思的一实施方式的三维半导体存储器件中，外围电路区域可以包括在衬底的接触区域上的阶梯状结构。因此，可以减小半导体存储器件的面积。外围电路区域上的外围晶体管可以与单元区域上的堆叠同时形成。因此，可以简化制造工艺并提高工艺效率。外围晶体管可以具有多沟道结构，如单元区域上的堆叠一样。因此，可以在给定的小面积上增加外围晶体管的沟道区域的有效宽度。
尽管已经具体示出和描述了本发明构思的示例实施方式，但是本领域的普通技术人员将理解，可以在不脱离权利要求的精神和范围的情况下在其中进行形式和细节上的变化。
本申请要求于2019年8月19日向韩国知识产权局提交的韩国专利申请第10-2019-0101321号的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体存储器件，包括：
具有单元区域和接触区域的衬底，所述接触区域包括外围电路区域；
在所述衬底的所述单元区域上的第一堆叠和第二堆叠；以及
在所述外围电路区域上的第一外围晶体管，
其中所述第一堆叠和所述第二堆叠中的每个包括：
半导体图案，在相对于所述衬底的上表面的垂直方向上堆叠在所述单元区域上；
位线，在所述垂直方向上堆叠在所述单元区域上并分别连接到所述半导体图案的第一端，每条所述位线在相对于所述衬底的所述上表面的水平方向上从所述单元区域延伸到所述接触区域；以及
字线，与所述半导体图案相邻地设置并在所述垂直方向上从所述衬底的所述单元区域延伸，以及
其中，所述第一外围晶体管设置在所述第一堆叠的所述位线和所述第二堆叠的所述位线之间。
2.根据权利要求1所述的半导体存储器件，其中，所述第一外围晶体管包括：
在所述垂直方向上堆叠在所述外围电路区域上的第一有源图案；以及
外围栅电极，与所述第一有源图案相邻地设置并在所述垂直方向上从所述外围电路区域延伸。
3.根据权利要求2所述的半导体存储器件，其中，所述外围栅电极包括一对第一外围栅电极和第二外围栅电极，并且所述第一外围栅电极和所述第二外围栅电极分别设置在每个所述有源图案的相反侧。
4.根据权利要求2所述的半导体存储器件，其中，所述外围栅电极围绕每个所述有源图案。
5.根据权利要求2所述的半导体存储器件，其中，所述第一外围晶体管还包括主体接触线，所述主体接触线连接到每个所述有源图案并且在所述垂直方向上从所述外围电路区域延伸。
6.根据权利要求2所述的半导体存储器件，还包括：
第二外围晶体管，设置在所述外围电路区域上并与所述第一外围晶体管相邻；以及
屏蔽线，设置在所述外围电路区域上并插设在所述第一外围晶体管的所述外围栅电极和所述第二外围晶体管的外围栅电极之间。
7.根据权利要求2所述的半导体存储器件，还包括：
第二外围晶体管，设置在所述外围电路区域上并与所述第一外围晶体管相邻，
其中，所述第一外围晶体管还包括穿透所述第一有源图案的第一源极/漏极接触，
所述第二外围晶体管包括第二有源图案和穿透所述第二有源图案的第二源极/漏极接触，以及
所述第一源极/漏极接触的底表面的垂直高度不同于所述第二源极/漏极接触的底表面的垂直高度。
8.根据权利要求2所述的半导体存储器件，其中，所述第一外围晶体管还包括半导体层，
每个所述有源图案和每个所述半导体层在所述垂直方向上交替地堆叠在所述外围电路区域上，
所述有源图案包括硅，以及
所述半导体层包括硅锗。
9.根据权利要求1所述的半导体存储器件，还包括：
在所述第一堆叠和所述第二堆叠上的互连线，
其中，所述位线中的至少一条通过所述互连线电连接到所述第一外围晶体管。
10.根据权利要求1所述的半导体存储器件，其中，所述第一堆叠和所述第二堆叠中的每个还包括分别连接到所述半导体图案的第二端的电容器。
11.一种半导体存储器件，包括：
衬底，包括单元区域和外围电路区域；
在所述单元区域上的堆叠；以及
在所述外围电路区域上的外围晶体管，
其中所述堆叠包括：
半导体图案，在相对于所述衬底的上表面的垂直方向上堆叠在所述单元区域上；
位线，在所述垂直方向上堆叠在所述单元区域上并分别连接到所述半导体图案，每条所述位线在相对于所述衬底的所述上表面的水平方向上延伸；以及
字线，与所述半导体图案相邻地设置并在所述垂直方向上从所述单元区域延伸，以及
其中，所述外围晶体管包括：
有源图案，在所述垂直方向上堆叠在所述外围电路区域上；以及
外围栅电极，与所述有源图案相邻地设置并在所述垂直方向上从所述外围电路区域延伸。
12.根据权利要求11所述的半导体存储器件，其中，每个所述有源图案位于与所述半导体图案中的相应一个相同的垂直高度处。
13.根据权利要求11所述的半导体存储器件，其中，所述外围栅电极包括一对第一外围栅电极和第二外围栅电极，以及
所述第一外围栅电极和所述第二外围栅电极分别设置在每个所述有源图案的相反侧。
14.根据权利要求11所述的半导体存储器件，其中，所述外围栅电极围绕每个所述有源图案。
15.根据权利要求11所述的半导体存储器件，其中，所述外围晶体管还包括：在所述垂直方向上堆叠在所述外围电路区域上的半导体层；以及
其中每个所述有源图案和每个所述半导体层在所述垂直方向上交替地堆叠在所述外围电路区域上，
所述有源图案包括硅，以及
所述半导体层包括硅锗。
16.一种半导体存储器件，包括：
具有单元区域和接触区域的衬底；
在所述衬底的所述单元区域上的第一堆叠和第二堆叠；以及
在所述接触区域上的外围晶体管，
其中所述第一堆叠和所述第二堆叠中的每个包括：
半导体图案，在相对于所述衬底的上表面的垂直方向上堆叠在所述单元区域上；
位线，在所述垂直方向上堆叠在所述接触区域上并分别连接到所述半导体图案的第一端，每条所述位线在相对于所述衬底的所述上表面的水平方向上从所述单元区域延伸到所述接触区域；以及
字线，与所述半导体图案相邻地设置并在所述垂直方向上从所述单元区域延伸，
其中，所述位线在所述接触区域上具有阶梯状结构，以及
其中，所述外围晶体管设置在所述第一堆叠的所述阶梯状结构与所述第二堆叠的所述阶梯状结构之间。
17.根据权利要求16所述的半导体存储器件，其中，所述外围晶体管包括：
有源图案，在所述垂直方向上堆叠在所述衬底的所述接触区域上；以及
外围栅电极，与所述有源图案相邻地设置并在所述垂直方向上从所述接触区域延伸。
18.根据权利要求17所述的半导体存储器件，其中，所述外围栅电极包括一对第一外围栅电极和第二外围栅电极，以及
所述第一外围栅电极和所述第二外围栅电极分别设置在每个所述有源图案的相反侧。
19.根据权利要求17所述的半导体存储器件，其中，所述外围栅电极被提供为围绕每个所述有源图案。
20.根据权利要求17所述的半导体存储器件，其中，所述外围晶体管还包括半导体层，
每个所述有源图案和每个所述半导体层在所述垂直方向上交替地堆叠在所述衬底的所述接触区域上，
所述有源图案包括硅，以及
所述半导体层包括硅锗。
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