CN115955909A - 半导体装置 - Google Patents

Abstract

提供了一种半导体装置，该半导体装置能够通过调整包括在用于支撑下电极的电极支撑件中的穿透图案的布置来改善装置的性能和可靠性。该半导体装置包括：多个下电极，在基底上沿着第一方向和与第一方向不同的第二方向重复布置；以及第一电极支撑件，支撑所述多个下电极，并且包括多个第一穿透图案，其中，第一电极支撑件包括中心区域和沿着中心区域的周界限定的边缘区域，其中，第一穿透图案包括在中心区域中以第一间隔间隔开的中心穿透图案，并且其中，第一穿透图案包括在边缘区域中以第二间隔间隔开的边缘穿透图案，第二间隔不同于第一间隔。

Description

半导体装置

本申请要求于2021年10月7日在韩国知识产权局提交的第10-2021-0133510号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本公开涉及半导体装置。

背景技术

近年来，随着半导体元件的大容量和高集成度，设计规范也已经不断减小。例如，这种趋势出现在DRAM中，DRAM是一种类型的半导体存储器元件。为了使DRAM装置操作，针对每个单元可能需要一定水平或更高水平的容量。

为此，正在研究将具有高介电常数的介电膜用于电容器或增大电容器的下电极与介电膜之间的接触面积的方法。例如，当增大下电极的高度时，由于下电极与介电膜之间的接触面积增加，所以电容器的电容增大。

已经提出了使用能够支撑下电极的支撑结构来抑制/防止下电极随着下电极的高度增大而倾斜或塌陷。

发明内容

本公开的方面提供了一种半导体装置，该半导体装置能够通过调整包括在用于支撑下电极的电极支撑件中的穿透图案的布置来改善装置的性能和可靠性。

然而，本公开的方面不限于这里阐述的方面。通过参照下面给出的本公开的详细描述，本公开的以上和其他方面对于本公开所属领域的普通技术人员将变得更加明显。

根据本公开的一方面，提供了一种半导体装置，所述半导体装置包括：多个下电极，在基底上沿着第一方向和与第一方向不同的第二方向重复布置；以及第一电极支撑件，支撑所述多个下电极，并且包括多个第一穿透图案，其中，第一电极支撑件包括中心区域和沿着中心区域的周界限定的边缘区域，其中，第一穿透图案包括在中心区域中以第一间隔间隔开的彼此相邻的中心穿透图案，并且其中，第一穿透图案包括在边缘区域中以第二间隔间隔开的彼此相邻的边缘穿透图案，第二间隔不同于第一间隔。

根据本公开的另一方面，提供了一种半导体装置，所述半导体装置包括：第一电容器块；第二电容器块，在第一方向上与第一电容器块间隔开第一距离；以及第三电容器块，在第一方向上与第一电容器块间隔开第二距离，其中，第二距离大于第一距离，其中，第一电容器块包括：多个下电极，在基底上沿着第一方向和与第一方向不同的第二方向重复布置；以及电极支撑件，支撑下所述多个电极并且包括多个穿透图案，其中，电极支撑件包括中心区域和沿着中心区域的周界限定的边缘区域，其中，边缘区域包括在第一方向上与第二电容器块叠置的第一子边缘区域以及在第一方向上与第三电容器块叠置的第二子边缘区域，其中，穿透图案包括在中心区域中以第一间隔间隔开的彼此相邻的中心穿透图案，其中，穿透图案包括在第一子边缘区域中以第二间隔间隔开的彼此相邻的第一子边缘穿透图案，其中，穿透图案包括在第二子边缘区域中以第三间隔间隔开的彼此相邻的第二子边缘穿透图案，第三间隔不同于第二间隔，并且其中，第一间隔不同于第二间隔和第三间隔。

根据本公开的又一方面，提供了一种半导体装置，所述半导体装置包括：多个下电极，在基底上沿着第一方向和与第一方向不同的第二方向重复布置，所述多个下电极中的每个在与第一方向和第二方向垂直的第三方向上纵向延伸；以及第一电极支撑件，支撑所述多个下电极，并且包括多个第一穿透图案，其中，所述多个下电极的上表面与第一电极支撑件的上表面共面，其中，第一电极支撑件包括中心区域和沿着中心区域的周界限定的边缘区域，其中，下电极的与边缘区域接触的部分朝向第一电极支撑件的中心弯曲，其中，第一穿透图案包括在中心区域中以第一间隔间隔开的彼此相邻的中心穿透图案，并且其中，第一穿透图案包括在边缘区域中以第二间隔间隔开的彼此相邻的边缘穿透图案，第二间隔小于第一间隔。

附图说明

通过参照附图详细描述本公开的示例实施例，本公开的以上和其他方面及特征将变得更加明显，在附图中：

图1是用于说明根据一些实施例的半导体装置的示意性平面图；

图2是图1的部分P的放大平面图；

图3和图4分别是沿着图2的线A-A和线B-B截取的示例剖视图；

图5是图1的部分Q的放大平面图；

图6是沿着图5的线C-C截取的示例剖视图；

图7是用于说明图2的第一下电极的形状和图5的第二下电极的形状的图；

图8和图9是用于说明根据一些实施例的半导体装置的剖视图；

图10是用于说明根据一些实施例的半导体装置的剖视图；

图11是用于说明根据一些实施例的半导体装置的剖视图；

图12是用于说明根据一些实施例的半导体装置的剖视图；

图13至图15是根据一些实施例的图1的部分P的放大平面图；

图16是用于说明根据一些实施例的半导体装置的示意性平面图；

图17是图16的部分R的放大平面图；

图18是图16的部分S的放大平面图；

图19是用于说明根据一些实施例的半导体存储器装置的布局图；

图20是根据一些实施例的图19的半导体存储器装置的透视图；

图21是沿着图19的线D-D和E-E截取的剖视图；

图22是用于说明根据一些实施例的半导体装置的布局图；

图23是根据一些实施例的图22的半导体装置的透视图；

图24是根据一些实施例的半导体装置的平面图；

图25是根据一些实施例的半导体装置的平面图。

具体实施方式

根据一些实施例的半导体装置的附图示出了包括在动态随机存取存储器(DRAM)中的电容器和电极支撑件。

图1是用于说明根据一些实施例的半导体装置的示意性平面图。图2是图1的部分P的放大平面图。图3和图4是沿着图2的线A-A和线B-B截取的示例图。图5是图1的部分Q的放大平面图。图6是沿着图5的线C-C截取的示例图。图7是用于说明图2的第一下电极的形状和图5的第二下电极的形状的图。

为了简化图示，在图1中未示出下电极210、电容器绝缘膜(例如，电容器介电膜)211和上电极212。另外，在图2和图5中未示出电容器绝缘膜211和上电极212。当以与图2的线B-B中的方式相同的方式切割图5时，除了下电极210弯曲之外，其可以与图4类似。

参照图1至图7，根据一些实施例的半导体装置可以包括第一电容器块CAP_ST1。

第一电容器块CAP_ST1可以设置在基底100上。第一电容器块CAP_ST1可以包括多个下电极210、电容器介电膜211、上电极212、第一电极支撑件50和第二电极支撑件60。

基底100可以是体硅或绝缘体上硅(SOI)。此外，基底100可以是硅基底或者可以包括例如但不限于硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓的其他材料。

基底100可以形成有用于形成半导体元件所需的单元元件，诸如各种类型的有源元件或无源元件。单元元件可以是例如诸如DRAM(动态随机存取存储器)或闪存的单元晶体管。

多个下电极210可以设置在基底100上。每个下电极210可以在第四方向DR4上长延伸(即，纵向地延伸)。

下电极210可以具有例如柱形状。下电极210可以具有实心柱形状。

多个下电极210可以沿着第一方向DR1和第二方向DR2重复布置/排列。例如，每个下电极210可以在第一方向DR1上与下电极210中的第一下电极对准，并且可以在第二方向DR2上与下电极210中的第二下电极对准。第一方向DR1和第二方向DR2可以彼此正交，但不限于此。第一方向DR1和第二方向DR2可以各自与第四方向DR4正交(即，垂直)。

多个下电极210可以在第一方向DR1上重复布置/排列。在第一方向DR1上布置/排列的下电极210可以设置为间隔开第一距离/节距。第一距离/节距可以是下电极210中的在第一方向DR1上彼此相邻的下电极的侧壁之间的最短距离。

在第一电容器块CAP_ST1的中心区域中的在第一方向DR1上布置/排列的下电极210之间的第一距离/节距可以与在第一电容器块CAP_ST1的边缘区域中的在第一方向DR1上布置/排列的下电极210之间的第一距离/节距不同。稍后将提供其描述。

在第一方向DR1上重复布置/排列的下电极210也可以在第二方向DR2上重复布置/排列。在第二方向DR2上重复布置/排列的下电极210可以不全部沿着第二方向DR2线性地布置。

在第二方向DR2上重复布置/排列的下电极210可以以Z字形(zigzag)方式布置。更具体地，多个下电极210可以包括在第一方向DR1上重复布置/排列的第一组下电极210和第二组下电极210。第一组下电极210和第二组下电极210可以在第二方向DR2上彼此相邻。在第一组下电极210与第二组下电极210之间不设置在第一方向DR1上重复布置/排列的其他组的下电极210。

如图2中所示，包括在第一组下电极210中的每个下电极210的第一中心和包括在第二组下电极210中的每个下电极210的第二中心不沿着第二方向DR2对准。

换言之，穿过包括在第一组下电极210中的每个下电极210的中心并且在第二方向DR2上延伸的延伸线不穿过包括在第二组下电极210中的每个下电极210的中心。

多个下电极210可以重复布置/排列为在第一方向DR1和第三方向DR3上彼此最接近。例如，在第一方向DR1上彼此相邻的下电极210之间的第一距离/节距可以与在第三方向DR3上彼此相邻的下电极210之间的第二距离/节距基本上相同。第三方向DR3可以与第一方向DR1和第二方向DR2交叉。第三方向DR3可以与第四方向DR4正交。第一方向至第三方向DR1、DR2和DR3可以是设置在单个平面上的不同方向。

换言之，可以将多个下电极210重复布置/排列，以使它们在第一方向DR1和第三方向DR3上彼此最接近。

可选地，可以将多个下电极210重复布置/排列，以使它们定位在六边形结构的角和六边形结构的中心处。

下电极210可以包括例如，但不限于，掺杂半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨等)、金属(例如，钌、铱、钛或钽等)和导电金属氧化物(例如，氧化铱或氧化铌等)。

第一电极支撑件50可以设置在基底100上。第一电极支撑件50可以具有在与基底100的上表面对准/平行的方向上延伸的板状形状。例如，第一电极支撑件50可以是包括在第一电容器块CAP_ST1中的电极支撑件之中设置在最上部处的电极支撑件。

第一电极支撑件50可以与下电极210的侧壁接触。第一电极支撑件50可以支撑多个下电极210。

第一电极支撑件50可以抑制/防止在第四方向DR4上长延伸的下电极210倾斜和下落。下电极210在第一电极支撑件50的厚度方向上延伸。

例如，第一电极支撑件50的上表面50_US可以与下电极210的上表面210_US共面。也就是说，下电极210可以不从第一电极支撑件50的上表面50_US向上突出/向上突出超过第一电极支撑件50的上表面50_US。

第一电极支撑件50可以包括绝缘材料。第一电极支撑件50可以包括例如氮化硅(SiN)、碳氮化硅(SiCN)、硼氮化硅(SiBN)、碳氧化硅(SiOC)、氮氧化硅(SiON)、氧化硅(SiO)和氧碳氮化硅(SiOCN)中的至少一种。

第一电极支撑件50可以包括限定第一电极支撑件50的边界的外壁。第一电极支撑件50的外壁可以限定第一电极支撑件50的上表面50_US的边界。

第一电极支撑件50的外壁可以包括在第一方向DR1上延伸的第一侧壁50_SA和在第二方向DR2上延伸的第二侧壁50_SB。第一电极支撑件50的第一侧壁50_SA可以连接到第一电极支撑件50的第二侧壁50_SB。

尽管第一电极支撑件的第一侧壁50_SA被示出为直接连接到第一电极支撑件的第二侧壁50_SB，但是本发明不限于此。与示出的示例不同，第一电极支撑件50的外壁还可以包括将第一电极支撑件的第一侧壁50_SA和第一电极支撑件的第二侧壁50_SB连接的连接侧壁(即，中间侧壁)。

例如，在平面图中，第一电极支撑件50的连接侧壁可以包括诸如直线、曲线、阶梯形状和波浪形状的各种形状。

第一电极支撑件50可以包括中心区域50_CEN和边缘区域50_EDGE。第一电极支撑件50的边缘区域50_EDGE可以沿着第一电极支撑件50的中心区域50_CEN的周界被限定。

第一电极支撑件50的中心区域50_CEN被包括在上面描述的第一电容器块CAP_ST1的中心区域中。第一电极支撑件50的边缘区域50_EDGE被包括在第一电容器块CAP_ST1的边缘区域中。

第一电极支撑件50的边缘区域50_EDGE包括第一电极支撑件50的第一侧壁50_SA和第一电极支撑件50的第二侧壁50_SB。

第一电极支撑件50可以包括穿透第一电极支撑件50的多个第一穿透图案50_H1和50_H2。多个第一穿透图案50_H1和50_H2可以包括多个第一中心穿透图案50_H1和多个第一边缘穿透图案50_H2。

第一电极支撑件50的中心区域50_CEN包括多个第一中心穿透图案50_H1。第一电极支撑件50的边缘区域50_EDGE包括多个第一边缘穿透图案50_H2。

例如，第一电极支撑件50的中心区域50_CEN包括两个或更多个第一中心穿透图案50_H1。第一电极支撑件50的边缘区域50_EDGE包括两个或更多个第一边缘穿透图案50_H2。第一电极支撑件50可以包括四个或更多个第一穿透图案50_H1和50_H2。

例如，第一中心穿透图案50_H1和第一边缘穿透图案50_H2中的每个可以形成在四个下电极210之上。第一中心穿透图案50_H1和第一边缘穿透图案50_H2中的每个可以与四个下电极210交叉。

在第一电极支撑件50的中心区域50_CEN中，多个第一中心穿透图案50_H1可以沿着第一方向DR1和第二方向DR2重复设置。第一电极支撑件50的中心区域50_CEN可以包括在第一方向DR1上布置/排列的第一中心穿透图案50_H1。第一电极支撑件50的中心区域50_CEN可以包括在第二方向DR2上布置/排列的第一中心穿透图案50_H1。

在第一电极支撑件50的中心区域50_CEN中，在第一方向DR1上彼此相邻的第一中心穿透图案50_H1可以彼此间隔开第一间隔P11。在第二方向DR2上彼此相邻的第一中心穿透图案50_H1可以彼此间隔开第二间隔P12。例如，第一间隔P11可以是在第一方向DR1上彼此间隔开的第一中心穿透图案50_H1之间的最短距离。

在第一电极支撑件50的边缘区域50_EDGE中，多个第一边缘穿透图案50_H2可以沿着第一方向DR1和第二方向DR2重复设置。第一电极支撑件50的边缘区域50_EDGE可以包括在第一方向DR1上布置/排列的第一边缘穿透图案50_H2。第一电极支撑件50的边缘区域50_EDGE可以包括在第二方向DR2上布置/排列的第一边缘穿透图案50_H2。

在第一电极支撑件50的边缘区域50_EDGE中，在第一方向DR1上彼此相邻的第一边缘穿透图案50_H2可以彼此间隔开第三间隔P21。在第二方向DR2上彼此相邻的第一边缘穿透图案50_H2可以彼此间隔开第四间隔P22。

在根据一些实施例的半导体装置中，在第一电极支撑件50的中心区域50_CEN中彼此相邻的第一中心穿透图案50_H1的间隔开的间隔与在第一电极支撑件50的边缘区域50_EDGE处彼此相邻的第一边缘穿透图案50_H2的间隔开的间隔不同。例如，在第一电极支撑件50的中心区域50_CEN中彼此相邻的第一中心穿透图案50_H1的间隔开的间隔可以大于在第一电极支撑件50的边缘区域50_EDGE处彼此相邻的第一边缘穿透图案50_H2的间隔开的间隔。

作为示例，相邻的第一中心穿透图案50_H1在第一方向DR1上间隔开的第一间隔P11可以大于相邻的第一边缘穿透图案50_H2在第一方向DR1上间隔开的第三间隔P21。相邻的第一中心穿透图案50_H1在第二方向DR2上间隔开的第二间隔P12可以大于相邻的第一边缘穿透图案50_H2在第二方向DR2上间隔开的第四间隔P22。

作为另一示例，相邻的第一中心穿透图案50_H1在第一方向DR1上间隔开的第一间隔P11可以大于相邻的第一边缘穿透图案50_H2在第一方向DR1上间隔开的第三间隔P21。相邻的第一中心穿透图案50_H1在第二方向DR2上间隔开的第二间隔P12可以与相邻的第一边缘穿透图案50_H2在第二方向DR2上间隔开的第四间隔P22相同。

作为又一示例，相邻的第一中心穿透图案50_H1在第一方向DR1上间隔开的第一间隔P11可以与相邻的第一边缘穿透图案50_H2在第一方向DR1上间隔开的第三间隔P21相同。相邻的第一中心穿透图案50_H1在第二方向DR2上间隔开的第二间隔P12可以大于相邻的第一边缘穿透图案50_H2在第二方向DR2上间隔开的第四间隔P22。

尽管未示出，但是随着朝向第一电极支撑件50的中心移动，在第一方向DR1上彼此相邻的第一边缘穿透图案50_H2之间的第三间隔P21可以增大。随着朝向第一电极支撑件50的中心移动，在第一方向DR1上彼此相邻的第一边缘穿透图案50_H2之间的第三间隔P21可以与在第一方向DR1上彼此相邻的第一中心穿透图案50_H1之间的第一间隔P11趋同(例如，增大至/等于在第一方向DR1上彼此相邻的第一中心穿透图案50_H1之间的第一间隔P11)。

此外，随着朝向第一电极支撑件50的中心移动，在第二方向DR2上彼此相邻的第一边缘穿透图案50_H2之间的第四间隔P22可以增大。随着朝向第一电极支撑件50的中心移动，在第二方向DR2上彼此相邻的第一边缘穿透图案50_H2之间的第四间隔P22可以与在第二方向DR2上彼此相邻的第一中心穿透图案50_H1之间的第二间隔P12趋同(例如，增大至/等于在第二方向DR2上彼此相邻的第一中心穿透图案50_H1之间的第二间隔P12)。

当在第一电极支撑件50的中心附近测量第一间隔P11和第二间隔P12，并且在第一电极支撑件的第一侧壁50_SA和/或第一电极支撑件的第二侧壁50_SB附近测量第三间隔P21和第四间隔P22时，能够清楚地确认第一中心穿透图案50_H1的间隔P11和P12大于第一边缘穿透图案50_H2的间隔P21和P22。

多个下电极210可以包括多个第一下电极210_1和多个第二下电极210_2。多个第一下电极210_1可以与第一电极支撑件50的中心区域50_CEN接触。多个第二下电极210_2可以与第一电极支撑件50的边缘区域50_EDGE接触。

例如，每个第一中心穿透图案50_H1可以形成在四个第一下电极210_1之上。第一边缘穿透图案50_H2可以形成在四个第二下电极210_2之上。由于第一电极支撑件50的中心区域50_CEN可以包括两个或更多个第一中心穿透图案50_H1，因此下电极210可以包括至少八个或更多个第一下电极210_1。由于第一电极支撑件50的边缘区域50_EDGE可以包括两个或更多个第一边缘穿透图案50_H2，因此下电极210可以包括至少八个或更多个第二下电极210_2。第一电极支撑件50可以与至少十六个或更多个下电极210接触。

下电极210可以在与第一电极支撑件50的形成有第一中心穿透图案50_H1和第一边缘穿透图案50_H2的部分相邻的部分中具有倒角形状。在一些实施例中，下电极210可以在与第一电极支撑件50的形成有第一中心穿透图案50_H1和第一边缘穿透图案50_H2的部分相邻的部分中凹陷。在这种情况下，下电极210的上表面210_US可以不包括倒角形状。

与示出的示例不同，下电极210可以在与第一电极支撑件50的形成有第一中心穿透图案50_H1和第一边缘穿透图案50_H2的部分相邻的部分中不具有倒角形状。

在图3、图6和图7中，第一下电极210_1可以包括上部210UP_1和下部210BP_1。第二下电极210_2可以包括上部210UP_2和下部210BP_2。

第一下电极210_1的上部210UP_1和第二下电极210_2的上部210UP_2中的每个可以是与第一电极支撑件50接触的部分。第一下电极210_1的上部210UP_1和第二下电极210_2的上部210UP_2中的每个可以包括下电极210的上表面210_US。

第一下电极210_1的下部210BP_1和第二下电极210_2的下部210BP_2中的每个可以是与蚀刻停止膜165接触的部分，这将稍后描述。第一下电极210_1的下部210BP_1和第二下电极210_2的下部210BP_2中的每个可以包括下电极210的与相应的接合垫160接触(并且电连接到相应的接合垫160)的下表面。

在第一下电极210_1中，第一下电极210_1的上部210UP_1的水平中心210UP_CL1可以与第一下电极210_1的下部210BP_1的水平中心210BP_CL1对准。也就是说，第一下电极210_1的上部210UP_1的中心210UP_CL1和第一下电极210_1的下部210BP_1的中心210BP_CL1可以在第四方向DR4上对准。第一下电极210_1的上部210UP_1的中心210UP_CL1和第一下电极210_1的下部210BP_1的中心210BP_CL1可以位于单个直线上(即，可以共线)。

在第二下电极210_2中，第二下电极210_2的上部210UP_2的中心210UP_CL2可以与第二下电极210_2的下部210BP_2的中心210BP_CL2不对准。也就是说，第二下电极210_2的上部210UP_2的中心210UP_CL2与第二下电极210_2的下部210BP_2的中心210BP_CL2可以在与第四方向DR4正交的水平方向上间隔开。第二下电极210_2的上部210UP_2的中心210UP_CL2和第二下电极210_2的下部210BP_2的中心210BP_CL2不位于单个直线上(即，不共线)。

第二下电极210_2可以朝向第一电极支撑件50的中心区域50_CEN弯曲。在单个第二下电极210_2中，第二下电极210_2的至少一部分(例如，第二下电极210_2的与边缘区域50_EDGE接触的上部)可以朝向第一电极支撑件50的中心弯曲。例如，随着朝向第一电极支撑件50的中心移动，第二下电极210_2弯曲的程度可以减小。也就是说，当与第一电极支撑件50的第一侧壁50_SA和/或第一电极支撑件50的第二侧壁50_SB相邻的一部分第二下电极210_2弯曲第一尺寸时，相对靠近第一电极支撑件50的中心的一部分第二下电极210_2可以弯曲比第一尺寸小的第二尺寸。

第二下电极210_2受到第一电容器块CAP_ST1的周围环境(例如，物质、图案之间的间隔等)的影响，并且会朝向第一电极支撑件50的中心附近弯曲。然而，随着远离第一电极支撑件50的第一侧壁50_SA和/或第一电极支撑件50的第二侧壁50_SB，第一电容器块CAP_ST1的周围环境的影响减小。

第一下电极210_1的与第一电极支撑件50的中心区域50_CEN接触的部分可以不受第一电容器块CAP_ST1的周围环境的影响(或者可以仅在很小程度上受第一电容器块CAP_ST1的周围环境的影响)。结果，第一下电极210_1的上部210UP_1的中心210UP_CL1可以与第一下电极210_1的下部210BP_1的中心210BP_CL1对准。

由于第二下电极210_2的与第一电极支撑件50的边缘区域50_EDGE接触的部分朝向第一电极支撑件50的中心附近弯曲，因此与第一间隔P11和第二间隔P12不同地调节第三间隔P21和第四间隔P22可能是有益的。

将描述一个第一边缘穿透图案50_H2和在该第一边缘穿透图案50_H2周围的四个下电极210作为示例。如果第三间隔P21和第四间隔P22与第一间隔P11和第二间隔P12相同，则第一边缘穿透图案50_H2会形成为朝向四个下电极210中的至少一个偏置。在这种情况下，当第一电容器块CAP_ST1正在操作时，电场会集中在四个下电极210中的所述至少一个上。在电场集中在其上的下电极210附近，第一电容器块CAP_ST1中会发生缺陷。这种有缺陷的电容器块会降低半导体装置的性能和可靠性。

第二电极支撑件60可以设置在基底100与第一电极支撑件50之间。第二电极支撑件60可以具有在与基底100的上表面平行的方向上延伸的板状形状。

第二电极支撑件60可以与下电极210的侧壁接触。第二电极支撑件60可以支撑多个下电极210。

第二电极支撑件60可以包括穿透第二电极支撑件60的多个第二穿透图案60_H1和60_H2。第二穿透图案60_H1和60_H2可以包括多个第二中心穿透图案60_H1和多个第二边缘穿透图案60_H2。

第二穿透图案60_H1和60_H2可以形成在与第一穿透图案50_H1和50_H2对应的位置处。第二穿透图案60_H1和60_H2可以在第四方向DR4上与第一穿透图案50_H1和50_H2叠置(即，可以位于第一穿透图案50_H1和50_H2之下)并且/或者连接到第一穿透图案50_H1和50_H2。

第二电极支撑件60可以包括例如氮化硅(SiN)、碳氮化硅(SiCN)、硼氮化硅(SiBN)、碳氧化硅(SiOC)、氮氧化硅(SiON)、氧化硅(SiO)和氧碳氮化硅(SiOCN)中的至少一种。

与示出的示例不同，在一个示例中，第一电容器块CAP_ST1可以不包括第二电极支撑件60。作为另一示例，第一电容器块CAP_ST1还可以包括在基底100与第一电极支撑件50之间的另外的电极支撑件。

电容器介电膜211可以形成在多个下电极210、第一电极支撑件50和第二电极支撑件60上。电容器介电膜211可以沿着下电极210的轮廓、第一电极支撑件50的上表面50_US和第一电极支撑件50的下表面以及第二电极支撑件60的上表面和第二电极支撑件60的下表面延伸。电容器介电膜211可以包括例如但不限于氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌及其组合中的至少一种。尽管电容器介电膜211被示出为单膜，但这仅是为了便于说明，并且本发明不限于此。

在根据一些实施例的半导体装置中，电容器介电膜211可以包括其中氧化锆、氧化铝和氧化锆顺序地堆叠的堆叠膜结构。

在根据一些实施例的半导体装置中，电容器介电膜211可以包括包含铪(Hf)的介电膜。在根据一些实施例的半导体装置中，电容器介电膜211可以具有铁电材料膜和顺电材料膜的堆叠膜结构。

铁电材料膜可以具有铁电性质。铁电材料膜可以具有达到其具有铁电性质的程度的厚度。具有铁电性质的铁电材料膜的厚度范围可以根据铁电材料而变化。

例如，铁电材料膜可以包括单金属氧化物。铁电材料膜可以包括单金属氧化物膜。这里，单金属氧化物可以是由一种金属和氧组成的二元化合物。包括单金属氧化物的铁电材料膜可以具有斜方晶体结构。

作为示例，包括在单金属氧化物膜中的金属可以是铪(Hf)。单金属氧化物膜可以是氧化铪(HfO)膜。这里，氧化铪膜可以具有适于化学计量的化学式，或者可以具有不适于化学计量的化学式。

作为另一示例，包括在单金属氧化物膜中的金属可以是属于镧系元素的稀土金属。单金属氧化物膜可以是属于镧系元素的稀土金属氧化物膜。这里，属于镧系元素的稀土金属氧化物膜可以具有适于化学计量的化学式，或者可以具有不适于化学计量的化学式。当铁电材料膜包括单金属氧化物膜时，铁电材料膜可以具有例如1纳米(nm)或更大且10nm或更小的厚度。

例如，铁电材料膜可以包括双金属氧化物。铁电材料膜可以包括双金属氧化物膜。这里，双金属氧化物可以是由两种金属和氧组成的三元化合物。包括双金属氧化物的铁电材料膜可以具有正交晶体结构。

包括在双金属氧化物膜中的金属可以是例如铪(Hf)和锆(Zr)。双金属氧化物膜可以是铪锆氧化物膜(Hf_xZ_r(1-x)O)。在铪锆氧化物膜(Hf_xZ_r(1-x)O)中，x可以为0.2或更大且0.8或更小。这里，铪锆氧化物膜(Hf_xZ_r(1-x)O)可以具有适于化学计量的化学式，或者可以具有不适于化学计量的化学式。

当铁电材料膜包括双金属氧化物膜时，铁电材料膜可以具有例如1nm或更大且20nm或更小的厚度。

例如，顺电材料膜可以是但不限于包括锆(Zr)的介电膜或者包括锆(Zr)的堆叠膜。根据介电物质的晶体结构，即使化学式相同，也可以表现出铁电性质或者可以表现出顺电性质。

顺电材料具有正介电常数，并且铁电材料可以在固定间隔中具有负介电常数。也就是说，顺电材料可以具有正电容，并且铁电材料可以具有负电容。

通常，当具有正电容的两个或更多个电容器串联连接时，电容的总和减小。然而，当具有负电容的负电容器和具有正电容的正电容器串联连接时，电容的总和增大。

上电极212可以形成在电容器介电膜211上。上电极212可以包括例如但不限于掺杂半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨等)、金属(例如，钌、铱、钛或钽等)或导电金属氧化物(例如，氧化铱或氧化铌等)。上电极212被示出为单膜，这仅是为了便于说明，并且本发明不限于此。

在下文中，将描述连接到第一电容器块CAP_ST1的下部结构。

基底100可以包括单元区域和定位在单元区域周围的核心/外围区域。

单元元件分离膜105可以形成在单元区域的基底100内部。单元元件分离膜105可以具有STI(浅沟槽隔离)结构，STI结构具有优异的元件分离特性。单元元件分离膜105可以在单元区域内限定单元有源区域。

单元元件分离膜105可以包括例如但不限于氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一种。在图3、图4和图6中，尽管单元元件分离膜105被示出为由单层绝缘膜形成，但这仅是为了便于说明，并且本发明不限于此。根据单元元件分离膜105的宽度，单元元件分离膜105可以由单层绝缘膜形成，或者可以由多层绝缘膜形成。

尽管单元元件分离膜105的上表面和基底100的上表面被示出为设置在同一平面上，但这仅是为了便于说明，并且本发明不限于此。

单元栅极结构110可以形成在基底100和单元元件分离膜105内部。单元栅极结构110可以形成为与单元元件分离膜105和由单元元件分离膜105限定的单元有源区域交叉。单元栅极结构110可以包括形成在基底100和单元元件分离膜105内部的单元栅极沟槽115、单元栅极绝缘膜111、单元栅电极112、单元栅极覆盖图案113和单元栅极覆盖导电膜114。例如，当半导体装置包括DRAM时，单元栅电极112可以对应于字线。与示出的示例不同，单元栅极结构110可以不包括单元栅极覆盖导电膜114。

单元栅极绝缘膜111可以沿着单元栅极沟槽115的侧壁和底表面延伸。单元栅极绝缘膜111可以沿着单元栅极沟槽115的至少一部分的轮廓延伸。单元栅极绝缘膜111可以包括例如氧化硅、氮化硅、氮氧化硅和高介电常数材料中的至少一种，高介电常数材料具有比氧化硅的介电常数高的介电常数。高介电常数材料可以包括例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌及其组合中的至少一种。

单元栅电极112可以形成在单元栅极绝缘膜111上。单元栅电极112可以在第一方向DR1上长延伸。单元栅电极112可以填充单元栅极沟槽115的一部分。单元栅极覆盖导电膜114可以沿着单元栅电极112的上表面延伸。

单元栅电极112可以包括金属、金属合金、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、金属硅化物、掺杂半导体材料、导电金属氮氧化物和导电金属氧化物中的至少一种。单元栅电极112可以包括例如但不限于TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrO_x、RuO_x及其组合中的至少一种。单元栅极覆盖导电膜114可以包括但不限于例如多晶硅或多晶硅锗。

单元栅极覆盖图案113可以设置在单元栅电极112和单元栅极覆盖导电膜114上。单元栅极覆盖图案113可以填充在形成单元栅电极112和单元栅极覆盖导电膜114之后留下的单元栅极沟槽115。尽管单元栅极绝缘膜111被示出为沿着单元栅极覆盖图案113的侧壁延伸，但是本发明不限于此。单元栅极覆盖图案113可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO)、碳氮化硅(SiCN)、氧碳氮化硅(SiOCN)及其组合中的至少一种。

尽管未示出，但是可以在单元栅极结构110的至少一侧上形成杂质掺杂区。杂质掺杂区可以是晶体管的源/漏区。

位线结构140ST可以包括单元导电线140和单元线覆盖膜144。单元导电线140可以形成在基底100和其上形成有单元栅极结构110的单元元件分离膜105上。单元导电线140可以与单元元件分离膜105和由单元元件分离膜105限定的单元有源区域交叉。单元导电线140可以形成为与单元栅极结构110交叉。单元导电线140可以在第二方向DR2上长延伸(即，纵向地)。例如，当半导体装置包括DRAM时，单元导电线140可以对应于位线。

单元导电线140可以是多层膜。单元导电线140可以包括例如第一单元导电膜141、第二单元导电膜142和第三单元导电膜143。第一单元导电膜至第三单元导电膜141、142和143可以在基底100和单元元件分离膜105上顺序地堆叠。尽管单元导电线140被示出为三层膜，但是本发明不限于此。

第一单元导电膜至第三单元导电膜141、142和143可以各自包括杂质掺杂半导体材料、导电硅化物化合物、导电金属氮化物、金属和金属合金中的至少一种。例如，尽管第一单元导电膜141可以包括掺杂半导体材料，但是第二单元导电膜142可以包括导电硅化物化合物和导电金属氮化物中的至少一种，并且第三单元导电膜143可以包括金属和金属合金中的至少一种，但是本发明不限于此。

位线接触件146可以形成在单元导电线140与基底100之间。也就是说，单元导电线140可以形成在位线接触件146上。位线接触件146可以形成在单元有源区域与单元导电线140之间。

位线接触件146可以将单元导电线140和基底100电连接。这里，位线接触件146可以对应于DRAM的直接接触件。位线接触件146可以包括例如杂质掺杂半导体材料、导电硅化物化合物、导电金属氮化物和金属中的至少一种。

在图3和图6中，在与位线接触件146的上表面叠置的区域中，单元导电线140可以包括第二单元导电膜142和第三单元导电膜143。在不与位线接触件146的上表面叠置的区域中，单元导电线140可以包括第一至单元导电膜至第三单元导电膜141、142和143。

单元线覆盖膜144可以设置在单元导电线140上。单元线覆盖膜144可以沿着单元导电线140的上表面在第二方向D2上延伸。在一些实施例中，单元线覆盖膜144可以包括例如氮化硅、氮氧化硅、碳氮化硅和氧碳氮化硅中的至少一种。尽管单元线覆盖膜144被示出为单层膜，但是本发明不限于此。与示出的示例不同，作为示例，单元线覆盖膜144可以具有双层膜结构。作为另一示例，单元线覆盖膜144可以具有三层膜结构。作为又一示例，单元线覆盖膜144可以具有四层膜或更多的结构。

单元绝缘膜130可以形成在基底100和单元元件分离膜105上。更具体地，单元绝缘膜130可以形成在基底100和单元元件分离膜105的其上未形成位线接触件146和存储接触件120的部分上。单元绝缘膜130可以形成在基底100与单元导电线140之间以及单元元件分离膜105与单元导电线140之间。

尽管单元绝缘膜130可以是单层膜，但是如所示出的，单元绝缘膜130可以是包括第一单元绝缘膜131和第二单元绝缘膜132的多层膜。例如，尽管第一单元绝缘膜131可以包括氧化硅膜，并且第二单元绝缘膜132可以包括氮化硅膜，但是本发明不限于此。与示出的示例不同，单元绝缘膜130可以是但不限于包括氧化硅膜、氮化硅膜和氧化硅膜的三层膜。

单元线间隔件150可以设置在单元导电线140和单元线覆盖膜144的侧壁上。在单元导电线140的其下面形成有位线接触件146的部分中，单元线间隔件150可以形成在基底100和单元元件分离膜105上。单元线间隔件150可以设置在单元导电线140、单元线覆盖膜144和位线接触件146的侧壁上。

然而，在单元导电线140的其下面未形成位线接触件146的剩余部分中，单元线间隔件150可以设置在单元绝缘膜130上。单元线间隔件150可以设置在单元导电线140和单元线覆盖膜144的侧壁上。

尽管单元线间隔件150可以是单层膜，但是如所示出的，单元线间隔件150可以是包括第一单元线间隔件至第四单元线间隔件151、152、153和154的多层膜。例如，第一单元线间隔件至第四单元线间隔件151、152、153和154可以包括但不限于氧化硅膜、氮化硅膜、氮氧化硅(SiON)膜、氧碳氮化硅(SiOCN)膜、气体及其组合中的一种。例如，第二单元线间隔件152不设置在单元绝缘膜130上，但是可以设置在位线接触件146的侧壁上。

栅栏图案170可以设置在基底100和单元元件分离膜105上。栅栏图案170可以形成为与形成在基底100和单元元件分离膜105内部的单元栅极结构110叠置。栅栏图案170可以设置在沿第二方向D2延伸的位线结构140ST之间。栅栏图案170可以包括例如氧化硅、氮化硅、氮氧化硅及其组合中的至少一种。

存储接触件120可以设置于在第一方向D1上彼此相邻的单元导电线140之间。存储接触件120可以设置于在第二方向D2上彼此相邻的栅栏图案170之间。存储接触件120可以在相邻的单元导电线140之间与基底100和单元元件分离膜105叠置。存储接触件120可以连接到单元有源区域。这里，存储接触件120可以对应于DRAM的掩埋接触件。

存储接触件120可以包括例如杂质掺杂半导体材料、导电硅化物化合物、导电金属氮化物和金属中的至少一种。

接合垫160可以形成在存储接触件120上。接合垫160可以电连接到存储接触件120。接合垫160可以连接到单元有源区域。

接合垫160可以与位线结构140ST的上表面的一部分叠置。接合垫160可以包括例如杂质掺杂半导体材料、导电硅化物化合物、导电金属氮化物、导电金属碳化物、金属和金属合金中的至少一者。

垫分离绝缘膜180可以形成在接合垫160和位线结构140ST上。例如，垫分离绝缘膜180可以设置在单元线覆盖膜144上。垫分离绝缘膜180可以限定形成多个隔离区域的接合垫160。垫分离绝缘膜180可以不覆盖接合垫160的上表面。例如，相对于基底100的上表面，接合垫160的上表面160US的高度可以与垫分离绝缘膜180的上表面的高度相同。

垫分离绝缘膜180包括绝缘材料，并且可以将多个接合垫160彼此电分离。例如，垫分离绝缘膜180可以包括例如氧化硅膜、氮化硅膜、氮氧化硅膜、氧碳氮化硅膜和碳氮化硅膜中的至少一种。

蚀刻停止膜165可以设置在接合垫的上表面160US和垫分离绝缘膜180的上表面上。蚀刻停止膜165可以包括例如氮化硅(SiN)、碳氮化硅(SiCN)、氧碳氮化硅(SiOCN)、碳氧化硅(SiOC)和硼氮化硅(SiBN)中的至少一种。

在图3、图4和图6中，接合垫160可以包括例如彼此间隔开的第一接合垫和第二接合垫。第一接合垫和第二接合垫彼此不电连接，但是可以分别电连接到第一下电极210_1和第二下电极210_2，而不分别电连接到第二下电极210_2和第一下电极210_1。

下电极210可以包括彼此间隔开的第一子下电极和第二子下电极。第一子下电极和第二子下电极可以各自在第四方向DR4上长延伸(即，纵向地)。第一子下电极和第二子下电极彼此不电连接。第一子下电极和第二子下电极穿透蚀刻停止膜165并且连接到接合垫160。

在根据一些实施例的半导体装置中，第一接合垫连接到第一子下电极，但不连接到第二子下电极。第二接合垫连接到第二子下电极，但不连接到第一子下电极。

例如，第一电容器块CAP_ST1可以是设置在存储器元件的存储器单元区域中的电容器。第一电容器块CAP_ST1包括多个电容器，多个电容器中的每个分开操作。包括第一子下电极的电容器可以与包括第二子下电极的电容器分开操作。

图8和图9是用于说明根据一些实施例的半导体装置的图。为了便于说明，将主要描述与使用图1至图7描述的点不同的点。

作为参照，图8可以是沿着图2的线A-A截取的示例剖视图，并且图9可以是沿着图5的线C-C截取的示例剖视图。

参照图8和图9，根据一些实施例的半导体装置还可以包括设置在基底100与多个下电极210之间的板状下电极190。

外围层间绝缘膜195可以设置在基底100上。外围层间绝缘膜195可以包括例如氮化硅(SiN)、碳氮化硅(SiCN)、硼氮化硅(SiBN)、碳氧化硅(SiOC)、氮氧化硅(SiON)、氧化硅(SiO)、氧碳氮化硅(SiOCN)及其组合中的至少一种。例如，碳氧化硅(SiCO)包括硅(Si)、碳(C)和氧(O)，但不要求硅(Si)、碳(C)和氧(O)之间的具体比例。

板状下电极190可以设置在外围层间绝缘膜195上。板状下电极190可以具有在与基底100的上表面平行的方向上延伸的板状形状。

多个下电极210可以设置在板状下电极190上。每个下电极210可以连接到板状下电极190。例如，每个下电极210可以电连接到板状下电极190。

与第一电极支撑件50的中心区域50_CEN接触的每个第一下电极210_1可以连接到板状下电极190。此外，与第一电极支撑件50的边缘区域50_EDGE接触的每个第二下电极210_2可以连接到板状下电极190。在一些实施例中，与第一电极支撑件50的边缘区域50_EDGE接触的第二下电极210_2中的一部分第二下电极可以连接到板状下电极190。第二下电极210_2中的其余第二下电极不连接到板状下电极190。

板状下电极190可以包括例如杂质掺杂半导体材料、导电硅化物化合物、导电金属氮化物和金属中的至少一种。

当第一电容器块CAP_ST1被包括在存储器装置中时，第一电容器块CAP_ST1可以是，例如，设置在核心/外围区域中的电容器。第一电容器块CAP_ST1可以是单个电容器。可选地，连接到板状下电极190的多个下电极210可以像单个电极一样操作。

图10是用于说明根据一些实施例的半导体装置的图。图11是用于说明根据一些实施例的半导体装置的图。为了便于说明，将主要描述与使用图1至图7描述的点不同的点。

参照图10，在根据一些实施例的半导体装置中，下电极210的一部分可以从第一电极支撑件50的上表面50_US向上突出/突出超过第一电极支撑件50的上表面50_US。

第一电极支撑件50的上表面50_US与下电极的上表面210_US不定位在同一平面上。在图10中，相对于基底100的上表面，第一电极支撑件50的上表面50_US低于下电极210的上表面210_US。

参照图11，在根据一些实施例的半导体装置中，下电极210可以具有空心柱形式。

下电极210可以包括沿着接合垫160的上表面延伸的底部部分以及在第四方向DR4上从底部部分延伸的侧壁部分。

图12是用于说明根据一些实施例的半导体装置的图。为了便于说明，将主要描述与使用图1至图7描述的点不同的点。

参照图12，根据一些实施例的半导体装置还可以包括节点垫125。

位线接触件146包括连接到单元导电线140的上表面以及连接到基底100的单元有源区域的下表面。位线接触件146的上表面在第一方向DR1上的宽度可以小于位线接触件146的下表面在第一方向DR1上的宽度。位线接触件146的宽度可以随着其远离单元导电线140而逐渐增大。也就是说，位线接触件146可以具有从上部到下部逐渐更宽的宽度。

节点垫125可以设置在基底100上。节点垫125可以设置在单元有源区域上。节点垫125可以设置在存储接触件120与基底100之间。

相对于单元元件分离膜105的上表面，节点垫125的上表面可以低于位线接触件146的上表面。相对于单元元件分离膜105的上表面，节点垫125的上表面可以低于单元导电线140的下表面。

接触件分离图案141r可以介于位线接触件146和与其相邻的节点垫125之间。接触件分离图案141r可以包括绝缘材料。

节点分离图案145可以介于相邻的节点垫125之间。节点分离图案145设置在基底100上。节点分离图案145可以在第一方向DR1上使相邻的节点垫125分离。节点分离图案145可以覆盖在第一方向DR1上彼此相邻的节点垫125的上表面。在剖视图中，节点分离图案145可以具有“T”形状。

节点分离图案145的上表面可以与位线接触件146的上表面共面。相对于单元元件分离膜105的上表面，节点分离图案145的上表面可以定位在与位线接触件146的上表面的高度相同的高度处。相对于单元元件分离膜105的上表面，节点分离图案145的上表面可以定位在与单元导电线140的下表面的高度相同的高度处。

节点分离图案145可以包括例如绝缘材料。节点分离图案145的下表面可以定位在与单元元件分离膜105的上表面的高度相同的高度处，但不限于此。节点分离图案145的下表面可以低于单元元件分离膜105的上表面。

单元导电线140在其与位线接触件146的上表面叠置的区域中的堆叠结构可以与单元导电线140在其与位线接触件146的上表面不叠置的区域中的堆叠结构相同。

存储接触件120连接到节点垫125。存储接触件120将节点垫125和接合垫160连接。

图13是用于说明根据一些实施例的半导体装置的图。图14是用于说明根据一些实施例的半导体装置的图。图15是用于说明根据一些实施例的半导体装置的图。为了便于说明，将主要描述与使用图1至图7描述的点不同的点。

作为参照，图13至图15分别是图1的部分P的放大视图。

参照图13，在根据一些实施例的半导体装置中，第一中心穿透图案50_H1可以形成在三个相邻的第一下电极210_1之间。第一中心穿透图案50_H1可以暴露三个相邻的第一下电极210_1。

与一个第一中心穿透图案50_H1交叉的三个第一下电极210_1可以设置在三角形的顶点位置处。第四第一下电极210_1不设置在第一中心穿透图案50_H1中。

尽管未示出，但是图1的部分Q的放大平面图可以类似于图13的放大平面图。

相邻的第一中心穿透图案50_H1可以间隔开第五间隔P13。包括在第一电极支撑件的边缘区域(图1的50_EDGE)中的第一边缘穿透图案50_H2间隔开比第五间隔P13小的间隔。

参照图14，在根据一些实施例的半导体装置中，第一中心穿透图案50_H1可以具有在第一方向DR1上长延伸的条的形式。

尽管第一中心穿透图案50_H1被示出为形成于在第一方向DR1上的第一行中彼此相邻的三个第一下电极210以及在第一方向DR1上的第二行中彼此相邻的四个第一下电极210之上，但这仅是为了便于说明，并且本发明不限于此。

尽管未示出，但是图1的部分Q的放大平面图也可以类似于图14的放大平面图。

如使用图1至图7所描述的，彼此相邻的第一中心穿透图案50_H1在第一电极支撑件50的中心区域50_CEN中彼此间隔开的间隔P11和P12大于彼此相邻的第一边缘穿透图案50_H2在第一电极支撑件50的边缘区域50_EDGE中彼此间隔开的间隔P21和P22。

参照图15，在根据一些实施例的半导体装置中，在第二方向DR2上重复布置/排列的第一下电极210_1可以沿着第二方向DR2线性地布置。

在第一方向DR1上重复布置/排列的第一下电极210_1可以沿着第一方向DR1布置。此外，在第二方向DR2上重复布置/排列的第一下电极210_1可以沿着第二方向DR2布置。

尽管未示出，但是图1的部分Q的放大平面图也可以类似于图15的放大平面图。

如使用图1至图7所描述的，彼此相邻的第一中心穿透图案50_H1在第一电极支撑件50的中心区域50_CEN中彼此间隔开的间隔P11和P12大于彼此相邻的第一边缘穿透图案50_H2在第一电极支撑件50的边缘区域50_EDGE中彼此间隔开的间隔P21和P22。

图16是用于说明根据一些实施例的半导体装置的示意性平面图。图17是图16的部分R的放大平面图。图18是图16的部分S的放大平面图。

由于图16的部分P的放大平面图与图2的放大平面图相同，因此将以其中第一电极支撑件50的边缘区域50_EDGE被放大的图17和图18为中心进行描述。

参照图2和图16至图18，根据一些实施例的半导体装置可以包括第一电容器块至第九电容器块CAP_ST1、CAP_ST2、CAP_ST3、CAP_ST4、CAP_ST5、CAP_ST6、CAP_ST7、CAP_ST8和CAP_ST9。

第二电容器块至第九电容器块CAP_ST2、CAP_ST3、CAP_ST4、CAP_ST5、CAP_ST6、CAP_ST7、CAP_ST8和CAP_ST9可以设置在第一电容器块CAP_ST1周围。尽管八个电容器块被示出为设置在第一电容器块CAP_ST1周围，但是本发明不限于此。

第二电容器块至第九电容器块CAP_ST2、CAP_ST3、CAP_ST4、CAP_ST5、CAP_ST6、CAP_ST7、CAP_ST8和CAP_ST9可以具有与第一电容器块CAP_ST1的结构相同的结构。然而，连接到第二电容器块至第九电容器块CAP_ST2、CAP_ST3、CAP_ST4、CAP_ST5、CAP_ST6、CAP_ST7、CAP_ST8和CAP_ST9的下部结构可以彼此不同。作为示例，第二电容器块至第九电容器块CAP_ST2、CAP_ST3、CAP_ST4、CAP_ST5、CAP_ST6、CAP_ST7、CAP_ST8和CAP_ST9可以连接到图2至图4和图12中描述的接合垫160。作为另一示例，第二电容器块至第九电容器块CAP_ST2、CAP_ST3、CAP_ST4、CAP_ST5、CAP_ST6、CAP_ST7、CAP_ST8和CAP_ST9可以连接到图8和图9中描述的板状下电极190。作为又一示例，第二电容器块至第九电容器块CAP_ST2、CAP_ST3、CAP_ST4、CAP_ST5、CAP_ST6、CAP_ST7、CAP_ST8和CAP_ST9中的一些电容器块可以连接到图2至图4和图12中描述的接合垫160，并且其余电容器可以连接到图8和9中描述的板状下电极190。

将描述第二电容器块CAP_ST2和第三电容器块CAP_ST3作为示例。

第二电容器块CAP_ST2和第三电容器块CAP_ST3可以分别在第一方向DR1上与第一电容器块CAP_ST1分开设置。

第二电容器块CAP_ST2可以在第一方向D1上与第一电容器块CAP_ST1间隔开第一距离L1。第三电容器块CAP_ST3可以在第一方向D1上与第一电容器块CAP_ST1间隔开第二距离L2。

在根据一些实施例的半导体装置中，第一电容器块CAP_ST1和第二电容器块CAP_ST2间隔开的第一距离L1不同于第一电容器块CAP_ST1和第三电容器块CAP_ST3间隔开的第二距离L2。例如，第二距离L2可以大于第一距离L1。

由与第一电极支撑件的边缘区域50_EDGE接触的下电极210接收的应力可以根据第一电容器块CAP_ST1与周围的电容器块之间的距离而变化。也就是说，第二下电极(图6的210_2)的弯曲程度可以根据第一电容器块CAP_ST1与周围的电容器块之间的距离而变化。

第一电极支撑件50的边缘区域50_EDGE可以包括例如第一子边缘区域50_EDGE1、第二子边缘区域50_EDGE2、第三子边缘区域50_EDGE3和第四子边缘区域50_EDGE4。

第一电极支撑件50的第一子边缘区域50_EDGE1可以是第一电极支撑件50的边缘区域50_EDGE的在第一方向DR1上与第二电容器块CAP_ST2叠置的部分。第一电极支撑件50的第二子边缘区域50_EDGE2可以是第一电极支撑件50的边缘区域50_EDGE的在第一方向DR1上与第三电容器块CAP_ST3叠置的部分。第一电极支撑件50的第三子边缘区域50_EDGE3可以是第一电极支撑件的边缘区域50_EDGE的在第二方向DR2上与第五电容器块CAP_ST5叠置的部分。第一电极支撑件50的第四子边缘区域50_EDGE4可以是第一电极支撑件的边缘区域50_EDGE的在第二方向DR2上与第四电容器块CAP_ST4叠置的部分。

例如，第一电极支撑件50的边缘区域50_EDGE的在第一方向DR1上与第二电容器块CAP_ST2叠置的部分可以在第二方向DR2上与第五电容器块CAP_ST5叠置。在下文中，将描述在第一电极支撑件50的在第一方向DR1上与第二电容器块CAP_ST2叠置的边缘区域50_EDGE中，第一电极支撑件50的第一子边缘区域50_EDGE1不包括在第二方向DR2上与第五电容器块CAP_ST5叠置的部分。

第一电极支撑件50的边缘区域50_EDGE包括多个第一子边缘穿透图案50_H21和多个第二子边缘穿透图案50_H22。第一电极支撑件50的第一子边缘区域50_EDGE1包括多个第一子边缘穿透图案50_H21。第一电极支撑件50的第二子边缘区域50_EDGE2包括多个第二子边缘穿透图案50_H22。

多个下电极210可以包括多个第一子下电极210_2A和多个第二子下电极210_2B。多个第一子下电极210_2A可以与第一电极支撑件50的第一子边缘区域50_EDGE1接触。多个第二子下电极210_2B可以与第一电极支撑件50的第二子边缘区域50_EDGE2接触。

在第一电极支撑件50的第一子边缘区域50_EDGE1中，多个第一子边缘穿透图案50_H21可以沿着第一方向DR1和第二方向DR2重复设置。第一电极支撑件50的第一子边缘区域50_EDGE1可以包括在第一方向DR1上布置/排列的第一子边缘穿透图案50_H21。第一电极支撑件50的第一子边缘区域50_EDGE1可以包括在第二方向DR2上布置/排列的第一子边缘穿透图案50_H21。

在第一电极支撑件50的第一子边缘区域50_EDGE1中，在第一方向DR1上彼此相邻的第一子边缘穿透图案50_H21可以间隔开第六间隔P211。在第二方向DR2上彼此相邻的第一子边缘穿透图案50_H21可以间隔开第七间隔P221。

在第一电极支撑件50的第二子边缘区域50_EDGE2中，多个第二子边缘穿透图案50_H22可以沿着第一方向DR1和第二方向DR2重复设置。第一电极支撑件50的第二子边缘区域50_EDGE2可以包括在第一方向DR1上布置/排列的第二子边缘穿透图案50_H22。第一电极支撑件50的第二子边缘区域50_EDGE2可以包括在第二方向DR2上布置/排列的第二子边缘穿透图案50_H22。

在第一电极支撑件50的第二子边缘区域50_EDGE2中，在第一方向DR1上彼此相邻的第二子边缘穿透图案50_H22可以间隔开第八间隔P212。在第二方向DR2上彼此相邻的第二子边缘穿透图案50_H22可以以第九间隔P222间隔开。

在根据一些实施例的半导体装置中，在第一电极支撑件50的第一子边缘区域50_EDGE1中彼此相邻的第一子边缘穿透图案50_H21间隔开的间隔不同于在第一电极支撑件50的第二子边缘区域50_EDGE2中彼此相邻的第二子边缘穿透图案50_H22间隔开的间隔。例如，在第一电极支撑件50的第一子边缘区域50_EDGE1中彼此相邻的第一子边缘穿透图案50_H21间隔开的间隔大于在第一电极支撑件50的第二子边缘区域50_EDGE2中彼此相邻的第二子边缘穿透图案50_H22间隔开的间隔。

作为示例，更具体地，相邻的第一子边缘穿透图案50_H21在第一方向DR1上间隔开的第六间隔P211大于相邻的第二子边缘穿透图案50_H22在第一方向DR1上间隔开的第八间隔P212。相邻的第一子边缘穿透图案50_H21在第二方向DR2上间隔开的第七间隔P221大于相邻的第二子边缘穿透图案50_H22在第二方向DR2上间隔开的第九间隔P222。

作为另一示例，更具体地，相邻的第一子边缘穿透图案50_H21在第一方向DR1上间隔开的第六间隔P211大于相邻的第二子边缘穿透图案50_H22在第一方向DR1上间隔开的第八间隔P212。相邻的第一子边缘穿透图案50_H21在第二方向DR2上间隔开的第七间隔P221可以与相邻的第二子边缘穿透图案50_H22在第二方向DR2上间隔开的第九间隔P222相同。

作为又一示例，更具体地，相邻的第一子边缘穿透图案50_H21在第一方向DR1上间隔开的第六间隔P211可以与相邻的第二子边缘穿透图案50_H22在第一方向DR1上间隔开的第八间隔P212相同。相邻的第一子边缘穿透图案50_H21在第二方向DR2上间隔开的第七间隔P221大于相邻的第二子边缘穿透图案50_H22在第二方向DR2上间隔开的第九间隔P222。

例如，在第一电极支撑件的中心区域50_CEN中彼此相邻的第一中心穿透图案50_H1间隔开的间隔P11和P12大于在第一电极支撑件50的第一子边缘区域50_EDGE1中彼此相邻的第一子边缘穿透图案50_H21间隔开的间隔P211和P221。在第一电极支撑件的中心区域50_CEN中彼此相邻的第一中心穿透图案50_H1间隔开的间隔P11和P12大于在第一电极支撑件50的第二子边缘区域50_EDGE2中彼此相邻的第二子边缘穿透图案50_H22间隔开的间隔P212和P222。

尽管第二电容器块CAP_ST2和第三电容器块CAP_ST3被描述为在第一方向DR1上与第一电容器块CAP_ST1相邻，但是本发明不限于此。

即使在第二电容器块CAP_ST2在第一方向DR1上与第一电容器块CAP_ST1相邻并且第三电容器块CAP_ST3在第二方向DR2上与第一电容器块CAP_ST1相邻的情况下，也可以原样应用关于第一穿透图案50_H21和50_H22的间隔开的间隔的描述。

图19是用于说明根据一些实施例的半导体存储器装置的布局图。图20是用于说明根据一些实施例的半导体存储器装置的透视图。图21是沿着图19的线D-D和线E-E截取的剖视图。

作为参照，图19可以是图1的部分P和部分Q的放大视图。

参照图19至图21，根据一些实施例的半导体装置可以包括基底100、多条第一导电线420、沟道层430、栅电极440、栅极绝缘膜450和第一电容器块CAP_ST1。根据一些实施例的半导体装置可以是包括垂直沟道晶体管(VCT)的存储器装置。垂直沟道晶体管可以指其中沟道层430的沟道长度沿着竖直方向从基底100延伸的结构。

下绝缘层412可以设置在基底100上。多条第一导电线420可以在下绝缘层412上在第一方向DR1上彼此间隔开并且在第二方向DR2上延伸。多个第一绝缘图案422可以设置在下绝缘层412上以填充多条第一导电线420之间的空间。多个第一绝缘图案422可以在第二方向DR2上延伸。多个第一绝缘图案422的上表面可以与多条第一导电线420的上表面设置在同一水平处(即，可以与多条第一导电线420的上表面共面)。多条第一导电线420可以用作位线。

多条第一导电线420可以包括掺杂半导体材料、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，多条第一导电线420可以由但不限于掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO_x、RuO_x或其组合组成。多条第一导电线420可以包括上述材料的单层或多层。在示例实施例中，多条第一导电线420可以包括石墨烯、碳纳米管或其组合。

沟道层430可以以矩阵的形式布置，在所述矩阵中，沟道层430在第一方向DR1和第二方向DR2上彼此分开地设置在多条第一导电线420上。沟道层430可以具有沿第一方向DR1的第一宽度和沿第四方向DR4的第一高度，并且第一高度可以大于第一宽度。例如，第一高度可以是但不限于第一宽度的约2倍至10倍。尽管未示出，但是沟道层430的底部部分可以用作第三源/漏区，沟道层430的上部部分可以用作第四源/漏区，并且沟道层430的在第三源/漏区与第四源/漏区之间的部分可以用作沟道区域。

在示例实施例中，沟道层430可以包括氧化物半导体，并且氧化物半导体可以包括例如In_xGa_yZn_zO、In_xGa_ySi_zO、In_xSn_yZn_zO、In_xZn_yO、Zn_xO、Zn_xSn_yO、Zn_xO_yN、Zr_xZn_ySn_zO、Sn_xO、Hf_xIn_yZn_zO、Ga_xZn_ySn_zO、Al_xZn_ySn_zO、Yb_xGa_yZn_zO、In_xGa_yO或其组合。沟道层430可以包括氧化物半导体的单层或多层。在一些实施例中，沟道层430可以具有比硅的带隙能大的带隙能。例如，沟道层430可以具有约1.5eV至5.6eV的带隙能。例如，沟道层430可以在具有约2.0eV至4.0eV的带隙能时具有最佳沟道性能。例如，沟道层430可以是但不限于多晶或非晶的。在示例实施例中，沟道层430可以包括石墨烯、碳纳米管或其组合。

栅电极440可以在沟道层430的相对侧壁上在第一方向DR1上延伸。栅电极440可以包括面对沟道层430的第一侧壁的第一子栅电极440P1和面对沟道层430的第二侧壁的第二子栅电极440P2，第二侧壁与第一侧壁相对。由于一个沟道层430设置在第一子栅电极440P1与第二子栅电极440P2之间，因此半导体装置可以具有双栅极晶体管结构。然而，本公开不限于此，可以省略第二子栅电极440P2，并且可以仅形成面对沟道层430的第一侧壁的第一子栅电极440P1以实现单栅极晶体管结构。包括在栅电极440中的材料可以与关于单元栅电极112所描述的材料相同。

栅极绝缘膜450围绕沟道层430的侧壁，并且可以介于沟道层430与栅电极440之间。例如，如图19中所示，沟道层430的整个侧壁可以被栅极绝缘膜450围绕，并且栅电极440的侧壁的一部分可以与栅极绝缘膜450接触。在其他实施例中，栅极绝缘膜450在栅电极440的延伸方向(即，第一方向DR1)上延伸，并且在沟道层430的侧壁之中，仅面对栅电极440的两个侧壁可以与栅极绝缘膜450接触。在示例性实施例中，栅极绝缘膜450可以由氧化硅膜、氮氧化硅膜、高介电常数材料或其组合组成，高介电常数材料具有比氧化硅膜的介电常数高的介电常数。

多个第二绝缘图案432可以在多个第一绝缘图案422上沿着第二方向DR2延伸。沟道层430可以设置在多个第二绝缘图案432之中的两个相邻的第二绝缘图案432之间。另外，第一掩埋层434和第二掩埋层436可以设置在两个相邻的沟道层430之间的空间中。第一掩埋层434可以设置在两个相邻的沟道层430之间的空间的底部部分处。第二掩埋层436可以形成为在第一掩埋层434上填充两个相邻的沟道层430之间的剩余空间。第二掩埋层436的上表面与沟道层430的上表面共面，并且第二掩埋层436可以覆盖第二栅电极440的上表面。与此不同，多个第二绝缘图案432可以由与多个第一绝缘图案422连续的材料层形成，或者第二掩埋层436也可以由与第一掩埋层434连续的材料层形成。

电容器接触件460可以设置在沟道层430上。电容器接触件460设置为与沟道层430竖直叠置，并且可以以矩阵的形式布置，在所述矩阵中，电容器接触件460在第一方向DR1和第二方向DR2上间隔开。电容器接触件460可以由但不限于掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO_x、RuO_x或其组合组成。上绝缘膜462可以在多个第二绝缘图案432和第二掩埋层436上围绕电容器接触件460的侧壁。

单元蚀刻停止膜470可以设置在上绝缘膜462上。第一电容器块CAP_ST1可以设置在单元蚀刻停止膜470上。单元蚀刻停止膜470可以对应于图3的蚀刻停止膜165。

第一电容器块CAP_ST1包括多个下电极210、电容器介电膜211、上电极212、第一电极支撑件50和第二电极支撑件60。关于第一电容器块CAP_ST1的描述可以与使用图1至图7描述的描述基本相同。

下电极210穿透单元蚀刻停止膜470并且可以电连接到电容器接触件460的上表面。在一些示例实施例中，下电极210设置为与电容器接触件460竖直叠置，并且可以以矩阵的形式布置，在所述矩阵中，下电极210在第一方向DR1和第二方向DR2上彼此间隔开。与示出的示例不同，还可以在电容器接触件460与下电极210之间设置接合垫，并且下电极210可以以六边形形状设置。

图22是用于说明根据一些实施例的半导体装置的布局图。图23是用于说明根据一些实施例的半导体装置的透视图。

参照图22和图23，根据一些实施例的半导体装置可以包括基底100、多条第一导电线420A、沟道结构430A、接触栅电极440A、多条第二导电线442A和第一电容器块CAP_ST1(未示出)。根据一些实施例的半导体存储器装置可以是包括垂直沟道晶体管(VCT)的存储器装置。

可以通过第一元件分离图案412A和第二元件分离图案414A在基底100上限定多个有源区域AC。沟道结构430A可以设置在每个有源区域AC内部。沟道结构430A可以包括各自在竖直方向上延伸的第一有源柱430A1和第二有源柱430A2以及连接到第一有源柱430A1的底部部分和第二有源柱430A2的底部部分的连接部分430L。第一源/漏区SD1可以设置在连接部分430L内部。第二源/漏区SD2可以设置在第一有源柱430A1和第二有源柱430A2上方。第一有源柱430A1和第二有源柱430A2可以各自形成独立的单位存储器单元。

多条第一导电线420A可以在与多个有源区域AC中的每个交叉的方向上延伸，并且可以例如在第二方向DR2上延伸。多条第一导电线420A之中的单条第一导电线420A可以设置在第一有源柱430A1与第二有源柱430A2之间的连接部分430L上。此外，单条第一导电线420A可以设置在第一源/漏区SD1上。与所述单条第一导电线420A相邻的其他第一导电线420A可以设置在两个沟道结构430A之间。多条第一导电线420A之中的所述单条第一导电线420A可以用作包括在两个单位存储器单元中的共位线，所述两个单位存储器单元由设置在所述单条第一导电线420A的相对侧上的第一有源柱430A1和第二有源柱430A2形成。

单个接触栅电极440A可以设置于在第二方向DR2上彼此相邻的两个沟道结构430A之间。例如，接触栅电极440A可以设置在包括在单个沟道结构430A中的第一有源柱430A1和与该单个沟道结构430A相邻的沟道结构430A的第二有源柱430A2之间。单个接触栅电极440A可以由设置在该单个接触栅电极440A的相对侧壁上的第一有源柱430A1和第二有源柱430A2共享。栅极绝缘膜450A可以设置在接触栅电极440A与第一有源柱430A1之间以及接触栅电极440A与第二有源柱430A2之间。多条第二导电线442A可以在接触栅电极440A的上表面上在第一方向DR1上延伸。多条第二导电线442A可以用作半导体装置的字线。

电容器接触件460A可以设置在沟道结构430A上。电容器接触件460A可以设置在第二源/漏区SD2上，并且第一电容器块CAP_ST1可以设置在电容器接触件460A上。

图24是用于说明根据一些实施例的半导体装置的图。

作为参照，图24可以是与单元区域的单元有源区域的形成有关的图。

参照图24，根据一些实施例的半导体装置可以包括单元区域20、单元分离区域22以及核心/外围区域24。

单元区域20可以是其中形成有用于存储信息的存储器单元的区域。核心/外围区域24可以是其中形成有用于驱动存储器单元的外围电路的区域。单元分离区域22可以是将单元区域20和核心/外围区域24分离的区域。

单元区域20可以包括中心单元区域20_CEN和沿着中心单元区域20_CEN的外围限定的边缘单元区域20_EDGE。边缘单元区域20_EDGE可以与单元分离区域22形成边界。

单元区域20可以包括多个单元有源区域ACT_CEN和ACT_EDGE。单元有源区域ACT_CEN和ACT_EDGE可以以对角线(或斜线)的条的形式设置。例如，单元有源区域ACT_CEN和ACT_EDGE可以在第五方向DR5上延伸。第五方向DR5可以是与图3的第三方向DR3不同的方向。

单元有源区域可以包括中心单元有源区域ACT_CEN和边缘单元有源区域ACT_EDGE。中心单元有源区域ACT_CEN形成在中心单元区域20_CEN中，并且边缘单元有源区域ACT_EDGE可以形成在边缘单元区域20_EDGE中。

例如，相邻的中心单元有源区域ACT_CEN在第一方向DR1上间隔开的距离可以与相邻的边缘单元有源区域ACT_EDGE在第一方向DR1上间隔开的距离相同。

可以使用第一掩模图案ACT_MASK1来形成中心单元有源区域ACT_CEN。可以使用第二掩模图案ACT_MASK2来形成边缘单元有源区域ACT_EDGE。第一掩模图案ACT_MASK1和第二掩模图案ACT_MASK2可以包括在用于形成单元有源区域ACT_CEN和ACT_EDGE的光掩模中。

在根据一些实施例的半导体装置中，第一掩模图案ACT_MASK1在第一方向DR1上间隔开的距离可以小于第二掩模图案ACT_MASK2在第一方向DR1上间隔开的距离。

假设第一掩模图案ACT_MASK1在第一方向DR1上间隔开的距离与第二掩模图案ACT_MASK2在第一方向DR1上间隔开的距离相同。中心单元有源区域ACT_CEN可以在中心单元区域20_CEN之内规则地形成。

由于中心单元区域20_CEN定位在边缘单元区域20_EDGE的一侧上，因此边缘单元有源区域ACT_EDGE可以在中心单元区域20_CEN的一侧上规则地形成。然而，由于核心/外围区域24定位在边缘单元区域20_EDGE的另一侧上，因此中心单元有源区域ACT_CEN不形成在边缘单元区域20_EDGE的另一侧(例如，相对侧)上。也就是说，由于边缘单元区域20_EDGE的一侧与另一侧之间的周围环境发生差异，因此边缘单元有源区域ACT_EDGE会向中心单元区域20_CEN弯曲。也就是说，相邻的边缘单元有源区域ACT_EDGE在第一方向DR1上间隔开的距离会小于相邻的中心单元有源区域ACT_CEN在第一方向DR1上间隔开的距离。

如果单元有源区域ACT_CEN和ACT_EDGE之间的间隔根据单元有源区域ACT_CEN和ACT_EDGE在单元区域20中的位置而改变，则在随后的制造工艺中可能发生诸如接触缺陷或接触电阻增大的工艺缺陷。

考虑到边缘单元有源区域ACT_EDGE朝向单元区域20的中心弯曲，可以将用于形成单元有源区域ACT_CEN和ACT_EDGE的光掩模制造为使得第二掩模图案ACT_MASK2在第一方向DR1上的间隔距离大于第一掩模图案ACT_MASK1在第一方向DR1上的间隔距离。

图25是用于说明根据一些实施例的半导体装置的图。为了便于说明，将主要描述与使用图24描述的点不同的点。

作为参照，图25是半导体存储器装置的示意性布局图。

参照图25，相邻的中心单元有源区域ACT_CEN在第一方向DR1上间隔开的距离大于相邻的边缘单元有源区域ACT_EDGE在第一方向DR1上间隔开的距离。

在用于形成图24的单元有源区域ACT_CEN和ACT_EDGE的光掩模中，第二掩模图案ACT_MASK2在第一方向DR1上的间隔距离可以与第一掩模图案ACT_MASK1在第一方向DR1上的间隔距离相同。

字线WL可以在第一方向DR1上与单元有源区域ACT_CEN和ACT_EDGE交叉地延伸。

位线BL_CEN和BL_EDGE设置在字线WL上，并且可以在第二方向DR2上延伸。位线BL_CEN和BL_EDGE可以与单元有源区域ACT_CEN和ACT_EDGE交叉。

位线可以包括中心位线BL_CEN和边缘位线BL_EDGE。中心位线BL_CEN可以形成在中心单元区域20_CEN中。边缘位线BL_EDGE可以形成在边缘单元区域20_EDGE中。

边界位线BL_IF可以在位线BL_CEN和BL_EDGE旁边在第二方向DR2上延伸。边界位线BL_IF的至少一部分可以设置为在第四方向DR4上与单元分离区域22叠置。与示出的示例不同，根据一些实施例的半导体装置可以不包括边界位线BL_IF。

在第一方向DR1上彼此相邻的中心位线BL_CEN之间的距离可以是第三距离L3。在第一方向DR1上彼此相邻的边缘位线BL_EDGE之间的距离可以是第四距离L4。

由于相邻的中心单元有源区域ACT_CEN在第一方向DR1上间隔开的距离可以大于相邻的边缘单元有源区域ACT_EDGE在第一方向DR1上间隔开的距离，因此第三距离L3可以大于第四距离L4。

在总结详细描述时，本领域技术人员将理解的是，在基本上不脱离本发明的范围的情况下，可以对示例实施例做出许多变化和修改。因此，发明的所公开的示例实施例仅以一般和描述性意义使用，而不是为了限制的目的。

Claims (20)

1.一种半导体装置，所述半导体装置包括：

多个下电极，在基底上沿着第一方向和与第一方向不同的第二方向重复布置；以及

第一电极支撑件，支撑所述多个下电极，并且包括多个第一穿透图案，

其中，第一电极支撑件包括中心区域和沿着中心区域的周界限定的边缘区域，

其中，第一穿透图案包括在中心区域中以第一间隔间隔开的彼此相邻的中心穿透图案，并且

其中，第一穿透图案还包括在边缘区域中以第二间隔间隔开的彼此相邻的边缘穿透图案，第二间隔不同于第一间隔。

2.根据权利要求1的半导体装置，其中，第一间隔大于第二间隔。

3.根据权利要求1的半导体装置，所述半导体装置还包括：

第一接合垫和第二接合垫，位于基底上并且彼此间隔开，

其中，所述多个下电极包括彼此间隔开的第一下电极和第二下电极，

其中，第一下电极电连接到第一接合垫且不电连接到第二接合垫，并且

其中，第二下电极电连接到第二接合垫且不电连接到第一接合垫。

4.根据权利要求1的半导体装置，所述半导体装置还包括：

板状下电极，位于所述多个下电极与基底之间，

其中，所述多个下电极中的每个电连接到板状下电极。

5.根据权利要求1的半导体装置，

其中，多个下电极包括与中心区域接触的第一下电极以及与边缘区域接触的第二下电极，

其中，第一下电极的上部的中心与第一下电极的下部的中心对准，

其中，第二下电极的上部的中心与第二下电极的下部的中心不对准。

6.根据权利要求1的半导体装置，

其中，第一电极支撑件的外壁包括在第一方向上延伸的第一侧壁和在第二方向上延伸的第二侧壁，并且

其中，边缘区域包括第一电极支撑件的第一侧壁和第一电极支撑件的第二侧壁。

7.根据权利要求1的半导体装置，所述半导体装置还包括：

第二电极支撑件，在基底与第一电极支撑件之间支撑所述多个下电极，

其中，第二电极支撑件包括与第一穿透图案叠置的第二穿透图案。

8.根据权利要求1的半导体装置，其中，所述多个下电极中的第一下电极的上表面与第一电极支撑件的上表面共面。

9.根据权利要求1的半导体装置，其中，所述多个下电极中的第一下电极向上突出超过第一电极支撑件的上表面。

10.根据权利要求1的半导体装置，

其中，所述多个下电极在与第一方向和第二方向垂直的第三方向上纵向延伸，并且

其中，第一间隔和第二间隔均沿着第一方向或者均沿着第二方向。

11.根据权利要求1的半导体装置，所述半导体装置还包括：

电容器介电膜，沿着下电极的轮廓以及第一电极支撑件的上表面和下表面延伸；以及

上电极，位于电容器介电膜上。

12.一种半导体装置，所述半导体装置包括：

第一电容器块；

第二电容器块，在第一方向上与第一电容器块间隔开第一距离；以及

第三电容器块，在第一方向上与第一电容器块间隔开第二距离，

其中，第二距离大于第一距离，

其中，第一电容器块包括：

多个下电极，在基底上沿着第一方向和与第一方向不同的第二方向重复布置；以及

电极支撑件，支撑下所述多个电极并且包括多个穿透图案，

其中，电极支撑件包括中心区域和沿着中心区域的周界限定的边缘区域，

其中，边缘区域包括在第一方向上与第二电容器块叠置的第一子边缘区域以及在第一方向上与第三电容器块叠置的第二子边缘区域，

其中，穿透图案包括在中心区域中以第一间隔间隔开的彼此相邻的中心穿透图案，

其中，穿透图案还包括在第一子边缘区域中以第二间隔间隔开的彼此相邻的第一子边缘穿透图案，

其中，穿透图案还包括在第二子边缘区域中以第三间隔间隔开的彼此相邻的第二子边缘穿透图案，第三间隔不同于第二间隔，并且

其中，第一间隔不同于第二间隔和第三间隔。

13.根据权利要求12的半导体装置，其中，第三间隔小于第二间隔。

14.根据权利要求12的半导体装置，其中，第一间隔大于第二间隔和第三间隔。

15.根据权利要求12的半导体装置，

其中，所述多个下电极包括与中心区域接触的第一下电极以及与边缘区域接触的第二下电极，

其中，第一下电极的上部的中心与第一下电极的下部的中心对准，

其中，第二下电极的上部的中心与第二下电极的下部的中心不对准。

16.根据权利要求12的半导体装置，其中，所述多个下电极中的第一下电极的上表面与电极支撑件的上表面共面。

17.一种半导体装置，所述半导体装置包括：

多个下电极，在基底上沿着第一方向和与第一方向不同的第二方向重复布置，所述多个下电极中的每个在与第一方向和第二方向垂直的第三方向上纵向延伸；以及

第一电极支撑件，支撑所述多个下电极，并且包括多个第一穿透图案，

其中，所述多个下电极的上表面与第一电极支撑件的上表面共面，

其中，第一电极支撑件包括中心区域和沿着中心区域的周界限定的边缘区域，

其中，所述多个下电极的与边缘区域接触的部分朝向第一电极支撑件的中心弯曲，

其中，第一穿透图案包括在中心区域中以第一间隔间隔开的彼此相邻的中心穿透图案，并且

其中，第一穿透图案还包括在边缘区域中以第二间隔间隔开彼此相邻的边缘穿透图案，第二间隔小于第一间隔。

18.根据权利要求17的半导体装置，所述半导体装置还包括：

第一接合垫和第二接合垫，位于基底上并且彼此间隔开，

其中，所述多个下电极包括彼此间隔开的第一下电极和第二下电极，

第一下电极电连接到第一接合垫，并且不电连接到第二接合垫，并且

第二下电极电连接到第二接合垫，并且不电连接到第一接合垫。

19.根据权利要求17的半导体装置，所述半导体装置还包括：

板状下电极，位于所述多个下电极与基底之间，

其中，所述多个下电极电连接到板状下电极。

20.根据权利要求17的半导体装置，所述半导体装置还包括：

第二电极支撑件，在基底与第一电极支撑件之间支撑所述多个下电极，

其中，第二电极支撑件包括位于第一穿透图案下方的第二穿透图案。

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