CN110164867B - 半导体存储器件 - Google Patents

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Abstract

本发明提供半导体存储器件，该半导体存储器件可包括在衬底上的第一堆叠和第二堆叠以及在第一堆叠和第二堆叠上的第一互连线和第二互连线。第一堆叠和第二堆叠中的每个可包括垂直堆叠在衬底上的半导体图案、分别连接到半导体图案的导线以及邻近半导体图案并且沿着垂直方向延伸的栅电极。第一堆叠可包括第一导线和第一栅电极，第二堆叠可以包括第二导线和第二栅电极。第一导线和第二导线的下表面可以是共面的。第一互连线可以电连接到第一导线和第二导线中的至少一条。第二互连线可以电连接到第一栅电极和第二栅电极中的至少一个。

Description

半导体存储器件
技术领域
本公开一般涉及半导体器件，更尤其涉及高集成的三维半导体存储器件。
背景技术
半导体器件的更高集成可有利于满足消费者对于高性能和低价格的需求。在二维或平面半导体器件的情况下，由于集成度可由单位存储单元所占据的面积决定，所以集成度可取决于图案化技术。为了形成精细图案，可使用昂贵的工艺设备，因此，提高二维或平面半导体器件的集成度会受到限制。为了进一步提高半导体器件的集成度，已经提出了三维半导体存储器件。
发明内容
本发明构思的一些实施方式提供具有高集成度的三维半导体存储器件。
根据本发明构思的一些实施方式，半导体存储器件可包括在衬底上的第一互连线和第二互连线以及在衬底与第一互连线和第二互连线之间的第一堆叠和第二堆叠。第一堆叠和第二堆叠的每个可包括：多个半导体图案，垂直地堆叠在衬底上；多条导线，分别连接到所述多个半导体图案；以及栅电极，邻近所述多个半导体图案并且可沿着垂直方向延伸。所述多条导线中的每条可沿着第一水平方向延伸。第一堆叠的所述多条导线可包括第一导线，第二堆叠的所述多条导线可包括第二导线，第一导线的下表面可处于与第二导线的下表面的水平相等的水平。第一互连线可电连接到第一导线和第二导线中的至少一条。第一堆叠的栅电极可包括第一栅电极，第二堆叠的栅电极可包括第二栅电极，第二互连线可电连接到第一栅电极和第二栅电极中的至少一个。
根据本发明构思的一些实施方式，半导体存储器件可包括包含单元区和接触区的衬底以及垂直地堆叠在单元区上的多个半导体图案。所述多个半导体图案的每个可包括第一杂质区、第二杂质区和在第一杂质区与第二杂质区之间的沟道区。半导体存储器件还可以包括多条第一导线，从单元区水平地延伸到接触区上；多个电容器；以及在接触区上的多个接触，分别接触所述多条第一导线。所述多条第一导线的每条可连接到所述多个半导体图案的第一杂质区的相应一个。所述多个电容器的每个可连接到所述多个半导体图案的第二杂质区的相应一个。所述多个接触可包括第一接触和比第一接触更靠近单元区的第二接触，第二接触的底表面的水平高于第一接触的底表面的水平。
根据本发明构思的一些实施方式，半导体存储器件可包括：包括单元区和接触区的衬底、在衬底上的第一堆叠和第二堆叠、以及在第一堆叠和第二堆叠上的第一互连线和第二互连线。第一互连线可沿着与衬底的顶表面平行的第一水平方向延伸。第二互连线可沿着与第一水平方向相交并且平行于衬底的顶表面的第二水平方向延伸。第一堆叠和第二堆叠的每个可包括：多个存储单元晶体管，三维地布置在衬底上；位线，连接到所述多个存储单元晶体管中的第一存储单元晶体管，所述多个存储单元晶体管中的第一存储单元晶体管在第一水平方向上彼此间隔开；以及字线，连接到所述多个存储单元晶体管中的第二存储单元晶体管，所述多个存储单元晶体管中的第二存储单元晶体管在垂直于衬底的顶表面的垂直方向上彼此间隔开。第一堆叠的位线可包括第一位线，第二堆叠的位线可包括第二位线，其中，在接触区上，第一互连线可电连接到第一位线和第二位线中的至少一条。第一堆叠的字线可包括第一字线，第二堆叠的字线可包括第二字线，其中，在单元区上，第二互连线可电连接到第一字线和第二字线中的至少一条。
附图说明
示例实施方式将从以下结合附图的简要描述而被更清楚地理解。附图描绘了如在此描述的非限制性的示例实施方式。
图1为示意性地示出根据本发明构思的一实施方式的三维半导体存储器件的单元阵列的电路图。
图2为示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。
图3A、图3B和图3C为分别沿着图2的线A-A'、B-B'和C-C'截取的截面图。
图3D为图3A的区域‘M’的放大截面图。
图4为沿着图2的线A-A'截取的根据本发明构思的一实施方式的三维半导体存储器件的截面图。
图5为示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。
图6A为沿着图5的线A-A'和B-B'截取的截面图。
图6B为沿着图5的线C-C'截取的截面图。
图7A为沿着图5的线A-A'和B-B'截取的截面图。
图7B为沿着图5的线C-C'截取的截面图。
图8A为沿着图5的线A-A'和B-B'截取的截面图。
图8B为沿着图5的线C-C'截取的截面图。
图9为沿着图5的线C-C'截取的截面图。
图10为沿着图5的线A-A'和B-B'截取的截面图。
图11为示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。
图12为沿着图5的线A-A'截取的截面图。
图13为示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。
图14为示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。
图15为示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。
图16为沿着图15的线A-A'截取的截面图。
图17为示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。
图18为沿着图17的线A-A'和B-B'截取的截面图。
应该注意的是，这些图示旨在示出方法和结构的一般特征。然而，这些附图不是按比例绘制，并且可能没有精确地反映任何所给实施方式的精确结构特征，而不应被理解为限定或者限制示例实施方式。例如，为了清晰起见，层、区域和/或结构元件的相对厚度和定位可被减小或者夸大。在不同的附图中相似或相同的附图标记的使用旨在表明相似或相同的元件或特征的存在。
具体实施方式
图1为示意性地示出根据本发明构思的一实施方式的三维半导体存储器件的单元阵列的电路图。
参照图1，根据本发明构思的一实施方式的三维半导体存储器件的单元阵列可包括多个子单元阵列SCA。子单元阵列SCA可布置在第二方向D2上。在一些实施方式中，子单元阵列SCA可沿着第二方向D2彼此间隔开。
每个子单元阵列SCA可包括多条位线BL、多条字线WL和多个存储单元晶体管MCT。每个存储单元晶体管MCT可被放置于字线WL中相应的一条字线与位线BL中相应的一条位线之间。虽然图1示出每个子单元阵列SCA包括三条字线WL和三条位线BL，但是将理解，每个子单元阵列SCA可包括更多条字线WL和位线BL。
位线BL可以是导电图案(例如，金属线)，其与衬底间隔开或者堆叠在衬底上。位线BL可以沿着第一方向D1延伸。每个子单元阵列SCA中的位线BL可以在竖直方向(例如，第三方向D3)上彼此间隔开。
字线WL可以是从衬底沿着竖直方向(例如，沿着第三方向D3)延伸的导电图案(例如，金属线)。每个子单元阵列SCA中的字线WL可以在第一方向D1上彼此间隔开。
存储单元晶体管MCT的栅电极可连接到字线WL，存储单元晶体管MCT的源电极可连接到位线BL。每个存储单元晶体管MCT可包括数据存储元件DS。例如，数据存储元件DS可以是电容器，存储单元晶体管MCT的漏电极可连接到电容器的第一电极。电容器的第二电极可连接到地线PP。
图2为示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。图3A、图3B和图3C为分别沿着图2的线A-A'、B-B'和C-C'截取的截面图。图3D为图3A的区域‘M’的放大图。
参照图1、图2和图3A至图3D，包括单元区CAR和接触区CTR的衬底100可被提供。第一层间绝缘层ILD1可被提供在衬底100上。衬底100可以是例如硅晶片、锗晶片或者硅锗晶片。
第一至第四堆叠SS1、SS2、SS3和SS4可被提供在衬底100上。第一至第四堆叠SS1-SS4可以与衬底100竖直地间隔开，第一层间绝缘层ILD1插设在其间。在一些实施方式中，第一至第四堆叠SS1-SS4可以沿着第一方向D1延伸，并且可以彼此平行，如图2所示。在一些实施方式中，第一至第四堆叠SS1-SS4的每个可沿着第一方向D1纵向地延伸。第一至第四堆叠SS1-SS4可沿着第二方向D2布置，因此可以在第二方向D2上彼此间隔开。第一至第四堆叠SS1-SS4的每个可包括前面参照图1描述的子单元阵列SCA。
第一至第四堆叠SS1-SS4的每个可包括交替地堆叠在第一层间绝缘层ILD1上的半导体图案SP和绝缘层IL。在第一至第四堆叠SS1-SS4的每个中，半导体图案SP可通过绝缘层IL竖直地彼此间隔开。每个绝缘层IL可以插设在竖直相邻的每对半导体图案SP之间。绝缘层IL可以包括硅氧化物、硅氮化物、硅氮氧化物、含碳的硅氧化物、含碳的硅氮化物或者含碳的硅氮氧化物中的至少一种，或者可以由之形成。
在一些实施方式中，每个半导体图案SP可以是沿着第二方向D2延伸的线形图案、条形图案或者柱形图案，如图2所示。每个半导体图案SP可以沿着第二方向D2纵向地延伸，如图2所示。在一些实施方式中，半导体图案SP可以包括硅、锗、硅锗或者铟锗锌氧化物(IGZO)中的至少一种，或者可以由之形成。每个半导体图案SP可包括第一杂质区SD1、第二杂质区SD2和沟道区CH。
沟道区CH可被提供在第一杂质区SD1和第二杂质区SD2之间。第一杂质区SD1和第二杂质区SD2可掺杂为具有第一导电类型(例如，n型)。沟道区CH可以不掺杂，或者可以掺杂为具有不同于第一导电类型的第二导电类型(例如，p型)。
沟道区可对应于图1的存储单元晶体管MCT的沟道区。第一杂质区SD1和第二杂质区SD2可分别对应于图1的存储单元晶体管MCT的源电极和漏电极。
半导体图案SP可被提供在衬底100的单元区CAR上。第一至第四堆叠SS1-SS4的每个可包括第一至第四行R1、R2、R3和R4的半导体图案SP。第一至第四行R1-R4的每个可包括竖直地堆叠为彼此交叠的半导体图案SP。虽然第一至第四行R1-R4的每个示出为具有六个竖直地堆叠的半导体图案SP，但是本发明构思不限于此示例。将理解，第一至第四行R1-R4的每个可包括六个以上的竖直地堆叠的半导体图案SP。第一至第四行R1-R4可以在第一方向D1上彼此间隔开。
第一至第四堆叠SS1-SS4的每个可进一步包括竖直地堆叠在衬底100上的第一导线CL1。在第一至第四堆叠SS1-SS4的每个中，第一导线CL1可以通过绝缘层IL竖直地彼此间隔开，如图3C所示。每个绝缘层IL可以插设在竖直相邻的每对第一导线CL1之间。
第一导线CL1可被提供为具有沿着第一方向D1延伸的线形或者条形结构。在一些实施方式中，每条第一导线CL1可沿第一方向D1纵向地延伸。第一导线CL1可从衬底100的单元区CAR延伸至接触区CTR上。
在一些实施方式中，每条第一导线CL1可以与半导体图案SP直接接触，如图3A所示。在一些实施方式中，每条第一导线CL1可位于与半导体图案SP中的对应一个基本上相同的水平，如图3A所示。在一些实施方式中，如图3A所示，第一导线CL1中的一条具有面向衬底100的更低的表面，半导体图案SP中的对应一个具有面向衬底100的更低的表面，第一导线CL1中的所述一条的更低表面和半导体图案SP中的所述对应一个的更低表面处于相同水平(即，共面)。每条第一导线CL1可连接到半导体图案SP的第一杂质区SD1中的对应一个。第一至第四行R1-R4的每个半导体图案SP，其位于与第一导线CL1中的对应一条相同的水平，可沿着第二方向D2延伸。
参照图3C，第一至第四堆叠SS1-SS4的每个可在衬底100的接触区CTR上具有阶梯结构。堆叠在接触区CTR上的第一导线CL1的在第一方向D1上的长度可随着与衬底100的顶表面的距离增加而减小。例如，第一导线CL1中的最下面一条的长度可以比其它第一导线的长度长。第一导线CL1中的最上面一条的长度可以比其它第一导线的长度短。
第一导线CL1可以由导电材料形成或者包括导电材料。例如，导电材料可以是掺杂半导体材料(掺杂硅、掺杂锗等)、导电金属氮化物(钛氮化物、钽氮化物等)、金属材料(钨、钛、钽等)和金属-半导体化合物(钨硅化物、钴硅化物、钛硅化物等)中的一种。第一导线CL1可以被用作参照图1描述的位线BL。
第一至第四堆叠SS1-SS4中的每个可进一步包括垂直地堆叠在衬底100上的数据存储元件DS。垂直地堆叠在衬底100上的数据存储元件DS可通过绝缘层IL彼此间隔开。每个数据存储元件DS可以沿着第二方向D2从半导体图案SP中的对应一个延伸。
在一些实施方式中，每个数据存储元件DS可以直接接触半导体图案SP中的对应一个，如图3A中所示。作为一示例，每个数据存储元件DS可位于与半导体图案SP中的所述对应一个基本相同的水平。每个数据存储元件DS可连接到半导体图案SP中的所述对应一个的第二杂质区SD2。
参照图3D，每个数据存储元件DS可包括第一电极EL1、电介质层DL和第二电极EL2。例如，根据本发明构思的一实施方式的数据存储元件DS可以是电容器。
第一电极EL1可直接连接到半导体图案SP的第二杂质区SD2。在一些实施方式中，第一电极EL1可具有空心圆柱形状，如图3D所示。第一电极EL1可以包括金属材料、金属氮化物或者金属硅化物中的至少一种，或者可以由之形成。例如，第一电极EL1可以包括难熔金属(例如，钴、钛、镍、钨或钼)中的至少一种，或者可以由之形成。第一电极EL1可以包括金属氮化物(例如，钛氮化物、钛硅氮化物、钛铝氮化物、钽氮化物、钽硅氮化物、钽铝氮化物或钨氮化物)中的至少一种，或者由之形成。
电介质层DL可插设在第一电极EL1和第二电极EL2之间。如图3D所示，电介质层DL可以设置成直接覆盖第一电极EL1的内侧表面。例如，电介质层DL可以包括金属氧化物(例如，铪氧化物、锆氧化物、铝氧化物、镧氧化物、钽氧化物和钛氧化物)和钙钛矿电介质材料(例如，SrTiO3(STO)、(Ba,Sr)TiO3(BST)、BaTiO3、PZT和PLZT)中的至少一种，或者可以由之形成。
第二电极EL2可设置在电介质层DL上。如图3D所示，第二电极EL2可以设置成填充第一电极EL1的圆柱形内部空间。第二电极EL2可以连接到下面将要描述的第三导线CL3。第二电极EL2可以包括掺杂硅、金属材料、金属氮化物和金属硅化物中的至少一种，或者可以由之形成。作为一示例，第二电极EL2可以包括与第一电极EL1基本相同的材料。
第二导线CL2可以设置在衬底100的单元区CAR上，以穿透第一至第四堆叠SS1-SS4。第二导线CL2可以是沿着关于衬底100的顶表面成直角(例如，垂直)的方向(即，沿着第三方向D3)延伸的柱形或条形图案。在一些实施方式中，每条第二导线CL2可以沿着第三方向D3纵向地延伸。第一至第四堆叠SS1-SS4中的每个的第二导线CL2可以沿着第一方向D1布置。每条第二导线CL2可以邻近第一至第四行R1-R4半导体图案SP中的对应一个设置，如图2中所示。
作为一示例，穿透第三堆叠SS3的第二导线CL2中的第一条可以邻近第一行R1的半导体图案SP的侧表面。第二导线CL2中的第一条可以沿着第一行R1的半导体图案SP的所述侧表面垂直地延伸。穿透第三堆叠SS3的第二导线CL2中的第二条可以邻近第二行R2的半导体图案SP的侧表面放置。第二导线CL2中的第二条可以沿着第二行R2的半导体图案SP的所述侧表面垂直地延伸。垂直绝缘图案VIP可以插设在第二导线CL2中的第一条与第二行R2的半导体图案SP之间。垂直绝缘图案VIP可以由例如硅氧化物形成，或者包括例如硅氧化物。
每条第二导线CL2可以被置为面向与其邻近的半导体图案SP的沟道区CH，如图2和图3B中所示。第二导线CL2可被用作栅电极。例如，第二导线CL2可被用作图1的存储单元晶体管MCT的栅电极。栅极绝缘层GI可被设置于第二导线CL2与半导体图案SP的沟道区CH之间。栅极绝缘层GI可以是包括高k电介质材料、硅氧化物、硅氮化物和硅氮氧化物中的至少一种或者由之形成的单层结构或多层结构。在一些实施方式中，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的至少一种。
第二导线CL2可以由导电材料形成或者包括导电材料，导电材料可以是掺杂半导体材料、导电金属氮化物、金属材料和金属半导体化合物中的一种。第二导线CL2可被用作参照图1描述的字线WL。
第三导线CL3可被设置在衬底100的单元区CAR上以平行于第一至第四堆叠SS1-SS4或者沿着第一方向D1延伸。第三导线CL3中的第一条可被设置在第一堆叠SS1与第二堆叠SS2之间，第三导线CL3中的第二条可被设置在第三堆叠SS3与第四堆叠SS4之间。
在一些实施方式中，如图3A所示，第三导线CL3可直接连接到前面参照图3D描述的数据存储元件DS的第二电极EL2。第三导线CL3中的第一条可共同连接到第一堆叠SS1和第二堆叠SS2的电容器的第二电极EL2，第三导线CL3中的第二条可共同连接到第三堆叠SS3和第四堆叠SS4的电容器的第二电极EL2。
第三导线CL3可由导电材料形成或者包括导电材料，导电材料可以是掺杂半导体材料、导电金属氮化物、金属材料和金属半导体化合物中的一种。第三导线CL3可被用作参照图1描述的地线PP。
第二层间绝缘层ILD2可被设置在第一层间绝缘层ILD1上以覆盖(例如，部分地覆盖或完全覆盖)第一至第四堆叠SS1-SS4。第一层间绝缘层ILD1和第二层间绝缘层ILD2中的每个可以包括例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种，或者可以由之形成。
在一些实施方式中，第一堆叠SS1和第二堆叠SS2可具有与第三堆叠SS3和第四堆叠SS4基本上相同的结构。第一堆叠SS1和第二堆叠SS2以及第三堆叠SS3和第四堆叠SS4可被设置成彼此对称。在一些实施方式中，第一堆叠SS1和第二堆叠SS2可被设置成关于其间的第三导线CL3具有镜面对称。第三堆叠SS3和第四堆叠SS4可被设置成关于其间的第三导线CL3具有镜面对称性。第二堆叠SS2和第三堆叠SS3可设置成关于插设在其间的第二层间绝缘层ILD2具有镜面对称性。
图4为沿着图2的线A-A'截取的根据本发明构思的一实施方式的三维半导体存储器件的截面图。在以下的说明中，前面参照图1、图2和图3A至图3D描述的元件可以用相同的附图标记标识，而不重复其说明。
参照图4，每个半导体图案SP可进一步包括插设在第一导线CL1与第一杂质区SD1之间的端部层SG。在一些实施方式中，端部层SG可以是半导体图案SP的一部分。在一些实施方式中，端部层SG可以是附加地形成在半导体图案SP与第一导线CL1之间的图案。
端部层SG可以包括具有相对小的带隙的半导体材料，或者可以由之形成。在半导体图案SP包括硅的情况下，端部层SG可以由含锗的硅材料形成，或者包括含锗的硅材料。例如，半导体图案SP的第一杂质区SD1和第二杂质区SD2以及沟道区CH可以由硅形成或者包括硅，端部层SG可以由硅锗形成或者包括硅锗。
硅化物层SC可插设在第一导线CL1与端部层SG之间。硅化物层SC可以包括金属半导体化合物中的至少一种(例如，钨硅化物、钴硅化物、钛硅化物等)，或者可以由之形成。
在一些实施方式中，端部层SG的形成可包括在半导体图案SP的第一杂质区SD1上执行等离子体辅助掺杂(PLAD)工艺以用具有小带隙的半导体材料(例如，锗)掺杂第一杂质区SD1的一部分。在端部层SG的形成之后，可以执行金属硅化物工艺以形成硅化物层SC。在硅化物层SC的形成之后，可形成第一导线CL1。
同时，在存储器件的操作期间，空穴可通过浮置体效应聚集在半导体图案SP中。聚集的空穴可在存储单元的电容器中与电子复合，在这种情况下，存储在电容器中的数据会丢失。
在本实施方式中，端部层SG可具有比第一杂质区SD1和第二杂质区SD2以及沟道区CH的带隙小的带隙。端部层SG可用于去除空穴势垒，由此允许聚集在半导体图案SP中的空穴经由第一导线CL1放出至外部。也就是说，在根据本实施方式的半导体存储器件中，可进一步提供端部层SG以将聚集的空穴经由第一导线CL1排放至外部。
图5为示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。图6A为沿着图5的线A-A'和B-B'截取的截面图。图6B为沿着图5的线C-C'截取的截面图。在以下的说明中，前面参照图1、图2以及图3A至图3D描述的元件可通过相同的附图标记来标识，而不重复其说明。
参照图5、图6A和图6B，衬底100可包括单元区CAR、接触区CTR、第一外围电路区PER1和第二外围电路区PER2。接触区CTR可插设在单元区CAR与第一外围电路区PER1之间。
第一外围电路区PER1和第二外围电路区PER2可包括电连接至单元阵列的外围晶体管、电阻器和电容器。作为一示例，第一外围电路区PER1可包括连接到单元区CAR上的位线BL的感测放大器。第二外围电路区PER2可包括连接到单元区CAR上的字线WL的行解码器和/或子字线驱动器。
参照图6A，器件隔离层ST可被设置在衬底100的第一外围电路区PER1上以限定有源区ACT。外围栅电极PG可被设置在有源区ACT上以与有源区ACT交叉。源极/漏极区IR可被设置在有源区ACT的位于外围栅电极PG的相反侧的两个部分中。外围栅极绝缘层PGI可插设在外围栅电极PG与有源区ACT之间。栅极覆盖层PGP可被设置在外围栅电极PG上。一对间隔物PSP可被设置在外围栅电极PG的相反侧表面上。第一层间绝缘层ILD1可被设置为覆盖有源区ACT、间隔物PSP和栅极覆盖层PGP。
下互连线LML可被设置在第一层间绝缘层ILD1上以沿着朝向单元区CAR的方向延伸。下接触LCNT可被设置为穿透第一层间绝缘层ILD1并且可用于将下互连线LML电连接至有源区ACT中的源极/漏极区IR。虽然没有示出，但是在一些实施方式中，附加的下接触LCNT可被设置为穿透第一层间绝缘层ILD1和栅极覆盖层PGP，并且可用于将下互连线LML电连接至外围栅电极PG。
第二外围电路区PER2上的外围晶体管可被配置为具有与图6A中所示的第一外围电路区PER1上的外围晶体管的结构基本上相同的结构。
第一至第四堆叠SS1-SS4可被设置在衬底100的单元区CAR和接触区CTR上。第一至第四堆叠SS1-SS4可被设置在第一层间绝缘层ILD1上。第一至第四堆叠SS1-SS4可位于比第一外围电路区PER1和第二外围电路区PER2的外围晶体管的水平高的水平。为了减少附图的复杂度，示出了从其省去前面参照图2描述的半导体图案SP的第一至第四堆叠SS1-SS4。
接触CNT可被设置为穿透第二层间绝缘层ILD2。一些接触CNT可被设置在第一至第四堆叠SS1-SS4上以接触接触区CTR上的第一导线CL1。其它接触CNT可被设置在第一外围电路区PER1和第二外围电路区PER2上以接触下互连线LML。
接触CNT，其接触在接触区CTR上的第一导线CL1，可沿着第一方向D1布置并且可在第一方向D1上彼此间隔开。在接触区CTR上的接触CNT可被设置在第一至第四堆叠SS1-SS4的每个的台阶结构上。在一些实施方式中，在接触区CTR上的接触CNT可具有底表面，该底表面的水平随着与单元区CAR的距离减小而升高，如图6A所示。例如，与第一外围电路区PER1邻近的接触CNT的底表面可位于第一水平LEV1，与单元区CAR邻近的接触CNT的底表面可位于第二水平LEV2。第二水平LEV2可高于第一水平LEV1。
参照图5，在一些实施方式中，接触CNT，其在第一外围电路区PER1上接触下互连线LML，可沿着第二方向D2布置为形成Z字形。由于接触CNT在第一外围电路区PER1上布置成Z字形，所以可以确保接触CNT中的相邻接触之间的足够工艺余量。例如，在第一外围电路区PER1上的下互连线LML中的第一条可具有第一端EN1。在第一外围电路区PER1上的下互连线LML中的第二条可具有第二端EN2。第二端EN2可以比第一端EN1更靠近接触区CTR。
第三层间绝缘层ILD3和第四层间绝缘层ILD4可被设置在第二层间绝缘层ILD2上。通路(via)VI可被设置在第三层间绝缘层ILD3中。第一至第六互连线ML1-ML6可被设置在第四层间绝缘层ILD4中。第一至第六互连线ML1-ML6可接触通路VI。
在接触区CTR上，第一至第四互连线ML1-ML4可经由接触CNT和通路VI电连接至第一至第四堆叠SS1-SS4的第一导线CL1。
在接触区CTR上，第一互连线ML1可分别连接到第一堆叠SS1的第一导线CL1。在接触区CTR上，第二互连线ML2可分别连接到第二堆叠SS2的第一导线CL1。在接触区CTR上，第三互连线ML3可分别连接到第三堆叠SS3的第一导线CL1。在接触区CTR上，第四互连线ML4可分别连接到第四堆叠SS4的第一导线CL1。
第一互连线ML1的数量可以等于第一堆叠SS1的第一导线CL1的数量。第二互连线ML2的数量可以等于第二堆叠SS2的第一导线CL1的数量。第三互连线ML3的数量可以等于第三堆叠SS3的第一导线CL1的数量。第四互连线ML4的数量可以等于第四堆叠SS4的第一导线CL1的数量。
第一至第四互连线ML1-ML4中的每条可包括沿着第一方向D1延伸的第一部分和沿着第二方向D2延伸的第二部分。例如，第一互连线ML1的第一部分可以沿着第二方向D2彼此间隔开基本上相同的距离。第一互连线ML1的第二部分可以连接至在第一导线CL1上的接触CNT。
第一至第四互连线ML1-ML4可从接触区CTR延伸至第一外围电路区PER1。在第一外围电路区PER1上的第一至第四互连线ML1-ML4可经由接触CNT和通路VI电连接至下互连线LML。
在单元区CAR上的第五互连线ML5可经由通路VI电连接至第二导线CL2。第五互连线ML5可沿着第二方向D2延伸。在一些实施方式中，第五互连线ML5可沿着第二方向D2纵向地延伸，如图5中所示。第五互连线ML5可从单元区CAR延伸到第二外围电路区PER2。在第二外围电路区PER2上的第五互连线ML5可经由接触CNT和通路VI电连接至下互连线LML。
每条第五互连线ML5可共同连接至第一至第四堆叠SS1-SS4的第二导线CL2。作为一示例，第二堆叠SS2的第二导线CL2，其沿着第一方向D1布置，可构成第一列C1。第三堆叠SS3的第二导线CL2，其沿着第一方向D1布置，可构成第二列C2。
仍然参照图5，在一些实施方式中，第一列C1的第二导线CL2中的第一条和第二列C2的第二导线CL2中的第一条可沿着第二方向D2彼此对准。在一些实施方式中，第一列C1的第二导线CL2中的第一条和第二列C2的第二导线CL2中的第一条可共同连接至第五互连线ML5中的第一条，如图5中所示。第一列C1的第二导线CL2中的第二条和第二列C2的第二导线CL2中的第二条可沿着第二方向D2彼此对准。第一列C1的第二导线CL2中的第二条和第二列C2的第二导线CL2中的第二条可共同连接至第五互连线ML5中的第二条。
第五互连线ML5中的第一条可延伸到被设置在单元区CAR的一侧附近的第二外围电路区PER2上。第五互连线ML5中的第二条可延伸到被设置在单元区CAR的与所述一侧相反的另一侧附近的第二外围电路区PER2上。
在单元区CAR上，第六互连线ML6可经由通路VI电连接至第三导线CL3。第六互连线ML6可沿着第二方向D2延伸。在一些实施方式中，第六互连线ML6可沿着第二方向D2纵向地延伸。第六互连线ML6经由上通路UVI连接至上互连结构(未示出)。
每个下互连线LML、下接触LCNT、接触CNT、通路VI和第一至第六互连线ML1-ML6可包括金属材料(例如，铝、铜、钨、钼或钴)中的至少一种，或者可以由之形成。
下面，将描述本发明构思的各种实施方式。在以下的描述中，前面参照图1、图2、图3A、图3B、图3C、图3D、图4、图5、图6A和图6B描述的元件可通过相同的附图标记标识而不重复其描述。
图7A为沿着图5的线A-A'和B-B'截取的截面图。图7B为沿着图5的线C-C'截取的截面图。参照图7A和图7B，第一外围晶体管PTR1可被设置在第一外围电路区PER1和第二外围电路区PER2上。此外，至少一个第二外围晶体管PTR2可被设置在接触区CTR上，至少一个第三外围晶体管PTR3可被设置在单元区CAR上。
第二外围晶体管PTR2和第三外围晶体管PTR3可被配置为执行与在第一外围电路区PER1和第二外围电路区PER2上的第一外围晶体管PTR1的功能基本上相同的功能。例如，第二外围晶体管PTR2和第三外围晶体管PTR3以及第一外围晶体管PTR1可构成用于驱动存储单元的外围电路。在本实施方式中，由于构成外围电路的外围晶体管不仅被放置在第一外围电路区PER1和第二外围电路区PER2上，而且被放置在接触区CTR和单元区CAR上，所以可以确保用于外围晶体管的足够大的区域。
第一下互连线LML1可被设置在器件隔离层ST或者衬底100上。第一下互连线LML1可被设置在接触区CTR和单元区CAR上。
第一层间绝缘层ILD1可被设置成覆盖第一至第三外围晶体管PTR1、PTR2和PTR3以及第一下互连线LML1。附加的层间绝缘层ILDa可被设置在第一层间绝缘层ILD1与第二层间绝缘层ILD2之间。第二下互连线LML2可被设置在附加的层间绝缘层ILDa中。
在一些实施方式中，第二下互连线LML2可经由穿透第一层间绝缘层ILD1的下接触LCNT连接至第二外围晶体管PTR2。也就是，第一导线CL1可电连接至第二外围晶体管PTR2。
由于第一下互连线LML1和第二下互连线LML2不仅被设置在第一外围电路区PER1和第二外围电路区PER2上，而且被设置在接触区CTR和单元区CAR上，所以可以提高构建存储器件的路由结构的自由度。此外，可以确保用于互连线的足够大的区域。
图8A为沿着图5的线A-A'和B-B'截取的截面图。图8B为沿着图5的线C-C'截取的截面图。参照图8A和图8B，第五层间绝缘层ILD5和第六层间绝缘层ILD6可被设置在第四层间绝缘层ILD4上。上通路UVI可被设置在第五层间绝缘层ILD5中。上互连线UML可被设置在第六层间绝缘层ILD6中。上互连线UML可接触上通路UVI。上通路UVI可用于将上互连线UML垂直地连接至第一至第六互连线ML1-ML6。
参照图8A，第四互连线ML4中的第一条可电连接至上互连线UML。连接至第四互连线ML4中的第一条的上互连线UML可延伸至第一外围电路区PER1上。第四互连线ML4中的第二条可延伸至第一外围电路区PER1上，但是可以不连接至上互连线UML。第四互连线ML4中的第三条可电连接至上互连线UML。连接至第四互连线ML4中的第三条的上互连线UML可延伸到第一外围电路区PER1上。第四互连线ML4中的第四条可延伸至第一外围电路区PER1上，但是可以不连接至上互连线UML。
参照图8B，第五互连线ML5中的第一条可电连接至上互连线UML。连接至第五互连线ML5中的第一条的上互连线UML可延伸至第二外围电路区PER2上。第五互连线ML5中的第二条可延伸至第二外围电路区PER2上，但是可以不连接至上互连线UML。
在本实施方式中，上互连线UML，其是上互连结构的一部分，可进一步设置在第一至第六互连线ML1-ML6上，这可使得可以提高构建路由结构的自由度。此外，可以确保用于互连线的足够大的区域。
图9为沿着图5的线C-C'截取的截面图。参照图2、图5和图9，第二导线CL2和附加导线CL2a可被设置在第一行R1的半导体图案SP和第二行R2的半导体图案SP之间。换言之，第二导线CL2和附加导线CL2a可被设置为面对半导体图案SP的垂直堆叠的相反侧表面。附加导线CL2a可平行于第二导线CL2延伸或者沿着第三方向D3延伸。
在一些实施方式中，附加导线CL2a可用作存储单元晶体管MCT的背栅电极。在一些实施方式中，附加导线CL2a以及第二导线CL2可构成单个字线WL。在一些实施方式中，附加导线CL2a可被设置成直接接触半导体图案SP，由此用作体接触。附加导线CL2a可经由第一下互连线LML1和第二下互连线LML2以及第一下接触LCNT1和第二下接触LCNT2连接至器件的其它区域。
图10为沿着图5的线A-A'和B-B'截取的截面图。参照图10，半导体层SL可被设置在第一外围电路区PER1上以覆盖第二层间绝缘层ILD2。半导体层SL可位于比第一至第四堆叠SS1-SS4高的水平。外围晶体管PTR可形成在半导体层SL上。第二外围电路区PER2上的外围晶体管可具有与图10中所示的第一外围电路区PER1上的结构基本上相同的结构。
附加的层间绝缘层ILDa可被设置在半导体层SL上以覆盖外围晶体管PTR。附加的层间绝缘层ILDa的顶表面可以与设置在接触区CTR和单元区CAR上的第二层间绝缘层ILD2的顶表面基本上共面。半导体层SL上的外围晶体管PTR可经由第一至第五互连线ML1-ML5电连接至第一导线CL1和第二导线CL2。
图11为示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。图12为沿着图11的线A-A'截取的截面图。为了减少附图中的复杂度，前面参照图2描述的半导体图案SP没有在图11、图13、图14、图15和图17中示出，但是将理解，半导体图案SP如图2所示地被设置在器件中。
参照图11和图12，第一外围电路区PER1可包括第一子区域PER1a和第二子区域PER1b。第二子区域PER1b可在第一方向D1上与第一子区域PER1a间隔开。第一外围晶体管PTR1和第二外围晶体管PTR2可被分别设置在第一子区域PER1a和第二子区域PER1b上。
例如，第四互连线ML4中的第一条可延伸到第一子区域PER1a上。第四互连线ML4中的第二条可延伸到第二子区域PER1b上。第四互连线ML4中的第三条可延伸到第一子区域PER1a上。第四互连线ML4中的第四条可延伸到第二子区域PER1b上。
在本实施方式中，第一外围电路区PER1可被分成两个区域：也就是，第一子区域PER1a和第二子区域PER1b。因此，可以将第一外围晶体管PTR1和第二外围晶体管PTR2分开地设置在第一子区域PER1a和第二子区域PER1b上，第一外围晶体管PTR1和第二外围晶体管PTR2构成第一外围电路区PER1上的外围电路。结果，可以确保每个外围晶体管的足够大的区域并且确保接触CNT中的相邻接触之间的相对大的距离。
图13为示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。参照图13，多个第一外围电路区PER1可被设置在单元区CAR附近。例如，至少一个第一外围电路区PER1可被配置为包括感测放大器。
第一外围电路区PER1和第二外围电路区PER2可沿着单元区CAR的一侧或者沿着第一方向D1交替地布置。类似地，第一外围电路区PER1和第二外围电路区PER2也可以沿着单元区CAR的相反两侧或者沿着第一方向D1交替地布置。
图14为示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。参照图14，第一外围电路区PER1可包括沿着第二方向D2延伸的第一部分PA1和从第一部分PA1沿着第一方向D1延伸的第二部分PA2。
相比于前面参照图5描述的第一外围电路区PER1的面积，根据图13和图14中示出的实施方式，可以确保用于第一外围电路区PER1的相对大的面积。
图15为示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。图16为沿着图15的线A-A'截取的截面图。参照图15和图16，公共接触CCNT可被设置在接触区CTR上以接触第一导线CL1。每个公共接触CCNT可与位于相同水平的一对第一导线CL1共同接触。
例如，第二堆叠SS2的第一导线CL1中的最下面一条和第三堆叠SS3的第一导线CL1中的最下面一条可以共同连接至公共接触CCNT中的相应一个。第二堆叠SS2的第一导线CL1中的最上面一条和第三堆叠SS3的第一导线CL1中的最上面一条可共同连接至公共接触CCNT中的相应一个。
代替前面参照图5描述的第一至第四互连线ML1-ML4，可以设置公共互连线CML。公共互连线CML可经由通路VI电连接至公共接触CCNT。每条公共互连线CML可经由单个公共接触CCNT电连接至位于相同水平的相应对的第一导线CL1。
在一些实施方式中，虽然未示出，但是公共接触CCNT可被设置为与第一堆叠SS1的第一导线CL1和第二堆叠SS2的第一导线CL1共同接触。公共接触CCNT可被设置为与第三堆叠SS3的第一导线CL1和第四堆叠SS4的第一导线CL1共同接触。
第五互连线ML5可包括第一子互连线ML5a和第二子互连线ML5b。第一子互连线ML5a和第二子互连线ML5b可沿着第一方向D1交替地布置。每条第一子互连线ML5a可共同连接至第二堆叠SS2和第四堆叠SS4的第二导线CL2。每条第一子互连线ML5a可不连接至第一堆叠SS1和第三堆叠SS3的第二导线CL2。每条第二子互连线ML5b可共同连接至第一堆叠SS1和第三堆叠SS3的第二导线CL2。每条第二子互连线ML5b可不连接至第二堆叠SS2和第四堆叠SS4的第二导线CL2。
作为一示例，第二堆叠SS2的第二导线CL2可构成第一列C1，第三堆叠SS3的第二导线CL2可构成第二列C2。第一列C1的第二导线CL2中的第一条可以在第二方向D2上与第二列C2的第二导线CL2中的第一条不对准(即，可以偏离)。第一列C1的第二导线CL2中的第一条可以电连接至第一子互连线ML5a，第二列C2的第二导线CL2中的第一条可以电连接至第二子互连线ML5b。第一列C1的第二导线CL2中的第二条可以在第二方向D2上与第二列C2的第二导线CL2中的第二条不对准(即，可以偏离)。第一列C1的第二导线CL2中的第二条可以电连接至第一子互连线ML5a，第二列C2的第二导线CL2中的第二条可以电连接至第二子互连线ML5b。
第一子互连线ML5a可以从单元区CAR延伸到第二外围电路区PER2上，该第二外围电路区PER2邻近单元区CAR的第一侧。第二子互连线ML5b可从单元区CAR延伸到第二外围电路区PER2上，该第二外围电路区PER2邻近单元区CAR的第二侧，单元区CAR的第二侧与单元区CAR的第一侧相反。
接触CNT，其接触第二外围电路区PER2上的下互连线LML，可布置成沿着第二方向D2形成Z字形。由于接触CNT在第二外围电路区PER2上布置成Z字形，所以可以确保在接触CNT中的相邻接触之间的足够的工艺余量。例如，第二外围电路区PER2上的下互连线LML中的第一条可具有第一端EN1。第二外围电路区PER2上的下互连线LML中的第二条可具有第二端EN2。第二端EN2可以比第一端EN1更靠近接触区CTR。
图17为示出根据本发明构思的一实施方式的三维半导体存储器件的透视图。图18为沿着图17的线A-A'和B-B'截取的截面图。参照图17和图18，每条第一导线CL1可包括沿着第一方向D1延伸的互连部分LP和从互连部分LP沿着第三方向D3延伸的接触部分CNP。
第一导线CL1的接触部分CNP可被设置在接触区CTR上。第一至第四堆叠SS1-SS4的每个的接触部分CNP可沿着第一方向D1布置。接触部分CNP的顶表面可与第二层间绝缘层ILD2的顶表面基本上共面。通路VI可被设置在接触部分CNP的顶表面上。接触部分CNP可经由通路VI电连接至第一至第四互连线ML1-ML4。
根据本发明构思的一些实施方式，三维半导体存储器件可包括三维地布置在衬底上的存储单元。互连线可被设置在存储单元上并且可用于有效地连接位线和字线至外围电路区。
虽然本发明构思的示例实施方式已经被具体地示出和描述，但是本领域的普通技术人员将理解，可以在其中进行形式和细节上的变化，而不背离随附的权利要求的主旨和范围。
本申请要求2018年5月23日提交的韩国专利申请第10-2018-0058523号和2018年2月12日提交的美国临时专利申请62/629,335的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种半导体存储器件，包括：
在衬底上的第一互连线和第二互连线；以及
第一堆叠和第二堆叠，在所述衬底与所述第一互连线和所述第二互连线之间，
其中，所述第一堆叠和所述第二堆叠的每个包括：
多个半导体图案，垂直地堆叠在所述衬底上；
多条导线，分别连接到所述多个半导体图案，所述多条导线的每条沿着第一水平方向延伸；以及
栅电极，邻近所述多个半导体图案并且沿着垂直方向延伸，
其中所述第一堆叠的所述多条导线包括第一导线，所述第二堆叠的所述多条导线包括第二导线，所述第一导线的下表面在与所述第二导线的下表面的水平相等的水平，
其中所述第一互连线电连接到所述第一导线和所述第二导线中的至少一条，以及
其中所述第一堆叠的所述栅电极包括第一栅电极，所述第二堆叠的所述栅电极包括第二栅电极，所述第二互连线电连接到所述第一栅电极和所述第二栅电极中的至少一个，
其中所述多个半导体图案的每个包括第一杂质区、第二杂质区和位于所述第一杂质区与所述第二杂质区之间的沟道区，
其中所述多个半导体图案的每个还包括在所述第一杂质区与所述多条导线的相应一条之间的端部层，以及
其中所述端部层包括第一半导体材料，所述第一半导体材料的带隙小于所述沟道区的第二半导体材料的带隙。
2.根据权利要求1所述的半导体存储器件，还包括在所述第一堆叠和所述第二堆叠上的第三互连线，
其中所述第一互连线电连接到所述第一导线，
其中所述第三互连线电连接到所述第二导线，以及
其中所述第二互连线电连接到所述第一栅电极和所述第二栅电极二者。
3.根据权利要求2所述的半导体存储器件，其中所述第二互连线沿着第二水平方向延伸，以及
其中所述第一栅电极和所述第二栅电极在所述第二水平方向上彼此间隔开并且沿着所述第二水平方向对准。
4.根据权利要求1所述的半导体存储器件，还包括在所述第一堆叠和所述第二堆叠上的第三互连线，
其中所述第一互连线电连接到所述第一导线和所述第二导线二者，
其中所述第二互连线电连接至所述第一栅电极，以及
其中所述第三互连线电连接到所述第二栅电极。
5.根据权利要求4所述的半导体存储器件，还包括接触所述第一导线和所述第二导线二者的公共接触，
其中所述第一互连线经由所述公共接触电连接到所述第一导线和所述第二导线二者。
6.根据权利要求1所述的半导体存储器件，其中所述多条导线的每条电连接到所述多个半导体图案的每个的所述第一杂质区，以及
其中所述第一栅电极和所述第二栅电极的每个邻近所述多个半导体图案的所述沟道区。
7.根据权利要求1所述的半导体存储器件，其中所述第一堆叠和所述第二堆叠沿着所述第一水平方向彼此平行地延伸，以及
其中所述第一堆叠和所述第二堆叠的所述多个半导体图案的每个沿着与所述第一水平方向相交的第二水平方向延伸。
8.根据权利要求1所述的半导体存储器件，其中所述衬底包括第一外围电路区和第二外围电路区，
其中所述第一互连线朝向所述第一外围电路区延伸或者沿着所述第一水平方向延伸，所述第一互连线电连接到所述第一外围电路区上的第一外围晶体管，以及
其中所述第二互连线朝向所述第二外围电路区延伸或者沿着与所述第一水平方向相交的第二水平方向延伸，所述第二互连线电连接到所述第二外围电路区上的第二外围晶体管。
9.根据权利要求1所述的半导体存储器件，还包括接触所述第一导线和所述第二导线中的所述至少一条的接触，
其中所述衬底包括单元区和接触区，
其中所述多条导线的每条从所述单元区延伸到所述接触区，
其中所述接触在所述接触区上，以及
其中所述第一互连线电连接到所述接触。
10.根据权利要求1所述的半导体存储器件，其中所述衬底包括单元区和接触区，
其中所述第一堆叠和所述第二堆叠的所述多条导线的每条包括：
互连部分，从所述单元区水平延伸到所述接触区；以及
接触部分，在所述接触区上并且从所述互连部分垂直地延伸，以及其中所述第一互连线电连接到所述第一导线的所述接触部分和所述第二导线的所述接触部分中的至少一个。
11.一种半导体存储器件，包括：
衬底，包括单元区和接触区；
多个半导体图案，垂直地堆叠在所述单元区上，其中所述多个半导体图案的每个包括第一杂质区、第二杂质区和在所述第一杂质区与所述第二杂质区之间的沟道区，使得所述多个半导体图案包括多个第一杂质区、多个第二杂质区和多个沟道区；
多条第一导线，从所述单元区水平延伸到所述接触区上，其中所述多条第一导线的每条连接到所述多个半导体图案的所述多个第一杂质区中的相应一个；
多个电容器，其中所述多个电容器的每个连接到所述多个半导体图案的所述多个第二杂质区中的相应一个；以及
在所述接触区上的多个接触，分别接触所述多条第一导线，
其中所述多个接触包括第一接触和比所述第一接触更靠近所述单元区的第二接触，以及
其中所述第二接触的底表面的水平高于所述第一接触的底表面的水平，
其中所述多个半导体图案的每个还包括在所述第一杂质区与所述多条第一导线的相应一条之间的端部层，以及
其中所述端部层包括第一半导体材料，所述第一半导体材料的带隙小于所述沟道区的第二半导体材料的带隙。
12.根据权利要求11所述的半导体存储器件，其中所述多条第一导线中的第一条接触所述第一接触并且在所述接触区上具有第一长度，
其中所述多条第一导线中的第二条接触所述第二接触并且在所述接触区上具有第二长度，以及
其中所述第一长度比所述第二长度长。
13.根据权利要求11所述的半导体存储器件，还包括：
第一互连线和第二互连线，分别电连接到所述第一接触和所述第二接触；以及
第一下互连线和第二下互连线，在所述衬底的外围电路区上，
其中所述第一下互连线和所述第二下互连线分别电连接到所述第一互连线和所述第二互连线，
其中所述第一下互连线和所述第二下互连线分别包括第一端和第二端，以及
其中所述第二端比所述第一端更靠近所述接触区。
14.根据权利要求11所述的半导体存储器件，还包括：
第二导线，邻近所述多个半导体图案的所述多个沟道区并且沿着垂直方向延伸；
第一互连线，电连接到所述第一接触；以及
第二互连线，电连接到所述第二导线，
其中所述衬底还包括第一外围电路区和第二外围电路区，以及
其中，所述第一互连线和所述第二互连线分别延伸到所述第一外围电路区和所述第二外围电路区上。
15.根据权利要求11所述的半导体存储器件，其中所述多个半导体图案的每个沿着第一方向延伸，以及
其中所述多条第一导线沿着与所述第一方向相交的第二方向延伸。
16.一种半导体存储器件，包括：
衬底，包括单元区和接触区；
在所述衬底上的第一堆叠和第二堆叠；以及
第一互连线和第二互连线，在所述第一堆叠和所述第二堆叠上，
其中，所述第一互连线沿着与所述衬底的顶表面平行的第一水平方向延伸，
其中，所述第二互连线沿着与所述第一水平方向相交并且平行于所述衬底的顶表面的第二水平方向延伸，
其中，所述第一堆叠和所述第二堆叠的每个包括：
多个存储单元晶体管，三维地布置在所述衬底上并且包括多个半导体图案，所述多个半导体图案垂直地堆叠在所述单元区上，其中所述多个半导体图案的每个包括第一杂质区、第二杂质区和在所述第一杂质区与所述第二杂质区之间的沟道区；
位线，连接到所述多个存储单元晶体管中的第一存储单元晶体管，所述存储单元晶体管中的所述第一存储单元晶体管在所述第一水平方向上彼此间隔开；以及
字线，连接到所述多个存储单元晶体管中的第二存储单元晶体管，所述多个存储单元晶体管中的所述第二存储单元晶体管在垂直于所述衬底的顶表面的垂直方向上彼此间隔开，以及
其中，所述第一堆叠的位线包括第一位线，所述第二堆叠的位线包括第二位线，以及其中，在所述接触区上，所述第一互连线电连接到所述第一位线和所述第二位线中的至少一条，以及
其中，所述第一堆叠的字线包括第一字线，所述第二堆叠的字线包括第二字线，以及其中，在所述单元区上，所述第二互连线电连接到所述第一字线和所述第二字线中的至少一条，
其中，所述位线连接到所述多个半导体图案的相应第一杂质区，所述多个半导体图案的每个还包括在所述第一杂质区与所述位线的相应一条之间的端部层，以及
其中所述端部层包括第一半导体材料，所述第一半导体材料的带隙小于所述沟道区的第二半导体材料的带隙。
17.根据权利要求16所述的半导体存储器件，其中所述第一位线和所述第二位线沿着所述第一水平方向延伸，以及
其中所述第一字线和所述第二字线沿着所述垂直方向延伸。
18.根据权利要求16所述的半导体存储器件，其中所述第一位线和所述第二位线在相同的水平。
19.根据权利要求16所述的半导体存储器件，其中所述衬底还包括第一外围电路区和第二外围电路区，
其中，所述第一互连线从所述接触区延伸到所述第一外围电路区上，以及
其中，所述第二互连线从所述单元区延伸到所述第二外围电路区上。
20.根据权利要求16所述的半导体存储器件，其中所述第一堆叠和所述第二堆叠的每个还包括分别连接到所述多个存储单元晶体管的多个数据存储元件。
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