KR20140026894A - 3차원 적층형 메모리 장치 - Google Patents
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Abstract
3차원 적층형 메모리 장치는, 반도체 기판, 상기 반도체 기판상에 제 1 방향으로 연장되는 스트라이프 형태의 복수의 액티브 영역이 상호 절연을 이루며 적층되어 구성되는 적층 액티브 패턴, 상기 적층 액티브 패턴 마다 형성되며, 상기 적층 액티브 패턴의 상부 및 측면부를 감싸도록 형성되는 게이트 전극, 상기 게이트 전극 양측의 상기 복수의 액티브 영역에 형성되는 소스 및 드레인, 상기 드레인 일측에, 상기 드레인과 전기적으로 연결되도록 형성되는 비트 라인, 상기 소스 일측에, 상기 소스와 전기적 연결되도록 형성되는 저항 소자층, 및 상기 저항 소자층과 전기적으로 연결되는 소스 라인을 포함하며, 상기 소스는 제 1 도전 타입의 불순물 영역으로 구성되고, 상기 드레인은 상기 제 1 도전 타입의 불순물 영역과 반대인 제 2 도전 타입의 불순물 영역으로 구성된다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 3차원 적층형 메모리 장치에 관한 것이다.
본 발명은 반도체 집적 회로 기술에 관한 것으로, 보다 구체적으로는 3차원 스텍 셀을 갖는 적층형 메모리 장치에 관한 것이다.
모바일 및 디지털 정보 통신과 가전 산업의 급속한 발전에 따라, 기존의 전자의 전하 제어에 기반을 둔 소자 연구는 한계에 봉착할 것으로 전망된다. 이에, 기존 전자 전하 소자의 개념이 아닌 새로운 개념의 신 기능성 메모리 장치의 개발이 요구되고 있다. 특히, 주요 정보 기기의 메모리의 대용량화 요구를 충족시키기 위해, 차세대 대용량 초고속 및 초전력 메모리 장치의 개발이 필요하다.
현재, 차세대 메모리 장치로서 저항 소자를 메모리 매체로 사용하는 저항성 메모리가 제안되고 있으며, 대표적으로, 상변화 메모리 장치, 저항 메모리, 및 자기 저항 메모리가 있다.
이러한 저항 메모리는 스위칭 소자 및 저항 소자를 기본 구성으로 하고 있으며, 저항 소자의 상태에 따라 "0" 또는 "1"의 데이터를 저장하게 된다.
하지만, 이러한 저항 메모리 또한 집적 밀도 개선이 최우선 과제이며, 좁은 면적에 최대의 메모리 셀을 집적시키는 것이 관건이다. 또한, 이렇게 복수의 메모리 셀을 한정된 영역에 집적시켰을 때, 스위칭 퍼포먼스(switching performance)를 확보할 수 있어야 한다.
본 발명은 집적 밀도 및 스위칭 퍼포먼스를 동시에 개선할 수 있는 3차원 적층형 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 적층형 메모리 장치는, 반도체 기판, 상기 반도체 기판상에 제 1 방향으로 연장되는 스트라이프 형태의 복수의 액티브 영역이 상호 절연을 이루며 적층되어 구성되는 적층 액티브 패턴, 상기 적층 액티브 패턴 마다 형성되며, 상기 적층 액티브 패턴의 상부 및 측면부를 감싸도록 형성되는 게이트 전극, 상기 게이트 전극 양측의 상기 복수의 액티브 영역에 형성되는 소스 및 드레인, 상기 드레인 일측에 상기 드레인과 전기적으로 연결되도록 형성되는 비트 라인, 상기 소스 일측에, 상기 소스와 전기적 연결되도록 형성되는 저항 소자층, 및 상기 저항 소자층과 전기적으로 연결되는 소스 라인을 포함하며, 상기 소스는 제 1 도전 타입의 불순물 영역으로 구성되고, 상기 드레인은 상기 제 1 도전 타입의 불순물 영역과 반대인 제 2 도전 타입의 불순물 영역으로 구성된다.
또한, 본 발명의 다른 실시예에 따른 적층형 메모리 장치는 반도체 기판 상에 적층 배치되는 복수의 스위칭 소자, 적층 배치된 상기 스위칭 소자의 일 전극 각각과 전기적으로 연결되는 복수의 데이터 전달 라인, 상기 적층 배치된 스위칭 소자의 타 전극과 전기적으로 연결되는 저항 소자층, 및 상기 저항 소자층들과 공통으로 연결되는 소스 라인을 포함하며, 상기 스위칭 소자는 터널펫(Tunnel FET) 모스 트랜지스터로 구성된다.
터널펫 트랜지스터를 3차원 적층형 메모리 장치의 스위칭 소자로 사용함으로써, 스위칭 퍼포먼스를 크게 증대시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 사시도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 적층형 메모리 장치의 제조 공정별 단면도이다.
도 10 내지 도 16은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 제조 공정별 평면도이다.
도 17은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 회로도이다.
도 18은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구동을 설명하기 위한 회로도이다.
도 19는 본 발명의 일 실시예에 따른 터널펫 트랜지스터의 모식도이다.
도 20은 본 발명의 일 실시예에 따른 터널펫 트랜지스터의 구동을 설명하기 위한 에너지 밴다이어그램이다.
도 21은 본 발명의 일 실시예에 따른 터널펫 트랜지스터 및 일반 MOS 트랜지스터의 스위칭 퍼포먼스를 보여주는 그래프이다.
도 22는 본 발명의 다른 실시예에 따른 적층형 메모리 장치의 회로도이다.
도 23 내지 도 27은 본 발명의 다른 실시예들에 따른 적층형 메모리 장치의 단면도들이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 적층형 메모리 장치의 제조 공정별 단면도이다.
도 10 내지 도 16은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 제조 공정별 평면도이다.
도 17은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 회로도이다.
도 18은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구동을 설명하기 위한 회로도이다.
도 19는 본 발명의 일 실시예에 따른 터널펫 트랜지스터의 모식도이다.
도 20은 본 발명의 일 실시예에 따른 터널펫 트랜지스터의 구동을 설명하기 위한 에너지 밴다이어그램이다.
도 21은 본 발명의 일 실시예에 따른 터널펫 트랜지스터 및 일반 MOS 트랜지스터의 스위칭 퍼포먼스를 보여주는 그래프이다.
도 22는 본 발명의 다른 실시예에 따른 적층형 메모리 장치의 회로도이다.
도 23 내지 도 27은 본 발명의 다른 실시예들에 따른 적층형 메모리 장치의 단면도들이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 사시도이다.
도 1을 참조하면, 반도체 기판(100) 상에 스트라이프 형태의 액티브층(110)들이 절연막(도시되지 않음)을 사이에 두고 복수 개가 적층되어 있다. 액티브층(110)들은 도면의 x 방향으로 연장될 수 있으며, 도면의 z 방향으로 일정 간격을 두고 평행하게 다수개가 위치될 수 있다. 적층된 액티브층(110)은 반도체 기판(100) 표면에 대해 수직으로 연장되는, 즉 도면의 y 방향으로 연장되는 절연 플러그(125)에 의해 단위 셀 영역(cell)으로 구분될 수 있다. 여기서, 단위 셀 영역(cell)은 단위 액티브 영역으로도 해석될 것이며, 상기 적층된 단위 셀 영역들은 이후 하나의 워드 라인과 연결될 액티브 구조체로 해석될 것이다.
적층된 단위 셀 영역(cell)으로 구성되는 액티브 구조체의 소정 부분에 게이트 전극(G)이 형성된다. 게이트 전극(G)과 각층의 단위 셀 영역(cell) 사이에는 게이트 절연막(도시되지 않음)이 개재되어 있으며, 게이트 전극(G)은 적층된 단위 셀 영역(cell)의 단축 방향(z 방향) 측부 및 적층된 단위 셀 영역들중 최상부를 감싸도록 예를 들어, 알파벳 "U"자 형태로 형성될 수 있다. 게이트 전극(G)은 워드 라인(160)과 전기적으로 연결될 수 있다.
게이트 전극(G) 양측의 단위 셀 영역(110)에 소스(S) 및 드레인(D)이 형성되어, 단위 셀 영역(cell) 마다 트랜지스터가 형성된다. 상기 트랜지스터의 드레인(D)과 연결되도록 비트 라인(120)이 형성되고, 소스(S)와 연결되도록 저항층(145)이 형성된다. 이때, 상기 트랜지스터는 그것의 드레인(D)과 소스(S)가 서로 다른 불순물 타입으로 구성되어, 밴드갭의 터널링에 의해 구동되는 터널펫 트랜지스터일 수 있다.
상기 비트 라인(120)은 도면의 z 방향으로 연장될 수 있으며, z축 방향으로 평행하게 배열된 동일 층상(동일 평면상)에 위치하는 단위 셀 영역(cell)의 드레인들(D)과 각각 공통 연결된다. 즉, 비트 라인(120)은 상기 액티브층(110) 및 워드 라인(165)와 실질적으로 수직을 이루도록 배치된다.
저항층(145)은 트랜지스터의 스위칭 동작에 따라, 비트 라인(120)의 신호를 저장하는 저장 매체로서, 저항 메모리(ReRAM)의 재료인 PCMO막, 상변화 메모리(PCRAM:Phase Change RAM)의 재료인 칼코게나이드막, 자기 메모리(MRAM: Magnetic RAM)의 재료인 자성층, STTMRAM(Spin-Transfer Torque MRAM)의 재료인 자화 반전 소자층 및 폴리머 메모리(PoRAM: Polymer RAM)의 재료인 폴리머층들 중 선택되는 하나일 수 있다.
이와 같은 저항층(145)은 공통 소스 라인(common source line:150)에 연결될 수 있으며, 공통 소스 라인(150)은 예를 들어, 접지 전압에 연결될 수 있다. 공통 소스 라인(150)은 도면의 y방향으로 연장되는 플레이트 형상을 갖고, 평행하게 배치되는 액티브 구조체내의 모든 저항층(145)과 공통으로 연결될 수 있다.
이와 같은 적층형 메모리 장치는 단위 셀 영역 및 비트 라인의 적층 배치에 의해 한정된 영역에 복수의 메모리 셀을 집적시킬 수 있다. 또한, 본 실시예에서는 트랜지스터의 스위칭 퍼포먼스를 개선하기 위하여, 트랜지스터로서, 소스 및 드레인간의 접합 극성이 상이한 터널펫 트랜지스터를 이용할 것이다.
도 2 내지 도 9는 도 1에서 제시된 본 발명의 일 실시예에 따른 적층형 메모리 장치의 제조 공정별 x-y 평면을 나타낸 도면이고, 도 10 내지 도 17은 도 1에서 제시된 본 발명의 일 실시예에 따른 적층형 메모리 장치의 제조 공정별 x-z 평면을 나타낸 도면이다. 여기서, 도 2 내지 도 9는 도 10 내지 도 17의 a-a'선을 따라 절단한 단면도에 해당한다.
도 2 및 도 10을 참조하면, 반도체 기판(100) 상부에 절연막(105)을 형성한다. 절연막(105) 상부에 액티브층(110)과 층간 절연막(115)을 교대로 복수 개 적층하여, 적층 액티브 구조체(SA)를 형성한다. 상기 액티브층(110)은 Si, SiGe 및 GaAs와 같은 반도체층일 수 있으며, 이들이 단일 또는 복합층으로 구성될 수 있다. 절연막(105) 및 층간 절연막(115)은 예를 들어, 실리콘 산화 물질을 포함할 수 있다.
도 3 및 도 11을 참조하면, 상기 적층 액티브 구조체(SA)의 소정 부분을 상기 절연막(105)이 노출되도록 패터닝하여, 제 1 홀(H1)을 형성한다. 이어서, 제 1 홀(H1)을 통해 노출된 액티브층들(110) 및 층간 절연막(115)을 소정 길이만큼 측면으로 풀백(pull-back)시키기 위한 식각 처리를 진행하여, 제 2 홀(H2)을 형성한다. 제 1 홀(H1)은 비트 라인을 각 셀별로 분리시키기 위한 홀이고, 제 2 홀(H2)은 비트 라인 영역을 한정하기 위한 영역이다. 이때, 제 1 및 제 2 홀(H1,H2)에 의해, 상기 적층 액티브 구조체(SA)가 단위 셀 영역(cell)별로 구분될 수 있다.
도 4 및 도 12를 참조하면, 제 2 홀(H2) 각각에 도전 물질을 충진시켜, 비트 라인(120)을 적층된 액티브층(110)과 접하도록 형성한다. 비트 라인(120)을 형성하기 위한 도전 물질로는 W, Cu, Ti, Mo 및 Ta과 같은 금속막, TiN, TaN, WN,MoN,NbN,TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN와 같은 금속 질화막, TiSi와 같은 금속 실리사이드막, TiW와 같은 이종 금속막 및 TiON, WON 및 TaON와 같은 금속 질산화막 중 적어도 하나가 이용될 수 있다. 또한, 비트 라인(120)은 동일 평면상에 위치되는 드레인(D)과 공통으로 연결될 수 있다. 다음, 제 1 홀(H1)에 절연막을 매립하여, 절연 플러그(125)를 형성한다. 각각의 비트 라인(120)은 적층된 층간 절연막(115) 및 절연 플러그(125)에 의해 층별로 분리된다.
도 5 및 도 13을 참조하면, 게이트 전극 형성 영역을 한정할 수 있도록 상기 적층 액티브 구조체(SA)를 소정 부분(T) 식각한다. 이에 따라, 적층 액티브 구조체(SA)는 x축 방향으로 연장되는 스트라이프 형태의 복수의 적층 액티브 패턴(SAP)으로 구분된다. 여기서, 적층 액티브 패턴(SAP)은 곧 적층된 복수의 단위 셀 영역(cell)으로 해석될 수 있다.
복수의 적층 액티브 패턴(SAP)이 형성된 반도체 기판(100) 결과물 상부에 게이트 절연막(130) 및 게이트 전극층(135)을 형성한다. 게이트 전극층(135)은 상기 비트 라인(120)과 마찬가지로 W, Cu, Ti, Mo 및 Ta과 같은 금속막, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN와 같은 금속 질화막, TiSi와 같은 금속 실리사이드막, TiW와 같은 이종 금속막 및 TiON, WON 및 TaON와 같은 금속 질산화막 중 선택되는 하나가 이용될 수 있다.
다음, 각각의 적층 액티브 패턴(SAP)을 감싸도록 게이트 전극층(135) 및 게이트 절연막(130)을 식각하여, 게이트 전극(G)을 형성한다. 게이트 전극(G)은 각각의 적층 액티브 패턴(SAP)마다 형성되는데, 도 14의 평면상으로는 상기 게이트 전극(G)이 적층 액티브 패턴(SAP)과 수직을 이루는 방향으로 배열되어 있지만, 실질적으로는 도 1에서 도시된 바와 같이, 적층 액티브 패턴(SAP)의 상면 및 측면을 감싸는 형태로 형성된다. 그러므로, 게이트 전극(G)은 하나의 적층 액티브 패턴(SAP) 당 하나씩 배치되어 있으나, 실질적으로는 적층된 액티브 패턴(SAP)을 구성하는 단위 액티브 영역 각각에 게이트 전극으로서의 동작한다.
다음, 게이트 전극(G)을 마스크로 이용하여 각각의 액티브층(110) 마다 소스(S) 및 드레인(D)을 형성한다. 소스(S) 및 드레인(D)은 단계적 이온주입을 통해 적층된 액티층(110)마다 형성될 수 있다. 이때, 비트 라인(120)과 접하는 부분이 드레인(D)이 될 수 있고, 소스(S)는 상기 드레인(D)의 폭보다 여유 있게 형성될 수 있다.
이때, 본 실시예에서는 소스(S) 및 드레인(D)의 불순물 타입을 다르게 형성하여야 하므로, 도 6에 도시된 바와 같이, 복수의 마스크(M1,M2)를 선택적으로 이용하여 형성될 수 있다. 즉, 소스(S)를 선 형성하는 경우, 결과물 상부에 제 1 포토 마스크(M1)을 형성한 다음, 노출된 영역에 고농도 n형 불순물을 단계적으로 이온 주입하여, 각 적층 액티브 패턴(SAP)에 소스(S:n+)를 형성한다. 이어서, 제 1 포토 마스크(M1)을 공지의 방식으로 제거한 후, 다시 결과물 상부에 제 2 포토 마스크(M2)를 형성한다. 제 2 포토 마스크(M2)의 형태로, 노출된 영역에 고농도 p형 불순물을 단계적으로 이온 주입하여, 각 적층 액티브 패턴(SAP)에 드레인(D:p+)을 형성한다. 이로써, 각 적층 액티브 패턴(SAP)에 터널펫 트랜지스터가 완성된다. 이때, 터넬팻 트랜지스터의 채널층(C)는 진성 반도체층, 즉 어떠한 불순물도 포함되지 않은 폴리실리콘막일 수 있다.
도 7 및 도 14에 도시된 바와 같이, 터널펫 트랜지스터가 형성된 반도체 기판(100) 결과물 상부에 상부 절연막(140)을 형성한다. 다음, 적층 액티브 패턴(SAP)의 소스(S) 측벽이 노출될 수 있도록 상기 상부 절연막(140) 및 적층 액티브 패턴(SAP)을 식각하여, 제 3 홀(H3)을 형성한다. 노출된 소스(S) 영역의 일부를 소정 길이만큼 풀백시켜, 제 4 홀(H4)을 형성한다. 여기서, 제 4 홀(H4)의 깊이(d)는 상기 소스(S)의 폭이 상기 드레인(D)의 폭과 동일해지는 수준에서 결정된다.
도 8 및 도 15를 참조하면, 제 4 홀(H4)에 저항 물질을 충진시켜, 저항층(145)을 형성한다. 저항층(145)은 저항 메모리의 재료인 PCMO막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 및 폴리머 메모리의 재료인 폴리머층들 중 선택되는 하나일 수 있다. 이에 따라, 각 적층 액티브층(SAP)의 소스(S)와 저항층(145)이 전기적으로 연결된다. 다음, 제 3 홀(H3) 내부에 도전 물질을 충진하여, 저항층(145)들과 공통으로 연결되는 공통 소스 라인(150)을 형성한다.
도 9 및 도 16을 참조하면, 공통 소스 라인(150)이 형성된 반도체 기판(100) 결과물 상부에 층간 절연막(155)을 형성한 다음, 층간 절연막(155)내에 게이트 전극(G)과 콘택되는 도전 플러그(157)를 형성한다. 다음, 도전 플러그(157)와 콘택되도록 층간 절연막(155) 상부에 워드 라인(160)을 형성한다. 워드 라인(160)은 상기 액티브층(110)의 연장 방향과 동일한 방향으로 연장될 수 있다. 여기서, 도 16의 "CT"는 워드 라인(160)과 도전 플러그(157)의 콘택을 지시한다.
이와 같은 본 실시예에 따른 적층형 저항성 메모리 장치는 도 17과 같이 회로를 구현할 수 있다.
도 17을 참조하면, 적층형 메모리 장치(1000)는 복수의 워드 라인(WL0, WL1, WL2) 및 복수의 비트 라인(BL0, BL1, BL2) 및 복수의 메모리 셀(mc)을 포함한다.
이때, 복수의 비트 라인(BL0, BL1, BL2)은 적층, 연장되고, 복수의 워드 라인(WL0, WL1, WL2)은 적층된 비트 라인들(BL0, BL1, BL2)을 향해 연장되는 복수의 배선부(L)를 포함할 수 있다. 여기서, 상기 배선부(L)는 도 9의 콘택 플러그(157)에 대응될 수 있다.
복수의 메모리 셀(mc)은 워드 라인(WL0, WL1, WL2)으로 부터 연장되는 배선부(L)와 비트 라인(BL0,BL1,BL2) 사이에 연결된다. 이러한 복수의 메모리 셀(mc)은 터널펫 트랜지스터(T_FET) 및 가변 저항(Rv)으로 구성될 수 있다. 터널펫 트랜지스터(T_FET)는 트랜지스터(Tr) 및 다이오드(D)로 등가 구현되며, 상기 트랜지스터(Tr)의 게이트는 상기 배선부(L)와 연결되고, 드레인은 해당 비트 라인에 연결되며, 소스는 다이오드(D)에 연결되며, 다이오드(D)와 가변 저항(Rv)이 연결된다. 가변 저항(Rv)은 공통 소스 라인(common source line)과 연결되며, 상기 가변 저항(Rv)은 상기 실시예의 저항층(145)에 대응될 수 있다. 여기서, 공통 소스 라인(150)은 공통으로 묶여서 그라운드 전압단(도시되지 않음)에 연결될 수 있다.
이러한 경우, 선택 메모리 셀의 구동은 다음과 같다.
예를 들어, 터널펫 트랜지스터가 N 타입 터널펫 트랜지스터인 경우, 도 18에 도시된 바와 같이, 선택된 비트 라인(BL1)에 하이 전압(약 1.0V)을 인가하고, 선택된 워드 라인(WL1)에 하이 전압(예를 들어, 0.1V의 낮은 전압)을 인가한다. 비선택 비트 라인(BL0,BL2) 및 비선택 워드 라인(WL0,WL2)에 로우 전압(0V)이 인가되거나, 플로팅될 수 있다. 또한, 공통 소스 라인(150)에 그라운드 전압이 인가된다.
그러면, 선택된 비트 라인(BL1)과 선택된 워드 라인(WL1)의 교차점에 위치되는 선택 메모리 셀(mc)은 터널펫 트랜지스터의 터널링 효과에 의해, 워드 라인(WL1) 전압이 0.1V만 되어도 트랜지스터가 턴온되어, 전류가 가변 저항(Rv)에 제공된다. 한편, 비선택 워드 라인(WL0,WL2)과 연결된 셀들은 역 방향 다이오드 원리에 의해, 구동되지 않는다.
이에 대해, 자세히 설명하면, 도 19에 도시된 바와 같이, 소스(S) 및 드레인(D)이 다른 극성으로 구성되는 터널펫 트랜지스터의 경우, 게이트 전압(Vg)이 0V인 오프 상태이면, 도 20의 (a)와 같이, 노말 다이오드 동작(노말 역방향 다이오드의 동작)을 수행하여, 전자의 이동이 이루어지지 않는다.
하지만, 도 20의 (b)와 같이, 게이트 전압(Vg)에 양 또는 음의 형태로 전압이 인가되는 경우, 상기 게이트 전압(Vg)에 의해 다이오드 내부의 밴드갭(band gap)이 왜곡된다. 즉, 도면에서와 같이, 콘덕션 밴드(Ec)와 밸런스 밴드(Ev) 사이가 급격히 좁아지게 되어, 다이오드 양단에 걸리는 전압(즉, 비트 라인 인가 전압)이 낮은 상태에서도 상기 게이트 전압에 의해 전자의 터널링이 일어나서 다량의 전류가 공급된다.
도 21은 일반적인 모스 트랜지스터(A)와 본 발명의 터널펫 트랜지스터(B)의 전류 특성을 보여주는 그래프로서, 도 21을 참조하면, 터널펫 트랜지스터(B)의 경우, 모스 트랜지스터(A) 보다 낮은 전압 대역에 큰 전류 스위칭을 일으킴을 보여준다.
도 22에 도시된 바와 같이, 소스 라인(source0-source2)을 도 17과 같이 연결시키지 않고, 개별적으로 분리시킬 수도 있다. 이러한 경우, 선택된 메모리 셀(mc)과 연결되는 소스 라인(source 1)만을 그라운드 전압단(도시되지 않음)에 연결하고, 그 외의 소스 라인들(source 0,source2)는 0V 또는 하이 전압을 인가할 수 있다. 이러한 경우, 개별적으로 소스 라인들이 제어되므로, 누설 전류를 개선할 수 있는 효과가 있다.
도 23을 참조하면, 상기 게이트 전극(G)은 고농도 p형 불순물(n+)을 갖는 드레인 측에 치우쳐 위치될 수 있다. 이에 따라, 밴드갭 왜곡을 더욱 촉진시킬 수 있다. 이때, 도 24에 도시된 바와 같이, 채널 영역(c)은 저농도 p형 불순물(p-)이 도핑되어 완벽한 n채널 터널펫 트랜지스터를 구현할 수 있다.
마찬가지로 도 25에 도시된 바와 같이, 게이트 전극(G)은 고농도 n형 불순물(n+)을 갖는 소스 측에 치우쳐 위치될 수 있다. 이때, 도 26에 도시된 바와 같이, 채널 영역(c)은 저농도 n형 불순물(n-)이 도핑되어 완벽한 p채널 터널펫 트랜지스터를 구현할 수 있다.
도 27에 도시된 바와 같이, 단위 셀 영역당 2개의 게이트 전극(g1,g2)을 형성할 수 있다. 여기서, 제 1 게이트 전극(g1)은 소스(S)측에 치우쳐 배치될 수 있고, 제 2 게이트 전극(g2)은 제 1 게이트 전극(g1)과 소정 거리 이격되면서, 드레인(D)측에 치우쳐 배치될 수 있다. 이러한 이중 게이트 전극(g1,g2)의 설치에 의해, 보다 확실하게 전하의 터널링을 제어할 수 있다ㅓ.
이와 같은 적층형 저항성 메모리 장치는 비트 라인의 적층에 의해 복수의 메모리 셀이 적층된 형태로 구성되어, 집적 밀도를 보다 개선할 수 있다. 또한, 스위칭 소자로서 낮은 전압에서도 스위칭 특성이 우수한 터널펫 트랜지스터를 사용하므로써, 스위칭 퍼포먼스를 크게 증대시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100: 반도체 기판 110 : 액티브층
120: 비트 라인 145 : 저항층
150 : 공통 소스 라인 160 : 워드 라인
120: 비트 라인 145 : 저항층
150 : 공통 소스 라인 160 : 워드 라인
Claims (19)
- 반도체 기판;
상기 반도체 기판상에 제 1 방향으로 연장되는 스트라이프 형태의 복수의 액티브 영역이 상호 절연을 이루며 적층되어 구성되는 적층 액티브 패턴;
상기 적층 액티브 패턴 마다 형성되며, 상기 적층 액티브 패턴의 상부 및 측면부를 감싸도록 형성되는 게이트 전극;
상기 게이트 전극 양측의 상기 복수의 액티브 영역에 형성되는 소스 및 드레인;
상기 드레인 일측에, 상기 드레인과 전기적으로 연결되도록 형성되는 비트 라인;
상기 소스 일측에, 상기 소스와 전기적 연결되도록 형성되는 저항 소자층; 및
상기 저항 소자층과 전기적으로 연결되는 소스 라인을 포함하며,
상기 소스는 제 1 도전 타입의 불순물 영역으로 구성되고,
상기 드레인은 상기 제 1 도전 타입의 불순물 영역과 반대인 제 2 도전 타입의 불순물 영역으로 구성되는 적층형 메모리 장치. - 제 1 항에 있어서,
상기 액티브 영역은 진성(intrinsic) 반도체층인 적층형 메모리 장치. - 제 1 항에 있어서,
상기 액티브 영역은 저농도 제 1 또는 제 2 불순물 영역인 적층형 메모리 장치. - 제 1 항에 있어서,
상기 적층 액티브 패턴 상부에 위치되며, 상기 게이트 전극과 전기적으로 연결되면서, 상기 제 1 방향과 평행하도록 연장되는 워드 라인을 더 포함하는 적층형 메모리 장치. - 제 4 항에 있어서,
상기 적층 액티브 구조체 및 상기 워드 라인은 각각 복수 개가 구비되며,
상기 적층 액티브 구조체 및 상기 워드 라인은 상호 평행하게 배열되는 적층형 메모리 장치. - 제 5 항에 있어서,
상기 비트 라인은 상기 제 1 방향과 수직인 제 2 방향으로 연장되며, 상기 동일 평면에 위치되는 액티브 영역의 드레인들과 공통으로 연결되도록 구성되는 적층형 메모리 장치. - 제 6 항에 있어서,
상기 소스 라인은 평행하게 배치되는 상기 적층 액티브 패턴의 상기 저항 소자층들 모두와 공통으로 연결되도록 구성되는 적층형 메모리 장치. - 제 6 항에 있어서,
상기 소스 라인은 해당 적층 액티브 패턴의 상기 저항 소자층들을 전기적으로 연결되도록 구성되는 적층형 메모리 장치. - 제 1 항에 있어서,
상기 게이트 전극은 상기 소스 및 드레인 중 선택되는 하나의 영역에 치우지도록 배치되는 적층형 메모리 장치. - 제 1 항에 있어서,
상기 게이트 전극은,
상기 소스에 인접하도록 배치되는 제 1 게이트 전극, 및
상기 제 1 게이트 전극과 소정거리 이격되어 배치되며, 상기 드레인에 인접하도록 배치되는 제 2 게이트 전극을 포함하는 적층형 메모리 장치. - 제 1 항에 있어서,
상기 저항 소자층은 PCMO막, 칼코게나이드막, 자성층, 자화 반전 소자층 및 폴리머층들 중 선택되는 하나인 적층형 메모리 장치. - 반도체 기판 상에 적층 배치되는 복수의 스위칭 소자;
적층 배치된 상기 스위칭 소자의 일 전극 각각과 전기적으로 연결되는 복수의 비트 라인;
상기 적층 배치된 스위칭 소자의 타 전극과 전기적으로 연결되는 저항 소자층; 및
상기 저항 소자층들과 공통으로 연결되는 소스 라인을 포함하며,
상기 스위칭 소자는 터널펫(Tunnel FET) 모스 트랜지스터로 구성되는 적층형 메모리 장치. - 제 12 항에 있어서,
상기 스위칭 소자는,
복수의 액티브 영역의 일부 영역에 형성되는 게이트 전극,
상기 게이트 전극 일측의 상기 복수의 액티브 영역 각각에 형성되는 드레인, 및
상기 게이트 전극 타측의 상기 복수의 액티브 영역 각각에 형성되는 소스를 포함하는 적층형 메모리 장치. - 제 13 항에 있어서,
상기 게이트 전극은 상기 복수의 액티브 영역의 최상부 및 상기 각각의 액티브 영역의 측면에 위치하도록 구성되는 적층형 메모리 장치. - 제 14 항에 있어서,
상기 게이트 전극은 상기 드레인 및 소스 중 선택되는 하나의 영역에 치우지도록 배치되는 적층형 메모리 장치. - 제 14 항에 있어서,
상기 게이트 전극은,
상기 소스에 인접하도록 배치되는 제 1 게이트 전극, 및
상기 제 1 게이트 전극과 소정거리 이격되어 배치되며, 상기 드레인에 인접하도록 배치되는 제 2 게이트 전극을 포함하는 적층형 메모리 장치. - 제 12 항에 있어서,
상기 드레인 및 소스는 서로 다른 타입의 불순물 영역인 적층형 메모리 장치. - 제 17 항에 있어서,
상기 드레인 및 소스 사이의 상기 액티브 영역은 진성 반도체층인 적층형 메모리 장치. - 제 17 항에 있어서,
상기 드레인 및 소스 사이의 상기 액티브 영역은 상기 드레인 또는 소스의 불순물 타입과 동일한 저농도 불순물 영역인 적층형 메모리 장치.
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