KR20220034540A - 반도체 메모리 소자 - Google Patents

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신석호
강태규
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Abstract

반도체 메모리 소자는, 기판 상에서 제1 수평 방향으로 연장되는 반도체 패턴; 상기 기판 상에서 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되며, 상기 반도체 패턴의 일단에 배치되는 비트 라인; 상기 기판 상에서 수직 방향으로 연장되며, 상기 반도체 패턴의 측면 상에 배치되는 워드 라인; 상기 제1 수평 방향으로 상기 반도체 패턴의 타단에 배치되고, 상기 반도체 패턴에 연결되는 하부 전극, 상기 하부 전극과 이격된 상부 전극, 및 상기 하부 전극과 상기 상부 전극 사이에 개재된 커패시터 유전층을 포함하는 커패시터 구조물; 및 상기 반도체 패턴의 상기 타단과 상기 하부 전극 사이에 배치되며, 상기 반도체 패턴과 접촉하는 한 쌍의 볼록면을 갖는, 커패시터 콘택층을 포함한다.

Description

반도체 메모리 소자{Semiconductor memory devices}
본 발명은 반도체 메모리 소자에 관한 것으로, 구체적으로는 3차원 반도체 메모리 소자에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 고용량의 반도체 메모리 소자가 요구되며, 고용량의 반도체 메모리 소자를 제공하기 위하여, 증가된 집적도가 요구되고 있다. 종래의 2차원 반도체 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 2차원 반도체 메모리 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 기판 상에 수직 방향으로 복수의 메모리 셀을 적층하여 메모리 용량을 높이는 3차원 반도체 메모리 소자가 제안되고 있다.
본 발명의 기술적 과제는, 집적도가 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 메모리 소자는, 기판 상에서 제1 수평 방향으로 연장되는 반도체 패턴; 상기 기판 상에서 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되며, 상기 반도체 패턴의 일단에 배치되는 비트 라인; 상기 기판 상에서 수직 방향으로 연장되며, 상기 반도체 패턴의 측면 상에 배치되는 워드 라인; 상기 제1 수평 방향으로 상기 반도체 패턴의 타단에 배치되고, 상기 반도체 패턴에 연결되는 하부 전극, 상기 하부 전극과 이격된 상부 전극, 및 상기 하부 전극과 상기 상부 전극 사이에 개재된 커패시터 유전층을 포함하는 커패시터 구조물; 및 상기 반도체 패턴의 상기 타단과 상기 하부 전극 사이에 배치되며, 상기 반도체 패턴과 접촉하는 한 쌍의 볼록면을 갖는, 커패시터 콘택층을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 메모리 소자는, 기판 상에서 제1 수평 방향으로 연장되며 수직 방향으로 이격되는 복수의 반도체 패턴; 상기 기판 상에서 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되며, 상기 수직 방향으로 이격되고, 상기 복수의 반도체 패턴의 일단에 배치되는 복수의 비트 라인; 상기 기판 상에서 상기 수직 방향으로 연장되며, 상기 반도체 패턴의 측면 상에 배치되는 워드 라인; 상기 제1 수평 방향으로 상기 복수의 반도체 패턴의 타단에 배치되고, 상기 수직 방향으로 이격되는 복수의 하부 전극을 포함하는 커패시터 구조물; 상기 복수의 하부 전극 중 인접한 2개의 하부 전극 사이에 배치되는 지지층; 및 상기 복수의 반도체 패턴 각각의 상기 타단과 상기 복수의 하부 전극 사이에 배치되는 복수의 커패시터 콘택층을 포함하고, 상기 반도체 패턴의 상기 타단은 한 쌍의 리세스부를 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 메모리 소자는, 기판 상에서 제1 수평 방향으로 연장되며 수직 방향으로 이격되는 복수의 반도체 패턴; 상기 기판 상에서 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되며, 상기 수직 방향으로 이격되고, 상기 복수의 반도체 패턴의 일단에 배치되는 복수의 비트 라인; 상기 기판 상에서 상기 제2 수평 방향으로 이격되어 상기 수직 방향으로 연장되며, 상기 반도체 패턴의 양 측면 상에 배치되는 한 쌍의 게이트 전극; 상기 제1 수평 방향으로 상기 복수의 반도체 패턴의 타단에 배치되고, 상기 수직 방향으로 이격되는 복수의 하부 전극을 포함하는 커패시터 구조물; 상기 복수의 하부 전극과 상기 수직 방향으로 교대로 배치되는 복수의 지지층; 및 상기 복수의 반도체 패턴 각각의 상기 타단과 상기 복수의 하부 전극 사이에 배치되며, 금속 실리사이드를 포함하는 복수의 커패시터 콘택층을 포함하고, 상기 커패시터 콘택층은 상기 반도체 패턴과 접촉하는 한 쌍의 볼록면을 갖는다.
본 발명의 반도체 메모리 소자는, 셀 트랜지스터와 셀 커패시터가 구성하는 복수의 메모리 셀이 수직 방향으로 적층되는 3차원 반도체 메모리 소자이므로, 메모리 용량이 높아질 수 있다. 또한 셀 커패시터의 하부 전극과 셀 트랜지스터의 연결 부위에 커패시터 콘택층을 형성하는 공정에서의 불량이 감소될 수 있고, 반도체 메모리 소자는 우수한 동작 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 등가 회로도이다.
도 2는 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 사시도이다. 도 3은 도 2의 A1-A1' 및 A2-A2' 선에 따른 단면도들이고, 도 4는 도 2의 B1-B1'선에 따른 단면도이다. 도 5는 반도체 메모리 소자의 상면도이고, 도 6은 도 3의 CX1 부분의 확대도이며, 도 7은 도 5의 CX2 부분의 확대도이다.
도 8는 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 단면도이고, 도 9는 반도체 메모리 소자의 상면도이다.
도 10은 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 단면도이다.
도 12는 예시적인 실시예들에 따른 반도체 메모리 소자를 나타내는 단면도이다.
도 13 내지 도 27b는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조 방법을 나타내는 개략도들이다. 구체적으로, 도 13, 14a, 15a, 16a, 17a, 18a, 19a, 20a, 21, 22a, 23a, 24a, 25a, 26a, 27a는 도 2의 A1-A1' 및 A2-A2' 선에 따른 단면도들이고, 도 14b, 15b, 16b, 17b, 18b, 19b, 20b, 22b, 23b, 24b, 25b, 26b, 27b는 도 2의 B1-B1'선에 따른 단면도들이며, 도 14c, 15c, 18c, 19c, 22c는 반도체 메모리 소자(100)의 상면도들이며, 도 19d, 19e는 도 19c의 CX2 부분의 확대도이고, 도 22d, 22e, 22f는 도 22a의 CX1 부분의 확대도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 예시적인 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 등가 회로도이다.
도 1을 참조하면, 반도체 메모리 소자의 셀 어레이는 복수개의 서브 셀 어레이(SCA)를 포함할 수 있다. 복수개의 서브 셀 어레이(SCA)는 제1 수평 방향(X)을 따라 배열될 수 있다.
서브 셀 어레이(SCA)는 복수의 비트 라인(BL), 복수의 워드 라인(WL), 및 복수의 셀 트랜지스터(CTR)를 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 셀 트랜지스터(CTR)가 배치될 수 있다.
복수의 비트 라인(BL)은 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴(예를 들면, 금속 라인)일 수 있다. 복수의 비트 라인(BL)은 제2 수평 방향(Y)으로 연장될 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인(BL)들은 수직 방향(Z)으로 서로 이격될 수 있다.
워드 라인(WL)은 기판으로부터 수직 방향(Z)으로 연장되는 도전성 패턴(예를 들면, 금속 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 워드 라인(WL)들은 제2 수평 방향(Y)으로 서로 이격될 수 있다.
메모리 셀 트랜지스터(CTR)의 게이트는 워드 라인(WL)에 연결될 수 있고, 메모리 셀 트랜지스터(CTR)의 소스는 비트 라인(BL)에 연결될 수 있다. 셀 트랜지스터(MCT)는 셀 커패시터(CAP)와 연결될 수 있다. 셀 트랜지스터(CTR)의 드레인은 셀 커패시터(CAP)의 제1 전극에 연결되고, 셀 커패시터(CAP)의 제2 전극은 접지 배선(PP)과 연결될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 메모리 소자(100)를 나타내는 사시도이다. 도 3은 도 2의 A1-A1' 및 A2-A2' 선에 따른 단면도들이고, 도 4는 도 2의 B1-B1'선에 따른 단면도이다. 도 5는 반도체 메모리 소자(100)의 상면도이고, 도 6은 도 3의 CX1 부분의 확대도이며, 도 7은 도 5의 CX2 부분의 확대도이다. 도 2에서 도시의 편의상 게이트 유전층(DL) 및 상부 전극(UE)이 생략되어 도시된다.
도 2 내지 도 7을 참조하면, 반도체 메모리 소자(100)는 기판(110) 상에 배치된 복수의 반도체 패턴(AP), 복수의 비트 라인(BL), 복수의 워드 라인(WL), 및 커패시터 구조물(CS)을 포함할 수 있다.
기판(110)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 또는 예를 들면, 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다. 도시되지는 않았지만, 기판(110)의 일부 영역 상에는 주변 회로(도시 생략)와 상기 주변 회로에 연결되는 배선층(도시 생략)이 더 형성될 수 있다.
기판(110) 상에 복수의 반도체 패턴(AP)이 제1 수평 방향(X)을 따라 연장되며 수직 방향(Z)으로 이격되어 배치될 수 있다. 복수의 반도체 패턴(AP) 사이에는 몰드 절연층(IL)이 배치될 수 있다.
복수의 반도체 패턴(AP)은 예를 들면, 도핑되지 않은 반도체 물질 또는 도핑된 반도체 물질로 이루어질 수 있다. 일부 실시예에서, 복수의 반도체 패턴(AP)은 폴리실리콘으로 이루어질 수 있다. 일부 실시예에서, 복수의 반도체 패턴(AP)은 비정질 금속 산화물, 다결정질 금속 산화물, 또는 비정질 금속 산화물 및 다결정질 금속 산화물의 조합 등을 포함할 수 있고, 예를 들어, In-Ga계 산화물(IGO), In-Zn계 산화물(IZO), 또는 In-Ga-Zn계 산화물(IGZO) 중 적어도 하나를 포함할 수 있다. 다른 일부 실시예에서, 복수의 반도체 패턴(AP)은 2D 물질 반도체를 포함할 수 있고, 예를 들어, 상기 2D 물질 반도체는 MoS2, WSe2, Graphene, Carbon Nano Tube 또는 이들의 조합을 포함할 수 있다.
복수의 반도체 패턴(AP)는 제1 수평 방향(X)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 각각의 반도체 패턴(AP)은 채널 영역(CH)과, 채널 영역(CH)을 사이에 두고 제1 수평 방향(X)으로 배치된 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)을 포함할 수 있다. 제1 불순물 영역(SD1)은 비트 라인(BL)과 연결될 수 있고, 제2 불순물 영역(SD2)은 커패시터 구조물(CS)과 연결될 수 있다.
워드 라인(WL)은 복수의 반도체 패턴(AP)의 적어도 일 측벽 상에 배치되어 수직 방향(Z)으로 연장될 수 있다. 반도체 메모리 장치(100)는 더블 게이트 트랜지스터 구조를 가질 수 있고, 이러한 경우에, 워드 라인(WL)은 복수의 반도체 패턴(AP) 각각의 양 측벽 상에 배치되는 제1 게이트 전극(130A1) 및 제2 게이트 전극(130A2)을 포함할 수 있다.
제1 게이트 전극(130A1) 및 제2 게이트 전극(130A2)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속 질화물(질화 티타늄, 질화 탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 적어도 하나를 포함할 수 있다.
게이트 절연층(140)은 제1 게이트 전극(130A1)과 반도체 패턴(AP) 사이 및 제2 게이트 전극(130A2)과 반도체 패턴(AP) 사이에 개재될 수 있다. 게이트 절연층(140)은 실리콘 산화물보다 높은 유전 상수를 가지는 고유전(high-k dielectric) 물질 및 강유전체 물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 일부 실시 예들에서, 게이트 절연층(140)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 티탄산 지르콘산 연(PZT), 탄탈산 스트론튬 비스무스(STB), 비스무스 철 산화물(BFO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다.
하나의 반도체 패턴(AP) 측벽 상에 배치되는 제1 게이트 전극(130A1)과, 상기 하나의 반도체 패턴(AP)에 인접한 다른 하나의 반도체 패턴(AP)의 측벽 상에 배치되는 제2 게이트 전극(130A2) 사이에는 갭필 절연층(142)이 배치될 수 있다. 갭필 절연층(142)은 서로 인접한 제1 게이트 전극(130A1)과 제2 게이트 전극(130A2) 사이의 공간을 채울 수 있다. 갭필 절연층(142)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 탄소 함유 실리콘 산화물, 탄소 함유 실리콘 산질화물 탄소 함유 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
복수의 비트 라인(BL)은 기판(110) 상에서 제2 수평 방향(Y)으로 연장되고 수직 방향(Z)으로 이격되어 배치될 수 있다. 복수의 비트 라인(BL)은 도핑된 반도체 물질, 도전성 금속 질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다.
복수의 비트 라인(BL)과 이에 연결되는 복수의 반도체 패턴(AP) 사이에는 콘택층(CP1)이 배치될 수 있다. 콘택층(CP1)은 금속 실리사이드 물질을 포함할 수 있고, 예를 들어, 티타늄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드 중 적어도 하나를 포함할 수 있다.
복수의 반도체 패턴(AP)과 이에 연결되는 하부 전극(LE) 사이에는 커패시터 콘택층(CP2)이 배치될 수 있다. 예를 들어, 도 7에 도시된 것과 같이, 반도체 패턴(AP)의 일단은 제2 수직 절연 구조물(PL2)의 측벽을 기준으로 내측으로(비트 라인(BL)을 향하는 방향으로) 리세스될 수 있고, 커패시터 콘택층(CP2)의 측벽 일부분은 제2 수직 절연 구조물(PL2)의 측벽과 접촉할 수 있다.
커패시터 콘택층(CP2)은 금속 실리사이드 물질을 포함할 수 있고, 예를 들어, 티타늄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 커패시터 콘택층(CP2)은 약 20 내지 100 nm의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 커패시터 콘택층(CP2)은 하부 전극(LE)을 형성하기 전에 지지층(SL)과 반도체 패턴(AP)의 노출 표면 상에 배리어 금속층(230)(도 21a 참조)을 형성한 후 열처리 공정을 수행함에 의해 형성될 수 있고, 이에 따라 반도체 패턴(AP)의 노출된 전체 면적 상에 균일하게, 상대적으로 큰 두께로 형성될 수 있다.
복수의 비트 라인(BL)에 인접하게 배치되는 반도체 패턴(AP)의 양 측벽 상에는 제1 수직 절연 구조물(PL1)이 배치되고, 커패시터 구조물(CS)에 인접하게 배치되는 반도체 패턴(AP)의 양 측벽 상에는 제2 수직 절연 구조물(PL2)이 배치될 수 있다. 제1 수직 절연 구조물(PL1)은 예를 들어, 제1 불순물 영역(SD1)과 콘택층(CP1)의 측벽 상에서 수직 방향(Z)으로 연장되도록 배치될 수 있고, 제1 라이너(152)와 제1 갭필층(154)을 포함할 수 있다. 제2 수직 절연 구조물(PL2)은 제2 불순물 영역(SD2)과 커패시터 콘택층(CP2)의 측벽 상에서 수직 방향(Z)으로 연장되도록 배치될 수 있고, 제2 라이너(156)와 제2 갭필층(158)을 포함할 수 있다.
커패시터 구조물(CS)은 복수의 하부 전극(LE), 커패시터 유전층(DL), 및 상부 전극(UE)을 포함할 수 있다. 복수의 하부 전극(LE)은 제1 수평 방향(X)으로 연장되고 수직 방향(Z)으로 이격되어 배치될 수 있다. 각각의 하부 전극(LE)은 제1 수평 방향(X)으로 연장되는 내부 공간(도시 생략)을 가질 수 있고, 상기 내부 공간이 커패시터 유전층(DL)과 상부 전극(UE)에 의해 채워질 수 있다.
복수의 하부 전극(LE)은 복수의 지지층(SL)과 수직 방향(Z)으로 교대로 배치될 수 있고, 복수의 하부 전극(LE)은 복수의 반도체 패턴(AP)과 동일한 수직 레벨에 배치될 수 있다. 지지층(SL)은 복수의 하부 전극(LE) 사이에 배치되어 하부 전극(LE)의 형성 공정에서 하부 전극(LE)의 쓰러짐 또는 기울어짐을 방지할 수 있다.
각각의 하부 전극(LE)은 제2 수평 방향(Y)으로 이격된 한 쌍의 제1 측벽(LES1)과, 커패시터 콘택층(CP2)과 연결되는 제2 측벽(LES2), 및 제1 수평 방향(X)을 따라 연장되는 상면(LEU)을 포함할 수 있다. 도 6에 도시된 것과 같이, 각각의 하부 전극(LE)의 Y-Z 평면에서 본 수직 단면은 폐곡선(closed loop) 형상을 가질 수 있다. 또한 도 7에 도시된 것과 같이, 제2 측벽(LES2)은 제2 수직 절연 구조물(PL2)의 측벽을 기준으로 반도체 패턴(AP)을 향하는 방향으로 돌출하도록 배치되고, 제2 측벽(LES2)에 인접한 하부 전극(LE)의 단부가 제2 수직 절연 구조물(PL2)과 접촉할 수 있으나, 이에 한정되는 것은 아니다.
커패시터 유전층(DL)은 하부 전극(LE)의 상기 내부 공간 상에 콘포말하게 배치되고, 하부 전극(LE)의 한 쌍의 제1 측벽(LES1) 및 지지층(SL)의 측벽 상에 배치될 수 있다. 커패시터 유전층(DL)은 하부 전극(LE)의 상면 상에는 배치되지 않는다.
커패시터 유전층(DL)은 실리콘 산화물보다 높은 유전 상수를 가지는 고유전(high-k dielectric) 물질 및 강유전체 물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 일부 실시 예들에서, 커패시터 유전층(DL)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 티탄산 지르콘산 연(PZT), 탄탈산 스트론튬 비스무스(STB), 비스무스 철 산화물(BFO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다.
상부 전극(UE)은 커패시터 유전층(DL)을 사이에 두고 복수의 하부 전극(LE) 및 지지층(SL)을 커버하도록 배치될 수 있다.
하부 전극(LE) 및 상부 전극(UE)은 도핑된 반도체 물질, 티타늄 질화물, 탄탈륨 질화물, 니오븀 질화물 또는 텅스텐 질화물 등의 도전성 금속 질화물, 루테늄, 이리듐, 티타늄 또는 탄탈륨의 금속, 이리듐 산화물 또는 니오븀 산화물 등의 도전성 금속 산화물을 포함할 수 있다.
전술한 예시적인 실시예들에 따르면, 예를 들어 후술하는 도 13 내지 도 28b를 참조로 설명하는 제조 방법에 의해, 하부 전극(LE)과 반도체 패턴(AP) 사이에 상대적으로 큰 두께의 커패시터 콘택층(CP2)이 형성될 수 있다. 따라서, 하부 전극(LE)과 반도체 패턴(AP) 사이의 전기적 저항이 감소되어 반도체 메모리 장치(100)는 우수한 동작 특성을 가질 수 있다.
도 8는 예시적인 실시예들에 따른 반도체 메모리 소자(100A)를 나타내는 단면도이고, 도 9는 반도체 메모리 소자(100A)의 상면도이다. 도 8은 도 3의 CX1 부분에 대응하는 부분의 확대도이며, 도 9는 도 5의 CX2 부분에 대응하는 부분의 확대도이다.
도 8 및 도 9를 참조하면, 반도체 패턴(AP)의 측벽은 한 쌍의 리세스부(APR)를 포함할 수 있다. 한 쌍의 리세스부(APR)는 제2 수평 방향(Y)으로의 중심선(CL)을 기준으로 서로에 대하여 거울 대칭일 수 있다. 커패시터 콘택층(CP2A)은 반도체 패턴(AP)의 한 쌍의 리세스부(APR) 상에 콘포말하게 형성될 수 있고, 커패시터 콘택층(CP2A)과 접촉하는 하부 전극(LEA)의 제2 측벽(LES2A)은 반도체 패턴(AP)을 향해 돌출할 수 있다. 예를 들어, 하부 전극(LEA)의 제2 측벽(LES2A)은 한 쌍의 리세스부(APR)를 따르는 형상을 가질 수 있으며, 이에 따라 상기 중심선(CL)을 기준으로 서로에 대하여 거울 대칭일 수 있다.
예시적인 실시예들에 따른 제조 공정에서, 하부 전극(LEA)을 형성하기 위하여 지지층(SL) 사이에 배치되는 채널 몰드층(210)(도 19a 참조)의 측벽을 노출시키는 제2 개구부(OP2)를 형성하고, 제2 개구부(OP2)를 통해 채널 몰드층(210)의 노출된 측벽에 사이드 리세스 공정을 수행하여 채널 몰드층(210)을 제거할 수 있다. 예를 들어, 상기 사이드 리세스 공정은 제2 개구부(OP2)를 통해 채널 몰드층(210)의 노출된 양 측벽을 식각 가스 등의 에천트에 노출시킴에 의해 수행될 수 있다. 상기 사이드 리세스 공정에서, 제2 개구부(OP2)에 인접하게 배치되는 반도체 패턴(AP)의 측벽 부분이 상기 에천트에 노출될 수 있고, 이에 의해 반도체 패턴(AP)의 측벽 부분에 한 쌍의 리세스부(APR)가 형성될 수 있다. 예를 들어, 평면도에서 하나의 반도체 패턴(AP)의 양 에지들에 인접하게 2개의 제2 개구부(OP2)가 배치됨에 따라, 한 쌍의 리세스부(APR)는 중심 선(CL)을 기준으로 거울 대칭 형상으로 형성될 수 있다.
또한 채널 몰드층(210)을 제거한 후에 반도체 패턴(AP)의 노출 표면 상에, 즉 한 쌍의 리세스부(APR) 상에 배리어 금속층(230)(도 21a 참조)을 형성한 후 열처리에 의해 커패시터 콘택층(CP2A)을 형성할 수 있다. 따라서 커패시터 콘택층(CP2A)은 한 쌍의 리세스부(APR)를 향해 돌출하는 한 쌍의 볼록면(CP2S)을 포함할 수 있다. 또한 커패시터 콘택층(CP2A)이 그 전체 면적에 걸쳐 상대적으로 균일한 두께로 형성됨에 따라, 커패시터 콘택층(CP2A)과 접촉하는 하부 전극(LEA)의 제2 측벽(LES2A) 또한 한 쌍의 리세스부(APR)를 향해 돌출하는 볼록한 형상을 가질 수 있다.
하부 전극(LEA)은 상면(LEUA)과 제2 수평 방향(Y)으로 이격된 한 쌍의 제1 측벽(LES1A)을 갖는다. 하부 전극(LEA)의 상면(LEUA)은 지지층(SL)과 접촉할 수 있고, 상면(LEUA)은 돌출부나 리세스 없이 평탄한 프로파일을 가질 수 있다. 한 쌍의 제1 측벽(LES1A)은 서로에 대하여 하부 전극(LEA)의 중심을 향해 내측으로 오목할 수 있다.
예를 들어, 하부 전극(LEA)을 형성하기 위하여 상기 사이드 리세스 공정을 수행한 후 배리어 금속층(230)을 형성하고, 지지층(SL) 측벽에 형성된 배리어 금속층(230) 부분을 제거하기 위한 식각 공정을 수행할 수 있다. 상기 식각 공정에서, 지지층(SL) 사이의 공간을 채우는 제1 갭필 물질층(240)이 상대적으로 더 많이 제거될 수 있고, 이러한 경우에 하부 전극(LEA)의 한 쌍의 제1 측벽(LES1A)은 서로에 대하여 하부 전극(LEA)의 중심을 향해 내측으로 오목한 프로파일을 가질 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 메모리 소자(100B)를 나타내는 단면도이다. 도 10은 도 3의 CX1 부분에 대응하는 부분의 확대도이다.
도 10을 참조하면, 하부 전극(LEB)은 상면(LEUB)과 제2 수평 방향(Y)으로 이격된 한 쌍의 제1 측벽(LES1B)을 갖는다. 하부 전극(LEA)의 상면(LEUB)은 지지층(SL)과 접촉할 수 있고, 상면(LEUB)은 돌출부나 리세스 없이 평탄한 프로파일을 가질 수 있다. 한 쌍의 제1 측벽(LES1B)은 복수의 굴곡부를 포함할 수 있다.
예를 들어, 하부 전극(LEB)을 형성하기 위하여 상기 사이드 리세스 공정을 수행한 후 배리어 금속층(230)을 형성하고, 지지층(SL) 측벽에 형성된 배리어 금속층(230) 부분을 제거하기 위한 식각 공정을 수행할 수 있다. 상기 식각 공정에서, 배리어 금속층(230)의 두께와 식각 분위기에 따라 배리어 금속층(230)이 오목한 측벽을 갖도록 형성될 수 있다. 이러한 경우에, 배리어 금속층(230)의 측벽 상에 형성되며 하부 전극(LEB)을 위한 몰드의 일부분으로 기능하는 사이드 몰드층(250)에 복수의 굴곡부가 형성될 수 있고, 사이드 몰드층(250) 상에 형성되는 하부 전극(LEB)의 제1 측벽(LES1B)은 복수의 굴곡부를 가질 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 메모리 소자(100C)를 나타내는 단면도이다. 도 11은 도 2의 A1-A1' 및 A2-A2' 선에 따른 단면에 대응되는 단면도들이다.
도 11을 참조하면, 워드 라인(WLC)은 제1 게이트 전극(130C)을 포함할 수 있고, 제1 게이트 전극(130C)은 반도체 패턴(AP)의 일 측벽 상에서 수직 방향(Z)으로 연장될 수 있다. 반도체 패턴(AP)의 상기 일 측벽에 반대되는 측벽 상에는 워드 라인(WLC)이 배치되지 않을 수 있다. 반도체 메모리 소자(100C)는 싱글 게이트 트랜지스터 구조를 가질 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 메모리 소자(100D)를 나타내는 단면도이다.
도 12를 참조하면, 워드 라인(WLD)은 제1 게이트 전극(130D)을 포함할 수 있고, 제1 게이트 전극(130D)은 반도체 패턴(AP)의 전체 측벽을 둘러싸며 수직 방향(Z)으로 연장될 수 있다. 제1 게이트 전극(130D)과 반도체 패턴(AP)의 사이에는 게이트 절연층(140)이 개재될 수 있다. 반도체 메모리 소자(100D)는 게이트-올-어라운드(gate all around) 타입의 트랜지스터 구조를 가질 수 있다.
도 13 내지 도 27b는 예시적인 실시예들에 따른 반도체 메모리 소자(100)의 제조 방법을 나타내는 개략도들이다. 구체적으로, 도 13, 14a, 15a, 16a, 17a, 18a, 19a, 20a, 21, 22a, 23a, 24a, 25a, 26a, 27a는 도 2의 A1-A1' 및 A2-A2' 선에 따른 단면도들이고, 도 14b, 15b, 16b, 17b, 18b, 19b, 20b, 22b, 23b, 24b, 25b, 26b, 27b는 도 2의 B1-B1'선에 따른 단면도들이며, 도 14c, 15c, 18c, 19c, 22c는 반도체 메모리 소자(100)의 상면도들이며, 도 19d, 19e는 도 19c의 CX2 부분의 확대도이고, 도 22d, 22e, 22f는 도 22a의 CX1 부분의 확대도들이다.
도 13을 참조하면, 기판(110) 상에 희생 몰드층(212)과 채널 몰드층(210)을 교대로 및 순차적으로 형성하여 몰드 스택(MS)을 형성할 수 있다.
예시적인 실시예들에서, 채널 몰드층(210)과 희생 몰드층(212)은 서로에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 채널 몰드층(210)과 희생 몰드층(212)은 각각 IV 족 반도체, IV-IV 족 반도체, II-VI 족 화합물 반도체, 또는 III-V 족 화합물 반도체의 단결정 층으로 이루어질 수 있으며, 채널 몰드층(210)과 희생 몰드층(212)은 서로 다른 물질로 이루어질 수 있다. 일 예시에서, 희생 몰드층(212)은 SiGe로 이루어질 수 있고, 채널 몰드층(210)은 단결정 실리콘으로 이루어질 수 있다. 채널 몰드층(210)과 희생 몰드층(212)은 각각 수십 nm의 두께를 가질 수 있다.
예시적인 실시예들에서, 채널 몰드층(210)과 희생 몰드층(212)은 에피택시 공정에 의해 형성될 수 있다. 예를 들어, 상기 에피택시 공정은 VPE (vapor-phase epitaxy), UHV-CVD (ultra-high vacuum chemical vapor deposition) 등과 같은 CVD 공정, 분자빔 에피택시 (molecular beam epitaxy), 또는 이들의 조합일 수 있다. 상기 에피택시 공정에서, 채널 몰드층(210)과 희생 몰드층(212) 형성에 필요한 전구체로서 액상 또는 기상의 전구체를 사용할 수 있다.
도 14a 내지 도 14c를 참조하면, 몰드 스택(MS) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 몰드 스택(MS)의 일부분을 제거하여 제1 개구부(OP1)를 형성할 수 있다. 반도체 패턴(AP)의 채널 영역(CH)에 대응되는 부분의 측벽(210C)이 제1 개구부(OP1)에 의해 형성될 수 있다.
이후 제1 개구부(OP1)에 의해 노출되는 희생 몰드층(212)을 제거하고, 상기 희생 몰드층(212)이 제거된 부분에 몰드 절연층(IL)을 형성할 수 있다. 예를 들어 몰드 절연층(IL)은 실리콘 질화물, 실리콘 산화물, 및 실리콘 산질화물 중 적어도 하나를 사용하여 형성할 수 있다.
이후 몰드 스택(MS) 상에 제1 개구부(OP1) 내부를 채우는 절연층(도시 생략)을 형성하고, 몰드 스택(MS)의 상면이 노출될 때까지 상기 절연층의 상부를 제거하여 제1 갭필 절연층(222)을 형성할 수 있다.
도 15a 내지 도 15c를 참조하면, 몰드 스택(MS) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 몰드 스택(MS)의 일부분을 제거하여 제2 개구부(OP2)를 형성할 수 있다.
인접한 2개의 제2 개구부(OP2)에 의해 측벽이 정의되는 채널 몰드층(210)의 일부분들을 하부 전극 희생 패턴(210P)으로 지칭할 수 있다. 복수의 하부 전극 희생 패턴(210P)은 각각 후속 공정에서 하부 전극(LE)으로 교체되는 채널 몰드층(210)의 일부분들일 수 있다.
예시적인 실시예들에서, 복수의 하부 전극 희생 패턴(210P)은 제1 수평 방향(X)으로 연장되고 제2 수평 방향(Y) 및 수직 방향(Z)으로 이격될 수 있다. 복수의 하부 전극 희생 패턴(210P)은 제1 수평 방향(X)으로 약 50 내지 2000 nm의 제1 길이(L1)를 가질 수 있다. 복수의 하부 전극 희생 패턴(210P)은 제2 수평 방향(Y)으로 약 5 내지 100 nm의 제1 폭(W1)을 가질 수 있다. 여기에서, 제1 수평 방향(X)을 하부 전극 희생 패턴(210P)의 길이 방향 또는 하부 전극(LE)의 길이 방향으로 지칭할 수 있고, 길이 방향으로의 종횡비(즉 제2 수평 방향(Y)으로의 제1 폭(W1)에 대한 제1 수평 방향(X)으로의 제1 길이(L1)의 비)는 약 5 내지 400일 수 있으나 이에 한정되는 것은 아니다.
도 16a 및 도 16b를 참조하면, 제2 개구부(OP2)에 의해 노출되는 희생 몰드층(212) 부분을 제거하여 제3 개구부(OP3)를 형성할 수 있다. 이에 따라 복수의 하부 전극 희생 패턴(210P)의 상면 및 바닥면이 제3 개구부(OP3)에 의해 노출될 수 있다.
도 16b에는 제3 개구부(OP3)에 의해 몰드 절연층(IL)의 측벽이 노출된 것으로 예시적으로 도시하였다. 그러나 다른 실시예들에서, 제3 개구부(OP3) 형성을 위한 희생 몰드층(212) 제거 공정에서, 몰드 절연층(IL)에 인접하게 배치되는 희생 몰드층(212)의 일부분이 제거되지 않을 수 있다. 이러한 경우에 몰드 절연층(IL)에 인접하게 배치되는 희생 몰드층(212)의 상기 일부분이 잔류하여 몰드 절연층(IL)의 측벽을 커버할 수 있고, 몰드 절연층(IL)이 제3 개구부(OP3)에 의해 노출되지 않을 수 있다.
도 17a 및 도 17b를 참조하면, 몰드 스택(MS) 상에 제3 개구부(OP3) 내부를 채우도록 절연층(도시 생략)을 형성하고, 상기 절연층에 이방성 식각 공정을 수행하여 지지층(SL)을 형성할 수 있다. 지지층(SL)은 예를 들어 실리콘 질화물을 사용하여 형성될 수 있다.
지지층(SL)의 측벽은 복수의 하부 전극 희생 패턴(210P)의 측벽과 정렬될 수 있고, 복수의 하부 전극 희생 패턴(210P)과 복수의 지지층(SL)이 수직 방향(Z)을 따라 교대로 배치될 수 있다.
이후 몰드 스택(MS) 상에 제2 개구부(OP2) 내부를 채우는 절연층(도시 생략)을 형성하고, 몰드 스택(MS)의 상면이 노출될 때까지 상기 절연층의 상부를 제거하여 제2 갭필 절연층(224)을 형성할 수 있다.
도 18a 내지 도 18c를 참조하면, 제1 개구부(OP1) 내의 제1 갭필 절연층(222)을 제거하고, 제1 개구부(OP1) 내에 콘포말하게 게이트 절연층(140)을 형성할 수 있다. 이후 제1 개구부(OP1)의 양 측벽 상에 도전층(도시 생략)을 형성하고, 상기 도전층에 이방성 식각 공정을 수행하여 제1 개구부(OP1)의 양 측벽 상에 제1 게이트 전극(130A1) 및 제2 게이트 전극(130A2)을 형성할 수 있다.
이후 제1 게이트 전극(130A1)과 제2 게이트 전극(130A2) 사이의 공간을 채우는 갭필 절연층(142)을 형성할 수 있다.
이후, 몰드 스택(MS) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 몰드 스택(MS)의 일부분을 제거하여 제1 개구부(OP1)를 제1 수평 방향(X)으로 확장할 수 있다. 상기 확장된 제1 개구부(OP1) 부분에 의해 반도체 패턴(AP)의 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)에 대응되는 부분의 측벽이 노출될 수 있다.
상기 확장된 제1 개구부(OP1) 부분에 제1 수직 절연 구조물(PL1)과 제2 수직 절연 구조물(PL2)을 형성할 수 있다. 예를 들어, 제1 수직 절연 구조물(PL1)은 반도체 패턴(AP)의 제1 불순물 영역(SD1)이 형성될 영역의 양 측벽 상에서 수직 방향(Z)으로 연장될 수 있고, 제2 수직 절연 구조물(PL2)은 반도체 패턴(AP)의 제2 불순물 영역(SD2)이 형성될 영역의 양 측벽 상에서 수직 방향(Z)으로 연장될 수 있다.
이후 반도체 패턴(AP)의 일부분에 이온 주입 공정에 의해 불순물을 주입하여 제1 불순물 영역(SD1)과 제2 불순물 영역(SD2)을 형성할 수 있다. 상기 이온 주입 공정에 의해 제1 불순물 영역(SD1)과 제2 불순물 영역(SD2)이 형성되고, 제1 불순물 영역(SD1)과 제2 불순물 영역(SD2) 사이에 채널 영역(CH)이 정의될 수 있다.
일부 실시예들에서, 앞서 설명한 것과 달리 제1 수직 절연 구조물(PL1) 및 제2 수직 절연 구조물(PL2)을 형성하기 위한 공정이 게이트 전극(130A1, 130A2)을 형성하기 위한 공정보다 먼저 수행될 수도 있다. 또는 제1 불순물 영역(SD1)과 제2 불순물 영역(SD2)을 형성하기 위한 이온 주입 공정이 제1 수직 절연 구조물(PL1) 및 제2 수직 절연 구조물(PL2)을 형성하기 위한 공정보다 먼저 수행될 수도 있다.
이후, 제2 갭필 절연층(224)을 제거하고 제2 개구부(OP2)를 다시 노출할 수 있다. 제2 개구부(OP2)의 측벽에 지지층(SL) 및 하부 전극 희생 패턴(210P)의 측벽이 다시 노출될 수 있다.
도 19a 내지 도 19e를 참조하면, 제2 개구부(OP2)에 의해 노출되는 하부 전극 희생 패턴(210P)에 사이드 리세스 공정을 수행할 수 있다. 상기 사이드 리세스 공정에서 하부 전극 희생 패턴(210P)(도 18a 참조)이 제거되고 반도체 패턴(AP)의 제2 불순물 영역(SD2)의 측벽이 노출될 수 있다.
예를 들어, 상기 사이드 리세스 공정은 제2 개구부(OP2)를 통해 하부 전극 희생 패턴(210P)의 노출된 양 측벽을 식각 가스 등의 에천트에 노출시킴에 의해 수행될 수 있다. 상기 사이드 리세스 공정은 하부 전극 희생 패턴(210P)의 제2 수평 방향(Y) 폭의 약 1/2 또는 채널 몰드층(210)의 높이의 약 1/2을 제거할 수 있는 식각 시간동안 수행될 수 있다. 상기 사이드 리세스 공정에서 하부 전극 희생 패턴(210P)의 전체 길이(L1)(도 15c 참조)(예를 들어 제1 수평 방향(X)으로의 길이)에 걸쳐 하부 전극 희생 패턴(210P)의 측벽이 식각 분위기에 노출될 수 있고, 상기 제2 개구부(OP2)에 의해 노출되는 하부 전극 희생 패턴(210P)의 전체 측벽으로부터 제2 수평 방향(Y)으로 에천트가 원활하게 공급될 수 있다.
비교예에 따른 제조 방법에서는, 하부 전극 희생 패턴(210P)의 측벽이
제2 갭필 절연층(224)에 의해 막힌 상태에서 하부 전극 희생 패턴(210P)의 길이 방향(제1 수평 방향(X)) 단부에 몰드 트렌치(MT2)(도 23b 참조)를 형성하고, 몰드 트렌치(MT2)로부터 하부 전극 희생 패턴(210P)을 그 길이 방향(제1 수평 방향(X))으로부터 제거한다. 이러한 방법에 따르면 에천트의 공급 경로 및 제거된 물질의 이동 경로가 상대적으로 길어질 수 있고, 하부 전극 희생 패턴(210P)의 일부가 완전히 제거되지 않는 등 식각 공정의 정밀한 조절이 어려울 수 있다.
반면 전술한 방법에 따르면 하부 전극 희생 패턴(210P)의 측벽으로부터의 사이드 리세스 공정에 의해 하부 전극 희생 패턴(210P)이 제거될 수 있으므로, 에천트의 공급 경로 및 제거된 물질의 이동 경로가 현저히 짧아질 수 있다. 따라서 하부 전극 희생 패턴(210P)을 제거하기 위한 식각 공정의 시간이 단축될 수 있고, 또한 하부 전극 희생 패턴(210P)의 식각 공정의 정밀도가 향상될 수 있다.
상기 사이드 리세스 공정에 의해 하부 전극 희생 패턴(210P)이 제거되고 잔류하는 공간을 제1 몰드 트렌치(MT1)로 지칭할 수 있다. 제1 몰드 트렌치(MT1)에 의해 지지층(SL)의 상면 및 하면과, 반도체 패턴(AP)의 측벽이 노출될 수 있다. 일부 예시들에서, 도 19d에 도시된 것과 같이, 반도체 패턴(AP)의 측벽은 제2 수직 절연 구조물(PL2)의 측벽과 동일 평면에 배치될 수 있다.
다른 실시예들에 있어서, 상기 사이드 리세스 공정에서 제2 개구부(OP2)에 인접하게 배치되는 반도체 패턴(AP)의 측벽 부분이 상기 에천트에 노출되어 함께 소정의 폭만큼 제거될 수 있고, 이에 의해 도 19e에 도시된 것과 같이, 반도체 패턴(AP)의 측벽 부분에 한 쌍의 리세스부(APR)(도 9 참조)가 형성될 수 있다. 예를 들어, 한 쌍의 리세스부(APR)는 중심 선(CL)(도 9 참조)을 기준으로 서로에 대하여 거울 대칭 형상을 가질 수 있다. 이러한 경우에 도 8 및 도 9를 참조로 설명한 반도체 메모리 소자(100A)가 형성될 수 있다.
도 20a 및 도 20b를 참조하면, 하부 전극 희생 패턴(210P)이 제거된 후 노출된 반도체 패턴(AP)의 측벽, 제2 수직 절연 구조물(PL2)의 측벽 및 지지층(SL)의 표면 상에 배리어 금속층(230)을 형성하고, 이후 열처리 공정을 수행하여 반도체 패턴(AP)의 측벽과 배리어 금속층(230) 사이에 커패시터 콘택층(CP2)을 형성할 수 있다.
예시적인 실시예들에서, 배리어 금속층(230)은 티타늄, 탄탈륨, 코발트, 텅스텐, 티타늄 질화물, 탄탈륨 질화물 중 적어도 하나를 사용하여 형성할 수 있다. 예를 들어, 배리어 금속층(230)은 화학 기상 증착(chemical vapor deposition, CVD) 공정, 물리적 기상 증착(physical vapor deposition, PVD) 공정, 원자층 적층(atomic layer deposition, ALD) 공정, 금속 유기 CVD (metal organic CVD) 공정, 금속 유기 ALD (metal organic ALD) 공정 중 적어도 하나를 사용하여 형성될 수 있다. 배리어 금속층(230)은 약 20 내지 100 nm의 두께로 형성될 수 있다.
예시적인 실시예들에서, 열처리 공정에서 반도체 패턴(AP)의 노출 표면에 포함된 실리콘과, 반도체 패턴(AP)과 접촉하는 배리어 금속층(230)의 금속 물질 사이의 실리사이드화 반응이 발생하여 금속 실리사이드 물질을 포함하는 커패시터 콘택층(CP2)이 형성될 수 있다.
커패시터 콘택층(CP2)을 형성하기 위하여 배리어 금속층(230)을 형성하는 공정에서, 제2 개구부(OP2)와 제1 몰드 트렌치(MT1)에 의해 노출된 표면 상에 배리어 금속층(230)이 형성되므로, 반도체 패턴(AP)의 측벽에 배리어 금속층(230)의 소스 물질이 원활하게 공급될 수 있다. 따라서 반도체 패턴(AP)의 전체 측벽 상에 상대적으로 큰 두께를 갖는 배리어 금속층(230)이 형성될 수 있고, 또한 배리어 금속층(230)의 형성 공정의 정밀도가 향상될 수 있다.
비교예에 따른 제조 방법에서는, 하부 전극 희생 패턴(210P)의 측벽이 (제2 갭필 절연층(224)에 의해 막힌 상태에서 하부 전극 희생 패턴(210P)을 그 길이 방향(제1 수평 방향(X))으로부터 제거하고 하부 전극 희생 패턴(210P)이 제거된 공간 내에 배리어 금속층(230)을 형성한다. 이 때 하부 전극 희생 패턴(210P)의 길이 방향으로의 종횡비가 크기 때문에 반도체 패턴(AP) 상에 배리어 금속층(230)을 충분히 두껍게 형성하기 어려울 수 있다. 따라서 반도체 패턴(AP)과 배리어 금속층(230)의 구성성분들 사이의 반응에 의해 커패시터 콘택층(CP2)이 얇거나 불균일한 두께로 형성될 수 있고, 이는 셀 트랜지스터와 셀 커패시터 사이의 원치 않는 전기적 저항 증가를 유발할 수 있다.
반면, 전술한 방법에 따르면, 반도체 패턴(AP)의 전체 측벽 상에 상대적으로 큰 두께를 갖는 배리어 금속층(230)이 형성될 수 있고, 이에 따라 커패시터 콘택층(CP2) 또한 상대적으로 큰 두께로 균일하게 형성될 수 있다.
이후 배리어 금속층(230) 상에 절연층(도시 생략)을 형성하여 제1 몰드 트렌치(MT1) 내부를 채우고, 지지층(SL)의 측벽 상에 배치되는 배리어 금속층(230)이 노출될 때까지 상기 절연층에 에치백 공정 또는 습식 식각 공정을 수행하여 제1 갭필 물질층(240)을 형성할 수 있다.
제1 갭필 물질층(240)은 인접한 2개의 지지층(SL) 사이의 공간을 채울 수 있고, 배리어 금속층(230)의 측벽은 상기 제1 갭필 물질층(240)에 의해 커버되지 않고 제2 개구부(OP2)에 노출될 수 있다.
도 21을 참조하면, 지지층(SL)의 측벽이 노출될 때까지 배리어 금속층(230)및 제1 갭필 물질층(240)에 에치백 공정 또는 습식 식각 공정을 수행할 수 있다. 이에 따라 지지층(SL) 측벽을 커버하던 배리어 금속층(230)의 일부분은 제거되고, 지지층(SL)의 측벽이 제2 개구부(OP2)에 노출될 수 있다.
예시적인 실시예들에서, 상기 에치백 또는 습식 식각 공정에서 제1 갭필 물질층(240)의 일부분 또한 제거되어, 제1 갭필 물질층(240)의 측벽과 배리어 금속층(230)의 측벽은 서로에 대하여 정렬될 수 있다. 이에 의해 지지층(SL), 배리어 금속층(230) 및 제1 갭필 물질층(240)이 적층된 수직 플레이트 타입의 구조물이 형성될 수 있다.
도 22a 내지 도 22f를 참조하면, 지지층(SL), 배리어 금속층(230) 및 제1 갭필 물질층(240)이 적층된 구조물의 측벽 상에 사이드 몰드층(250)을 형성할 수 있고, 이후 사이드 몰드층(250) 상에 제2 개구부(OP2)를 채우는 제2 갭필 물질층(260)을 형성할 수 있다.
예시적인 실시예들에서, 사이드 몰드층(250)은 지지층(SL), 배리어 금속층(230), 제1 갭필 물질층(240)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들어, 사이드 몰드층(250)은 폴리실리콘, 실리콘 질화물, 실리콘 산질화물, 실리콘 카본 질화물, 실리콘 카본 산화물 중 적어도 하나를 사용하여 형성될 수 있다.
예를 들어, 지지층(SL)의 측벽, 배리어 금속층(230)의 측벽 및 제1 갭필 물질층(240)의 측벽이 서로에 대하여 정렬되어 상기 구조물이 상대적으로 평탄한 측벽을 가질 수 있다. 이러한 경우에 도 22d에 도시된 것과 같이, 사이드 몰드층(250)은 상대적으로 평탄한 측벽을 가지며 지지층(SL)의 측벽, 배리어 금속층(230)의 측벽 및 제1 갭필 물질층(240)의 측벽을 커버할 수 있다.
다른 실시예들에서, 배리어 금속층(230)의 에치백 또는 습식 식각 공정에서 제1 갭필 물질층(240)의 일부분 또한 제거되어, 배리어 금속층(230)의 측벽에 대하여 제1 갭필 물질층(240)의 측벽이 내측으로 리세스될 수도 있다. 도 22e에 도시된 것과 같이, 제1 갭필 물질층(240)의 측벽이 내측으로 리세스되고, 제1 갭필 물질층(240)의 측벽과 접촉하는 사이드 몰드층(250)의 측벽 또한 오목하게 형성될 수 있다. 이러한 경우에 도 8 및 도 9를 참조로 설명한 반도체 메모리 소자(100A)가 형성될 수 있다.
또 다른 실시예들에서, 배리어 금속층(230)의 에치백 또는 습식 식각 공정에서 배리어 금속층(230)의 두께와 식각 분위기에 따라 배리어 금속층(230)과 제1 갭필 물질층(240) 모두가 오목한 측벽을 갖도록 형성될 수도 있다. 도 22f에 도시된 것과 같이, 배리어 금속층(230)과 제1 갭필 물질층(240) 모두가 오목한 측벽을 가지며, 이들과 접촉하는 사이드 몰드층(250)의 측벽에 복수의 굴곡부가 형성될 수도 있다. 이러한 경우에 도 10을 참조로 설명한 반도체 메모리 소자(100B)가 형성될 수 있다.
다시 도 22b 및 도 22c를 참조하면, 이후 몰드 스택(MS) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 몰드 스택(MS)의 일부분을 제거하여 비트 라인 개구부(BLH)을 형성할 수 있다. 이후 비트 라인 개구부(BLH)에 의해 노출되는 채널 몰드층(210) 일부분을 제거하고, 상기 채널 몰드층(210)의 제거된 부분 내에 도전 물질을 사용하여 비트 라인(BL)을 형성할 수 있다. 비트 라인(BL)을 형성하기 전에, 비트 라인(BL)과 반도체 패턴(AP) 사이에 금속 실리사이드 물질을 사용하여 콘택층(CP1)을 더 형성할 수 있다. 이후 절연 물질을 사용하여 비트 라인 개구부(BLH) 내부를 채우는 비트 라인 절연층(BIL)을 형성할 수 있다.
이후 몰드 스택(MS) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 몰드 스택(MS)의 일부분을 제거하여 제2 몰드 트렌치(MT2)를 형성할 수 있다. 제2 몰드 트렌치(MT2)의 형성에 의해, 몰드 스택(MS)의 제1 수평 방향(X) 단부에 배치되던 채널 몰드층(210) 및 희생 몰드층(212) 부분이 제거될 수 있다. 또한 제2 몰드 트렌치(MT2)에 의해 제1 갭필 물질층(240)의 측벽이 노출될 수 있다.
도 23a 및 도 23b를 참조하면, 제2 몰드 트렌치(MT2)에 의해 노출된 제1 갭필 물질층(240)(도 22a 참조)을 제거하고 제4 개구부(OP4)를 형성할 수 있다. 제1 갭필 물질층(240)의 제거 공정에서 제2 갭필 물질층(260) 또한 제거될 수 있고, 사이드 몰드층(250)의 측벽이 노출될 수 있다.
예시적인 실시예들에서, 제1 갭필 물질층(240) 및 제2 갭필 물질층(260)의 제거 공정은 습식 식각 공정일 수 있으나 이에 한정되는 것은 아니다.
제4 개구부(OP4)는 제1 갭필 물질층(240)이 제거된 후에 수직 방향(Z)으로 이격된 2개의 배리어 금속층(230)과 제2 수평 방향(Y)으로 이격된 2개의 사이드 몰드층(250)에 의해 한정되는 공간일 수 있다. 제4 개구부(OP4)의 길이 방향(즉, 제1 수평 방향(X))으로의 일 단부는 제2 몰드 트렌치(MT2)와 연통되고, 제4 개구부(OP4)의 길이 방향으로의 타 단부는 커패시터 콘택층(CP2) 및 커패시터 콘택층(CP2)과 접촉하는 배리어 금속층(230) 부분을 노출할 수 있다.
도 24a 및 도 24b를 참조하면, 제4 개구부(OP4) 내에 노출된 배리어 금속층(230)(도 23a 참조)을 제거할 수 있다. 배리어 금속층(230)의 제거 공정은 습식 식각 공정일 수 있으나 이에 한정되는 것은 아니다.
배리어 금속층(230)이 제거된 후에 제4 개구부(OP4)는 수직 방향(Z)으로 이격된 2개의 지지층(SL)과 제2 수평 방향(Y)으로 이격된 2개의 사이드 몰드층(250)에 의해 한정될 수 있다.
도 25a 및 도 25b를 참조하면, 제4 개구부(OP4)의 내벽 상에 하부 전극(LE)을 형성할 수 있다.
예시적인 실시예들에서, 제4 개구부(OP4) 내에 배치되는 지지층(SL)과 사이드 몰드층(250)의 측벽 상에 도전층(도시 생략)을 콘포말하게 형성하고, 제2 몰드 트렌치(MT2)에 노출되는 지지층(SL) 측벽 상의 상기 도전층의 일부분을 제거하여 노드 분리함에 따라 각각의 제4 개구부(OP4) 내에 하부 전극(LE)을 형성할 수 있다. 하부 전극(LE)은 수직 방향(Z)으로 이격된 2개의 지지층(SL)과, 제2 수평 방향(Y)으로 이격된 2개의 사이드 몰드층(250)에 의해 한정되는 공간(즉, 제4 개구부(OP4))의 내부에 형성될 수 있고, 하나의 하부 전극(LE)이 이에 인접한 하부 전극(LE)과 연결되지 않을 수 있다.
예를 들어, 제2 몰드 트렌치(MT2)에 노출되는 지지층(SL) 측벽 상의 상기 도전층의 일부분을 제거하여 노드 분리하기 위하여, 제4 개구부(OP4) 내부에 갭필 절연층(도시 생략)이 더 형성될 수 있다. 이러한 경우에 제4 개구부(OP4) 내부를 상기 갭필 절연층으로 채운 후, 제2 몰드 트렌치(MT2)에 배치되는 상기 갭필 절연층을 제거하는 과정에서 지지층(SL) 측벽 상의 상기 도전층의 일부분이 함께 제거될 수 있다. 그러나 상기 노드 분리를 위한 공정이 이에 한정되는 것은 아니다.
도 26a 및 도 26b를 참조하면, 사이드 몰드층(250)(도 25a 참조)을 제거하고, 하부 전극(LE)의 측벽 및 지지층(SL)의 측벽을 노출할 수 있다.
하부 전극(LE)과 지지층(SL)은 수직 방향(Z)으로 교대로 배치될 수 있고, 지지층(SL)이 하부 전극(LE)이 쓰러지거나 기울어지는 것을 방지할 수 있다.
도 27a 및 도 27b를 참조하면, 하부 전극(LE)과 지지층(SL)의 측벽 상에 게이트 유전층(DL) 및 상부 전극(UE)을 형성할 수 있다.
예시적인 실시예들에서, 게이트 유전층(DL)은 제4 개구부(OP4) 내에 배치되는 하부 전극(LE)의 내벽 상에 및 하부 전극(LE)의 제2 수평 방향(Y)으로 이격된 한 쌍의 제1 측벽(LES1) 상에 콘포말하게 배치될 수 있다. 또한 게이트 유전층(DL)은 지지층(SL)의 측벽 및 기판(110) 상에도 배치될 수 있다.
전술한 공정을 수행하여, 반도체 메모리 소자(100)가 완성될 수 있다.
비교예에 따른 반도체 메모리 장치의 제조 방법에 따르면, 하부 전극 희생 패턴(210P)의 길이 방향(제1 수평 방향(X)) 단부에 몰드 트렌치(MT2)(도 23b 참조)를 형성하고, 몰드 트렌치(MT2)로부터 하부 전극 희생 패턴(210P)을 그 길이 방향(제1 수평 방향(X))으로부터 제거한다. 이러한 방법에 따르면 에천트의 공급 경로 및 제거된 물질의 이동 경로가 상대적으로 길어질 수 있고, 하부 전극 희생 패턴(210P)의 일부가 완전히 제거되지 않는 등 식각 공정의 정밀한 조절이 어려울 수 있다.
또한 하부 전극 희생 패턴(210P)의 측벽이 갭필 절연층(224)에 의해 막힌 상태에서 하부 전극 희생 패턴(210P)이 제거된 공간 내에 배리어 금속층(230)을 형성한다. 이 때 하부 전극 희생 패턴(210P)의 길이 방향으로의 종횡비가 크기 때문에 반도체 패턴(AP) 상에 배리어 금속층(230)을 충분히 두껍게 형성하기 어려울 수 있다. 따라서 반도체 패턴(AP)과 배리어 금속층(230)의 구성성분들 사이의 반응에 의해 커패시터 콘택층(CP2)이 얇거나 불균일한 두께로 형성될 수 있고, 이는 셀 트랜지스터와 셀 커패시터 사이의 원치 않는 전기적 저항 증가를 유발할 수 있다.
반면 전술한 방법에 따르면 하부 전극 희생 패턴(210P)의 측벽으로부터의 사이드 리세스 공정에 의해 하부 전극 희생 패턴(210P)이 제거될 수 있으므로, 에천트의 공급 경로 및 제거된 물질의 이동 경로가 현저히 짧아질 수 있다. 따라서 하부 전극 희생 패턴(210P)을 제거하기 위한 식각 공정의 시간이 단축될 수 있고, 또한 하부 전극 희생 패턴(210P)의 식각 공정의 정밀도가 향상될 수 있다.
또한 반도체 패턴(AP)의 전체 측벽 상에 상대적으로 큰 두께를 갖는 배리어 금속층(230)이 형성될 수 있고, 이에 따라 커패시터 콘택층(CP2) 또한 상대적으로 큰 두께로 균일하게 형성될 수 있다. 따라서, 하부 전극(LE)과 반도체 패턴(AP) 사이의 전기적 저항이 감소되어 반도체 메모리 장치(100)는 우수한 동작 특성을 가질 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 메모리 소자 AP: 반도체 패턴
CP2: 커패시터 콘택층 CS: 커패시터 구조물
LE: 하부 전극 SL: 지지층
250: 사이드 몰드층

Claims (10)

  1. 기판 상에서 제1 수평 방향으로 연장되는 반도체 패턴;
    상기 기판 상에서 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되며, 상기 반도체 패턴의 일단에 배치되는 비트 라인;
    상기 기판 상에서 수직 방향으로 연장되며, 상기 반도체 패턴의 측면 상에 배치되는 워드 라인;
    상기 제1 수평 방향으로 상기 반도체 패턴의 타단에 배치되고, 상기 반도체 패턴에 연결되는 하부 전극, 상기 하부 전극과 이격된 상부 전극, 및 상기 하부 전극과 상기 상부 전극 사이에 개재된 커패시터 유전층을 포함하는 커패시터 구조물; 및
    상기 반도체 패턴의 상기 타단과 상기 하부 전극 사이에 배치되며, 상기 반도체 패턴과 접촉하는 한 쌍의 볼록면을 갖는, 커패시터 콘택층을 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 반도체 패턴의 상기 타단은 한 쌍의 리세스부를 포함하고,
    상기 한 쌍의 리세스부는 상기 제2 수평 방향으로의 중심선을 기준으로 서로에 대하여 거울 대칭인 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 한 쌍의 볼록면은 상기 한 쌍의 리세스부와 접촉하고,
    상기 한 쌍의 볼록면은 상기 제2 수평 방향으로의 중심선을 기준으로 서로에 대하여 거울 대칭이고,
    상기 커패시터 콘택층은 금속 실리사이드를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 하부 전극은 상기 제2 수평 방향으로 이격되는 한 쌍의 제1 측벽을 가지며,
    상기 한 쌍의 제1 측벽은 상기 하부 전극의 중심을 향해 내측으로 오목한 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 하부 전극은 상기 제2 수평 방향으로 이격되는 한 쌍의 제1 측벽을 가지며,
    상기 한 쌍의 제1 측벽은 복수의 굴곡부를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 제1 수평 방향으로 연장되고 상기 수직 방향으로 이격되는 2개의 지지층을 더 포함하고,
    상기 2개의 지지층 사이에 상기 하부 전극이 배치되는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 하부 전극의 상면은 상기 지지층과 접촉하고, 상기 하부 전극의 상기 상면은 평평한 것을 특징으로 하는 반도체 메모리 소자.
  8. 제6항에 있어서,
    상기 하부 전극은 상기 제2 수평 방향으로 이격되는 한 쌍의 제1 측벽을 가지며,
    상기 커패시터 유전층은 상기 하부 전극의 상기 한 쌍의 제1 측벽 상에서 상기 지지층의 측벽 상으로 연장되는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 하부 전극은 상기 제1 수평 방향을 따라 제1 길이를 갖고, 상기 제2 수평 방향을 따라 제1 폭을 가지며, 상기 제1 폭에 대한 상기 제1 길이의 비율은 5 내지 400인 것을 특징으로 하는 반도체 메모리 소자.
  10. 기판 상에서 제1 수평 방향으로 연장되며 수직 방향으로 이격되는 복수의 반도체 패턴;
    상기 기판 상에서 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되며, 상기 수직 방향으로 이격되고, 상기 복수의 반도체 패턴의 일단에 배치되는 복수의 비트 라인;
    상기 기판 상에서 상기 수직 방향으로 연장되며, 상기 반도체 패턴의 측면 상에 배치되는 워드 라인;
    상기 제1 수평 방향으로 상기 복수의 반도체 패턴의 타단에 배치되고, 상기 수직 방향으로 이격되는 복수의 하부 전극을 포함하는 커패시터 구조물;
    상기 복수의 하부 전극 중 인접한 2개의 하부 전극 사이에 배치되는 지지층; 및
    상기 복수의 반도체 패턴 각각의 상기 타단과 상기 복수의 하부 전극 사이에 배치되는 복수의 커패시터 콘택층을 포함하고,
    상기 반도체 패턴의 상기 타단은 한 쌍의 리세스부를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
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