KR20230134881A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
예시적인 실시예들에 따르면, 반도체 메모리 소자가 제공된다. 상기 반도체 메모리 소자는, 컨택 영역 상에 배치되고, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 컨택 전극들을 포함하고, 상기 복수의 컨택 전극들 각각은 제1 두께를 갖는 연결 부분 및 제2 두께를 갖는 랜딩 부분을 포함한다.
Description
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 구체적으로는 3차원 반도체 메모리 소자에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 고용량의 반도체 메모리 소자가 요구된다. 종래의 2차원 반도체 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 면적의 감소에 의해 주로 결정되기 때문에, 2차원 반도체 메모리 소자의 집적도의 향상은, 초고집적 반도체 제조 공정의 물리적 한계에 의해 제한된다. 이에 따라, 집적도 제고의 솔루션으로서, 복수의 메모리 셀을 수직 방향으로 적층하는 3차원 반도체 메모리 소자가 주목받고 있다.
본 발명의 기술적 과제는, 신뢰성 및 집적도가 제고된 반도체 메모리 소자 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따르면, 반도체 메모리 소자가 제공된다. 상기 반도체 메모리 소자는 셀 어레이 영역 및 컨택 영역을 포함하는 기판; 상기 컨택 영역 상에 배치되고, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 컨택 전극들; 상기 셀 어레이 영역 상에 배치되고, 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 연장되는 트랜지스터 바디부들로서, 상기 트랜지스터 바디부들 각각은, 상기 제2 방향을 따라 순서대로 배치되는 제1 소스-드레인 영역, 단결정 채널층, 및 제2 소스-드레인 영역을 포함하고; 상기 셀 어레이 영역 상에 배치되고, 상기 제2 소스-드레인 영역과 연결되는 하부 전극층; 상기 셀 어레이 영역 상에 배치되고, 상기 하부 전극층을 커버하며, 균일한 두께를 갖는 커패시터 유전막; 및 상기 셀 어레이 영역 상에 배치되고, 상기 커패시터 유전막을 사이에 두고 상기 하부 전극층과 이격된 상부 전극층을 포함하되, 상기 트랜지스터 바디부들 각각의 상기 단결정 채널층은 복수의 컨택 전극들 중 대응하는 것과 연결되고, 상기 복수의 컨택 전극들 각각은 계단 구조를 구성하도록 상기 복수의 컨택 전극들 중 위에 배치된 것들보다 상기 제1 방향으로 더 길며; 및 상기 복수의 컨택 전극들 각각은 제1 두께를 갖는 연결 부분 및 제2 두께를 갖는 랜딩 부분을 포함한다.
예시적인 실시예들에 따르면, 반도체 메모리 소자가 제공된다. 상기 반도체 메모리 소자는, 셀 어레이 영역 및 컨택 영역을 포함하는 기판; 상기 셀 어레이 영역 상에 배치되고, 각각 셀 트랜지스터 및 셀 커패시터를포함하는 복수의 메모리 셀들로서, 상기 복수의 메모리 셀들은 상기 기판에 수직한 제3 방향을 따라 배치되고; 상기 컨택 영역 상에 배치되고 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 계단 구조; 상기 컨택 영역 상에 배치되고 상기 제1 방향으로 연장되며, 상기 제1 방향에 수직하고 상기 기판의 상기 상면에 평행한 제2 방향으로 연장되는 제2 계단 구조; 및 상기 제1 계단 구조와 상기 제2 계단 구조 사이에 개재된 층간 절연층을 포함하되, 상기 제1 계단 구조 및 상기 제2 계단 구조 각각은, 상기 기판 상에 상기 제3 방향을 따라 적층된 복수의 컨택 전극들 및 상기 복수의 컨택 전극들 상에 배치된 최상 컨택 전극을 포함하고, 상기 최상 컨택 전극은 제1 두께를 갖는 제1 연결 부분 및 제2 두께를 갖는 제1 랜딩 부분을 포함하며, 상기 복수의 컨택 전극들은 각각은 상기 제1 두께를 갖는 제2 연결 부분 및 상기 제2 두께를 갖는 제2 랜딩 부분을 포함하고, 및 상기 제1 랜딩 부분의 상기 제1 방향 길이는 상기 제2 랜딩 부분의 상기 제1 방향 길이와 다르다.
예시적인 실시예들에 따르면, 반도체 메모리의 제조 방법이 제공된다. 상기 방법은, 기판 상에 복수의 화합물 반도체 층들 및 복수의 단결정 반도체 층들을 형성하는 단계로서, 복수의 화합물 반도체 층들 및 복수의 단결정 반도체 층들은 교대로 적층되고; 상기 복수의 화합물 반도체 층들을 식각함으로써 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 화합물 반도체 패턴들을 형성하고 및 상기 복수의 단결정 반도체 층들을 식각함으로써 상기 제1 방향으로 연장되는 복수의 단결정 반도체 패턴들을 형성하는 단계로서, 상기 복수의 단결정 반도체 패턴들은 제1 및 제2 몰드를 구성하고, 상기 제1 몰드 및 상기 제2 몰드는 상기 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 서로 이격되며; 상기 복수의 화합물 반도체 패턴들을 제거하는 단계; 상기 복수의 단결정 반도체 패턴들을 등방적으로 식각하는 단계; 상기 제1 몰드 및 상기 제2 몰드 사이를 채우고, 상기 복수의 단결정 반도체 패턴들을 둘러싸는 층간 절연층을 형성하는 단계; 상기 복수의 단결정 반도체 패턴들에 대해 높은 식각 선택비로 상기 층간 절연층을 식각하는 단계; 및 상기 단결정 반도체 패턴들 중 적어도 어느 하나를 식각하는 단계를 포함한다.
본 발명의 반도체 메모리 소자의 컨택 전극들의 형성시, 실리콘 단결정 패턴 및 산화물 층은 서로 다른 식각 공정에 의해 식각될 수 있다. 이에 따라, 서로 다른 물질들의 식각 공정에서 발생하는 프로파일 변형을 방지할 수 있다.
나아가, 컨택 전극들의 랜딩 부분의 두께를 증가시킴으로써 펀치 쓰루에 따른 소자 불량을 방지할 수 있다.
본 발명의 예시적인 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 않은 다른 효과들은 이하의 설명으로부터 본 개시의 예시적인 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적인 실시예들을 실시함에 따른 의도하지 않은 효과들 역시 본 개시의 예시적인 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 등가 회로도이다.
도 2a는 예시적인 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 2b는 도 2a의 절단선 I-I'을 따라 취한 단면도이다.
도 2c는 도 2a의 절단선 II-II'을 따라 취한 단면도이다.
도 2d는 도 2a의 절단선 III-III'을 따라 취한 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 메모리 소자를 제조하는 방법을 설명하기 위한 순서도이다.
도 4a 내지 도 17b는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a는 예시적인 실시예들에 따른 반도체 메모리 소자를 설명하기 위한 평면도이다.
도 2b는 도 2a의 절단선 I-I'을 따라 취한 단면도이다.
도 2c는 도 2a의 절단선 II-II'을 따라 취한 단면도이다.
도 2d는 도 2a의 절단선 III-III'을 따라 취한 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 메모리 소자를 제조하는 방법을 설명하기 위한 순서도이다.
도 4a 내지 도 17b는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 예시적인 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 메모리 소자(10)를 나타내는 회로도이다.
도 1을 참조하면, 반도체 메모리 소자(10)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC) 각각은, 셀 트랜지스터(TR)와 셀 커패시터들(CAP)을 포함할 수 있다. 셀 트랜지스터(TR)와 셀 커패시터들(CAP)은 서로 연결될 수 있다. 예컨대, 셀 트랜지스터(TR)의 소스 전극 및 드레인 전극 중 어느 하나는 셀 커패시터들(CAP) 각각의 하부 전극에 연결될 수 있다.
복수의 메모리 셀들(MC)은 복수의 서브 셀 어레이들(SCA)을 구성할 수 있다. 예시적인 실시예들에 따르면, 복수의 서브 셀 어레이들(SCA)은 X 방향을 따라 배열될 수 있다. X 방향은 복수의 워드 라인들(WL)의 연장 방향일 수 있다.
복수의 서브 셀 어레이들(SCA)은 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 서브 셀 어레이들(SCA)에 포함된 복수의 메모리 셀들(MC)은 각각 Y 방향 및 Z 방향으로 이격될 수 있다.
Y 방향은 복수의 비트 라인 스트랩들(BLS)의 연장 방향일 수 있다. Z 방향은 복수의 비트 라인들(BL)의 연장 방향일 수 있다. Y 방향은 X 방향에 실질적으로 수직할 수 있다. Z 방향은 X 방향 및 Y 방향에 실질적으로 수직할 수 있다. 대체적으로(Alternatively), X 방향은 제1 방향으로 지칭될 수도 있고, Y 방향은 대체로 제2 방향으로 지칭될 수도 있으며, Z 방향은 제3 방향으로 지칭될 수 도 있다.
복수의 서브 셀 어레이들(SCA) 중 하나(One of the plurality of the sub cell arrays)에 포함된 메모리 셀들(MC) 중 동일한 Z 방향 레벨에 배치된 것들은 커패시터(CAP)의 예컨대, 상부 전극(PE)을 공유할 수 있고, Y 방향으로 이격될 수 있다.
복수의 워드 라인들(WL)은 Y 방향 및 Z 방향을 따라 배열될 수 있다. 복수의 비트 라인들(BL)은 X 방향 및 Y 방향을 따라 배열될 수 있다. 복수의 비트 라인 스트랩들(BLS)은 X 방향을 따라 배열될 수 있다.
복수의 비트 라인들(BL)은 비트 라인 스트랩들(BLS)에 연결될 수 있다. 복수의 비트 라인 스트랩들(BLS) 각각은 Y 방향을 따라 배열된 복수의 비트라인들(BL)에 연결될 수 있다. 예컨대, 복수의 서브 셀 어레이들(SCA) 중 하나에 연결된 두 비트 라인들(BL)은 비트 라인 스트랩들(BLS) 중 대응되는 것에 연결될 수 있다.
복수의 셀 커패시터들(CAP)은 X 방향 및 Z 방향으로 연장되는 상부 전극(PE)을 공유할 수 있다. 즉, 상부 전극(PE)은 Z 방향 및 X 방향을 따라 배열된 복수의 셀 커패시터들(CAP)의 공통된 전극일 수 있다. 도시의 편의를 위해, 상부 전극(PE)이 Z 방향으로 연장되는 것으로 도시되었으며, X 방향을 따라서 배열되는 것으로 도시된 상부 전극들(PE)은 하나의 상부 전극(PE)의 부분을 나타낸다.
도 2a는 예시적인 실시예들에 따른 반도체 메모리 소자(10)를 설명하기 위한 평면도이다.
도 2b는 도 2a의 절단선 I-I'을 따라 취한 단면도이다.
도 2c는 도 2a의 절단선 II-II'을 따라 취한 단면도이다.
도 2d는 도 2a의 절단선 III-III'을 따라 취한 단면도이다.
도 2a 내지 도 2d를 참조하면, 반도체 메모리 소자(10)는 기판(101), 기판(101) 상에 배치된 복수의 셀 트랜지스터들(CTR) 및 복수의 셀 커패시터들(CAP)을 포함할 수 있다.
기판(101)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 또는 예를 들면, 기판(101)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
기판(101)은 X 방향 및 Y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)의 상면은 Z 방향에 수직할 수 있다. 기판(101)은 전술한 셀 어레이 영역(CAR) 및 복수의 셀 트랜지스터들(CTR)과 복수의 셀 커패시터들(CAP)에 대한 배선을 제공하는 컨택 영역(CNTR)을 포함할 수 있다.
기판(101)의 상에 주변 회로(도시 생략)와 상기 주변 회로에 연결되는 배선층(도시 생략)이 형성될 수 있다. 예를 들어, 상기 주변 회로는 서브 워드 라인 드라이버, 센스 앰프 등을 구성하는 평면형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 기판(101) 상에 상기 주변 회로 및 상기 배선층을 커버하도록 배치되는 하부 절연층(도시 생략)이 형성될 수 있다.
기판(101)은 셀 어레이 영역(CAR) 및 컨택 영역(CNTR)을 포함할 수 있다. 셀 어레이 영역(CAR) 상에 복수의 셀 트랜지스터들(CTR)이 배치될 수 있고, 컨택 영역(CNTR) 상에 컨택 전극들(124, 124U) 및 도전성 컨택들(140)이 배치될 수 있다.
기판(101) 상에 화합물 반도체 층(110)이 배치될 수 있다. 화합물 반도체 층(110) 상에 하부 단결정 반도체 패턴(125)이 배치될 수 있다. 하부 단결정 반도체 패턴(125)은 화합물 반도체 층(110)을 사이에 두고 기판(101)으로부터 이격될 수 있다. 화합물 반도체 층(110) 및 하부 단결정 반도체 패턴(125)은 셀 어레이 영역(CAR) 및 컨택 영역(CNTR) 각각에서 연장될 수 있다.
복수의 셀 트랜지스터들(CTR) 각각은 트랜지스터 바디(220), 워드 라인들(230), 게이트 절연층(240), 및 비트 라인(250)을 포함할 수 있고, 복수의 셀 커패시터들(CAP)은 제1 전극(EL1), 제2 전극(EL2) 및 커패시터 유전층(DL)을 포함할 수 있다.
복수의 트랜지스터 바디들(220)은 기판(101) 상에 배치될 수 있다. 복수의 트랜지스터 바디들(220)은 Y 방향을 따라 연장될 수 있다. 복수의 트랜지스터 바디들(220)은 Z 방향으로 이격될 수 있다.
복수의 트랜지스터 바디들(220)은 도핑되지 않은 반도체 물질 또는 도핑된 반도체 물질을 포함할 수 있다. 예컨대, 복수의 트랜지스터 바디들(220)은 폴리실리콘을 포함할 수 있다.
복수의 트랜지스터 바디들(220)은 비정질 금속 산화물, 다결정질 금속 산화물, 또는 비정질 금속 산화물 및 다결정질 금속 산화물의 조합 등을 포함할 수도 있다. 예컨대, 복수의 트랜지스터 바디들(220)은 In-Ga계 산화물(IGO), In-Zn계 산화물(IZO), 또는 In-Ga-Zn계 산화물(IGZO) 중 적어도 하나를 포함할 수 있다.
복수의 트랜지스터 바디들(220) 각각은 제1 소스/드레인 영역(222), 단결정 채널층(224), 및 제2 소스/드레인 영역(226)을 포함할 수 있다. 제1 소스/드레인 영역(222)은 비트 라인(250)과 연결될 수 있고, 제2 소스/드레인 영역(226)은 셀 커패시터들(CAP)의 제1 전극(EL1)과 연결될 수 있다.
단결정 채널층(224)은 제1 소스/드레인 영역(222) 및 제2 소스/드레인 영역(226)의 사이에 개재될 수 있다. 단결정 채널층(224)은 제1 소스/드레인 영역(222) 및 제2 소스/드레인 영역(226) 각각에 연결될 수 있다. 제1 소스/드레인 영역(222) 및 제2 소스/드레인 영역(226)은 고농도의 n형 도판트들로 도핑된 반도체 물질을 포함할 수 있다.
복수의 워드 라인들(230)은 복수의 트랜지스터 바디들(220)에 인접하게 배치될 수 있다. 복수의 워드 라인들(230) 각각은 X 방향으로 연장될 수 있다. 예시적인 실시예들에 따르면, 반도체 메모리 소자(10)는 듀얼 게이트 트랜지스터 구조를 포함할 수 있다. 예시적인 실시예들에 따르면, 복수의 워드 라인들(230) 각각은 복수의 트랜지스터 바디들(220)의 상면 및 하면 상에 배치될 수 있다. 복수의 워드 라인들(230) 각각은 복수의 트랜지스터 바디들(220)을 사이에 두고 이격될 수 있다. 복수의 트랜지스터 바디들(220) 각각은 복수의 워드 라인들(230) 사이에 개재될 수 있다.
예시적인 실시예들에서, 복수의 워드 라인들(230)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속 질화물(질화 티타늄, 질화 탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 적어도 하나를 포함할 수 있다.
복수의 스페이서들(232)은 복수의 비트 라인들(250)과 복수의 워드 라인들(230) 사이에 개재될 수 있다. 복수의 스페이서들(232)은 복수의 워드 라인들(230)과 동일한 수직 레벨(예컨대, Z 방향 레벨)에 배치될 수 있다. 복수의 스페이서들(232)의 제1 측벽은 복수의 비트 라인들(250) 중 어느 하나와 접할 수 있다. 복수의 스페이서들(232)의 제2 측벽은 복수의 워드 라인들(230)과 접할 수 있다.
복수의 스페이서들(232) 중 기판(101)에 가장 인접한 것을 하부 스페이서(232L)라 정의한다. 하부 스페이서(232L)는 복수의 스페이서들(232) 중 가장 큰 두께(즉, Z 방향 길이)를 가질 수 있다. 복수의 스페이서들(232) 및 하부 스페이서(232L)는 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물을 포함할 수 있다.
게이트 절연층(240)은 복수의 워드 라인들(230)과 트랜지스터 바디(220) 사이에 개재될 수 있다. 게이트 절연층(240)은 균일한 두께를 가질 수 있고, 이에 따라 콘포말한 구조를 가질 수 있다. 게이트 절연층(240)은 복수의 워드 라인들(230) 각각의 상면, 바닥면, 및 측면을 커버할 수 있다.
예시적인 실시예들에서, 게이트 절연층(240)은 실리콘 산화물보다 높은 유전 상수를 가지는 고유전(high-k dielectric) 물질 및 강유전체 중에서 선택되는 적어도 하나를 포함할 수 있다. 예컨대,게이트 절연층(240)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 티탄산 지르콘산 연(PZT), 탄탈산 스트론튬 비스무스(STB), 비스무스 철 산화물(BFO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
스페이서 매립층(262)은 복수의 트랜지스터 바디들(220) 사이에 배치될 수 있다. 스페이서 매립층(262)은 복수의 워드 라인들(230)과 기판(101)으로부터 동일한 수직 레벨(예컨대, Z 방향 레벨)에 배치될 수 있다. 스페이서 라이너(264)는 스페이서 매립층(262)의 상면 상에 및 하면 상에 배치될 수 있다.
분리 절연층(266)은 스페이서 매립층(262)과 스페이서 매립층(262) 사이 및 인접한 2개의 워드 라인들(230) 사이에 배치될 수 있다. 예를 들어, 분리 절연층(266)과 워드 라인들(230) 사이에 게이트 절연층(240)이 개재될 수 있고, 분리 절연층(266)과 스페이서 매립층(262) 사이에는 스페이서 라이너(264)이 개재될 수 있다.
복수의 비트 라인들(250) 각각은 기판(101) 상에서 Z 방향으로 연장될 수 있다. 복수의 비트 라인들(250)은 X 방향 및 Y 방향을 따라 배열될 수 있다. 복수의 비트 라인들(250)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속 질화물(질화 티타늄, 질화 탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 적어도 하나를 포함할 수 있다.
복수의 비트 라인들(250) 각각의 주위에, Z 방향으로 연장되는 비트 라인 절연층(252)이 배치될 수 있다. 비트 라인 절연층(252)의 바닥면은 하부 스페이서(232L)의 상면과 접할 수 있다.
셀 커패시터들(CAP)은 제1 전극(EL1), 제2 전극(EL2) 및 커패시터 유전층(DL)을 포함할 수 있다. 제1 전극(EL1)은 제2 소스/드레인 영역(226)에 연결될 수 있다. 제1 전극(EL1)은 Y 방향에 평행한 측면 및 Y 방향에 수직한 바닥면을 갖는 컵 형상을 가질 수 있다. 예를 들어 도 4에 도시되는 것과 같이, 제1 전극(EL1)은 90도 회전한 U 형상의 수평 단면을 가질 수 있다.
커패시터 유전층(DL)은 제1 전극(EL1) 표면을 커버할 수 있다. 커패시터 유전층(DL)은 균일한 두께를 가질 수 있다. 이에 따라, 커패시터 유전층(DL)은 콘포말한 형상을 가질 수 있다. 제2 전극(EL2)은 커패시터 유전층(DL)을 사이에 두고 제1 전극(EL1)과 이격될 수 있다.
예시적인 실시예들에서, 제1 전극(EL1) 및 제2 전극(EL2)은 도핑된 반도체 물질, 티타늄 질화물, 탄탈륨 질화물, 니오븀 질화물 또는 텅스텐 질화물 등의 도전성 금속 질화물, 루테늄, 이리듐, 티타늄 또는 탄탈륨의 금속, 이리듐 산화물 또는 니오븀 산화물 등의 도전성 금속 산화물을 포함할 수 있다.
복수의 컨택 전극들(124, 124U)은 컨택 영역(CNTR) 상에 배치될 수 있다. 복수의 컨택 전극들(124, 124U)은 하부 단결정 반도체 층(125) 상에 배치될 수 있다. 복수의 컨택 전극들(124, 124U)은 Z 방향을 따라 적층될 수 있다.
하부 단결정 반도체 층(125)은 반도체 물질을 포함할 수 있다. 하부 단결정 반도체 층(125)은 예컨대, Si와 같은 화합물 반도체 물질을 포함할 수 있다.
복수의 컨택 전극들(124, 124U)은 도전성 물질을 포함할 수 있다. 복수의 컨택 전극들(124, 124U)은 예컨대, 도핑된 실리콘 및 도핑된 게르마늄 등과 같은 도핑된 반도체 물질, 질화 티타늄 및 질화 탄탈륨 등과 같은 도전성 금속 질화물, 텅스텐, 티타늄 및 탄탈륨 등과 같은 금속, 및 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등과 같은 금속-반도체 화합물 중 어느 하나를 포함할 수 있다.
최상(Uppermost) 컨택 전극(124U)은 복수의 컨택 전극들(124, 124U) 중 가장 위에 배치될 수 있다. 최상 컨택 전극(124U)은 복수의 컨택 전극들(124, 124U) 중 기판(101)으로부터 가장 멀 수 있다. 컨택 전극들(124)은 최상 컨택 전극(124U)과 하부 단결정 반도체 층(125)의 사이에 개재될 수 있다.
최상 컨택 전극(124U) 상에 더미 전극(124D)이 더 배치될 수 있다. 더미 전극(124D) 상에 더미 전극(124D)의 상면을 커버하는 스토퍼 패턴들(133)이 배치될 수 있다.
예시적인 실시예들에 따르면, 복수의 컨택 전극들(124, 124U)은 Y 방향으로 소정의 폭을 가지고 X 방향으로 연장될 수 있다. 복수의 컨택 전극들(124, 124U)은 컨택 영역(CNTR) 및 셀 어레이 영역(CAR) 상에서 연장될 수 있다. 복수의 컨택 전극들(124B, 124, 124U) 각각은 단결정 채널층(224)과 연결될 수 있다.
예시적인 실시예들에 따르면, 복수의 컨택 전극들(124, 124U) 각각의 X 방향은 서로 다를 수 있다. 예컨대, 복수의 컨택 전극들(124, 124U) 각각은 복수의 컨택 전극들(124, 124U) 중 위에 배치된 것보다 X 방향으로 더 돌출할 수 있다.
복수의 컨택 전극들(124, 124U) 각각은 도전성 컨택들(140)의 랜딩을 위한 영역을 제공할 수 있다. 예컨대, 컨택 전극들(124) 각각은 최상 컨택 전극(124U)에 대해 X 방향으로 더 돌출될 수 있다. 이에 따라, 복수의 컨택 전극들(124, 124U)은 제1 및 제2 계단 구조들(ST1, ST2)을 구성할 수 있다.
제1 및 제2 계단 구조들(ST1, ST2)은 층간 절연층(122)에 의해 절연될 수 있다. 제1 및 제2 계단 구조들(ST1, ST2)은 층간 절연층(122)을 사이에 두고 Y 방향으로 이격될 수 있다. 이에 따라, 제1 및 제2 계단 구조들(ST1, ST2)이 서로 다른 서브 셀 어레이들(SCA)에 대한 배선을 제공할 수 있다.
이에 따라, 복수의 컨택 전극들(124, 124U) 각각은 가변적인 두께(즉, Z 방향 길이)를 가질 수 있다. 예컨대, 최상 컨택 전극(124U)은 제1 두께(T1)를 가지는 제1 연결 부분(124UA) 및 제2 두께(T2)를 가지는 제1 랜딩 부분(124UB)을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 두께(T1)와 제2 두께(T2)는 서로 다를 수 있다. 예시적인 실시예들에 따르면, 제2 두께(T2)는 제1 두께(T1)보다 더 클 수 있다. 예시적인 실시예들에 따르면, 제2 두께(T2)와 제1 두께(T1)의 차이는 약 30nm 이하일 수 있으나 이에 제한되지 않는다.
예시적인 실시예들에 따르면, 최상 컨택 전극(124U)의 제1 랜딩 부분(124UB)은 최상 컨택 전극(124U)의 제1 부분(124UA) 보다 셀 어레이 영역(CAR)으로부터 멀리 이격될 수 있다. 예시적인 실시예들에 따르면, 최상 컨택 전극(124U)의 제1 랜딩 부분(124UB)은 최상 컨택 전극(124U)의 제1 부분(124UA)을 통해 대응되는 단결정 채널층(224)에 연결될 수 있다.
예시적인 실시예들에 따르면, 최상 컨택 전극(124U)의 제1 랜딩 부분(124UB)은 도전성 컨택들(140)에 대한 랜딩을 제공할 수 있다. 예시적인 실시예들에 따르면, 최상 컨택 전극(124U)의 제1 랜딩 부분(124UB)은 도전성 컨택들(140)과 접할 수 있다.
유사하게, 컨택 전극들(124) 각각은, 제1 두께(T1)를 가지는 제2 연결 부분(124A) 및 제2 두께(T2)를 가지는 제2 랜딩 부분(124B)을 포함할 수 있다.
예시적인 실시예들에 따르면, 컨택 전극들(124)의 제2 랜딩 부분(124B)은 컨택 전극들(124)의 제2 연결 부분(124A) 보다 셀 어레이 영역(CAR)으로부터 멀리 이격될 수 있다. 예시적인 실시예들에 따르면, 컨택 전극들(124)의 제2 랜딩 부분(124B)은 컨택 전극들(124)의 제2 연결 부분(124A)을 통해 단결정 채널층(224)에 연결될 수 있다.
예시적인 실시예들에 따르면, 컨택 전극들(124)의 제2 랜딩 부분(124B)은 도전성 컨택들(140)에 대한 랜딩을 제공할 수 있다. 예시적인 실시예들에 따르면, 컨택 전극들(124)의 제2 랜딩 부분(124B)은 도전성 컨택들(140)과 접할 수 있다.
예시적인 실시예들에 따르면, 제1 랜딩 부분(124UA)의 X 방향 길이인 제1 길이(L1)는 제2 랜딩 부분(124A)의 X 방향 길이인 제2 길이(L2)와 다를 수 있다. 예시적인 실시예들에 따르면, 제1 길이(L1)는 제2 길이(L2)보다 더 길 수 있다.
예시적인 실시예들에 따르면, 제1 랜딩 부분(124UB)은 제2 연결 부분들(124A)과 Z 방향으로 중첩될 수 있다. 예시적인 실시예들에 따르면, 제1 랜딩 부분(124UB)은 제2 랜딩 부분들(124B)과 Z 방향으로 중첩되지 않을 수 있다. 예시적인 실시예들에 따르면, 제1 랜딩 부분(124UB)은 제2 랜딩 부분들(124B)과 수평 방향(예컨대, X 방향)으로 이격될 수 있다.
예시적인 실시예들에 따르면, 상부 절연층(135)은 제1 및 제2 계단 구조(ST1, ST2), 층간 절연층(122) 및 도전성 컨택들(140)을 커버할 수 있다.
층간 절연층(122) 및 상부 절연층(135)은 절연성 물질을 포함할 수 있다. 층간 절연층(122) 및 상부 절연층(135)은 예컨대, 실리콘 산화물을 포함할 수 있다. 이에 따라, 층간 절연층(122) 및 상부 절연층(135)은 일체화될 수 있고, 층간 절연층(122) 및 상부 절연층(135)의 사이에 경계가 형성되지 않을 수 있다.
도전성 컨택들(140)은 도전성 물질을 포함할 수 있다. 도전성 컨택들(140)은 예컨대, 텅스텐과 같은 금속 물질을 포함할 수 있다. 또한, 도전성 컨택들(140)과 상부 절연층(135) 사이에 예컨대, 티타늄 질화물을 포함하는 도전성 배리어가 더 개재될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 메모리 소자 제조 방법을 설명하기 위한 순서도이다.
도 4a 내지 도 17b는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
보다 구체적으로, 도 4a 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a 및 도 17b는 도 2c에 대응되는 부분을 나타내고, 도 4b, 도 5, 도 6, 도 7, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b 및 도 17b는 도 2d에 대응되는 부분을 나타낸다.
도 3, 도 4a 및 도 4b를 참조하면, P10에서, 기판(101) 상에 복수의 화합물 반도체 층들(110) 및 복수의 단결정 반도체 층들(120)을 형성할 수 있다.
기판(101)은 단결정 반도체 물질을 포함할 수 있다. 예를 들면, 기판(101)은 Si, 또는 Ge과 같은 반도체 물질을 포함할 수 있다. 또는 예를 들면, 기판(101)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
복수의 화합물 반도체 층들(110) 및 복수의 단결정 반도체 층들(120) 각각은 단결정 반도체 물질을 포함할 수 있다. 복수의 화합물 반도체 층들(110) 각각은 복수의 단결정 반도체 층들(120)에 대하여 소정의 식각 선택비를 가지는 반도체 물질을 포함할 수 있다. 일부 실시예들에 따르면, 복수의 화합물 반도체 층들(110)은 기판(101)에 대하여 식각 선택비를 가질 수 있다. 일부 실시예들에 따르면, 복수의 단결정 반도체 층들(120)은 기판(101)과 동일하거나 유사한 식각 특성을 갖는 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 복수의 화합물 반도체 층들(110) 각각은 SiGe를 포함할 수 있다. 예시적인 실시예들에 따르면, 복수의 단결정 반도체 층들(120) 각각은 Si을 포함할 수 있다. 예컨대, 복수의 화합물 반도체 층들(110) 각각은 단결정 SiGe을 포함하고, 복수의 단결정 반도체 층들(120) 각각은 단결정 Si을 포함할 수 있다.
다른 일부 실시예들에 따르면, 복수의 단결정 반도체 층들(120) 각각은 단결정 2D(2-Dimensional) 반도체 물질 또는 단결정 산화물 반도체 물질을 포함할 수 있다. 예를 들면, 상기 2D 물질 반도체는 MoS2, WSe2, Graphene, Carbon Nano Tube 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 산화물 반도체 물질은 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO(여기서, x, y, z는 각각 0 내지 1의 범위에 있을 수 있다) 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 단결정 반도체 층들(120) 각각은 상기 산화물 반도체 물질의 단일층 또는 다중층을 포함할 수 있다.
일부 실시예들에 따르면, 복수의 단결정 반도체 층들(120) 각각은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가지는 물질을 포함할 수 있다. 예를 들어, 복수의 단결정 반도체 층들(120) 각각은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가지는 물질을 포함할 수 있다.
복수의 화합물 반도체 층들(110) 및 복수의 단결정 반도체 층들(120)은 CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), 또는 ALD(atomic layer deposition) 공정으로 형성될 수 있다. 일부 실시예들에 따르면, 복수의 화합물 반도체 층들(110) 및 복수의 단결정 반도체 층들(120) 각각은 단결정질을 갖도록 에피택시얼 성장 공정을 통해 형성될 수 있다. 일부 실시예들에 따르면, 복수의 화합물 반도체 층들(110) 및 복수의 단결정 반도체 층들(120) 각각은 퇴적 공정에 의해 형성된 후 단결정질을 갖도록 어닐링될 수 있다. 복수의 화합물 반도체 층들(110) 및 복수의 단결정 반도체 층들(120) 각각은 수십 ㎚의 두께를 가질 수 있다.
이어서 도 3, 도 4b 및 도 5를 참조하면, P20에서, 복수의 화합물 반도체 층들(110) 및 복수의 단결정 반도체 층들(120)을 식각함으로써 복수의 화합물 반도체 패턴들(111) 및 복수의 단결정 반도체 패턴들(121)을 형성할 수 있다.
복수의 화합물 반도체 패턴들(111) 및 복수의 단결정 반도체 패턴들(121) 각각은 Y 방향으로 설정된 폭을 갖고, X 방향으로 연장될 수 있다.
예시적인 실시예들에 따르면, 복수의 화합물 반도체 층들(110) 중 기판(101)에 인접한 두 층 및 그 사이에 개재된 단결정 반도체 층(120)(즉, 최하 단결정 반도체 층(120)은 식각되지 않을 수 있다.
예시적인 실시예들에 따르면, 복수의 화합물 반도체 패턴들(111) 및 복수의 단결정 반도체 패턴들(121)의 형성은, 리소그래피 공정을 이용하여 식각 마스크를 형성하는 단계 및 식각 마스크를 이용하여 복수의 화합물 반도체 층들(110) 및 복수의 단결정 반도체 층들(120)을 이방적으로 식각하는 것을 포함할 수 있다. 복수의 단결정 반도체 패턴들(121)은 제1 몰드(MLD1) 및 제2 몰드들(MLD2)을 구성할 수 있다. 예시적인 실시예들에 따르면, 제1 몰드(MLD1) 및 제2 몰드(MLD2)는 Y 방향으로 이격될 수 있다.
이어서 도 3 및 도 6을 참조하면, P30에서, 스토퍼 층(131) 및 매립 절연 패턴들(132)을 형성할 수 있다.
복수의 화합물 반도체 패턴들(111) 및 복수의 단결정 반도체 패턴들(121) 상에 스토퍼 층(131)을 퇴적할 수 있다. 스토퍼 층(131)은 복수의 화합물 반도체 패턴들(111) 및 복수의 단결정 반도체 패턴들(121)을 커버할 수 있다. 스토퍼 층(131)은 균일한 두께를 가질 수 있다. 이에 따라, 스토퍼 층(131)은 콘포말한 형상을 가질 수 있다. 스토퍼 층(131)은 예컨대, SiOCN을 포함할 수 있다.
스토퍼 층(131)을 형성한 이후, 스토퍼 층(131) 사이의 공간을 충분히 채우도록 절연 물질을 제공한 이후, CMP(Chemical Mechanical Polishing) 등과 같은 평탄화 공정을 수행함으로써, 매립 절연 패턴들(132)을 형성할 수 있다. 비제한적 예시로서, 상기 평탄화 공정은 스토퍼 층(131)의 상면을 식각의 종료점으로하는 CMP일 수 있다.
예시적인 실시예들에 따르면, 매립 절연 패턴들(132)은 스토퍼 층(131) 사이의 공간을 채울 수 있다. 매립 절연 패턴들(132)의 상면은 스토퍼 층(131)의 상면과 동일 레벨에 있을 수 있다.
매립 절연 패턴들(132)은 실리콘 산화물, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막 중 어느 하나를 포함할 수 있다.
이어서, 도 3, 도 6 및 도 7을 참조하면, P40에서, 매립 절연 패턴들(132) 중 일부 및 스토퍼 층(131)의 부분을 제거할 수 있다.
스토퍼 층(131)의 부분은 스트립 공정에 의해 제거될 수 있다. 스토퍼 층(131)의 부분의 제거에 의해 매립 절연 패턴들(132) 중 일부가 노출될 수 있다. 매립 절연 패턴들(132) 중 노출된 것들은 습식 식각에 의해 제거될 수 있다. 매립 절연 패턴들(132) 중 일부의 제거에 의해, 복수의 화합물 반도체 패턴들(111) 및 복수의 단결정 반도체 패턴들(121)의 측면이 노출될 수 있다. 이에 따라, 스토퍼 패턴들(133)이 형성될 수 있고, 복수의 화합물 반도체 패턴들(111) 및 복수의 단결정 반도체 패턴들(121)의 측면이 노출될 수 있다.
이어서, 도 3, 도 7, 도 8a 및 도 8b를 참조하면, P50에서, 복수의 화합물 반도체 패턴들(111)을 제거할 수 있다.
예시적인 실시예들에 따르면, 복수의 화합물 반도체 패턴들(111)은 습식 식각 공정에 의해 제거될 수 있다. 예시적인 실시예들에 따르면, 복수의 단결정 반도체 패턴들(121)이 복수의 화합물 반도체 패턴들(111)에 대해 높은 식각 선택비를 갖는 바, 복수의 화합물 반도체 패턴들(111)의 식각에서 복수의 단결정 반도체 패턴들(121) 각각의 식각량은 상대적으로 작을 수 있다.
단결정 반도체 층(120) 상에 배치된 화합물 반도체 층(110)은 복수의 화합물 반도체 패턴들(111)과 함께 식각될 수 있다. 이에 따라 잔여 화합물 반도체 패턴들(112)이 형성될 수 있다. 단결정 반도체 층(120)과 기판(101) 사이에 개재된 화합물 반도체 층(110)은 단결정 반도체 층(120)에 의해 보호될 수 있다.
이어서 도 3, 도 8a, 도 8b, 도 9a 및 도 9b를 참조하면, P60에서 복수의 단결정 반도체 패턴들(121) 각각 및 단결정 반도체 층(120)을 부분적으로 식각할 수 있다.
단결정 반도체 패턴들(121)은 예컨대, 습식 식각에 의해 식각될 수 있다. 단결정 반도체 패턴들(121)은 등방적으로 식각될 수 있다. 이에 따라, 복수의 단결정 반도체 패턴들(121) 각각의 Z 방향 두께 및 Y 방향 길이가 감소될 수 있다. 최상 단결정 반도체 패턴들(121)의 하면 및 측면은 노출되되, 그 상면이 스토퍼 패턴들(133)에 의해 커버되는 바, 최상 단결정 반도체 패턴들(121)은 다른 단결정 반도체 패턴들(121)에 비해 작은 두께 감소량을 가질 수 있다. 이에 따라, P60의 이후, 최상 단결정 반도체 패턴들(121)의 두께는 다른 단결정 반도체 패턴들(121)의 두께보다 더 클 수 있다. 당업계의 통상의 기술자는 후속되는 공정들에 기초하여, 최상 단결정 반도체 패턴들(121)이 더미 전극(124D)에 대응됨을 이해할 수 있을 것이다.
예시적인 실시예들에 따르면, 잔여 화합물 반도체 패턴들(112)에 의해 커버되지 않은 단결정 반도체 층(120)의 부분이 제거될 수 있다. 단결정 반도체 층(120)의 부분적 식각에 의해 하부 단결정 반도체 층(125)이 형성될 수 있다.
이어서, 도 3, 도 10a 및 도 10b를 참조하면, P70에서 층간 절연층(122)을 형성할 수 있다.
예시적인 실시예들에 따르면, 층간 절연층(122)은 단결정 반도체 패턴들(121) 각각 및 하부 단결정 반도체 층(125)의 사이의 공간을 채울 수 있다. 예시적인 실시예들에 따르면, 층간 절연층(122)은 단결정 반도체 패턴들(121) 및 하부 단결정 반도체 층(125)을 커버할 수 있다.
층간 절연층(122)은 갭 필 특성이 좋은 절연 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 층간 절연층은 실리콘 산화물을 포함할 수 있다.
이어서, 도 3 및 도 10a 내지 도 11b를 참조하면, P80에서, 층간 절연층(122) 및 매립 절연 패턴들(132)을 부분적으로 식각할 수 있다. 스토퍼 패턴들(133)은 층간 절연층(122) 및 매립 절연 패턴들(132)과 함께 식각될 수 있다. 절연층(122), 매립 절연 패턴들(132) 및 스토퍼 패턴들(133)의 부분적 식각에 의해 최상 단결정 반도체 패턴들(121)의 상면이 노출될 수 있다.
층간 절연층(122) 및 매립 절연 패턴들(132)은 이방성 식각에 의해 처리될 수 있다. 층간 절연층(122) 및 매립 절연 패턴들(132)은 플라즈마 건식 식각에 의해 처리될 수 있다. 층간 절연층(122) 및 매립 절연 패턴들(132)은 복수의 단결정 반도체 패턴들(121)에 대해 높은 선택비로 식각될 수 있다. 여기서, 층간 절연층(122) 및 매립 절연 패턴들(132)은 복수의 단결정 반도체 패턴들(121)에 대해 높은 선택비로 식각된다 함은, 식각 공정 중에 층간 절연층(122) 및 매립 절연 패턴들(132)의 식각량이 층간 절연층(122) 및 매립 절연 패턴들(132)의 식각량 보다 많음을 의미한다.
예시적인 실시예들에 따르면, P80의 식각 공정에서, 복수의 단결정 반도체 패턴들(121)에 대한 층간 절연층(122) 및 매립 절연 패턴들(132)의 식각 선택비는 1:1.1 이상일 수 있다. 예시적인 실시예들에 따르면, 복수의 단결정 반도체 패턴들(121)에 대한 층간 절연층(122) 및 매립 절연 패턴들(132)의 식각 선택비는 1:20 이하일 수 있다.
예시적인 실시예들에 따르면, 층간 절연층(122) 및 매립 절연 패턴들(132)의 플라즈마 식각 파라미터들은, 복수의 단결정 반도체 패턴들(121)에 대한 층간 절연층(122) 및 매립 절연 패턴들(132)의 식각 선택비가 높은 값을 갖도록 결정될 수 있다. 상기 플라즈마 식각 파라미터들은, 공정 가스의 종류, 공정 가스의 비율, 챔버 압력, 바이아스 전력, 소스 전력 등을 포함할 수 있다.
비제한적 예시로서, 단결정 반도체 패턴(121)의 상면은 P80의 식각 공정의 종료점일 수 있다. 예컨대, 단결정 반도체 패턴(121)의 식각에 의해 형성된 입자가 감지되는 경우, P80의 식각 공정이 종료될 수 있다. 하지만 이에 제한되는 것은 아니고, P80의 식각 공정은, 설정된 시간동안 수행된 후 종료될 수도 있다.
이어서, 도 3 및 도 11a 내지 도 12b를 참조하면, P90에서, 최상의 단결정 반도체 패턴(121)을 식각할 수 있다. 예시적인 실시예들에 따르면, 최상의 단결정 반도체 패턴(121)의 노출된 부분(즉, 스토퍼 패턴(133)에 의해 커버되지 않은 부분)이 식각될 수 있다. 최상의 단결정 반도체 패턴(121)을 식각에 의해, 층간 절연층(122)의 상면이 노출될 수 있다.
최상의 단결정 반도체 패턴(121)은 이방성 식각에 의해 처리될 수 있다. 최상의 단결정 반도체 패턴(121)은 플라즈마 건식 식각에 의해 처리될 수 있다. 최상의 단결정 반도체 패턴(121)은 층간 절연층(122) 및 매립 절연 패턴들(132)에 대해 높은 선택비로 식각될 수 있다.
예시적인 실시예들에 따르면, P90의 식각 공정은 P80의 식각 공정과 역전된 식각 선택비를 가질 수 있다. 예시적인 실시예들에 따르면, P90의 식각 공정에서, 층간 절연층(122) 및 매립 절연 패턴들(132)에 대한 단결정 반도체 패턴(121)의 식각 선택비는 1:1.1 이상일 수 있다. 예시적인 실시예들에 따르면, 층간 절연층(122) 및 매립 절연 패턴들(132)에 단결정 반도체 패턴(121)의 식각 선택비는 1:20 이하일 수 있다.
예시적인 실시예들에 따르면, 단결정 반도체 패턴(121)의 플라즈마 식각 파라미터들은, 층간 절연층(122) 및 매립 절연 패턴들(132)에 대한 복수의 단결정 반도체 패턴들(121)의 식각 선택비가 높은 값을 갖도록 결정될 수 있다. 예시적인 실시예들에 따르면, P90에서의 사용된 공정 가스의 종류, 공정 가스의 비율, 챔버 압력, 바이아스 전력, 소스 전력은 P80에서의 사용된 공정 가스의 종류, 공정 가스의 비율, 챔버 압력, 바이아스 전력, 소스 전력와 다를 수 있다.
이어서, 도 3 및 도 12a 내지 도 13b를 참조하면, P100에서, 층간 절연층(122) 및 매립 절연 패턴들(132)을 부분적으로 식각할 수 있다. 스토퍼 패턴들(133)은 층간 절연층(122) 및 매립 절연 패턴들(132)과 함께 식각될 수 있다. P100의 식각은 두 번째 단결정 반도체 패턴(121)의 상면을 노출하도록 수행될 수 있다. P100의 식각은 P80의 식각과 유사하므로, 이에 대한 중복된 설명은 생략된다.
이어서, 도 3 및 도 13a 내지 도 14b를 참조하면, P110에서, 두 번째 단결정 반도체 패턴(121)을 식각할 수 있다. 두 번째 단결정 반도체 패턴(121)의 노출된 부분(즉, 층간 절연층(122)에 의해 커버되지 않은 부분)이 식각될 수 있다. P110의 식각은 층간 절연층(122)의 상면을 노출하도록 수행될 수 있다. P110의 식각은 P90의 식각과 유사하므로, 이에 대한 중복된 설명은 생략된다.
P80 내지 P110을 참조하여 설명한 일련의 식각 공정은 반복적으로 수행될 수 있다. 이에 따라, 컨택 영역(CNTR, 도 1 참조)에 제1 및 제2 계단 구조들(ST1, ST2, 도 1 참조)이 형성될 수 있다.
P80 내지 P110을 참조하여 설명한 일련의 식각 공정은, 예컨대 단결정 실리콘과 실리콘 산화물이 교대로 배치된 부분 및 실리콘 산화물만을 포함하는 부분을 동시에 식각한다. 종래의 경우, 동일한 식각 공정의 반복을 통해 단결정 반도체 패턴들(121), 층간 절연층(122) 및 매립 절연 패턴들(132)을 식각하는 바, 식각의 균일성이 저하되었다. 보다 구체적으로, 단결정 실리콘과 실리콘 산화물이 교대로 배치된 부분 및 실리콘 산화물만을 포함하는 부분의 경계에서, 식각 프로파일이 왜곡되는 문제점이 있었다.
예시적인 실시예들에 따르면, 반도체 패턴들(121)을 주로 식각하는 공정과 층간 절연층(122) 및 매립 절연 패턴들(132)을 주로 식각하는 공정의 파라미터를 다르게 함으로써, 식각 공정의 신뢰성을 제고할 수 있다.
이어서, 도 3 및 도 14a 내지 도 15b를 참조하면, P120에서, 층간 절연층(122) 및 매립 절연 패턴들(132)을 부분적으로 식각할 수 있다. P120의 식각에 의해 최상층의 단결정 반도체 패턴(121)을 제외한 복수의 단결정 반도체 패턴들(121) 각각의 상면이 노출될 수 있다. P120의 식각은 P80의 식각과 유사하므로, 이에 대한 중복된 설명은 생략된다. P120의 식각에 의해, 층간 절연층(122)은 에 대해 복수의 단결정 반도체 패턴들(121)에 대해 X 방향으로 리세스될 수 있다.
이어서, 도 3 및 도 16a 내지 도 16b를 참조하면, P130에서 복수의 단결정 반도체 패턴들(121) 각각의 상면 상에 선택적 성장 패턴들(123)을 형성할 수 있다. 예시적인 실시예들에 따르면, 선택적 성장 패턴들(123)은 복수의 단결정 반도체 패턴들(121) 각각의 상면 상에만 형성될 수 있다. 선택적 성장 패턴들(123)은 예컨대, 층간 절연층(122), 매립 절연 패턴들(132) 및 스토퍼 패턴들(133) 상에 형성되지 않을 수 있다. 이에 따라, 선택적 성장 패턴들(123)은 층간 절연층(122), 매립 절연 패턴들(132) 및 스토퍼 패턴들(133)으로부터 이격될 수 있다.
일부 실시예들에 따르면, 선택적 성장 패턴들(123) 각각은 복수의 단결정 반도체 패턴들(121)을 시드 층으로 이용하는 에피택시얼 성장에 의해 형성될 수 있다. 다른 일부 실시예들에 따르면, 선택적 성장 패턴들(123) 각각은 CVD 등과 같은 퇴적 공정에 의해 형성될 수 있다. 선택적 성장 패턴들(123) 각각이 CVD 등의 퇴적에 의해 형성되는 경우, 선택적 성장 패턴들(123)의 퇴적 위치를 제한하기 위한 마스크 등이 이용될 수 있다, 예시적인 실시예들에 따르면, 선택적 성장 패턴들(123) 각각이 CVD 등의 퇴적에 의해 형성되는 경우, 어닐링 공정이 더 수행될 수 있다.
이어서 도 3 및 도 16a 내지 도 17b를 참조하면, P140에서, 복수의 컨택 전극들(124, 124U)을 형성할 수 있다. 선택적 성장 패턴들(123) 및 복수의 단결정 반도체 패턴들(121)을 제거하고, 선택적 성장 패턴들(123) 및 복수의 단결정 반도체 패턴들(121)이 제거된 공간에 도전성 물질을 제공함으로써, 복수의 컨택 전극들(124, 124U)이 형성될 수 있다.
이어서, 도 2c, 도 2d 및 도 3을 참조하면, P150에서, 상부 절연층(135) 및 도전성 컨택들(140)을 형성할 수 있다.
예시적인 실시예들에 따르면, 최상의 컨택 전극(124U)의 랜딩 부분(124UB) 및 컨택 전극(124)의 랜딩 부분(124B)은 증가된 두께를 갖는 바, 도전성 컨택들(140)의 형성을 위한 식각 공정에서 과도 식각에 의한 불량을 방지할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (10)
- 셀 어레이 영역 및 컨택 영역을 포함하는 기판;
상기 컨택 영역 상에 배치되고, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 컨택 전극들;
상기 셀 어레이 영역 상에 배치되고, 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 연장되는 트랜지스터 바디부들로서, 상기 트랜지스터 바디부들 각각은, 상기 제2 방향을 따라 순서대로 배치되는 제1 소스-드레인 영역, 단결정 채널층, 및 제2 소스-드레인 영역을 포함하고;
상기 셀 어레이 영역 상에 배치되고, 상기 제2 소스-드레인 영역과 연결되는 하부 전극층;
상기 셀 어레이 영역 상에 배치되고, 상기 하부 전극층을 커버하며, 균일한 두께를 갖는 커패시터 유전막; 및
상기 셀 어레이 영역 상에 배치되고, 상기 커패시터 유전막을 사이에 두고 상기 하부 전극층과 이격된 상부 전극층을 포함하되,
상기 트랜지스터 바디부들 각각의 상기 단결정 채널층은 복수의 컨택 전극들 중 대응하는 것과 연결되고,
상기 복수의 컨택 전극들 각각은 계단 구조를 구성하도록 상기 복수의 컨택 전극들 중 위에 배치된 것들보다 상기 제1 방향으로 더 길며; 및
상기 복수의 컨택 전극들 각각은 제1 두께를 갖는 연결 부분 및 제2 두께를 갖는 랜딩 부분을 포함하는 것을 특징으로 하는 반도체 메모리 소자. - 제1항에 있어서,
상기 제2 두께는 상기 제1 두께보다 더 큰 것을 특징으로 하는 반도체 메모리 소자. - 제1항에 있어서,
상기 제2 두께 및 상기 제1 두께 사이의 차이는 30nm 이하인 것을 특징으로 하는 반도체 메모리 소자. - 제1항에 있어서,
상기 컨택 영역 상에 배치되고, 상기 기판의 상기 상면에 수직한 제3 방향으로 연장되며, 상기 복수의 컨택 전극들 각각의 상기 랜딩 부분에 연결되는 도전성 컨택들을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자. - 제1항에 있어서,
상기 복수의 컨택 전극들 각각의 상기 랜딩 부분은 상기 연결 부분을 통해 상기 단결정 채널층에 연결된 것을 특징으로 하는 반도체 메모리 소자. - 제1항에 있어서,
상기 복수의 컨택 전극들 각각의 상기 랜딩 부분은, 상기 복수의 컨택 전극들 중 아래에 배치된 것들의 상기 연결 부분과 상기 기판의 상기 상면에 수직한 제3 방향으로 중첩되는 것을 특징으로 하는 반도체 메모리 소자. - 제1항에 있어서,
상기 복수의 컨택 전극들 각각의 상기 랜딩 부분은, 상기 복수의 컨택 전극들 중 아래에 배치된 것들의 상기 랜딩 부분과 상기 제1 방향으로 이격된 것을 특징으로 하는 반도체 메모리 소자. - 제1항에 있어서,
상기 복수의 컨택 전극들은, 상기 기판으로부터 가장 멀리 배치된 최상(Uppermost) 컨택 전극을 포함하고,
상기 최상 컨택 전극의 상기 랜딩 부분의 제1 방향 길이는 상기 복수의 컨택 전극들의 상기 랜딩 부분의 제1 방향 길이와 다른 것을 특징으로 하는 반도체 메모리 소자. - 제8항에 있어서,
상기 최상 컨택 전극의 상기 랜딩 부분의 제1 방향 길이는 상기 복수의 컨택 전극들의 상기 랜딩 부분의 제1 방향 길이보다 더 긴 것을 특징으로 하는 반도체 메모리 소자. - 셀 어레이 영역 및 컨택 영역을 포함하는 기판;
상기 셀 어레이 영역 상에 배치되고, 각각 셀 트랜지스터 및 셀 커패시터를포함하는 복수의 메모리 셀들로서, 상기 복수의 메모리 셀들은 상기 기판에 수직한 제3 방향을 따라 배치되고;
상기 컨택 영역 상에 배치되고 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 계단 구조;
상기 컨택 영역 상에 배치되고 상기 제1 방향으로 연장되며, 상기 제1 방향에 수직하고 상기 기판의 상기 상면에 평행한 제2 방향으로 연장되는 제2 계단 구조; 및
상기 제1 계단 구조와 상기 제2 계단 구조 사이에 개재된 층간 절연층을 포함하되,
상기 제1 계단 구조 및 상기 제2 계단 구조 각각은, 상기 기판 상에 상기 제3 방향을 따라 적층된 복수의 컨택 전극들 및 상기 복수의 컨택 전극들 상에 배치된 최상 컨택 전극을 포함하고,
상기 최상 컨택 전극은 제1 두께를 갖는 제1 연결 부분 및 제2 두께를 갖는 제1 랜딩 부분을 포함하며,
상기 복수의 컨택 전극들은 각각은 상기 제1 두께를 갖는 제2 연결 부분 및 상기 제2 두께를 갖는 제2 랜딩 부분을 포함하고, 및
상기 제1 랜딩 부분의 상기 제1 방향 길이는 상기 제2 랜딩 부분의 상기 제1 방향 길이와 다른 것을 특징으로 하는 반도체 메모리 소자.
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