CN116782638A - 半导体存储器件及制造其的方法 - Google Patents

半导体存储器件及制造其的方法 Download PDF

Info

Publication number
CN116782638A
CN116782638A CN202310221709.3A CN202310221709A CN116782638A CN 116782638 A CN116782638 A CN 116782638A CN 202310221709 A CN202310221709 A CN 202310221709A CN 116782638 A CN116782638 A CN 116782638A
Authority
CN
China
Prior art keywords
single crystal
layer
contact
memory device
contact electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310221709.3A
Other languages
English (en)
Inventor
全桓彻
金渊秀
李荣湜
金爀
朴相郁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN116782638A publication Critical patent/CN116782638A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供了半导体存储器件及制造其的方法。所述半导体存储器件包括：衬底；接触电极，在第一方向上延伸，每个所述接触电极包括具有第一厚度的连接部和具有第二厚度的着陆部；最上面的接触电极，位于所述接触电极上方，接触电极在所述第一方向上比所述最上面的接触电极长并且限定台阶结构；晶体管主体，在第二方向上延伸，并且具有在第二方向上顺序排列的第一源极/漏极区、单晶沟道层和第二源极/漏极区，单晶沟道层连接到对应的所述接触电极；下电极层，连接到每个所述晶体管主体的所述第二源极/漏极区；电容器电介质层，覆盖所述下电极层并具有均匀的厚度；以及上电极层，与下电极层通过电容器电介质层分离。

Description

半导体存储器件及制造其的方法
相关申请的交叉引用
本申请基于并要求于2022年3月15日在韩国知识产权局提交的韩国专利申请No.10-2022-0032234的优先权，其公开内容通过引用整体合并于此。
技术领域
实施例涉及半导体存储器件及制造其的方法，并且更具体地，涉及三维(3D)半导体存储器件。
背景技术
由于对紧凑的和多功能高性能的电子产品的需求，从而需要高容量的半导体存储器件。因为根据相关技术的二维(2D)半导体存储器件的集成密度主要取决于由存储单元占据的面积的减小，所以2D半导体存储器件的集成密度的提高受到超大规模集成(ULSI)半导体技术的物理限制的约束。因此，具有在垂直方向上堆叠的存储单元的3D半导体存储器件作为提高集成密度的解决方案已经受到关注。
发明内容
根据实施例的一方面，提供了一种半导体存储器件。所述半导体存储器件包括：衬底，所述衬底包括单元阵列区域和接触区域；多个接触电极，所述多个接触电极位于所述接触区域中，所述多个接触电极在与所述衬底的顶表面平行的第一方向上延伸；多个晶体管主体，所述多个晶体管主体位于所述单元阵列区域中，所述多个晶体管主体均在与所述衬底的所述顶表面平行且垂直于所述第一方向的第二方向上延伸，并且包括在所述第二方向上顺序排列的第一源极/漏极区、单晶沟道层和第二源极/漏极区；下电极层，所述下电极层位于所述单元阵列区域中，所述下电极层连接到所述多个晶体管主体中的每个晶体管主体的所述第二源极/漏极区；电容器电介质层，所述电容器电介质层位于所述单元阵列区域中，所述电容器电介质层覆盖所述下电极层并具有均匀的厚度；以及上电极层，所述上电极层位于所述单元阵列区域中，所述上电极层与所述下电极层通过位于其间的所述电容器电介质层分离，其中，所述多个晶体管主体中的每个晶体管主体的所述单晶沟道层连接到所述多个接触电极中的对应的接触电极，所述多个接触电极中的每个接触电极在所述第一方向上比所述多个接触电极中的较高的一个接触电极长并且形成台阶结构，并且所述多个接触电极中的每个接触电极包括具有第一厚度的连接部和具有第二厚度的着陆部。
根据实施例的另一方面，提供了一种半导体存储器件。所述半导体存储器件包括：衬底，所述衬底包括单元阵列区域和接触区域；多个存储单元，所述多个存储单元位于所述单元阵列区域中，所述多个存储单元均包括单元晶体管和单元电容器且所述多个存储单元排列在垂直于所述衬底的第三方向上；第一台阶结构，所述第一台阶结构位于所述接触区域中，所述第一台阶结构在与所述衬底的顶表面平行的第一方向上延伸；第二台阶结构，所述第二台阶结构位于所述接触区域中，所述第二台阶结构在所述第一方向上延伸并且在第二方向上与所述第一台阶结构分离，所述第二方向垂直于所述第一方向且与所述衬底的所述顶表面平行；以及层间绝缘层，所述层间绝缘层位于所述第一台阶结构与所述第二台阶结构之间，其中，所述第一台阶结构和所述第二台阶结构中均包括多个接触电极和位于所述多个接触电极上的最上面的接触电极，所述多个接触电极沿所述第三方向堆叠在所述衬底上，所述最上面的接触电极包括具有第一厚度的第一连接部和具有第二厚度的第一着陆部，所述多个接触电极均包括具有所述第一厚度的第二连接部和具有所述第二厚度的第二着陆部，并且所述第一着陆部在所述第一方向上的长度不同于所述第二着陆部在所述第一方向上的长度。
根据实施例的另一方面，提供了一种制造半导体存储器件的方法。所述方法包括：在衬底上形成多个化合物半导体层和多个单晶半导体层，所述多个化合物半导体层和所述多个单晶半导体层交替地堆叠在所述衬底上；通过蚀刻所述多个化合物半导体层形成多个化合物半导体图案，并通过蚀刻所述多个单晶半导体层形成多个单晶半导体图案，所述多个化合物半导体图案和所述多个单晶半导体图案在与所述衬底的顶表面平行的第一方向上延伸并构成第一模具和第二模具，所述第一模具在与所述衬底的所述顶表面平行且垂直于所述第一方向的第二方向上与所述第二模具分离；去除所述多个化合物半导体图案；各向同性地蚀刻所述多个单晶半导体图案；形成填充在所述第一模具与所述第二模具之间并包围所述多个单晶半导体图案的层间绝缘层；以相对于所述多个单晶半导体图案的高蚀刻选择性来蚀刻所述层间绝缘层；以及蚀刻所述多个单晶半导体图案中的至少一个单晶半导体图案。
附图说明
通过参考附图详细描述示例性实施例，对于本领域技术人员而言特征将变得明了，在附图中：
图1是根据示例实施例的半导体存储器件的单元阵列的等效电路图；
图2A是根据示例实施例的半导体存储器件的俯视图；
图2B是沿着图2A中的线I-I'截取的截面图；
图2C是沿着图2A中的线II-II'截取的截面图；
图2D是沿着图2A中的线III-III'截取的截面图；
图3是根据示例实施例的制造半导体存储器件的方法的流程图；以及
图4A至图17B是根据示例实施例的制造半导体存储器件的方法中的各阶段的截面图。
具体实施方式
图1是根据示例实施例的半导体存储器件10的电路图。
参考图1，半导体存储器件10可以包括多个存储单元MC。每个存储单元MC可以包括单元晶体管TR和单元电容器CAP。单元晶体管TR可以连接到单元电容器CAP。例如，单元晶体管TR的源电极和漏电极之一可以连接到对应单元电容器CAP的底部电极。
存储单元MC可以形成多个子单元阵列SCA。根据示例实施例，子单元阵列SCA可以排列在X方向上。X方向可以对应于字线WL的延伸方向。
每个子单元阵列SCA可以包括多个存储单元MC。每个子单元阵列SCA的存储单元MC也可以在Y方向和Z方向上彼此分离。
Y方向可以对应于位线带BLS的延伸方向。Z方向可以对应于位线BL的延伸方向。Y方向可以基本上垂直于X方向。Z方向可以基本上垂直于X方向和Y方向。X方向可以替代地被称为第一方向。Y方向可以替代地被称为第二方向。Z方向可以替代地被称为第三方向。
在包括在一个子单元阵列SCA中的存储单元MC当中，在Z方向上处于同一水平高度的存储单元MC可以彼此共享例如电容器CAP的上电极PE，并且可以在Y方向上彼此分离。
字线WL可以排列在Y方向和Z方向上。位线BL可以排列在X方向和Y方向上。位线带BLS可以排列在X方向上。
位线BL可以连接到位线带BLS。每个位线带BLS可以连接到排列在Y方向上的多个位线BL。例如，连接到一个子单元阵列SCA的两个位线BL可以连接到对应的一个位线带BL。
单元电容器CAP可以共享在X方向和Z方向上延伸的上电极PE。换言之，上电极PE可以被设置为是被排列在Z方向和X方向上的多个单元电容器CAP共有的。为了便于说明，上电极PE被示出为在Z方向上延伸，并且被示出为在X方向上排列的上电极PE对应于一个上电极PE的一部分。
图2A是根据示例实施例的半导体存储器件10的俯视图。图2B是沿着图2A中的线I-I'截取的截面图。图2C是沿着图2A中的线II-II'截取的截面图。图2D是沿着图2A中的线III-III'截取的截面图。
参考图2A至图2D，半导体存储器件10可以包括衬底101以及衬底101上的多个单元晶体管CTR和多个单元电容器CAP。
衬底101可以包括例如Si、Ge或SiGe。例如，衬底101可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。
衬底101可以具有在X方向和Y方向上延伸的顶表面。衬底101的顶表面可以垂直于Z方向。衬底101可以包括单元阵列区域CAR和接触区域CNTR，该接触区域CNTR为单元晶体管CTR和单元电容器CAP提供布线。
外围电路和连接到外围电路的布线层可以形成在衬底101上。例如，外围电路可以包括平坦的金属氧化物半导体场效应晶体管(MOSFET)，其形成子字线驱动器、读出放大器等。下绝缘层可以形成在衬底101上以覆盖外围电路和布线层。
衬底101可以包括单元阵列区域CAR和接触区域CNTR。单元晶体管CTR可以位于单元阵列区域CAR中，并且接触电极124和导电接触140可以位于接触区域CNTR中。
化合物半导体层110可以位于衬底101上。下单晶半导体层125可以位于化合物半导体层110上。下单晶半导体层125与衬底101可以通过位于其间的化合物半导体层110分离。化合物半导体层110和下单晶半导体层125可以在单元阵列区域CAR和接触区域CNTR中延伸。
每个单元晶体管CTR可以包括晶体管主体220、字线230、栅极绝缘层240和位线250。每个单元电容器CAP可以包括第一电极EL1、第二电极EL2和电容器电介质层DL。
多个晶体管主体220可以位于衬底101上。晶体管主体220可以在Y方向上延伸。晶体管主体220可以在Z方向上彼此分离。
晶体管主体220可以包括未掺杂的半导体材料或掺杂的半导体材料。例如，晶体管主体220可以包括多晶硅。
晶体管主体220可以包括非晶金属氧化物、多晶金属氧化物或它们的组合。例如，晶体管主体220可以包括In-Ga氧化物(IGO)、In-Zn氧化物(IZO)和In-Ga-Zn氧化物(IGZO)中的至少一种。
每个晶体管主体220可以包括第一源极/漏极区222、单晶沟道层224和第二源极/漏极区226。第一源极/漏极区222可以连接到位线250，并且第二源极/漏极区226可以连接到每个单元电容器CAP的第一电极EL1。
单晶沟道层224可以例如在Y方向上位于第一源极/漏极区222与第二源极/漏极区226之间。单晶沟道层224可以连接到第一源极/漏极区222和第二源极/漏极区226。第一源极/漏极区222和第二源极/漏极区226可以包括掺杂有高浓度的n型掺杂剂的半导体材料。
字线230可以与晶体管主体220相邻。每个字线230可以在X方向上延伸。根据示例实施例，半导体存储器件10可以包括双栅极晶体管结构。根据示例实施例，每个字线230可以位于对应的一个晶体管主体220的顶表面和底表面上。两个相邻字线230可以通过位于其间的一个晶体管主体220彼此分离。每个晶体管主体220可以在两个相邻的字线230之间。
根据示例实施例，字线230可以包括掺杂的半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)和金属半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的至少一种。
多个间隔物232可以位于多个位线250与多个字线230之间。多个间隔物232可以在Z方向上与多个字线230处于同一水平高度，例如，多个间隔物232中的每个间隔物可以在Z方向上与多个字线230中的对应字线对准。每个间隔物232的第一侧壁可以与位线250之一接触。每个间隔物232的第二侧壁可以与字线230中的对应字线接触。
在间隔物232当中，下间隔物232L与衬底101最相邻。下间隔物232L在间隔物232当中可以具有最大厚度(即，Z方向上的长度)。间隔物232和下间隔物232L可以包括例如氮化硅、氮氧化硅或氧化硅。
栅极绝缘层240可以位于字线230与晶体管主体220之间。栅极绝缘层240可以具有均匀的厚度，因此具有共形结构。栅极绝缘层240可以覆盖每个字线230的顶表面、底表面和侧表面。
在示例实施例中，栅极绝缘层240可以包括铁电体和与氧化硅相比具有更高的介电常数的高k电介质材料中的至少一种。例如，栅极绝缘层240可以包括氧化铪(HfO2)、硅酸铪(HfSiO4)、氮氧化铪(HfON)、氮氧化硅铪(HfSiON)、氧化镧(LaO)、铝酸镧(LaAlO3)、氧化锆(ZrO2)、硅酸锆(ZrSiO4)、氮氧化锆(ZrON)、氮氧化硅锆(ZrSiON)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化钡锶钛(BaSrTiO3)、氧化钡钛(BaTiO3)、锆钛酸铅(PZT)、钛酸锶硼硅酸盐(STB)、铁氧体铋(BFO)、氧化锶钛(SrTiO3)、氧化钇(YO)、氧化铝(Al2O3)和氧化铅钪钽(PbScTaO)中的至少一种。
间隔物掩埋层262可以位于多个晶体管主体220之间。间隔物掩埋层262可以与每个字线230在Z方向上距衬底101同一垂直高度，例如，间隔物掩埋层262可以在Y方向上与字线230中的对应字线对准。间隔物衬垫264可以位于间隔物掩埋层262的顶表面和底表面上。
隔离绝缘层266可以例如在Z方向上位于两个相邻的间隔物掩埋层262之间并且位于两个相邻的字线230之间。例如，栅极绝缘层240可以位于隔离绝缘层266与字线230之间，并且间隔物衬垫264可以位于隔离绝缘层266与间隔物掩埋层262之间。
每个位线250可以在衬底101上沿Z方向延伸。位线250可以排列在X方向和Y方向上。位线250可以包括掺杂的半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)和金属半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的至少一种。
位线绝缘层252可以在Z方向上延伸并且可以围绕位线250。位线绝缘层252的底表面可以与下间隔物232L的顶表面接触。
每个单元电容器CAP可以包括第一电极EL1、第二电极EL2和电容器电介质层DL。第一电极EL1可以连接到第二源极/漏极区226。第一电极EL1可以具有其侧表面与Y方向平行且底表面与Y方向垂直的杯形，例如，杯形可以接触对应的晶体管主体220并且与相邻于对应的晶体管主体并由对应的晶体管主体分离的两个字线230交叠。例如，如图2B所示，第一电极EL1的水平截面可以具有90度旋转的“U”形。
电容器电介质层DL可以覆盖第一电极EL1的表面。电容器电介质层DL可以具有均匀的厚度。因此，电容器电介质层DL可以具有共形的形状。第二电极EL2与第一电极EL1可以通过位于其间的电容器电介质层DL分离。
在示例实施例中，第一电极EL1和第二电极EL2可以包括掺杂的半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨)、金属(例如，钌、铱、钛或钽)或导电金属氧化物(例如，氧化铱或氧化铌)。
接触电极124可以位于接触区域CNTR中。接触电极124可以位于下单晶半导体层125上。接触电极124可以在Z方向上堆叠。例如，如图2C所示，多个接触电极124可以在下单晶半导体层125上沿Z方向堆叠在彼此的顶部，例如，下单晶半导体层125可以在衬底101与接触电极124的堆叠之间。
下单晶半导体层125可以包括半导体材料。例如，下单晶半导体层125可以包括单晶半导体材料，例如Si。
接触电极124可以包括导电材料。例如，接触电极124可以包括掺杂的半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)和金属半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的至少一种。
最上面的接触电极124U可以位于接触电极124的顶部，例如，最上面的接触电极124U可以位于所有接触电极124上方。在接触电极124中，最上面的接触电极124U可以距衬底101最远。接触电极124可以位于最上面的接触电极124U与下单晶半导体层125之间。
虚设电极124D可以位于最上面的接触电极124U上方，例如，最上面的接触电极124U可以位于虚设电极124D与堆叠的接触电极124之间。停止图案133可以位于虚设电极124D上，并且可以覆盖虚设电极124D的顶表面。
根据示例实施例，接触电极124和最上面的接触电极124U可以在X方向上延伸，在Y方向上具有一定宽度(例如，图2C中的灰色水平线)。接触电极124和最上面的接触电极124U可以在接触区域CNTR和单元阵列区域CAR中延伸。接触电极124和最上面的接触电极124U中的每一者可以连接到单晶沟道层224。
根据示例实施例，接触电极124和最上面的接触电极124U可以在X方向上具有不同的长度。例如，接触电极124和最上面的接触电极124U中的每一个接触电极可以在X方向上比上一个接触电极突出得多。例如，接触电极124可以在X方向上比最上面的接触电极124U突出得多，例如，堆叠的接触电极124中的最上面的一个接触电极的上表面的一部分可以被最上面的接触电极124U暴露。
接触电极124和最上面的接触电极124U中的每一者可以提供用于导电接触140的区域。例如，由于每个接触电极124可以在X方向上比最上面的接触电极124U突出得多，因此接触电极124和最上面的接触电极124U可以形成第一台阶结构ST1和第二台阶结构ST2。换言之，最上面的接触电极124U和接触电极124中的最上面的一个接触电极在Z方向上的不同垂直高度可以限定台阶(例如，阶梯)截面轮廓(图2C)。例如，如图2C所示，导电接触140可以位于台阶结构上。
第一台阶结构ST1和第二台阶结构ST2可以通过层间绝缘层122绝缘。第一台阶结构ST1和第二台阶结构ST2可以在Y方向上通过层间绝缘层122彼此分离。因此，第一台阶结构ST1和第二台阶结构ST2可以分别为不同的子单元阵列SCA提供布线。
接触电极124和最上面的接触电极124U中的每一者可以具有可变的厚度(即，Z方向上的长度)。例如，最上面的接触电极124U可以包括具有第一厚度T1的第一连接部124UA和具有第二厚度T2的第一着陆(landing)部124UB。
根据示例实施例，第一厚度T1可以与第二厚度T2不同。根据示例实施例，第二厚度T2可以大于第一厚度T1。根据示例实施例，第二厚度T2与第一厚度T1之间的差可以为大约30nm或更小。
根据示例实施例，最上面的接触电极124U的第一着陆部124UB可以例如沿着X方向比最上面的接触电极124U的第一连接部124UA距单元阵列区域CAR远。根据示例实施例，最上面的接触电极124U的第一着陆部124UB可以通过最上面的接触电极124U的第一连接部124UA连接到单晶沟道层224。
根据示例实施例，最上面的接触电极124U的第一着陆部124UB可以为导电接触140提供着陆(landing)。根据示例实施例，最上面的接触电极124U的第一着陆部124UB可以与导电接触140接触。
类似地，每个接触电极124可以包括具有第一厚度T1的第二连接部124A和具有第二厚度T2的第二着陆部124B。根据示例实施例，每个接触电极124的第二着陆部124B可以比接触电极124的第二连接部124A距单元阵列区域CAR远。根据示例实施例，接触电极124的第二着陆部124B可以通过接触电极124的第二连接部124A连接到单晶沟道层224。
根据示例实施例，接触电极124的第二着陆部124B可以提供导电接触140的着陆。根据示例实施例，接触电极124的第二着陆部124B可以与导电接触140接触。
根据示例实施例，第一长度L1为最上面的接触电极124U的第一着陆部124UB在X方向上的长度，第二长度L2为接触电极124的第二着陆部124B在X方向上的长度，第一长度L1不同于第二长度L2。根据示例实施例，第一长度L1可以大于第二长度L2。
根据示例实施例，最上面的接触电极124U的第一着陆部124UB可以在Z方向上与接触电极124的第二连接部124A交叠。根据示例实施例，每个接触电极124的第二着陆部124B可以在Z方向上与下面的接触电极124的第二连接部124A交叠。根据示例实施例，最上面的接触电极124U的第一着陆部124UB可以不与接触电极124的第二着陆部124B交叠。根据示例实施例，最上面的接触电极124U的第一着陆部124UB可以在水平方向(例如，X方向)上与接触电极124的第二着陆部124B分离，例如与接触电极124的第二着陆部124B不连续。根据示例实施例，每个接触电极124的第二着陆部124B可以在X方向上与下面的接触电极124的第二着陆部124B分离。
根据示例实施例，上绝缘层135可以覆盖第一台阶结构ST1和第二台阶结构ST2、层间绝缘层122和导电接触140。
层间绝缘层122和上绝缘层135可以包括绝缘材料。例如，层间绝缘层122和上绝缘层135可以包括氧化硅。因此，层间绝缘层122可以与上绝缘层135集成为例如均匀且无缝的结构，并且在层间绝缘层122与上绝缘层135之间可以不形成边界。
导电接触140可以包括导电材料。例如，导电接触140可以包括金属材料，例如钨。包括例如氮化钛的导电阻挡层可以形成在每个导电接触140与上绝缘层135之间。
图3是根据示例实施例的制造半导体存储器件的方法的流程图。图4A至图17B是根据示例实施例的制造半导体存储器件的方法中的各阶段的截面图。详细地，图4A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A和图17A示出了对应于图2C的部分，并且图4B至图7、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B和图17B示出了对应于图2D的部分。
参考图3、图4A和图4B，在操作P10中，可以在衬底101上形成多个化合物半导体层110和多个单晶半导体层120。多个化合物半导体层110和多个单晶半导体层120可以交替地堆叠在衬底101上。
衬底101可以包括单晶半导体材料。例如，衬底101可以包括半导体材料，例如Si或Ge。例如，衬底101可以包括SOI衬底或GeOI衬底。
化合物半导体层110和单晶半导体层120中的每一者可以包括单晶半导体材料。每个化合物半导体层110可以包括半导体材料，该半导体材料相对于单晶半导体层120具有一定的蚀刻选择性。根据一些实施例，化合物半导体层110相对于衬底101可以具有蚀刻选择性。根据一些实施例，单晶半导体层120可以包括蚀刻特性与衬底101的蚀刻特性相同或相似的材料。
根据示例实施例，每个化合物半导体层110可以包括SiGe。根据示例实施例，每个单晶半导体层120可以包括Si。例如，每个化合物半导体层110可以包括单晶SiGe，并且每个单晶半导体层120可以包括单晶Si。
根据一些实施例，每个单晶半导体层120可以包括单晶二维(2D)半导体材料或单晶氧化物半导体材料。例如，单晶2D半导体材料可以包括MoS2、WSe2、石墨烯、碳纳米管或它们的组合。例如，氧化物半导体材料可以包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或它们的组合，其中x、y和z可以为0至1。例如，每个单晶半导体层120可以包括单层或多层氧化物半导体材料。
根据一些实施例，每个单晶半导体层120可以包括与硅相比具有更大带隙能量的材料。例如，每个单晶半导体层120可以包括具有大约1.5eV至大约5.6eV的带隙能量的材料。
化合物半导体层110和单晶半导体层120可以通过例如化学气相沉积(CVD)、等离子体增强CVD(PECVD)或原子层沉积(ALD)形成。根据一些实施例，化合物半导体层110和单晶半导体层120中的每一者可以通过外延生长形成为单晶的。根据一些实施例，化合物半导体层110和单晶半导体层120中的每一者可以通过沉积形成，然后退火为单晶的。化合物半导体层110和单晶半导体层120中的每一者可以具有几十nm的厚度。
随后，参考图3、图4B和图5，在操作P20中，可以通过对化合物半导体层110和单晶半导体层120进行蚀刻来形成多个化合物半导体图案111和多个单晶半导体图案121。化合物半导体图案111和单晶半导体图案121中的每一者可以在X方向上延伸且在Y方向上具有一定宽度。
例如，如图5所示，可以不蚀刻与衬底101相邻的两个化合物半导体层110(例如，最下面的两个化合物半导体层110)和该两个化合物半导体层110之间的单晶半导体层120(即，最下面的单晶半导体层120)。
根据示例实施例，形成化合物半导体图案111和单晶半导体图案121可以包括通过对化合物半导体层110和单晶半导体层120进行光刻和各向异性地蚀刻来形成蚀刻掩模。单晶半导体图案121可以构成第一模具(mold)MLD1和第二模具MLD2。根据示例性实施例，第一模具MLD1可以在Y方向上与第二模具MLD2分离。
随后，参考图3和图6，可以在操作P30中形成停止层131和掩埋绝缘图案132。例如，可以在图5的第一模具MLD1和第二模具MLD2上共形地形成停止层131，然后在停止层131上形成掩埋绝缘图案132。
详细地，可以在化合物半导体图案111和单晶半导体图案121上沉积停止层131。停止层131可以覆盖化合物半导体图案111和单晶半导体图案121。停止层131可以具有均匀的厚度。因此，停止层131可以具有共形的形状。例如，停止层131可以包括SiOCN。
在形成停止层131之后，可以通过提供绝缘材料以充分填充停止层131的各部分之间的空间然后执行平坦化(例如，化学机械抛光(CMP))来形成掩埋绝缘图案132。例如，平坦化可以包括使停止层131的顶表面作为蚀刻终点的CMP。
根据示例实施例，掩埋绝缘图案132可以填充停止层131的各部分之间的空间。每个掩埋绝缘图案132的顶表面可以与停止层131的顶表面处于同一水平高度。掩埋绝缘图案132可以包括例如氧化硅膜、氮氧化硅膜、含碳氧化硅膜、含碳氮化硅膜或含碳氮氧化硅膜。
随后，参考图3、图6和图7，可以在操作P40中去除一些掩埋绝缘图案132和停止层131的一部分。例如，可以通过剥离工艺去除停止层131的一部分。
当去除停止层131的一部分时，可以暴露一些掩埋绝缘图案132。可以通过湿法蚀刻去除被暴露的掩埋绝缘图案132。当去除一些掩埋绝缘图案132时，可以暴露化合物半导体图案111的侧表面和单晶半导体图案121的侧表面。因此，可以形成停止图案133，并且可以暴露化合物半导体图案111的侧表面和单晶半导体图案121的侧表面。
随后，参考图3、图7、图8A和图8B，可以在操作P50中去除化合物半导体图案111。
根据示例实施例，可以通过湿法蚀刻去除化合物半导体图案111。根据示例实施例，因为单晶半导体图案121相对于化合物半导体图案111具有高蚀刻选择性，所以在蚀刻化合物半导体图案111期间，每个单晶半导体图案121的蚀刻量可以相对小。
单晶半导体层120上的化合物半导体层110可以与化合物半导体图案111一起被蚀刻。因此，可以形成残留化合物半导体图案112。单晶半导体层120与衬底101之间的化合物半导体层110可以由单晶半导体层120保护。
随后，参考图3、图8A、图8B、图9A和图9B，可以在操作P60中部分地蚀刻单晶半导体图案121和单晶半导体层120中的每一者。
例如，可以通过湿法蚀刻来蚀刻单晶半导体图案121。可以各向同性地蚀刻单晶半导体图案121。因此，可以减小每个单晶半导体图案121的Z方向上的厚度和Y方向上的长度。因为最上面的单晶半导体图案121的底表面和侧表面被暴露，且其顶表面被停止图案133覆盖，所以最上面的单晶半导体图案121的厚度的减小量可以小于其他单晶半导体图案121的厚度的减小量。因此，在操作P60之后，最上面的单晶半导体图案121的厚度可以大于其他单晶半导体图案121的厚度。最上面的单晶半导体图案121对应于虚设电极124D。
根据示例实施例，可以去除单晶半导体层120的未被残留化合物半导体图案112覆盖的部分。当单晶半导体层120被部分蚀刻时，可以形成下单晶半导体层125。
随后，参考图3、图10A和图10B，可以在操作P70中形成层间绝缘层122。
根据示例实施例，层间绝缘层122可以填充单晶半导体图案121和下单晶半导体层125之间的空间。根据示例实施例，层间绝缘层122可以覆盖单晶半导体图案121和下单晶半导体层125。
层间绝缘层122可以包括具有良好间隙填充特性的绝缘材料。例如，层间绝缘层122可以包括氧化硅。
随后，参考图3和图10A至图11B，在操作P80中，可以部分地蚀刻层间绝缘层122和掩埋绝缘图案132。停止图案133可以与层间绝缘层122和掩埋绝缘图案132一起被蚀刻。当层间绝缘层122、掩埋绝缘图案132和停止图案133被部分蚀刻时，可以暴露最上面的单晶半导体图案121的顶表面。
可以通过各向异性蚀刻来处理层间绝缘层122和掩埋绝缘图案132。可以通过等离子体干法蚀刻来处理层间绝缘层122和掩埋绝缘图案132。可以以相对于单晶半导体图案121的高蚀刻选择性来蚀刻层间绝缘层122和掩埋绝缘图案132。这里，可以以相对于单晶半导体图案121的高蚀刻选择性来蚀刻层间绝缘层122和掩埋绝缘图案132意味着在蚀刻工艺期间层间绝缘层122和掩埋绝缘图案132的蚀刻量大于单晶半导体图案121的蚀刻量。
根据示例实施例，在操作P80的蚀刻工艺中，单晶半导体图案121对层间绝缘层122和掩埋绝缘图案132的蚀刻选择比可以是1:1.1或更高。根据示例实施例，单晶半导体图案121对层间绝缘层122和掩埋绝缘图案132的蚀刻选择比可以是1:20或更低。
根据示例实施例，可以将层间绝缘层122和掩埋绝缘图案132的等离子体蚀刻参数确定为使得层间绝缘层122和掩埋绝缘图案132显示出相对于单晶半导体图案121的高蚀刻选择性。等离子体蚀刻参数可以包括工艺气体及其分压、腔室压力、偏置功率、源功率等。
例如，单晶半导体图案121的顶表面可以是操作P80的蚀刻工艺的终点。例如，当感测到通过蚀刻单晶半导体图案121形成的颗粒时，可以终止操作P80的蚀刻工艺。然而，实施例不限于此，例如，操作P80的蚀刻工艺可以在经过一定时间之后终止。
随后，参考图3和图11A至图12B，可以在操作P90中蚀刻最上面的单晶半导体图案121。根据示例实施例，可以蚀刻最上面的单晶半导体图案121的暴露部分(即，未被停止图案133覆盖的部分)。在蚀刻最上面的单晶半导体图案121时，可以暴露层间绝缘层122的顶表面。
可以通过各向异性蚀刻来处理最上面的单晶半导体图案121。可以通过等离子体干法蚀刻来处理最上面的单晶半导体图案121。可以以相对于层间绝缘层122和掩埋绝缘图案132的高蚀刻选择性来蚀刻最上面的单晶半导体图案121。
根据示例实施例，与操作P80的蚀刻工艺相比，操作P90的蚀刻工艺可以具有相反的蚀刻选择比。根据示例实施例，在操作P90的蚀刻工艺中，层间绝缘层122和掩埋绝缘图案132对单晶半导体图案121的蚀刻选择比可以是1:1.1或更高。根据示例实施例，层间绝缘层122和掩埋绝缘图案132对单晶半导体图案121的蚀刻选择比可以是1:20或更低。
根据示例实施例，可以将单晶半导体图案121的等离子体蚀刻参数确定为使得单晶半导体图案121在层间绝缘层122和掩埋绝缘图案132上显示出高蚀刻选择性。根据示例实施例，在操作P90中使用的工艺气体、其分压、腔室压力、偏置功率和源功率可以与在操作P80中使用的那些不同。
随后，参考图3和图12A至图13B，可以在操作P100中部分地蚀刻层间绝缘层122和掩埋绝缘图案132。停止图案133可以与层间绝缘层122和掩埋绝缘图案132一起被蚀刻。可以执行操作P100的蚀刻以暴露第二最上面的单晶半导体图案121的顶表面。操作P100的蚀刻类似于操作P80的蚀刻，因此省略其冗余描述。
随后，参考图3和图13A至图14B，可以在操作P110中蚀刻第二最上面的单晶半导体图案121。可以蚀刻第二最上面的单晶半导体图案121的暴露部分(即，未被层间绝缘层122覆盖的部分)。可以执行操作P110的蚀刻以暴露层间绝缘层122的顶表面。操作P110的蚀刻类似于操作P90的蚀刻，因此省略其冗余描述。
可以重复执行参考操作P80至P110描述的一系列蚀刻工艺。因此，可以在接触区域CNTR(参见图2A)中形成第一台阶结构ST1和第二台阶结构ST2(参见图2A)。
在参考操作P80至P110描述的一系列蚀刻工艺中，例如，同时蚀刻包括交替的单晶硅和氧化硅的部分和仅包括氧化硅的部分。如果要通过重复相同的蚀刻工艺来蚀刻单晶半导体图案121、层间绝缘层122和掩埋绝缘图案132，则蚀刻均匀性将降低。详细地，蚀刻轮廓将在包括交替的单晶硅和氧化硅的部分与仅包括氧化硅的部分之间的边界处变形。
相比之下，根据示例实施例，主要蚀刻单晶半导体图案121的工艺的参数不同于主要蚀刻层间绝缘层122和掩埋绝缘图案132的工艺的参数。因此，可以提高蚀刻的可靠性。
随后，参考图3和图14A至图15B，在操作P120中，可以部分地蚀刻层间绝缘层122和掩埋绝缘图案132。当在操作P120中执行蚀刻时，除了可以暴露最上面的单晶半导体图案121之外，还可以暴露多个单晶半导体图案121中的每个单晶半导体图案的顶表面。操作P120的蚀刻类似于操作P80的蚀刻，因此省略其冗余描述。当在操作P120中执行蚀刻时，层间绝缘层122可以相对于单晶半导体图案121在X方向上凹陷。
随后，参考图3和图15A至图16B，在操作P130中，可以在每个单晶半导体图案121的顶表面上形成选择性生长图案123。根据示例实施例，可以仅在每个单晶半导体图案121的顶表面上形成选择性生长图案123。例如，可以不在层间绝缘层122、掩埋绝缘图案132和停止图案133中的任何一者上形成选择性生长图案123。因此，选择性生长图案123可以与层间绝缘层122、掩埋绝缘图案132和停止图案133分离。
根据一些实施例，选择性生长图案123可以使用对应的单晶半导体图案121作为晶种层通过外延生长来形成。根据一些实施例，可以通过沉积(例如CVD)形成选择性生长图案123。当通过沉积(例如，CVD)形成选择性生长图案123时，可以使用掩模等来限制选择性生长图案123的沉积位置。根据示例实施例，当通过沉积(例如，CVD)形成选择性生长图案123时，可以进一步执行退火工艺。
随后，参考图3和图16A至图17B，可以在操作P140中形成接触电极124和最上面的接触电极124U。通过去除选择性生长图案123和单晶半导体图案121，并且向通过去除选择性生长图案123和单晶半导体图案121获得的空间提供导电材料，可以形成接触电极124和最上面的接触电极124U。
随后，参考图2C、图2D和图3，可在操作P150中形成上绝缘层135和导电接触140。
通过总结和回顾，实施例提供了一种具有提高的可靠性和集成密度的半导体存储器件及其制造方法。即，根据示例实施例，最上面的接触电极124U的第一着陆部124UB和接触电极124的第二着陆部124B的厚度增加，从而防止在执行用以形成导电接触140的蚀刻工艺期间由于过蚀刻而产生缺陷。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅在一般性的和描述性的意义上被使用和被解释，而不是为了限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时将明了的，除非另有具体说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底包括单元阵列区域和接触区域；
接触电极，所述接触电极位于所述接触区域中，所述接触电极在与所述衬底的顶表面平行的第一方向上延伸，每个所述接触电极包括具有第一厚度的连接部和具有第二厚度的着陆部；
最上面的接触电极，所述最上面的接触电极位于所述接触电极上方，所述接触电极在所述第一方向上比所述最上面的接触电极长并且限定台阶结构；
晶体管主体，所述晶体管主体位于所述单元阵列区域中，每个所述晶体管主体在与所述衬底的所述顶表面平行且垂直于所述第一方向的第二方向上延伸，每个所述晶体管主体包括在所述第二方向上顺序排列的第一源极/漏极区、单晶沟道层和第二源极/漏极区，并且每个所述晶体管主体的所述单晶沟道层连接到对应的所述接触电极；
下电极层，所述下电极层位于所述单元阵列区域中，所述下电极层连接到每个所述晶体管主体的所述第二源极/漏极区；
电容器电介质层，所述电容器电介质层位于所述单元阵列区域中，所述电容器电介质层覆盖所述下电极层并具有均匀的厚度；以及
上电极层，所述上电极层位于所述单元阵列区域中，所述上电极层与所述下电极层通过位于其间的所述电容器电介质层分离。
2.根据权利要求1所述的半导体存储器件，其中，所述第二厚度大于所述第一厚度。
3.根据权利要求1所述的半导体存储器件，其中，所述第二厚度与所述第一厚度之间的差为30nm或更小。
4.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括位于所述接触区域中的导电接触，每个所述导电接触在垂直于所述衬底的顶表面的第三方向上延伸，并且每个所述导电接触连接到相应的所述接触电极的所述着陆部。
5.根据权利要求1所述的半导体存储器件，其中，每个所述接触电极的所述着陆部通过该接触电极的所述连接部连接到所述单晶沟道层。
6.根据权利要求1所述的半导体存储器件，其中，每个所述接触电极的所述着陆部在垂直于所述衬底的所述顶表面的第三方向上与下面的所述接触电极的所述连接部交叠。
7.根据权利要求1所述的半导体存储器件，其中，每个所述接触电极的所述着陆部在所述第一方向上与下面的所述接触电极的所述着陆部分离。
8.根据权利要求1所述的半导体存储器件，其中：
所述最上面的接触电极比所述接触电极距所述衬底远，并且
所述最上面的接触电极的着陆部在所述第一方向上的长度不同于每个所述接触电极的所述着陆部在所述第一方向上的长度。
9.根据权利要求8所述的半导体存储器件，其中，所述最上面的接触电极的所述着陆部在所述第一方向上的长度大于每个所述接触电极的所述着陆部在所述第一方向上的长度。
10.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底包括单元阵列区域和接触区域；
存储单元，所述存储单元位于所述单元阵列区域中，所述存储单元被排列在垂直于所述衬底的顶表面的第三方向上并且每一个所述存储单元包括单元晶体管和单元电容器；
第一台阶结构，所述第一台阶结构位于所述接触区域中，所述第一台阶结构在与所述衬底的所述顶表面平行的第一方向上延伸；
第二台阶结构，所述第二台阶结构位于所述接触区域中，所述第二台阶结构在所述第一方向上延伸并且在第二方向上与所述第一台阶结构分离，所述第二方向垂直于所述第一方向且与所述衬底的所述顶表面平行；以及
层间绝缘层，所述层间绝缘层位于所述第一台阶结构与所述第二台阶结构之间，
其中，所述第一台阶结构和所述第二台阶结构均包括接触电极和位于所述接触电极上的最上面的接触电极，所述接触电极沿所述第三方向堆叠在所述衬底上，
其中，所述最上面的接触电极包括具有第一厚度的第一连接部和具有第二厚度的第一着陆部，
其中，每个所述接触电极包括具有所述第一厚度的第二连接部和具有所述第二厚度的第二着陆部，并且
其中，所述第一着陆部在所述第一方向上的长度不同于所述第二着陆部在所述第一方向上的长度。
11.根据权利要求10所述的半导体存储器件，其中，所述第一着陆部在所述第一方向上的长度大于所述第二着陆部在所述第一方向上的长度。
12.根据权利要求10所述的半导体存储器件，其中，所述第二厚度大于所述第一厚度。
13.根据权利要求10所述的半导体存储器件，其中，所述第二厚度与所述第一厚度之间的差为30nm或更小。
14.根据权利要求10所述的半导体存储器件，所述半导体存储器件还包括导电接触，每个所述导电接触在所述第三方向上延伸并且连接到相应的所述接触电极的所述第二着陆部。
15.一种制造半导体存储器件的方法，所述方法包括：
在衬底上形成化合物半导体层和单晶半导体层，使得所述化合物半导体层和所述单晶半导体层交替地堆叠在所述衬底上；
通过蚀刻所述化合物半导体层和所述单晶半导体层分别形成化合物半导体图案和单晶半导体图案，使得所述化合物半导体图案和所述单晶半导体图案在与所述衬底的顶表面平行的第一方向上延伸并构成第一模具和第二模具，并且使得所述第一模具在与所述衬底的所述顶表面平行且垂直于所述第一方向的第二方向上与所述第二模具分离；
去除所述化合物半导体图案；
各向同性地蚀刻所述单晶半导体图案；
形成填充在所述第一模具与所述第二模具之间并包围所述单晶半导体图案的层间绝缘层；
以相对于所述单晶半导体图案的高蚀刻选择性来蚀刻所述层间绝缘层；以及
蚀刻至少一个所述单晶半导体图案。
16.根据权利要求15所述的方法，其中，在蚀刻所述层间绝缘层时，所述单晶半导体图案对所述层间绝缘层的蚀刻选择比在1:1.1至1:20的范围内。
17.根据权利要求15所述的方法，其中，与对所述层间绝缘层的蚀刻相比，对至少一个所述单晶半导体图案的蚀刻具有相反的蚀刻选择比。
18.根据权利要求17所述的方法，其中，在蚀刻至少一个所述单晶半导体图案时，所述层间绝缘层对所述单晶半导体图案的蚀刻选择比在1:1.1至1:20的范围内。
19.根据权利要求15所述的方法，所述方法还包括在所述单晶半导体图案上形成选择性生长图案，使得所述选择性生长图案与所述层间绝缘层分离。
20.根据权利要求19所述的方法，其中，通过选择性外延生长形成所述选择性生长图案。
CN202310221709.3A 2022-03-15 2023-03-09 半导体存储器件及制造其的方法 Pending CN116782638A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220032234A KR20230134881A (ko) 2022-03-15 2022-03-15 반도체 메모리 소자 및 그 제조 방법
KR10-2022-0032234 2022-03-15

Publications (1)

Publication Number Publication Date
CN116782638A true CN116782638A (zh) 2023-09-19

Family

ID=87988406

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310221709.3A Pending CN116782638A (zh) 2022-03-15 2023-03-09 半导体存储器件及制造其的方法

Country Status (4)

Country Link
US (1) US20230301068A1 (zh)
KR (1) KR20230134881A (zh)
CN (1) CN116782638A (zh)
TW (1) TW202347738A (zh)

Also Published As

Publication number Publication date
TW202347738A (zh) 2023-12-01
US20230301068A1 (en) 2023-09-21
KR20230134881A (ko) 2023-09-22

Similar Documents

Publication Publication Date Title
US11424253B2 (en) Device including a floating gate electrode and a layer of ferroelectric material and method for the formation thereof
US20240107750A1 (en) Semiconductor device including insulating element and method of making
US9196542B2 (en) Method for manufacturing semiconductor devices
US11322505B2 (en) Ferroelectric random access memory devices and methods
CN108054153B (zh) 利用空气间隔分离导电结构的半导体器件及其制造方法
CN108206181B (zh) 半导体装置
US9006091B2 (en) Method of forming semiconductor device having metal gate
US10256321B2 (en) Semiconductor device including enhanced low-k spacer
CN112018170A (zh) 半导体器件和制造半导体器件的方法
CN115696914A (zh) 半导体器件
US20230354590A1 (en) Semiconductor devices
US20220352170A1 (en) Semiconductor memory device
US20230301068A1 (en) Semiconductor memory device and method of manufacturing the same
US20210183884A1 (en) Semiconductor device and method for fabricating the same
US20230363170A1 (en) Memory device and method for forming the same
US20230389287A1 (en) Semiconductor device
EP4307386A1 (en) Semiconductor device
US20240072175A1 (en) Semiconductor device including channel structure
US20230255017A1 (en) Semiconductor apparatus
US20230180456A1 (en) Semiconductor memory devices
US20230327023A1 (en) Semiconductor device
US20240049440A1 (en) Semiconductor device
US20240244830A1 (en) Semiconductor device
US20240074148A1 (en) Semiconductor device
US20240162228A1 (en) Three-dimensional semiconductor device and method of fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication